KR101932229B1 - 매립비트라인을 구비한 반도체 장치 및 그 제조방법 - Google Patents

매립비트라인을 구비한 반도체 장치 및 그 제조방법 Download PDF

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Abstract

본 기술은 이웃하는 매립비트라인간의 기생캐패시턴스를 감소시키고, 고종횡비 식각공정에 따른 바디라인의 쓰러짐을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 반도체 장치는 기판에 수직하게 형성되어 리세스된 측벽을 갖는 바디라인; 상기 리세스된 측벽에 매립되고 금속실리사이드를 포함한 매립비트라인; 및 상기 매립비트라인과 상기 바디라인 사이에 삽입되고 저마늄이 함유된 배리어막을 포함할 수 있다.

Description

매립비트라인을 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING BURIED BITLINE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 매립비트라인을 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
대부분의 반도체 장치들은 트랜지스터를 포함하고 있다. 예를 들면, 디램(DRAM)으로 대표되는 반도체 메모리 장치에서 메모리셀(Memory Cell)은 MOSFET를 포함한다. 일반적으로 MOSFET는 기판 표면에 소스/드레인영역을 형성하기 때문에 소스영역과 드레인영역 사이에 수평채널(Planar channel)이 형성된다. 이와 같은 일반적인 MOSFET를 '수평채널트랜지스터'라 약칭하기로 한다.
반도체 메모리 장치에 대해 지속적으로 집적도와 성능의 향상이 요구되기 때문에 MOSFET의 제조기술이 물리적인 한계에 직면하게 된다. 예를 들면, 메모리셀의 크기가 감소함에 따라 MOSFET의 크기가 감소하고, 이로써 MOSFET의 채널길이 또한 감소할 수 밖에 없다. MOSFET의 채널길이가 감소하게 되면, 데이터 유지 특성이 감소되는 등의 다양한 문제로 인하여 반도체 메모리 장치의 특성이 저하된다.
전술한 문제점을 고려하여 수직채널트랜지스터(Vertical channel Transistor; VCT)가 제안되었다. 수직채널트랜지스터는 필라(Pillar)의 각 단부에 접합영역들이 형성되고, 어느 하나의 접합영역은 비트라인에 접속된다. 비트라인은 필라 사이의 트렌치에 매립되어 형성되기에 매립비트라인(Buried Bit Line; BBL)이라고 한다.
수직채널트랜지스터(VCT)와 매립비트라인(BBL)을 포함하는 메모리셀은 하나의 매립비트라인(BBL)에 2개의 메모리셀이 인접하게 된다. 따라서, 메모리셀과 메모리셀 사이의 공간(예컨대, 트렌치)에 매립비트라인(BBL)을 형성하고, 하나의 메모리셀과 하나의 매립비트라인(BBL)을 연결하기 위해 OSC(One-Side-Contact) 공정을 진행하고 있다. OSC 공정은 매립비트라인(BBL)이 인접한 2개의 메모리셀 중 어느 하나의 메모리셀에 접속시키기 위한 공정으로 싱글사이드콘택(Single-side-contact; SSC) 공정이라고 약칭하기도 한다. 일반적으로, 수평채널트랜지스를 채용하는 메모리 장치에서는 수평채널트랜지스터와 비트라인을 접속시키기 위해 고종횡비(High aspect ratio)를 갖는 콘택플러그(Contact plug) 형성공정이 필요하다. 이에 반해, 수직채널트랜지스터와 매립비트라인을 채용하는 경우에는 수직채널트랜지스터와 매립비트라인을 직접 접촉시킬 수 있으므로 콘택플러그 형성공정이 필요하지 않다. 따라서, 비트라인의 기생캐패시턴스를 감소시킬 수 있다.
도 1은 종래기술에 따른 매립비트라인을 도시한 단면도이다.
도 1에 도시된 바와 같이, 기판(11)에 트렌치(13)에 의해 분리되는 복수의 바디라인(14)이 형성된다. 바디라인(14)은 마스크패턴(12)을 이용한 기판(11) 식각공정을 통해 형성된다. 바디라인(14)의 측벽 및 트렌치(13)의 표면에는 보호막(15)이 형성된다. 보호막(15)에는 OSC 공정을 통해 오픈부(17)가 형성된다. 오픈부(17)는 바디라인(14)의 어느 하나의 측벽을 오픈시킨다. 트렌치(13) 내부에는 매립비트라인(16)이 형성되고, 매립비트라인(16)은 오픈부(17)를 통해 바디라인(14)와 연결된다. 매립비트라인(16)은 인접한 두 개의 바디라인(14) 중 어느 하나의 바디라인(14)와 연결된다. 도시하지 않았지만, 바디라인(14)의 상부는 수직채널트랜지스터의 소스/드레인영역 및 채널이 형성되는 필라를 포함한다.
도 1과 같이, 인접한 바디라인(14) 중 어느 하나의 바디라인(14) 측벽에 매립비트라인(16)을 연결시키기 위해 OSC 공정이 적용된다. OSC 공정을 구현하기 위해 라이너막 및 틸트이온주입(Tilt implant) 공정, OSC 마스크 공정 등의 여러 방법이 제안된 바 있다.
그러나, 위와 같은 방법들은 공정상의 어려움으로 균일하고 재현성 있는 OSC 구조를 형성하지 못하고 있다. 또한, 더욱더 고집적화가 진행되면서 인접한 매립비트라인(16)간의 거리가 좁아지게 되어 매립비트라인(16)간의 기생캐패시턴스(Parasitic Capacitance, CB)가 높아지는 문제가 있다. 매립비트라인(16)간의 기생캐패시턴스(CB)는 매립비트라인(16)이 바디라인(14)과 접촉되므로, 실질적으로는 바디라인(14)와 매립비트라인(16)간의 캐패시턴스이다. 따라서, 인접한 매립비트라인(16)은 거리가 좁아지게 되므로 기생캐패시턴스(CB)가 매우 높아진다. 이와 같이, 매립비트라인(16) 간의 기생캐패시턴스(CB)가 높아지면 장치 동작 자체가 불가능하다는 문제점이 있다.
또한, 종래기술은 채널영역을 포함하는 필라의 높이를 고려하여 바디라인(14)를 형성하기 때문에, 바디라인(14)를 형성하기 위한 식각공정으로 고종횡비 식각이 요구된다. 따라서, 필라의 높이를 포함하여 트렌치(13)를 깊게 형성함으로(도면부호 'H' 참조), 바디라인(14) 쓰러짐(leaning)이 발생하는 문제점이 있다.
본 발명의 실시예는 이웃하는 매립비트라인간의 기생캐패시턴스를 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다.
또한, 본 발명의 실시예는 고종횡비 식각공정에 따른 바디라인의 쓰러짐을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 기판에 수직하게 형성되어 리세스된 측벽을 갖는 바디라인; 상기 리세스된 측벽에 매립되고 금속실리사이드를 포함한 매립비트라인; 및 상기 매립비트라인과 상기 바디라인 사이에 삽입되고 저마늄이 함유된 배리어막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기판에 형성된 복수의 제1트렌치에 의해 분리되는 복수의 활성영역; 상기 제1트렌치에 매립된 지지체; 상기 활성영역을 양분하고 서로 대향하는 리세스된 측벽을 갖는 제2트렌치; 상기 제2트렌치 내에 금속실리사이드를 포함하는 한 쌍의 분리된 매립비트라인; 및 상기 매립비트라인과 상기 제2트렌치 사이에 삽입되고 저마늄이 함유된 배리어막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 트렌치에 의해 분리된 한 쌍의 바디라인을 형성하는 단계; 상기 트렌치 하부영역 양측벽을 식각하여 서로 대향하는 리세스된 측벽을 형성하는 단계; 상기 리세스된 측벽을 따라 저마늄이 함유된 배리어막을 형성하는 단계; 및 상기 트렌치 내에 금속실리사이드를 포함하는 한 쌍의 분리된 매립비트라인을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 복수의 제1트렌치에 의해 분리된 복수의 활성영역을 형성하는 단계; 상기 제1트렌치를 매립하는 지지체를 형성하는 단계; 상기 활성영역을 양분하는 예비-제2트렌치를 형성하는 단계; 상기 예비-제2트렌치 하부영역 양측벽을 식각하여 서로 대향하는 리세스된 측벽을 갖는 제2트렌치를 형성하는 단계; 상기 리세스된 측벽을 따라 저마늄이 함유된 배리어막을 형성하는 단계; 및 상기 제2트렌치 내에 금속실리사이드를 포함하는 한 쌍의 분리된 매립비트라인을 형성하는 단계를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 지지체를 형성한 이후에 바디라인을 형성함으로써, 바디라인의 쓰러짐을 방지할 수 있는 효과가 있다.
또한, 본 기술은 금속실리사이드를 포함하는 매립비트라인을 감싸는 배리어막을 구비함으로써, 금속실리사이드의 응집에 기인한 매립비트라인 끊어짐을 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 매립비트라인을 도시한 단면도.
도 2는 본 발명의 실시예에 따른 매립비트라인을 도시한 사시도.
도 3a 내지 도 3l은 본 발명의 실시예에 따른 매립비트라인의 제조방법을 도시한 공정단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 매립비트라인의 제조방법을 도시한 공정단면도.
도 5는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치를 도시한 사시도.
도 6a 내지 도 6e는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 카드를 도시한 블럭도.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 일례를 간략하게 도시한 블럭도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예는 인접한 매립비트라인(Buried Bit Line; BBL)간의 기생캐패시턴스(Parasitic Capacitance, CB)를 감소시키기 위하여 바디(Body) 사이의 공간(예컨대, 트렌치)에 매립비트라인을 형성하지 않고, 바디 내부에 매립비트라인을 형성하는 것을 특징으로 한다. 바디 내부에 매립비트라인을 형성하기 위하여 'BSC(Both-side-contact) 공정' 또는 '더블사이드콘택(Double-side-contact; DSC) 공정'이라 불리는 공정스킴(Process scheme)이 제안된 바 있다. BSC 공정은 기판을 식각하여 2개의 측벽을 갖는 바디를 형성한 이후 바디 하부의 양측벽을 동시에 노출시키는 오픈부를 구비한 측벽보호막을 형성하고, 오픈부를 통해 노출된 바디를 실리사이드화시켜 매립비트라인을 형성하는 공정이다. BSC 공정을 이용하여 매립비트라인을 형성하면, 매립비트라인이 바디 내부에 매립된 형태를 갖기 때문에 종래 OSC 구조보다 인접한 매립비트라인 사이의 기생캐패시턴스를 효과적으로 감소시킬 수 있다. 아울러, 매립비트라인 재료로서 금속실리사이드를 적용함에 따라 매립비트라인의 시트저항(Rs)을 감소시킬 수 있다.
그러나, BSC 공정은 여전히 바디를 형성하기 위한 고종횡비 식각공정을 동반하기 때문에 바디의 쓰러짐이 발생하는 단점이 있다. 또한, 매립비트라인 형성공정 이후에 진행되는 열공정(Thermal Process)에 의하여 금속실리사이드가 응집(Agglomeration) 되면서 매립비트라인이 끊어지는 문제점이 발생한다. 또한, BSC 공정은 공정변수에 의하여 오픈부의 형성위치에 변동(Variaiton)이 발생할 수 밖에 없기 때문에 일괄적으로 균일한 위치에 오픈부를 형성하는 것이 실질적으로 불가능하고, 이에 따른 금속실리사이드의 응집에 기인한 문제점이 심화되는 단점이 있다.
따라서, 후술하는 본 발명의 실시예에서는 인접한 매립비트라인 사이의 기생캐패시턴스를 감소시키기 위하여 바디 내부에 매립비트라인을 형성하되, 바디를 형성하기 위한 고종횡비 식각공정시 바디의 쓰러짐을 방지할 수 있는 지지체(Supporter)를 구비한 반도체 장치 및 그 제조방법을 제공한다.
도 2는 본 발명의 실시예에 따른 매립비트라인을 도시한 사시도이다.
도 2에 도시된 바와 같이, 기판(101)에는 복수의 활성영역(104)을 분리시키는 복수의 제1트렌치(103) 및 제1트렌치(103)에 매립된 지지체(107)가 형성되어 있다. 지지체(107)에 의하여 분리된 활성영역(104)에는 바디(110) 및 제2트렌치(108)에 의하여 분리된 한 쌍의 바디라인(109)이 형성되어 있다. 제2트렌치(108)는 리세스된 양측벽(108A)을 갖고, 리세스된 양측벽(108A)에는 금속실리사이드를 포함하는 매립비트라인(113)이 매립되어 있다. 즉, 한 쌍의 바디라인(109)은 서로 대향하는 리세스된 측벽(108A)을 갖고, 리세스된 측벽(108A)에 매립비트라인(113)이 매립되어 있다. 바디(110)에는 제2트렌치(108) 저면에 연결되어 인접한 매립비트라인(113) 사이의 펀치를 방지하는 제3트렌치(111)가 형성되어 있다. 그리고, 바디라인(109)과 매립비트라인(113) 사이에는 저마늄이 함유된 배리어막(112)이 형성되어 있다.
기판(101)은 단결정 상태를 가질 수 있으며, 실리콘함유 재료를 포함할 수 있다. 따라서, 기판(101)은 단결정의 실리콘함유 재료를 포함할 수 있다. 구체적으로, 기판(101)은 실리콘기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다.
제1트렌치(103)는 마스크패턴(102)을 식각장벽으로 기판(101)을 식각하여 형성된 것일 수 있으며, 일방향으로 연장된 라인패턴일 수 있다. 따라서, 제1트렌치(103)에 매립된 지지체(107)도 일방향으로 연장된 라인패턴일 수 있다. 지지체(107)는 이웃하는 활성영역(104) 사이에 매립된 구조를 가질 수 있으며, 지지체(107)의 의하여 분리된 활성영역(104)도 일방향으로 연장된 라인형태를 가질 수 있다.
지지체(107)는 공정간 활성영역(104) 및 바디라인(109)이 쓰러지는 것을 방지하는 역할을 수행함과 동시에 이웃하는 활성영역(104) 사이를 분리하는 분리막 역할을 수행한다. 또한, 지지체(107)는 인접한 매립비트라인(113) 사이의 기생 캐패시턴스를 감소시키는 역할도 수행한다. 지지체(107)는 절연물질을 포함할 수 있으며, 인접한 매립비트라인(113) 사이의 기생 캐패시턴스를 보다 효과적으로 감소시키기 위해 저유전율을 갖는 절연물질을 포함할 수 있다. 참고로, 저유전율을 갖는 절연물질은 실리콘산화물보다 작은 유전율을 갖는 절연물질을 의미한다.
또한, 지지체(107)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막일 수 있다. 일례로, 지지체(107)는 제1트렌치(103) 표면을 따라 일정한 두께로 형성된 보호막(105) 및 보호막(105) 상에서 제1트렌치(103)를 갭필하는 갭필막(106)을 포함할 수 있다. 지지체(107)의 대부분을 차지하는 갭필막(106)은 인접한 매립비트라인(113) 사이의 기생 캐패시턴스를 감소시키기 위하여 저유전율을 갖는 절연물질을 포함할 수 있다. 일례로, 갭필막(106)은 산화막일 수 있다. 보호막(105)은 매립비트라인(113) 형성공정시 지지체(107)가 손상되는 것을 방지함과 동시에 인접한 매립비트라인(113) 사이의 쇼트를 방지하는 식각정지막으로 작용할 수 있다. 일례로, 보호막(105)은 질화막일 수 있다.
활성영역(104)에 형성된 제2트렌치(108)는 마스크패턴(102)을 식각장벽으로 활성영역(104)을 식각하여 형성된 것일 수 있으며, 일방향으로 연장된 라인패턴일 수 있다. 이때, 마스크패턴(102) 상부면을 기준으로 제2트렌치(108)의 깊이는 지지체(107)가 매립된 제1트렌치(103)의 깊이보다 작은 것이 바람직하다.
제2트렌치(108)에 의하여 활성영역(104)은 하나의 바디(110)와 바디(110) 상의 한 쌍의 바디라인(109)으로 분리될 수 있다. 바디(110)는 활성영역(104)에서 제2트렌치(108)가 형성되지 않은 지역을 의미하며, 한 쌍의 바디라인(109)은 바디라인(109) 아래 바디(110)에 의하여 연결된 구조를 가질 수 있다. 바디(110) 및 바디라인(109)은 일방향으로 연장된 라인패턴일 수 있다. 제2트렌치(108)는 리세스된 양측벽(108A)을 구비하고, 제2트렌치(108)에서 리세스된 측벽(108A)의 위치하는 서로 동일하다. 즉, 리세스된 측벽(108A)으로 서로 대향한다. 제2트렌치(108)가 리스스된 양측벽을 가짐에 따라 바디라인(109)은 리세스된 측벽(108A)을 갖고, 활성영역(104)에 형성된 한 쌍의 바디라인(109)은 서로 대향하는 리세스된 측벽(108A)을 갖는다.
매립비트라인(113)은 바디라인(109)의 리세스된 측벽(108A)에 매립된 형태를 가질 수 있다. 따라서, 매립비트라인(113)이 바디라인(109) 내부에 형성되기 때문에 기생 캐패시턴스를 감소시킬 수 있다. 매립비트라인(113)은 바디라인(109)의 리세스된 측벽(108A)에 매립된 형태를 갖기 때문에 한 쌍의 바디라인(109)에는 서로 대향하는 한 쌍의 매립비트라인(113) 형성될 수 있다.
매립비트라인(113)은 금속실리사이드를 포함한다. 금속실리사이드는 불순물이 도핑된 (폴리)실리콘막보다 저항이 낮은 물질이기 때문에 매립비트라인(113)은 저저항을 갖는다. 매립비트라인(113)은 실리사이드화 공정(Silicidation process)을 통해 형성된 것일 수 있다. 바람직하게, 매립비트라인(113)은 완전-실리사이드화 공정(Fully-silicidation process)으로 형성된 것일 수 있다. 완전-실리사이드화 공정은 실리콘함유 재료를 모두 실리사이드화하는 공정을 의미한다. 매립비트라인(113)은 티타늄실리사이드(TiSix), 텅스텐실리사이드(WSix), 코발트실리사이드(CoSix), 니켈 실리사이드(NiSix) 등의 준귀금속(Near-noble metal) 및 내화 금속(Refractory metal)을 포함하는 금속실리사이드를 사용하여 형성될 수 있다. 금속실리사이드는 스퍼터링 공정, 화학기상증착(CVD) 공정, 원자층증착(ALD) 공정 등을 통해 금속함유막을 형성한 후에 실리사이드화하는 공정을 수행하여 얻어질 수 있다. 금속함유막은 준귀금속 및 내화 금속을 포함할 수 있다.
제2트렌치(108) 저면에 연결된 제3트렌치(111)는 제2트렌치(108) 양측으로 위치하는 한 쌍의 매립비트라인(113) 사이의 펀치를 방지하는 역할을 수행한다. 공정간 바디라인(109)의 쓰러짐을 방지하기 위하여 제3트렌치(111)의 깊이는 제1트렌치(103)의 깊이보다 작은 것이 바람직하다. 아울러, 마스크패턴(102) 상부면을 기준으로 제2트렌치(108) 깊이와 제3트렌치(111) 깊이의 합은 제1트렌치(103)의 깊이보다 작은 것이 바람직하다. 도면에 도시하지는 않았지만, 제2트렌치(108) 및 제3트렌치(111)에는 층간절연막이 갭필된다. 층간절연막은 인접한 매립비트라인(113) 사이의 기생 캐패시턴스를 감소시키기 위하여 저유전율을 갖는 절연물질을 포함할 수 있다.
바디라인(109)과 매립비트라인(113) 사이에 삽입된 배리어막(112)은 금속실리사이드를 포함하는 매립비트라인(113)의 응집을 방지하는 역할을 수행한다. 따라서, 배리어막(112)은 금속실리사이드의 응집을 방지하는 물질을 함유한다. 구체적으로, 배리어막(112)은 저마늄(Ge)을 함유한 배리어막(112)일 수 있다. 일례로, 배리어막(112)은 실리콘저마늄(SiGe)일 수 있다. 여기서, 저마늄에 의한 금속실리사이드의 응집 방지를 보다 효과적으로 구현하기 위하여 배리어막(112)에서 저마늄의 함량은 적어도 30% 이상인 것이 바람직하다. 후술하는 매립비트라인(113) 제조방법에서 자세히 설명하겠지만, 배리어막(112)은 증착공정 또는 성장공정을 통해 형성할 수 있다.
상술한 실시예에 따르면, 바디라인(109) 내부에 매립비트라인(113)이 매립된 형태를 갖기 때문에 바디라인(109) 사이에 매립비트라인(113)을 형성하지 않아 고집적화가 가능하다. 또한, 인접한 매립비트라인(113) 사이를 충분히 이격시킬 수 있어 인접한 매립비트라인(113) 사이의 기생 캐패시턴스를 감소시킬 수 있다.
또한, 지지체(107)를 구비함으로써, 공정간 바디라인(109)이 쓰러지는 것을 방지할 수 있다.
또한, 지지체(107)가 매립되는 제1트렌치(103)의 깊이가 제2트렌치(108) 및 제3트렌치(111)의 깊이 합보다 크기 때문에 지지체(107)를 기준으로 양측에 위치한 매립비트라인(113) 사이의 펀치를 방지할 수 있다. 아울러, 제2트렌치(108)를 기준으로 양측에 위치하는 매립비트라인(113)은 제3트렌치(111)에 의하여 펀치를 방지할 수 있다.
또한, 금속실리사이드의 응집을 방지하는 물질을 함유한 배리어막(112)을 구비함으로써, 금속실리사이드 응집에 기인한 문제점을 방지할 수 있다. 구체적으로, 금속실리사이드의 응집에 기인한 매립비트라인(113)의 끊어짐을 방지할 수 있다.
또한, 후술하는 매립비트라인(113) 제조방법에서 자세히 설명하겠지만, 본 발명의 매립비트라인(113) 바디라인(109)의 리세스된 측벽(108A)에 매립된 형태를 갖기 때문에 매립비트라인(113)을 일괄적으로 균일한 위치에 형성할 수 있다는 장점이 있다.
도 3a 내지 도 3l은 본 발명의 실시예에 따른 매립비트라인의 제조방법을 도시한 공정단면도이다. 여기서는, 도 2에 도시된 매립비트라인의 제조방법에 대한 일례로, 증착공정을 통해 배리어막을 형성하는 경우를 설명하기로 한다. 따라서, 도 3a 내지 도 3j는 도 2에 도시된 A-A'절취선을 따라 도시하기로 한다.
도 3a에 도시된 바와 같이, 기판(31)을 준비한다. 기판(31)은 단결정 물질(Single crystalline material)을 포함할 수 있다. 또한, 기판(31)은 실리콘 함유 물질을 포함할 수 있다. 따라서, 기판(31)은 단결정 실리콘(Single crystalline silicon)을 포함할 수 있다.
다음으로, 기판(31)상에 제1마스크패턴(32)을 형성한다. 제1마스크패턴(32)은 실리콘질화물(Silicon nitride)을 포함할 수 있다. 제1마스크패턴(32)은 실리콘산화물(Silicon oxide)과 실리콘질화물을 포함하는 다층 구조(Stacked layers)일 수 있다. 예를 들어, 제1마스크패턴(32)은 실리콘질화물과 실리콘산화물의 순서로 적층될 수 있다. 또한, 제1마스크패턴(32)은 실리콘질화물, 실리콘산화물, 실리콘산화질화물 및 비정질카본의 순서로 적층될 수도 있다. 실리콘질화물을 포함하는 경우에는 기판(31)과 제1마스크패턴(32) 사이에 패드산화막(Pad oxide layer, 미도시)이 더 형성될 수 있다. 제1마스크패턴(32)은 미도시된 감광막패턴을 이용하여 형성될 수 있다. 제1마스크패턴(32)은 일방향으로 연장되어 형성된다. 제1마스크패턴(32)은 일방향으로 연장된 라인패턴을 포함할 수 있다.
다음으로, 제1마스크패턴(32)을 식각장벽으로 기판(31)을 식각하여 복수의 제1트렌치(33)를 형성한다. 제1트렌치(33)를 형성하기 위한 식각공정은 비등방성식각(Anisotropic etch)을 포함할 수 있다. 복수의 제1트렌치(33)를 형성함에 따라 기판(31)에는 복수의 제1트렌치(33)에 의해 분리된 복수의 활성영역(210)이 정의된다. 제1트렌치(33)는 일방향으로 연장되는 라인패턴일 수 있다. 평면으로 볼 때, 활성영역(210)은 제1트렌치(33)에 의해 분리되며 일방향으로 연장된 라인 형태를 갖는다. 따라서, 활성영역(210)은 일반적으로 알려진 섬형 활성영역(210)과 다르다.
이처럼, 복수의 활성영역(210) 제1트렌치(33)에 의하여 서로 분리된다. 활성영역(210)은 제1선폭(W1) 및 제1깊이(D1)를 갖는다. 제1선폭(W1)은 후속 공정을 통해 형성될 2개의 바디라인과 그 사이의 공간(space)를 고려하여 조절된 큰 폭을 가지므로, 제1트렌치(33) 형성시 활성영역(210)이 쓰러지는 것을 방지할 수 있다. 즉, 활성영역(210)을 형성하기 위하여 고종횡비 식각공정을 진행하여 제1트렌치(33)를 형성하더라도 활성영역(210)의 폭이 크기 때문에 활성영역(210)이 쓰러지는 것을 방지할 수 있다.
도 3b에 도시된 바와 같이, 제1트렌치(33)를 포함한 구조물 표면을 따라 보호막(34)을 형성한다. 보호막(34)은 후속 공정을 통해 형성될 갭필막(35)과 기판(31) 사이의 응력(Stress)을 완화시키는 역할을 수행함과 동시에 후속 제2트렌치 형성공정시 과도식각을 방지하는 식각정지막으로 작용한다. 보호막(34)은 절연물질을 포함할 수 있다. 예컨대, 보호막(34)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다. 일례로, 보호막(34)은 질화막으로 형성할 수 있다.
다음으로, 제1트렌치(33)를 갭필하도록 보호막(34) 상에 갭필막(35)을 형성한다. 갭필막(35)은 절연물질 예컨대, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 이때, 절연물질은 후속 공정을 통해 형성될 매립비트라인 사이의 기생 캐패시턴스를 감소시키기 위하여 저유전율을 갖는 물질을 포함할 수 있다. 참고로, 저유전율을 갖는 물질은 실리콘산화물의 유전상수보다 작은 유전상수를 갖는 물질을 의미한다.
다음으로, 제1마스크패턴(32)의 표면이 노출될때까지 평탄화공정을 실시한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
이로써, 제1트렌치(33) 표면에 형성된 보호막(34) 및 보호막(34) 상에서 제1트렌치(33)를 갭필하는 갭필막(35)을 포함하는 지지체(Supporter, 220)가 형성된다. 지지체(220)는 이웃하는 활성영역(210) 사이에 매립된 구조를 갖는다. 따라서, 후속 활성영역(210)을 식각하여 바디라인을 형성할 때, 바디라인을 견고하게 지지하여 바디라인이 쓰러지는 것을 방지할 수 있다. 한편, 지지체(220)는 저유전율을 갖는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 단일막으로 형성할 수도 있다.
도 3c에 도시된 바와 같이, 지지체(220) 및 제1마스크패턴(32) 상에 복수의 제2마스크패턴(36)을 형성한다. 제2마스크패턴(36)은 일방향으로 연장된 라인패턴을 포함할 수 있으며, 복수의 제2마스크패턴(36) 중 서로 이웃하는 2개의 제2마스크패턴(36) 사이에 라인 형상의 공간(또는 개구부)를 통하여 제1마스크패턴(32)의 일부가 노출된다. 제2마스크패턴(36) 사이의 공간을 통하여 노출되는 제1마스크패턴(32)은 그 중심 부분이 노출될 수 있다. 즉, 제1마스크패턴(32)의 중심 부분이 제2마스크패턴(36)에 의하여 노출된다.
이와 같이, 제2마스크패턴(36)은 적어도 지지체(220)의 상부를 덮고 제1마스크패턴(32)의 중심부분이 노출되도록 패터닝된 라인 형상의 공간을 갖는다. 제2마스크패턴(36)은 제1마스크패턴(32)에 대하여 식각 선택비를 제공할 수 있는 재료로 이루어질 수 있다. 예를 들면, 제2마스크패턴(36)은 비정질카본을 포함할 수 있다. 제2마스크패턴(36)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
다음으로, 제2마스크패턴(36)을 식각장벽으로 노출된 제1마스크패턴(32) 및 그 하부의 활성영역(210)을 식각한다. 이때, 식각공정은 비등방성식각(Anisotropic etch)을 포함할 수 있다. 이에 따라, 복수의 예비-제2트렌치(37)가 형성된다. 각각의 예비-제2트렌치(37)는 이웃하는 2개의 제1트렌치(33) 사이에 형성된다. 예비-제2트렌치(37)에 의해 활성영역(210)의 상부가 양분된다. 예비-제2트렌치(37)는 제2선폭(W2) 및 제2깊이(D2)를 가질 수 있다. 제2선폭은 활성영역(210)의 제1선폭(W1) 대비 1/3의 폭을 가질 수 있다. 제2깊이(D2)는 제1트렌치(33)의 제1깊이(D1)보다 작을 수 있다.
예비-제2트렌치(37)를 형성할 때, 지지체(220)에 의해 견고하게 지지되므로 패턴 쓰러짐이 발생하지 않는다.
도 3d에 도시된 바와 같이, 예비-제2트렌치(37)의 내측벽에 스페이서(38)를 형성한다. 스페이서(38)는 실리콘질화물 등의 질화물을 포함할 수 있다. 스페이서(38)를 형성하기 위해 예비-제2트렌치(37)를 포함한 구조물 표면을 따라 일정한 두께를 갖는 질화물을 형성한 후 에치백을 실시할 수 있다. 스페이서(38)는 예비-제2트렌치(37)의 내측벽을 덮고 제1마스크패턴(32) 및 제2마스크패턴(36)의 양측벽을 덮는다. 스페이서(38)를 형성하기 위한 에치백 공정에서 예비-제2트렌치(37)의 저면(37A)이 일정 깊이 리세스될 수 있다. 이에 따라, 후속 등방성식각이 용이하게 진행될 수 있다.
도 3e에 도시된 바와 같이, 스페이서(38), 제1마스크패턴(32) 및 제2마스크패턴(36)을 식각장벽으로 등방성식각(Isotropic etch)을 실시한다. 이에 따라, 예비-제2트렌치(37)의 저면(37A) 아래 활성영역(210)이 선택적으로 식각되어 복수의 제2트렌치(231, 232)가 형성된다. 복수의 제2트렌치(231, 232)를 형성하므로써 복수의 바디라인(211, 212, 213, 214)이 형성된다. 제2트렌치(231, 232)는 예비-제2트렌치(37)와 리세스된 측벽(40)을 포함하는 벌브형 트렌치 구조가 될 수 있다.
이와 같은 등방성식각에 의해 제2트렌치(231, 232)는 벌브형 트렌치가 될수 있다. 따라서, 제2트렌치(231, 232)의 하부는 곡률을 가질 수 있다. 각각의 바디라인(211, 212, 213, 214) 하부 측벽에서의 식각량은 조절될 수 있다.
벌브형의 제2트렌치(231, 232)는 이웃하는 2개의 제1트렌치(33) 사이에 형성된다. 제2트렌치(231, 232)에 의해 복수의 바디라인(211, 212, 213, 214)이 서로 분리된다. 예를 들어, 제2트렌치(231)에 의해 제1바디라인(211)과 제2바디라인(212)이 분리되고, 제2트렌치(232)에 의해 제3바디라인(213)과 제4바디라인(214)이 분리된다. 결국, 제2트렌치(231)에 의해 제1바디라인(211)과 제2바디라인(212)이 한 쌍을 이루어 바디라인쌍이 형성된다. 또한, 제2트렌치(232)에 의해 제3바디라인(213)과 제4바디라인(214)이 한 쌍을 이루어 바디라인쌍이 형성된다. 각 바디라인쌍은 지지체(220)에 의해 서로 분리될 수 있다. 지지체(220)를 사이에 두고 또다른 바디라인쌍이 형성될 수 있다.
제2트렌치(231, 232)는 제3깊이(D3)를 갖는다. 제3깊이(D3)는 지지체(220)가 매립된 제1트렌치(33)의 제1깊이(D1)보다 더 얕게 제어한다. 각각의 바디라인(211, 212, 213, 214)은 제3깊이(D3)와 동일한 높이(H1)를 갖는다. 각각의 바디라인(211, 212, 213, 214)은 동일한 선폭을 갖는다. 제2트렌치(231, 232)의 깊이(D3)가 깊더라도 지지체(220)에 의해 바디라인(211, 212, 213, 214)이 쓰러지지 않는다. 평면으로 볼때, 복수의 바디라인(211, 212, 213, 214)은 제2트렌치(231, 232)에 의해 서로 분리되고 일방향으로 연장된다. 제2트렌치(231, 232)에 의해 바디라인(211, 212, 213, 214)의 하부 측벽이 리세스된다. 즉, 제2트렌치(231, 232)가 벌브형 트렌치이므로, 벌브에 의해 바디라인(211, 212, 213, 214)은 각각 리세스된 측벽(40)을 갖는다. 리세스된 측벽(40)은 각 바디라인(211, 212, 213, 214)의 어느 하나의 측벽에 형성된다. 각 바디라인(211, 212, 213, 214)은 제1측벽과 제2측벽을 갖는다. 제1측벽은 수직프로파일을 갖고, 제2측벽은 리세스된 측벽(40)을 갖는다. 한 쌍을 이루는 바디라인(211/212, 213/214)은 리세스된 측벽(40)이 서로 대향한다. 바디라인(211, 212, 213, 214) 상에는 제1마스크패턴(32)과 제2마스크패턴(36)이 잔류한다. 서로 대향하는 바디라인(211/212, 213/214)의 측벽에는 스페이서(38)가 잔류한다. 리세스된 측벽(40)은 스페이서(38)에 의해 비보호되는 비보호측벽일 수 있다. 이로써, 리세스된 측벽(40)은 리세스된 비보호측벽이라 할 수 있다.
상술한 일련의 공정에 따르면, 활성영역(210)을 양분하여 제2트렌치(231, 232)에 의해 분리되는 복수의 바디라인(211, 212, 213, 214)을 형성된다. 각각의 바디라인(211, 212, 213, 214)은 리세스된 측벽(40)을 갖게 된다. 리세스된 측벽(40)은 바디라인(211, 212, 213, 214)의 하부 측벽에 형성될 수 있다. 바디라인(211, 212, 213, 214)의 상부 측벽은 스페이서(38)에 의해 보호된다. 스페이서(38)의 높이에 따라 바디라인(211, 212, 213, 214)의 상부 측벽과 하부 측벽의 높이가 조절될 수 있다. 바디라인(211, 212, 213, 214)의 하부 측벽은 스페이서(38)에 의해 노출된 비보호측벽을 의미한다. 바디라인(211, 212, 213, 214) 아래에는 일정 높이(H2)를 갖는 바디(215)가 잔류할 수 있고, 바디(215)는 기판(31) 상에 형성된다. 바디라인(211, 212, 213, 214)은 바디(215) 상에서 수직하게 형성된다. 하나의 바디(215) 상에 2개의 바디라인(211, 212, 213, 214)이 형성될 수 있다. 이웃하는 바디(215)는 제1트렌치(33)에 의해 서로 분리된다.
도 3f에 도시된 바와 같이, 플라즈마 도핑(Plasma doping)을 실시한다. 이때, 제2트렌치(231, 232)의 리세스된 측벽(40)을 통해 노출된 활성영역(210)에 불순물이 도핑되면서 제1소스/드레인(39)영역이 형성된다. 제1소스/드레인(39)영역은 수직채널트랜지스터의 소스영역 또는 드레인영역으로 작용한다.
플라즈마 도핑은 도핑소스(즉, 불순물)를 플라즈마 상태로 여기시키고, 여기된 플라즈마 내의 불순물 이온을 시료에 주입하는 도핑 방법이다. 이때, 시료에 바이어스(bias) 전압을 인가하면, 플라즈마 내의 불순물 이온들을 한꺼번에 시료의 전면에 도핑할 수 있다. 여기서, 바이어스 전압은 '도핑에너지(Doping energy)'라고도 일컫는다. 플라즈마 도핑은 도핑에너지(Doping energy), 도핑도즈(Doping dose) 및 도핑소스(Doping source)를 이용하여 실시한다. 도핑소스는 제1소스/드레인(39)영역(45)에 도핑되는 불순물(Dopant)를 함유하는 물질이다. 도핑소스는 불순물가스(Dopant gas)를 포함한다. 도핑소스는 비소(Arsenic; As), 인(Phosphorus; P) 등을 함유한 불순물가스를 이용한다. 예를 들어, 도핑소스는 AsH3 또는 PH3를 포함한다. 인(P)과 비소(As)는 N형 도펀트(N type dopant)로 알려져 있다. 또한, 도핑소스는 보론(Boron; B)을 함유한 도펀트가스를 이용할 수도 있다. 보론은 P형 도펀트(P type dopant)로 알려져 있다. 도핑에너지는 기판(31)에 인가되는 바이어스 전압을 일컫는다. 도핑도즈는 도펀트의 주입량을 일컫는다. 도핑도즈는 1×1015 ∼1×1017atoms/cm2으로 한다. 이와 같은 범위의 도핑도즈를 사용하여 플라즈마 도핑을 실시하면, 제1소스/드레인(39)영역에 도핑된 불순물(dopant)은 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다. 플라즈마 도핑을 위해 플라즈마를 여기시키는 가스를 주입(Flow)할 수 있다. 플라즈마를 여기시키는 가스는 아르곤(Ar), 헬륨(He) 등을 포함한다.
상술한 바에 따르면, 플라즈마 도핑은 틸트 각도가 필요없으므로 주변의 구조물에 의한 새도우효과없이 도핑이 가능하다. 이에 따라, 원하는 위치에 제1소스/드레인(39)영역을 형성할 수 있다.
한편, 제1소스/드레인(39)영역을 형성하는 다른 방법으로는 불순물이 인시튜 도핑된 도프드 폴리실리콘을 이용할 수 있다. 예컨대, 도프드 폴리실리콘을 제2트렌치(231, 232)에 갭필한 이후에 어닐을 실시하여 도프드 폴리실리콘 내 불순물을 활성영역(210)을 확산시킬 수 있다.
도 3g에 도시된 바와 같이, 제2트렌치(231, 232)를 포함한 구조물 표면을 따라 배리어막(42)을 형성한다. 배리어막(42)은 원자층증착법을 사용하여 형성할 수 있으며, 제2트렌치(231, 232)를 포함한 구조물 표면을 따라 일정한 두께를 갖도록 형성할 수 있다. 배리어막(42)은 후속 금속실리사이드를 포함하는 매립비트라인 형성공정시 원치않는 지역에 금속실리사이드가 형성되는 것을 방지함과 동시에 금속실리사이드의 응집을 방지하는 역할을 수행한다. 이를 위해, 배리어막(42)은 실리콘함유 재료의 실리사이드화(Silicidation) 반응을 방지하고, 금속실리사이드의 응집을 방지하는 물질을 포함한다. 구체적으로, 배리어막(42)은 저마늄(Ge)을 포함할 수 있다. 일례로, 배리어막(42)은 실리콘저마늄(SiGe)으로 형성할 수 있다. 이때, 금속실리사이드의 응집을 효과적으로 방지하기 위해 실리콘저마늄에서 저마늄의 함량(또는 농도)은 적어도 30% 이상인 것이 바람직하다.
다음으로, 제2트렌치(231, 232)를 갭필하도록 배리어막(42) 상에 실리콘함유막(43)을 형성한다. 실리콘함유막(43)은 폴리실리콘막으로 형성할 수 있다. 실리콘함유막(43)은 후속 금속실리사이드를 형성하기 위한 실리사이드화 공정시 실리콘 소스를 제공하는 역할을 수행한다.
다음으로, 제2마스크패턴(36)의 표면이 노출될때까지 평탄화공정을 실시한다. 평탄화공정은 화학적기계적연마법 또는 에치백으로 진행할 수 있다.
도 3h에 도시된 바와 같이, 제1마스크패턴(32), 제2마스크패턴(36), 스페이서(38) 및 배리어막(42)을 식각장벽으로 실리콘함유막(43)을 식각하여 제2트렌치(231, 232) 내 실리콘함유막(43)을 양분한다. 양분된 실리콘함유막(43)은 바디라인(211, 212, 213, 214)의 리세스된 측벽(40)에 매립된 형태를 가질 수 있다. 이하, 양분된 실리콘함유막(43)의 도면부호를 '43A'로 변경하여 표기하기로 한다.
도 3i에 도시된 바와 같이, 양분된 실리콘함유막(43A)을 포함한 제2트렌치(231, 232)를 갭필하도록 전면에 금속함유막(44)을 형성한다. 금속함유막(44)은 준귀금속, 내화금속 등의 금속을 포함할 수 있다. 예컨대, 금속함유막(44)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함한다. 금속함유막(44)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성한다.
도 3j에 도시된 바와 같이, 어닐(Anneal)을 실시하여 금속함유막(44)과 실리콘함유막(43A)을 반응시키는 실리사이드화 공정(Silicidation process)을 진행한다. 이로써, 실리콘함유막(43A)이 금속실리사이드(Metal-silicide, 43B)로 변환된다. 금속실리사이드(43B)는 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드 또는 팔라듐실리사이드 중에서 선택된 어느 하나를 포함할 수 있다.
금속실리사이드(43B)를 형성하기 위한 어닐은 급속어닐(Rapid Thermal Anneal)일 수 있으며, 서로 다른 온도 범위에서 복수회 실시할 수 있다. 급속어닐은 실리콘함유막(43A) 및 금속함유막(44)의 종류(또는 재질)에 따라서 다른 온도로 수행될 수 있다. 예컨대, 금속함유막(44)으로 코발트(Co)를 이용하는 경우에는 어닐 온도 범위가 400℃ 내지 800℃인 것이 바람직하다. 구체적으로, 금속함유막(44)이 코발트인 경우 코발트실리사이드를 형성하기 위해 적어도 2회의 급속어닐(RTA)을 실시할 수 있다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400℃ 내지 600℃ 범위의 온도에서 진행하고, 2차 어닐은 600℃ 내지 800℃ 범위의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다.
금속실리사이드(43B)는 완전-실리사이드화된 형태(Fully silicided; FUSI)가 되도록 형성하는 것이 바람직하다. 즉, 실리사이드화 공정이 충분히 진행되도록 하여 실리콘함유막(43A)을 완전히 실리사이드화시킨다. 완전 실리사이드화에 의해 금속실리사이드(43B)가 바디라인(211, 212, 213, 214) 내부에 형성된다. 한편, 실리사이드화 공정시 배리어막(42)은 실리콘함유 재료의 실리사이드화를 방지하는 불순물 즉, 저마늄을 포함하기 때문에 실리콘함유막(43A)을 제외한 나머지 영역에는 금속실리사이드가 형성되지 않는다.
다음으로, 금속실리사이드(43B) 형성후에 잔류하는 미반응 금속함유막(44)을 제거한다. 미반응 금속함유막(44)은 습식식각을 통해 제거할 수 있다. 일례로, 미반응 금속함유막(44)은 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거할 수 있다.
도 3k에 도시된 바와 같이, 제1마스크패턴(32), 제2마스크패턴(36) 및 스페이서(38)를 식각장벽으로 제2트렌치(231, 232)의 저면에 노출될때까지 배리어막(42)을 식각한다. 이때, 금속실리사이드(43B)도 일부 식각될 수 있다. 이하, 식각된 배리어막(42)의 도면부호를 '42A'로 변경하여 표기하기로 한다.
이로써, 바디라인(211, 212, 213, 214)의 리세스된 측벽(40)에 매립된 형태를 갖고, 금속실리사이드를 포함하는 복수의 매립비트라인(241, 242, 243, 244)이 형성되고, 배리어막(42A)은 매립비트라인(241, 242, 243, 244)과 바디라인(211, 212, 213, 214) 사이에 삽입된 형태를 갖는다. 매립비트라인(241, 242, 243, 244)은 제2트렌치(231, 232) 내에 분리되어 형성될 수 있다. 제2트렌치(231, 232)의 리세스된 측벽(40)은 바디라인(211, 212, 213, 214)의 리세스된 측벽(40)에 대응하는 구조이므로, 매립비트라인(241, 242, 243, 244)은 바디라인(211, 212, 213, 214)의 리세스된 측벽(40)에 매립되는 구조가 될 수 있다. 예를 들어, 제2트렌치(231) 내에 제1매립비트라인(241)과 제2매립비트라인(242)이 분리되어 형성되고, 제2트렌치(232) 내에 제3매립비트라인(243)과 제4매립비트라인(244)이 분리되어 형성된다. 서로 대향하는 제1매립비트라인(241)과 제2매립비트라인(242)이 한 쌍을 이룰 수 있고, 제3매립비트라인(243)과 제4매립비트라인(244)이 한 쌍을 이룰 수 있다. 제2매립비트라인(242)과 제3매립비트라인(243)은 지지체(220)에 의해 서로 분리될 수 있다.
다음으로, 제1마스크패턴(32), 제2마스크패턴(36) 및 스페이서(38)를 식각장벽으로 제2트렌치(231, 232)의 저면 아래 바디(215)를 일부 식각하여 제3트렌치(45)를 형성한다. 제3트렌치(45)는 인접한 매립비트라인(241/242, 243/244) 사이의 펀치를 방지하는 역할을 수행한다. 구체적으로, 제3트렌치(45)에 의하여 제1매립비트라인(241)과 제2매립비트라인(242)간의 펀치 및 제3매립비트라인(243)과 제4매립비트라인(244)간의 펀치를 방지할 수 있다. 인접한 매립비트라인(241/242, 243/244) 사이의 펀치를 효과적으로 방지하기 위하여 제3트렌치(45)의 저면은 제1소스/드레인(39)의 저면보다 낮되, 제1트렌치(33)의 저면보다는 높은 것이 바람직하다.
도 3l에 도시된 바와 같이, 제2트렌치(231, 232) 및 제3트렌치(45)를 갭필하는 층간절연막(46)을 형성한다. 층간절연막(46)은 BPSG 등의 산화물을 포함할 수 있다. 층간절연막(46)은 제1층간절연막(미도시)과 제2층간절연막(미도시)을 포함할 수 있다. 예를 들어, 제1층간절연막을 라이너막 형태로 증착한 이후에 제2층간절연막을 이용하여 제2트렌치(231, 232) 및 제3트렌치(45)를 갭필할 수 있다. 층간절연막(46)은 인접한 매립비트라인(241/242, 243/244) 사이의 기생 캐패시턴스를 감소시키기 위하여 저유전율을 갖는 절연물질을 포함할 수 있다. 층간절연막(46)에 의해 제1매립비트라인(241)과 제2매립비트라인(242)이 서로 절연될 수 있고, 제3매립비트라인(243)과 제4매립비트라인(244)이 서로 절연될 수 있다.
상술한 실시예에 따르면, 제2트렌치(231, 232)에 의해 분리된 바디라인(211, 212, 213, 214) 내에 매립비트라인(241, 242, 243, 244)이 형성된다. 아울러, 매립비트라인(241, 242, 243, 244)은 제2트렌치(231, 232) 내에 형성되어 쌍을 이루는 구조가 될 수 있다. 따라서, 이웃하는 매립비트라인(241, 242, 243, 244)은 충분한 이격거리를 갖고, 이웃하는 매립비트라인(241, 242, 243, 244)간의 기생캐패시턴스(CB)가 감소한다.
매립비트라인(241, 242, 243, 244) 사이에 지지체(220)가 형성되어 있으므로 매립비트라인(241, 242, 243, 244)간의 펀치가 방지된다. 더욱이, 지지체(220)가 매립된 제1트렌치(33)의 깊이가 매립비트라인(241, 242, 243, 244)이 매립된 제2트렌치(231, 232)의 깊이보다 깊기 때문에 매립비트라인(241, 242, 243, 244)간의 펀치를 방지할 수 있다. 또한, 제3트렌치(45)에 의해 층간절연막(46)을 사이에 두고 이웃하는 매립비트라인(241, 242, 243, 244)간의 펀치를 방지할 수 있다.
바디라인(211, 212, 213, 214)은 지지체(220)에 의해 견고하게 지지된다. 따라서, 구조적으로 안정된 바디라인(211, 212, 213, 214)을 형성할 수 있다.
바디라인(211, 212, 213, 214)의 상부에 필라를 포함하는 수직채널트랜지스터가 형성될 수 있다. 본 실시예는 바디라인(211, 212, 213, 214)의 일부를 식각하여 필라를 형성할 수 있다.
금속실리사이드를 포함하는 매립비트라인(241, 242, 243, 244)과 바디라인(211, 212, 213, 214) 사이에 금속실리사이드의 응집을 방지하는 물질이 함유된 배리어막(42A)이 삽입됨에 따라 금속실리사이드의 응집에 기인한 문제점 예컨대, 매립비트라인(241, 242, 243, 244)의 끊어짐을 방지한다.
등방성식각을 통해 인접한 바디라인(211, 212, 213, 214)의 측벽을 동시에 리세스시키고, 리세스된 측벽(40)에 매립비트라인을 매립함에 따라 일괄적으로 균일한 위치에 매립비트라인(241, 242, 243, 244)을 형성할 수 있다. 아울러, 매립비트라인(241, 242, 243, 244)을 형성하기 위한 별도의 오픈부 형성공정을 필요로하지 않기 때문에 공정난이도를 감소시킬 수 있다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 매립비트라인의 제조방법을 도시한 공정단면도이다. 여기서는, 도 2에 도시된 매립비트라인의 제조방법에 대한 일례로, 성장공정을 통해 배리어막을 형성하는 경우를 설명하기로 한다. 따라서, 도 4a 내지 도 4e는 도 2에 도시된 A-A'절취선을 따라 도시하기로 한다. 그리고, 설명의 편의를 위해 도 3a 내지 도 3l에 도시된 것과 동일한 구성은 동일한 도면부호를 사용하고, 자세한 설명은 생략하기로 한다.
도 4a에 도시된 바와 같이, 지지체(220)가 매립된 제1트렌치(33)에 의하여 분리된 복수의 활성영역(210)과 활성영역(210)에 형성되어 복수의 바디라인(211, 212, 213, 214)을 분리하는 벌브형의 제2트렌치(231, 232) 및 제1소스/드레인(39)을 형성한다. 이는 도 3a 내지 도 3f에 도시된 것과 동일한 공정방법으로 형성할 수 있다.
다음으로, 스페이서(38)에 의해 비보호되는 제2트렌치(231, 232) 표면에 성장공정(Growth process)을 통해 배리어막(51)을 형성한다. 성장공정의 특성상 표면이 노출된 기판(31)을 시드(seed)로 배리어막(51)이 성장되기 때문에 스페이서(38)에 의해 비보호되는 제2트렌치(231, 232) 표면에만 배리어막(51)을 선택적으로 형성할 수 있다.
배리어막(51)은 후속 금속실리사이드를 포함하는 매립비트라인 형성공정시 원치않는 지역에 금속실리사이드가 형성되는 것을 방지함과 동시에 금속실리사이드의 응집을 방지하는 역할을 수행한다. 이를 위해, 배리어막(51)은 실리콘함유 재료의 실리사이드화(Silicidation) 반응을 방지하고, 금속실리사이드의 응집을 방지하는 물질을 포함한다. 구체적으로, 배리어막(51)은 저마늄(Ge)을 포함할 수 있다. 일례로, 배리어막(51)은 실리콘저마늄(SiGe)으로 형성할 수 있다. 이때, 금속실리사이드의 응집을 효과적으로 방지하기 위해 실리콘저마늄에서 저마늄의 함량(또는 농도)은 적어도 30% 이상인 것이 바람직하다. 성장공정을 통해 형성된 실리콘저마늄은 단결정 상태일 수 있다.
도 4b에 도시된 바와 같이, 배리어막(51) 상에 제2트렌치(231, 232)의 리세스된 측벽(40)을 포함한 제2트렌치(231, 232) 하부영역에 매립된 실리콘함유막(52)을 형성한다. 제2트렌치(231, 232) 하부영역에 매립된 실리콘함유막(52)은 배리어막(51)을 시드로 실리콘함유막(52)을 성장시켜 형성할 수 있다. 따라서, 실리콘함유막(52)은 단결정 실리콘막일 수 있다. 실리콘함유막(52)은 후속 금속실리사이드를 형성하기 위한 실리사이드화 공정시 실리콘 소스를 제공하는 역할을 수행한다.
이처럼, 성장공정을 통해 배리어막(51) 및 실리콘함유막(52)을 형성하면 증착공정을 통해 이들을 형성하는 방법대비 공정을 단순화시킬 수 있는 장점이 있다.
도 4c에 도시된 바와 같이, 제1마스크패턴(32), 제2마스크패턴(36) 및 스페이서(38) 식각장벽으로 실리콘함유막(52)을 식각하여 제2트렌치(231, 232) 내 실리콘함유막(52)을 양분한다. 이때, 제2트렌치(231, 232) 저면에 형성된 배리어막(51)에서 식각이 정지되도록 제어한다. 양분된 실리콘함유막(52)은 바디라인(211, 212, 213, 214)의 리세스된 측벽(40)에 매립된 형태를 가질 수 있다. 이하, 양분된 실리콘함유막(52)의 도면부호를 '52A'로 변경하여 표기하기로 한다.
도 4d에 도시된 바와 같이, 양분된 실리콘함유막(52A)을 포함한 제2트렌치(231, 232)에 금속함유막을 갭필한 후 어닐을 실시하여 실리콘함유막(52A)를 완전 실리사이드화시키고, 미반응 금속함유막을 제거하는 일련의 공정과정을 통해 금속실리사이드(52B)를 형성한다. 전술한 도 3i 내지 도 3j에 금속실리사이드 형성방법을 자세히 설명하였는 바, 여기서는 자세한 설명을 생략하기로 한다.
도 4e에 도시된 바와 같이, 제1마스크패턴(32), 제2마스크패턴(36) 및 스페이서(38)를 식각장벽으로 제2트렌치(231, 232)의 저면에 노출될때까지 배리어막(51)을 식각하고, 연속해서 제2트렌치(231, 232)의 저면 아래 바디(215)를 일부 식각하여 제3트렌치(45)를 형성한다. 이로써, 바디라인(211, 212, 213, 214)의 리세스된 측벽(40)에 매립된 형태를 갖고, 금속실리사이드를 포함하는 복수의 매립비트라인(241, 242, 243, 244)이 형성되고, 배리어막(51)은 매립비트라인(241, 242, 243, 244)과 바디라인(211, 212, 213, 214) 사이에 삽입된 형태를 갖는다.
다음으로, 제2트렌치(231, 232) 및 제3트렌치(45)를 갭필하는 층간절연막(46)을 형성한다. 층간절연막(46)은 BPSG 등의 산화물을 포함할 수 있다.
상술한 실시예에 따르면, 배리어막(51) 및 금속실리사이드를 형성하기 위한 실리콘함유막(52)을 성장공정을 통해 형성하면, 증착공정을 통해 배리어막(51) 및 실리콘함유막(52)을 형성하는 것보다 공정과정을 단순화시킬 수 있는 장점이 있다.
도 5는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치를 도시한 사시도이다.
도 5를 참조하면, 반도체 장치는 매립비트라인(305), 필라(304) 및 워드라인(309)을 포함한다. 기판(301) 상에 바디(302), 바디라인(303) 및 필라(304)를 포함하는 수직구조를 갖는 복수의 활성영역이 형성되어 있다. 복수의 활성영역 사이에는 지지체(307)가 매립되어 있다. 매립비트라인(305)은 바디라인(303) 내에 매립된 구조를 갖는다. 워드라인(309)은 제1방향(X)으로 연장되고, 매립비트라인(305)은 제2방향(Y)으로 연장된다. 활성영역은 기판(301)에 대해 수직방향인 제3방향(Z)으로 연장될 수 있다.
기판(301)은 실리콘함유 재료를 포함할 수 있다. 기판(301)은 단결정실리콘기판(301)을 포함할 수 있다. 바디(302), 바디라인(303), 필라(304) 및 기판(301)은 동일 재료를 포함할 수 있다. 따라서, 바디(302), 바디라인(303) 및 필라(304)는 실리콘함유 재료를 포함한다. 바디(302), 바디라인(303) 및 필라(304)는 단결정실리콘을 포함한다.
각각의 활성영역은 바디(302), 바디(302) 상에 형성된 한 쌍의 바디라인(303), 바디라인(303) 상에 형성된 복수의 필라(304)를 포함한다. 하나의 바디라인(303) 상에 복수의 필라(304)가 형성될 수 있다. 바디(302)는 기판(301) 상에 수직하게 형성된다. 바디라인(303)은 바디(302) 상에서 수직하게 형성된다. 필라(304)는 바디라인(303) 상에서 수직하게 연장되어 형성될 수 있다. 예를 들어, 바디라인(303)과 필라(304)는 직교할 수 있다. 복수의 필라(304)는 바디라인(303) 상에서 서로 분리되어 형성된다. 복수의 필라(304)는 매트릭스 구조의 어레이 배치를 가질 수 있다. 필라(304)는 수직채널트랜지스터의 채널영역을 포함할 수 있다. 또한, 필라(304)는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성되는 구조일 수 있다.
바디라인(303)은 바디(302) 상에 수직하게 형성된다. 바디(302) 상에 한 쌍의 바디라인(303)이 형성될 수 있다. 바디라인(303)은 제2방향으로 연장될 수 있다. 매립비트라인(305)과 바디라인(303)은 동일하게 제2방향으로 연장될 수 있다. 바디라인(303)은 라인형의 활성영역을 양분하여 형성될 수 있다. 바디라인(303) 사이에 지치체가 매립된다. 바디라인(303)은 바디(302) 상에서 쌍을 이루어 형성될 수 있고, 또한 지지체(307)를 사이에 두고 쌍을 이루어 형성될 수도 있다. 지지체(307)는 트렌치에 매립될 수 있다. 즉, 이웃하는 바디라인(303)은 트렌치에 의해 분리되고, 이 트렌치에 지지체(307)가 매립된다. 지지체(307)는 절연막을 포함할 수 있다. 지지체(307)가 매립된 트렌치의 깊이가 매립비트라인(305)보다 더 깊다. 이에 따라, 지지체(307)를 사이에 두고 형성되는 매립비트라인(305)간의 펀치를 방지할 수 있다. 지지체(307)는 필라(304) 사이에 형성되도록 연장될 수 있다.
매립비트라인(305)은 바디라인(303) 내에 매립된 형태로 형성되어 있다. 바디라인(303)은 어느 하나의 측벽이 리세스된 측벽을 갖고, 리세스된 측벽에 매립비트라인(305)을 매립시킬 수 있다. 바디(302) 상에 형성된 한 쌍의 바디라인(303)은 서로 대향할 수 있고, 이로써 리세스된 측벽이 서로 대향할 수 있다. 매립비트라인(305)은 제2방향으로 연장될 수 있다. 매립비트라인(305)은 금속실리사이드를 포함한다. 이로써, 매립비트라인(305)은 저저항을 갖는다.
바디라인(303)과 매립비트라인(305) 사이에는 배리어막(306)이 형성되어 있다. 배리어막(306)은 매립비트라인(305)을 구성하는 금속실리사이드의 응집을 방지하는 역할을 수행한다. 따라서, 배리어막(306)은 금속실리사이드의 응집을 방지하는 물질을 함유한다. 구체적으로, 배리어막(306)은 저마늄(Ge)을 함유할 수 있다. 일례로, 배리어막(306)은 실리콘저마늄(SiGe)일 수 있다. 여기서, 저마늄에 의하여 금속실리사이드의 응집을 효과적으로 방지하기 위해서는 배리어막(306)에서 저마늄의 함량은 적어도 30% 이상인 것이 바람직하다.
매립비트라인(305) 사이에 층간절연막(308)이 형성될 수 있다. 층간절연막(308)이 매립된 트렌치의 저면은 매립비트라인(305)보다 더 얕게 형성될 수 있다. 이에 따라, 층간절연막(308)을 사이에 두고 형성되는 매립비트라인(305)간의 펀치를 방지할 수 있다. 층간절연막(308)은 필라(304) 사이에 형성되도록 연장될 수 있다. 제1방향으로 살펴 볼때, 지지체(307), 필라(304) 및 층간절연막(308)이 번갈아 형성될 수 있다.
워드라인(309)은 필라(304)의 측벽에 형성되는데, 필라(304)의 측벽에 수직으로 형성된다. 따라서, 수직워드라인이라고도 한다. 워드라인(309)은 필라(304)의 양측벽에 형성되어, 더블 워드라인(Double wordline) 구조를 가질 수 있다. 더블 워드라인 구조라 하더라도 각각의 워드라인(309)의 끝단은 서로 연결될 수 있다. 필라(304)가 수직채널트랜지스터의 채널이 형성되는 영역이므로, 워드라인(309)에 의해 수직채널이 형성된다. 이로써, 워드라인(309), 소스영역, 채널영역 및 드레인영역을 포함하는 수직채널트랜지스터가 형성된다. 워드라인(309)은 제1방향으로 연장될 수 있다. 워드라인(309)은 금속성물질을 포함한다. 워드라인(309)은 티타늄질화물(TiN), 텅스텐질화물과 텅스텐의 적층(WN/W) 등을 포함할 수 있다. 워드라인(309)과 매립비트라인(305)은 수직방향으로 이격되어 형성될 수 있다. 이를 위해 워드라인(309)과 매립비트라인(305) 사이에 절연막(도시 생략)이 더 형성될 수 있다. 여기서, 절연막은 실리콘산화물 등을 포함한다. 변형예로, 워드라인(309)은 필라(304)의 측벽을 에워싸면서 제1방향을 따라 연장될 수 있다. 또한, 필라(304)의 측벽을 에워싸는 게이트전극을 형성한 후 게이트전극에 연결되는 워드라인(309)을 형성할 수도 있다.
상술한 실시예에 따르면, 필라(304) 아래에 매립비트라인(305)이 위치하는 수직구조물이 형성된다. 이로써, 필라(304) 사이에 매립비트라인(305)을 형성하지 않아도 되므로 고집적화가 가능하다.
바디라인(303) 내에 매립비트라인(305)이 매립된다. 따라서, 인접하는 매립비트라인(305)은 충분히 이격되고, 인접한 매립비트라인(305)간의 기생캐패시턴스(CB)가 감소한다.
바디라인(303) 사이에 지지체(307)를 매립하므로써 바디라인(303)과 필라(304)가 쓰러지는 것을 방지할 수 있다.
지지체(307)가 매립된 트렌치 및 층간절연막(308)이 매립된 트렌치의 깊이가 매립비트라인(305)보다 더 깊게 형성되므로, 이웃하는 매립비트라인(305)간의 펀치를 방지할 수 있다.
바디라인(303)과 금속실리사이드를 포함하는 매립비트라인(305) 사이에 저마늄이 함유된 배리어막(306)이 형성되므로, 금속실리사이드의 응집에 기인한 매립비트라인(305)의 끊어짐을 방지할 수 있다.
도 6a 내지 도 6e는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 이하에서는, 도 3a 내지 도 3l에 도시된 매립비트라인의 제조방법에 연속해서 매립비트라인을 구비한 반도체 장치의 제조방법에 대한 일례를 설명하기로 한다. 도 6a 내지 도 6e는 도 5에 도시된 B-B'절취선을 따라 도시한 공정단면도로, 도 6a는 도 3l에 도시된 구조물을 도 3l 및 도 5에 도시된 B-B'절취선을 따라 도시한 단면도이다.
도 6a에 도시된 바와 같이, 도 3a 내지 도 3l에 도시된 일련의 공정을 통해 일방향으로 연장된 매립비트라인(244)을 형성한다. 바디라인(214)과 매립비트라인(244) 사이에는 저마늄이 함유된 배리어막(42A)이 형성되어 있고, 매립비트라인(244)은 활성영역(210)에 형성된 제1소스/드레인영역(39) 내에 형성될 수 있다.
도 6b에 도시된 바와 같이, 워드라인트렌치(61)를 형성한다. 워드라인트렌치(61)를 형성하기 위해 미도시된 감광막패턴이 사용된다. 감광막패턴을 식각마스크로하여 제1마스크패턴(32) 및 제2마스크패턴(36)을 식각한다. 연속해서 바디라인(214) 상부를 일정 깊이 식각한다. B-B' 절취선에서는 도시되지 않지만, 층간절연막(46) 및 지지체(220)도 일정 깊이 식각할 수 있다.
이와 같이, 바디라인(241)의 상부를 일정 깊이 식각함으로써, 바디라인(214) 상에 복수의 필라(250)가 형성된다. 필라(38B)는 바디라인(214) 상에서 수직방향으로 연장된 구조이다. 필라(250)는 셀 단위로 형성된다. 따라서, 하나의 바디라인(214) 상에 복수의 필라(250)가 형성되며, 복수의 필라(250)는 워드라인트렌치(61)에 의해 서로 분리된다. 워드라인트렌치(61)의 깊이는 매립비트라인(244)을 노출시키지 않는 깊이를 가질 수 있다. 구체적으로, 워드라인트렌치(61)는 배리어막(42A)을 노출시키지 않는 깊이를 가질 수 있다. 필라(250)는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성되는 구조물이다. 복수의 필라(250)는 바디라인(214) 상에 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다.
도 6c에 도시된 바와 같이, 노출된 바디라인(214) 및 필라(250) 표면에 게이트절연막(62)을 형성한다. 게이트절연막(62)은 필라(250)의 측벽 및 바디라인(214)의 상부면을 산화시켜서 형성할 수 있다. 이때, 산화공정은 열산화법(Thermal oxidation)을 사용하여 진행할 수 있다.
다음으로, 워드라인트렌치(61)를 갭필하도록 전면에 도전막(63)을 형성한다. 도전막(63)은 저저항 물질을 사용한다. 예컨대, 금속성막을 사용할 수 있다. 금속성막은 금속을 포함하는 도전막을 의미하며, 티타늄막, 티타늄질화막, 텅스텐막 등을 포함할 수 있다.
다음으로, 도전막(63)에 대해 평탄화 및 전면식각(예컨대, 에치백)을 순차적으로 진행한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있으며, 제2마스크패턴(36)이 노출될때까지 진행할 수 있다. 평탄화 이후에 전면식각을 진행하며, 전면식각은 예정된 채널길이에 따라 도전막(63)에 대한 식각량을 조절할 수 있다.
도 6d에 도시된 바와 같이, 도전막(63)을 포함한 구조물 표면을 따라 절연막을 증착한 이후에 전면식각(예컨대, 에치백)을 실시하여 스페이서(64)를 형성한다. 이때, 스페이서(64)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 스페이서(64)는 질화막으로 형성할 수 있다.
다음으로, 스페이서(64)를 식각마스크로 하여 도전막(63)을 식각한다. 이에 따라, 필라(250)의 양측벽에 수직워드라인(63A)이 형성된다. 수직워드라인(63A)은 수직게이트전극(Vertical gate electrode)을 겸한다. 수직워드라인(63A)에 대한 변형예로 필라(250)를 감싸도록 하여 수직워드라인(63A)을 형성할 수 있다. 또 다른 변형예로 필라(250)를 에워싸는 환형의 수직게이트전극을 형성한 후에 이웃하는 수직게이트전극들을 서로 연결하는 수직워드라인(63A)을 형성할 수도 있다. 수직워드라인(63A)은 매립비트라인(244)과 교차하는 방향으로 형성할 수 있다.
도 6e에 도시된 바와 같이, 수직워드라인(63A) 사이를 절연시키는 워드라인분리막(65)을 형성한다. 워드라인분리막(65)은 절연막을 포함한다. 워드라인분리막(65)은 수직워드라인(63A)이 형성된 전체 구조 상에 절연막을 형성한 후 제2마스크패턴(36)이 노출될때까지 평탄화를 진행하여 형성할 수 있다.
스토리지노드콘택식각을 실시하여 필라(250)의 상부면을 노출시킨다. 이후, 스토리지노드콘택플러그(SNC, 67)를 형성한다. 스토리지노드콘택플러그(67)를 형성하기 전에 이온주입을 실시하여 필라(250) 상부에 제2소스/드레인(66)을 형성할 수 있다. 제2소스/드레인(66)은 일반적인 이온주입 방법을 적용할 수 있다. 따라서, 필라(250)는 제2소스/드레인(66) 및 채널영역을 포함할 수 있다. 채널영역은 제1소스/드레인(65)과 제2소스/드레인(66) 사이에 형성된다. 제2소스/드레인(66)은 캐패시터와 연결될 수 있다. 제1소스/드레인(39), 채널영역 및 제2소스/드레인(66)은 수직방향으로 연결될 수 있다. 제1소스/드레인(39)과 제2소스/드레인(66)은 채널영역과 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 제1소스/드레인(39) 및 제2소스/드레인(66)이 제1도전형의 불순물들로 도핑된 경우, 채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우, 제1소스/드레인(39), 채널영역 및 제2소스/드레인(66)은 NPN 접합을 형성할 수 있다.
스토리지노드콘택플러그(67) 상에 스토리지(Storage)를 형성한다. 스토리지지는 반도체 메모리 장치에서 논리정보를 저장하는 수단을 지칭하는 것으로, 캐패시터를 포함할 수 있다. 캐패시터는 스토리지노드(Storage node, 58)를 포함한다. 스토리지노드(68)는 실린더(Cylinder) 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(68)는 기둥 또는 콘케이브(Concave) 형태가 될 수도 있다. 도시하지 않았지만, 후속하여 유전막 및 상부전극을 형성한다.
상술할 공정과정을 통해 매립비트라인(244)을 구비한 반도체 장치를 형성할 수 있다. 여기서는 매립비트라인(244)을 구비한 수직채널트랜지터 및 캐패시터의 형성방법까지를 설명하였으나, 이후 공지된 방법에 따라 금속배선등을 형성하는 후속 공정을 진행하여 반도체 장치를 완성할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 카드를 도시한 블럭도이다.
도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치는 메모리 카드(1000)에 응용될 수 있다. 일례로, 메모리 카드(1000)는 호스트(Host)와 반도체 메모리(1010) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1020)를 포함할 수 있다. 메모리 컨트롤러(1020)는 에스램(SRAM, 1021), 중앙처리장치(CPU, 1022), 호스트 인터페이스(Host I/F, 1023), 오류수정코드(ECC, 1024) 및 메모리 인터페이스(Memory I/F, 1025)를 포함할 수 있다. 에스램(1021)은 중앙처리장치(1022)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1023)는 메모리 카드(1000)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1024)는 반도체 메모리(1010)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1025)는 반도체 메모리(1010)와 인터페이싱한다. 중앙처리장치(1022)는 메모리 컨트롤러(220)의 데이터교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(1000)에 응용된 반도체 메모리(1010)가 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치를 포함함으로써, 인접한 매립비트라인 사이의 기생 캐패시턴스를 감소시켜 신호 전달 특성을 개선할 수 있으며, 매립비트라인의 끊어짐을 방지하여 반도체 장치의 특성 및 신뢰성을 향상시킬 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 일례를 간략하게 도시한 블럭도이다.
도 8에 도시된 바와 같이, 본 발명의 실시예에 따른 전자 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저인터페이스(1150)를 포함할 수 있다. 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(1110)은 메모리(1010)와 메모리 컨트롤러(1020)를 포함할 수 있으며, 도 7을 참조하여 설명한 메모리 카드(1000)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 마스크패턴
103 : 제1트렌치 104 : 활성영역
105 : 보호막 106 : 갭필막
107 : 지지체 108 : 제2트렌치
108A : 리세스된 측벽 109 : 바디라인
110 : 바디 111 : 제3트렌치
112 : 배리어막 113 : 매립비트라인

Claims (24)

  1. 기판에 수직하게 형성되고 리세스된 측벽을 갖는 바디라인;
    상기 리세스된 측벽 내에 매립된 금속실리사이드를 포함하는 매립비트라인; 및
    상기 매립비트라인과 상기 리세스된 측벽 사이에 삽입되어 상기 금속실리사이드를 에워싸고, 저마늄이 함유된 배리어막
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 배리어막은 실리콘저마늄을 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 배리어막에서 저마늄의 함량은 적어도 30% 이상인 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 금속실리사이드는 코발트실리사이드를 포함하는 반도체 장치.
  5. 기판에 형성된 복수의 제1트렌치에 의해 분리되는 복수의 활성영역;
    상기 제1트렌치에 매립된 지지체;
    상기 활성영역을 양분하고 서로 대향하는 리세스된 측벽을 갖는 제2트렌치;
    상기 리세스된 측벽 내에 각각 매립되어 서로 이격되는 금속실리사이드를 포함하는 한 쌍의 분리된 매립비트라인; 및
    상기 매립비트라인과 상기 리세스된 측벽 사이에 삽입되어 상기 금속실리사이드를 에워싸고, 저마늄이 함유된 배리어막
    을 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 활성영역은,
    상기 기판상에 형성된 바디;
    상기 바디상에서 상기 제2트렌치에 의해 분리되어 상기 리세스된 측벽을 갖는 한 쌍의 바디라인; 및
    각각의 상기 바디라인 상에 형성된 복수의 필라
    를 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 필라는 수직채널트랜지스터의 채널영역을 포함하고,
    상기 필라에 연결된 스토리지를 더 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 지지체는 절연물질을 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 배리어막은 실리콘저마늄을 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 배리어막에서 저마늄의 함량은 적어도 30% 이상인 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 금속실리사이드는 코발트실리사이드를 포함하는 반도체 장치.
  12. 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 하부영역의 양측벽을 식각하여 서로 대향하는 리세스된 측벽을 갖는 한 쌍의 바디라인을 형성하는 단계;
    상기 리세스된 측벽 내에 각각 저마늄이 함유된 배리어막을 형성하는 단계; 및
    상기 리세스된 측벽의 내부를 각각 매립하여 서로 이격되는 금속실리사이드를 포함하는 한 쌍의 분리된 매립비트라인을 형성하는 단계를 포함하고,
    상기 저마늄이 함유된 배리어막은 상기 매립비트라인과 상기 리세스된 측벽 사이에 삽입되어 상기 금속실리사이드를 에워싸는
    반도체 장치 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 리세스된 측벽을 형성하는 단계는,
    상기 트렌치 내측벽에 스페이서를 형성하는 단계; 및
    상기 트렌치 저면을 등방성 식각하여 리세스된 측벽을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 배리어막은 실리콘저마늄을 포함하는 반도체 장치 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 배리어막에서 저마늄의 함량이 적어도 30% 이상이 되도록 형성하는 반도체 장치 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 한 쌍의 분리된 매립비트라인을 형성하는 단계는,
    상기 리세스된 측벽을 포함한 상기 트렌치 하부영역을 갭필하도록 실리콘함유막을 형성하는 단계;
    상기 실리콘함유막을 에치백하여 상기 리세스된 측벽에 잔류시키는 단계;
    상기 트렌치를 갭필하는 금속함유막을 형성하는 단계;
    어닐을 실시하여 상기 실리콘함유막을 실리사이드화시키는 단계; 및
    미반응 상기 금속함유막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 금속실리사이드는 코발트실리사이드를 포함하는 반도체 장치 제조방법.
  18. 기판을 식각하여 복수의 제1트렌치에 의해 분리된 복수의 활성영역을 형성하는 단계;
    상기 제1트렌치를 매립하는 지지체를 형성하는 단계;
    상기 활성영역을 양분하는 예비-제2트렌치를 형성하는 단계;
    상기 예비-제2트렌치의 하부영역의 양측벽을 식각하여 서로 대향하는 리세스된 측벽을 갖는 제2트렌치를 형성하는 단계;
    상기 리세스된 측벽 내에 각각 저마늄이 함유된 배리어막을 형성하는 단계; 및
    상기 리세스된 측벽의 내부를 각각 매립하여 서로 이격되는 금속실리사이드를 포함하는 한 쌍의 분리된 매립비트라인을 형성하는 단계를 포함하고,
    상기 저마늄이 함유된 배리어막은 상기 매립비트라인과 상기 리세스된 측벽 사이에 삽입되어 상기 금속실리사이드를 에워싸는
    반도체 장치 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 지지체는 절연물질을 포함하는 반도체 장치 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제2트렌치를 형성하는 단계는,
    상기 예비-제2트렌치 내측벽에 스페이서를 형성하는 단계; 및
    상기 예비-제2트렌치 저면을 등방성 식각하여 상기 리세스된 측벽을 형성하는 단계를 포함하는 반도체 장치 제조방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 배리어막은 실리콘저마늄을 포함하는 반도체 장치 제조방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 배리어막에서 저마늄의 함량이 적어도 30% 이상이 되도록 형성하는 반도체 장치 제조방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 한 쌍의 분리된 매립비트라인을 형성하는 단계는,
    상기 리세스된 측벽을 포함한 상기 제2트렌치 하부영역을 갭필하도록 실리콘함유막을 형성하는 단계;
    상기 실리콘함유막을 에치백하여 상기 리세스된 측벽에 잔류시키는 단계;
    상기 제2트렌치를 갭필하는 금속함유막을 형성하는 단계;
    어닐을 실시하여 상기 실리콘함유막을 실리사이드화시키는 단계; 및
    미반응 상기 금속함유막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 금속실리사이드는 코발트실리사이드를 포함하는 반도체 장치 제조방법.
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