KR101932230B1 - 매립비트라인을 구비한 반도체 장치 및 그 제조방법 - Google Patents

매립비트라인을 구비한 반도체 장치 및 그 제조방법 Download PDF

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Abstract

본 기술은 인접한 매립비트라인간의 기생캐패시턴스를 감소시킬 수 있는 매립비트라인을 구비한 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 반도체기판에 수직하게 형성된 반도체바디; 상기 반도체바디 내부에 형성되며 금속실리사이드를 포함하는 매립비트라인; 및 상기 매립비트라인의 상부 및 하부에 형성되며 저마늄이 함유된 배리어막을 포함하는 반도체 장치를 제공한다.

Description

매립비트라인을 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING BURIED BITLINE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 매립비트라인을 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
대부분의 반도체 장치들은 트랜지스터를 포함하고 있다. 예를 들면, 디램(DRAM)으로 대표되는 반도체 메모리 장치에서 메모리셀(Memory Cell)은 MOSFET를 포함한다. 일반적으로 MOSFET는 반도체기판 표면에 소스/드레인영역을 형성하기 때문에 소스영역과 드레인영역 사이에 수평채널(Planar channel)이 형성된다. 이와 같은 일반적인 MOSFET를 '수평채널트랜지스터'라 약칭하기로 한다.
반도체 메모리 장치에 대해 지속적으로 집적도와 성능의 향상이 요구되기 때문에 MOSFET의 제조기술이 물리적인 한계에 직면하게 된다. 예를 들면, 메모리셀의 크기가 감소함에 따라 MOSFET의 크기가 감소하고, 이로써 MOSFET의 채널길이 또한 감소할 수 밖에 없다. MOSFET의 채널길이가 감소하게 되면, 데이터 유지 특성이 감소되는 등의 다양한 문제로 인하여 반도체 메모리 장치의 특성이 저하된다.
전술한 문제점을 고려하여 수직채널트랜지스터(Vertical channel Transistor; VCT)가 제안되었다. 수직채널트랜지스터는 필라(Pillar)의 각 단부에 접합영역들이 형성되고, 어느 하나의 접합영역은 비트라인에 접속된다. 비트라인은 필라 사이의 트렌치에 매립되어 형성되기에 매립비트라인(Buried Bit Line; BBL)이라고 한다.
수직채널트랜지스터(VCT)와 매립비트라인(BBL)을 포함하는 메모리셀은 하나의 매립비트라인(BBL)에 2개의 메모리셀이 인접하게 된다. 따라서, 메모리셀과 메모리셀 사이의 공간(예컨대, 트렌치)에 매립비트라인(BBL)을 형성하고, 하나의 메모리셀과 하나의 매립비트라인(BBL)을 연결하기 위해 OSC(One-Side-Contact) 공정을 진행하고 있다. OSC 공정은 매립비트라인(BBL)이 인접한 2개의 메모리셀 중 어느 하나의 메모리셀에 접속시키기 위한 공정으로 싱글사이드콘택(Single-side-contact; SSC) 공정이라고 약칭하기도 한다. 일반적으로, 수평채널트랜지스를 채용하는 메모리 장치에서는 수평채널트랜지스터와 비트라인을 접속시키기 위해 고종횡비(High aspect ratio)를 갖는 콘택플러그(Contact plug) 형성공정이 필요하다. 이에 반해, 수직채널트랜지스터와 매립비트라인을 채용하는 경우에는 수직채널트랜지스터와 매립비트라인을 직접 접촉시킬 수 있으므로 콘택플러그 형성공정이 필요하지 않다. 따라서, 비트라인의 기생캐패시턴스를 감소시킬 수 있다.
도 1은 종래기술에 따른 매립비트라인을 도시한 단면도이다.
도 1에 도시된 바와 같이, 반도체기판(11)에 트렌치(13)에 의해 분리되는 복수의 반도체바디(14)가 형성된다. 반도체바디(14)는 하드마스크패턴(12)을 이용한 반도체기판(11) 식각공정을 통해 형성된다. 반도체바디(14)의 측벽 및 트렌치(13)의 표면에는 보호막(15)이 형성된다. 보호막(15)에는 OSC 공정을 통해 오픈부(17)가 형성된다. 오픈부(17)는 반도체바디(14)의 어느 하나의 측벽을 오픈시킨다. 트렌치(13) 내부에는 매립비트라인(16)이 형성되고, 매립비트라인(16)은 오픈부(17)를 통해 반도체바디(14)와 연결된다. 매립비트라인(16)은 인접한 두 개의 반도체바디(14) 중 어느 하나의 반도체바디(14)와 연결된다. 도시하지 않았지만, 반도체바디(14)의 상부는 수직채널트랜지스터의 소스/드레인영역 및 채널이 형성되는 반도체필라를 포함한다.
도 1과 같이, 인접한 반도체바디(14) 중 어느 하나의 반도체바디(14)의 측벽에 매립비트라인(16)을 연결시키기 위해 OSC 공정이 적용된다. OSC 공정을 구현하기 위해 라이너막 및 틸트이온주입(Tilt implant) 공정, OSC 마스크 공정 등의 여러 방법이 제안된 바 있다.
그러나, 위와 같은 방법들은 공정상의 어려움으로 균일하고 재현성 있는 OSC 구조를 형성하지 못하고 있다. 또한, 더욱더 고집적화가 진행되면서 인접한 매립비트라인(16)간의 거리가 좁아지게 되어 매립비트라인(16)간의 기생캐패시턴스(Parasitic Capacitance, CB)가 높아지는 문제가 있다. 매립비트라인(16)간의 기생캐패시턴스(CB)는 매립비트라인(16)이 반도체바디(14)와 접촉되므로, 실질적으로는 반도체바디(14)와 매립비트라인(16)간의 캐패시턴스이다. 따라서, 인접한 매립비트라인(16)은 거리가 좁아지게 되므로 기생캐패시턴스(CB)가 매우 높아진다.
이와 같이, 매립비트라인(16) 간의 기생캐패시턴스(CB)가 높아지면 장치 동작 자체가 불가능하다는 문제점이 있다.
본 발명의 실시예는 인접한 매립비트라인간의 기생캐패시턴스를 감소시킬 수 있는 매립비트라인을 구비한 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 구조물은 수직구조물 내부에 형성되어 금속실리사이드를 포함하는 매립도전체; 및 상기 금속실리사이드와 접촉하며 저마늄(Ge)이 함유된 배리어막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 반도체기판에 수직하게 형성된 반도체바디; 상기 반도체바디 내부에 형성되며 금속실리사이드를 포함하는 매립비트라인; 및 상기 매립비트라인의 상부 및 하부에 형성되며 저마늄이 함유된 배리어막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 반도체기판 상에 제1배리어막, 실리콘막 및 제2배리어막이 수직하게 적층된 반도체바디를 형성하는 단계; 및 상기 실리콘막을 실리사이드화시켜 매립비트라인을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치 제조방법은 실리콘기판 상에 제1저마늄함유막, 제1실리콘막, 제2저마늄함유막 및 제2실리콘막이 순차적으로 적층된 적층막을 형성하는 단계; 상기 적층막을 선택적으로 식각하여 트렌치를 형성함과 동시에 상기 트렌치에 의하여 분리되어 양측벽을 갖는 반도체바디를 형성하는 단계; 상기 제1실리콘막의 양측벽을 노출시키도록 상기 반도체바디의 측벽을 덮는 보호막을 형성하는 단계; 상기 제1실리콘막을 실리사이드화시켜 매립비트라인을 형성하는 단계; 및 상기 제2실리콘막을 식각하여 수직채널트랜지스터의 채널영역을 포함하는 복수의 반도체필라를 형성하는 단계를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 금속실리사이드를 포함하는 매립비트라인 상부 및 하부에 형성되어 금속실리사이드의 응집을 방지하는 물질(예컨대, 저마늄)이 함유된 배리어막을 구비함으로써, 금속실리사이드의 응집에 기인한 선형의 매립비트라인 끊어짐을 방지할 수 있는 효과가 있다. 또한, 매립비트라인의 비정상적 확장을 방지하여 반도체바디의 쓰러짐 및 반도체필라 및 이를 포함한 수직채널트랜스터의 공정마진을 확보할 수 있는 효과가 있다.
또한, 제1배리어막과 제2배리어막 사이에 매립비트라인이 위치함으로서 BSC 공정을 이용한 매립비트라인 형성공정시 오픈부가 일괄적으로 동일한 위치에 형성되지 않더라도, 매립비트라인을 일괄적으로 동일한 위치에 형성할 수 있다.
도 1은 종래기술에 따른 매립비트라인을 도시한 단면도.
도 2a 내지 도 2e는 BSC 공정을 이용한 매립비트라인 제조방법을 도시한 공정단면도.
도 3은 본 발명의 실시예에 따른 매립비트라인을 도시한 사시도.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 매립비트라인 제조방법을 도시한 공정단면도.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치를 도시한 도면.
도 6a 내지 도 6f는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 카드를 도시한 블럭도.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 일례를 간략하게 도시한 블럭도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예는 인접한 매립비트라인(Buried Bit Line; BBL)간의 기생캐패시턴스(Parasitic Capacitance, CB)를 감소시키기 위하여 반도체바디(Semiconductor Body) 사이의 공간(예컨대, 트렌치)에 매립비트라인을 형성하지 않고, 반도체바디 내부에 매립비트라인을 형성한다. 이때, 반도체바디 내부에 매립비트라인을 형성하기 위해 BSC(Both-side-contact) 공정을 이용한다. 참고로, BSC 공정은 더블사이드콘택(Double-side-contact; DSC) 공정이라 불리기도 한다.
이하, 도 2a 내지 도 2e를 참조하여 BSC 공정을 이용한 매립비트라인 제조방법에 대하여 설명하기로 한다. 도 2a 내지 도 2e는 BSC 공정을 이용한 매립비트라인 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21) 예컨대, 실리콘기판 상의 하드마스크패턴(22)을 식각마스크으로 반도체기판(21)을 식각하여 복수의 트렌치(23)를 형성한다. 이로써, 트렌치(23)에 의해 분리된 복수의 반도체바디(24)를 형성한다. 이때, 반도체바디(24)는 반도체기판(21)에 수직하게 형성된 구조물로 선형(linear)일 수 있다. 따라서, 반도체바디(24)는 두 개의 측벽(Both Sidewall)을 가질 수 있다.
다음으로, 트렌치(23)를 포함한 구조물 표면을 따라 서로 선택비를 갖는 보호막들을 형성한다. 보호막은 제1보호막(25)과 제2보호막(26)이 적층된 적층막으로 형성할 수 있다. 예컨대, 제1보호막(25)은 산화막일 수 있고, 제2보호막(26)은 질화막일 수 있다.
다음으로, 제2보호막(26) 상에 트렌치(23)를 일부 매립하는 제1희생막(27)을 형성한다. 트렌치(23)를 일부 매립하는 제1희생막(27)은 트렌치(23)를 갭필하도록 반도체기판(21) 전면에 제1희생막(27)을 형성하고, 상부면을 평탄화시킨 이후에 전면식각공정 예컨대, 에치백(Etchback)을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 제1희생막(27)은 제1 및 제2보호막(25, 26)과 선택비를 갖는 물질로 형성할 수 있다. 예컨대, 제1희생막(27)은 실리콘막일 수 있다.
도 2b에 도시된 바와 같이, 제1희생막(27)에 의하여 노출된 제2보호막(26)을 선택적으로 제거한다. 이로써, 제2보호막(26)은 제1희생막(27)과 동일한 상부면을 가질 수 있다.
다음으로, 제1희생막(27) 및 제2보호막(26) 상에 트렌치(23)를 일부 매립하는 제2희생막(28)을 형성한다. 제2희생막(28)은 트렌치(23)를 갭필하도록 반도체기판(21) 전면에 제2희생막(28)을 형성하고, 상부면을 평탄화시킨 이후에 전면식각공정 예컨대, 에치백을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 제2희생막(28)은 실리콘막일 수 있다.
도 2c에 도시된 바와 같이, 제2희생막(28)을 포함한 구조물 표면을 따라 제3보호막(29)을 형성한 후에 제3보호막(29)을 선택적으로 식각하여 트렌치(23) 측벽에 스페이서 형태로 잔류시킨다. 제3보호막(29)은 질화막일 수 있다.
다음으로, 제2희생막(28)을 제거한다. 이때, 제1보호막(25) 내지 제3보호막(29)은 제2희생막(28)과 선택비를 갖기 때문에 제거되지 않는다.
다음으로, 제2희생막(28)을 제거함에 따라 노출된 제1희생막(27)을 제거한다. 이때, 제1보호막(25) 내지 제3보호막(29)은 제1희생막(28)과도 선택비를 갖기 때문에 제거되지 않는다.
도 2d에 도시된 바와 같이, 제2보호막(26) 및 제3보호막(29)에 의하여 노출된 제1보호막(25)을 선택적으로 제거하여 반도체바디(24)의 양측벽을 일부 노출시키는 오픈부(30A, 30B)를 형성한다. 오픈부(30A, 30B)는 반도체바디(24)의 측벽을 따라 연장된 선형(linear)일 수 있다.
상술한 바와 같이, 오픈부(30A, 30B)를 형성하기 위한 일련의 공정을 'BSC 공정'이라 한다. BSC 공정은 종래의 OSC 공정과 대비된다. OSC 공정은 반도체바디(24)의 양측벽 중 어느 하나의 측벽만을 오픈시키는 공정이나, BSC 공정은 반도체바디(24)의 양측벽을 동시에 오픈시키는 공정이다. 또한, BSC 공정은 OSC 공정과 다르게 공정이 단순하고, 틸트이온주입 및 OSC 마스크를 사용하지 않기 때문에 생산성 및 재현성이 보다 우수하다.
도 2e에 도시된 바와 같이, 오픈부(30A, 30B)를 포함한 구조물 표면을 따라 금속함유막(미도시)을 형성한 후에 어닐(Anneal)을 실시하여 오픈부(30A, 30B)를 통해 노출된 반도체바디(24) 내부에 금속실리사이드(100)를 형성한다. 금속실리사이드(100)는 반도체바디(24) 내부에 매립된 형태를 갖고, 매립비트라인(BBL)으로 작용한다. 이하, 금속실리사이드(100)를 '매립비트라인(100)'이라 약칭하기로 한다.
다음으로, 도면에 도시하지는 않았지만 잔류하는 금속함유막을 제거하고, 금속실리사이드를 포함하는 매립비트라인(100)의 특성을 개선하기 위하여 추가 어닐을 실시할 수 있다.
상술한 공정과정을 통해 형성된 매립비트라인(100)은 반도체바디(24) 내부에 매립된 형태를 갖기 때문에 종래 OSC 구조보다 인접한 매립비트라인(100) 사이의 기생캐패시턴스를 효과적으로 감소시킬 수 있다. 아울러, 매립비트라인(100) 재료로서 금속실리사이드를 적용함에 따라 매립비트라인(100)의 시트저항(Rs)을 감소시킬 수 있다.
그러나, 상술한 BSC 공정을 통해 형성된 매립비트라인(100)은 매립비트라인(100) 형성공정 이후 진행되는 열공정(Thermal Process)에 의하여 금속실리사이드가 응집(Agglomeration) 되면서 선형의 매립비트라인(100)이 끊어지는 문제점이 발생한다. 또한, 금속실리사이드의 응집에 의하여 매립비트라인이 비정상적으로 확장되면서 반도체바디(24)가 쓰러지거나, 반도체바디(24)에 형성될 구조물(예컨대, 수직채널트랜지스터)의 공정마진이 감소하는 문제점이 발생한다.
또한, 상술한 BSC 공정은 공정변수에 의하여 오픈부(30A, 30B) 형성위치에 변동(Variaiton)이 발생할 수 밖에 없다. 즉, 공정조건을 정밀하게 제어하더라도 일괄적으로 균일한 위치에 오픈부(30A, 30B)를 형성하는 것은 실질적으로 불가능하다. 이로 인하여, 상술한 금속실리사이드의 응집에 기인한 문제점들이 심화된다.
이하, 본 발명은 금속실리사이드를 포함하는 매립도전체을 구비한 수직구조물에서 금속실리사이드에 접하여 금속실리사이드의 응집을 방지하는 물질(예컨대, 저마늄)이 함유된 배리어막을 포함하는 반도체 구조물(Semiconductor Structure)을 제공한다. 여기서, 본 발명의 실시예는 매립도전체 및 수직구조물이 각각 매립비트라인 및 반도체바디인 경우를 예시하여 설명하기로 한다. 즉, 인접한 매립비트라인 사이의 기생캐패시턴스를 감소시키과 동시에 매립비트라인의 시트저항을 감소시키기 위하여 BSC 공정을 통해 금속실리사이드를 포함하는 매립비트라인을 제공하되, 금속실리사이드의 응집에 의하여 선형의 매립비트라인이 끊어지는 것을 방지할 수 있는 매립비트라인 구조 및 그 제조방법에 대하여 도 3 및 도 4a 내지 도 4l을 참조하여 자세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 매립비트라인을 도시한 사시도이다.
도 3a에 도시된 바와 같이, 반도체기판(101)에 수직하게 반도체바디(108)가 형성되어 있으며, 반도체바디(108) 내부에는 금속실리사이드를 포함하는 매립비트라인(103)이 형성되어 있고, 매립비트라인(103)의 상부 및 하부에는 저마늄이 함유된 배리어막이 형성되어 있다.
반도체기판(101)은 단결정 상태를 가질 수 있다. 그리고, 반도체기판(101)은 실리콘함유 재료를 포함할 수 있다. 따라서, 반도체기판(101)은 단결정의 실리콘함유 재료를 포함할 수 있다. 구체적으로, 반도체기판(101)은 실리콘기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다.
반도체기판(101)에 수직하에 형성된 반도체바디(108)는 반도체기판(101), 제1배리어막(102), 매립비트라인(103), 제2배리어막(104) 및 반도체막(105)이 순차적으로 적층된 적층구조물일 수 있다. 반도체바디(108) 사이에는 트렌치(107)가 형성되어 있으며, 트렌치(107)에 의하여 인접한 반도체바디(108) 사이가 분리된다. 트렌치(107)는 반도체막(105) 상의 하드마스크패턴(106)을 이용하여 형성된 것일 수 있다. 트렌치(107)에 의하여 분리된 반도체바디(108)는 일방향으로 연장된 선형(linear)일 수 있다. 따라서, 반도체바디(108)는 인접한 반도체바디(108)와 서로 대향하는 2개의 측벽(Both Sidewall)을 가질 수 있다.
매립비트라인(103) 하부 및 상부에 각각 형성된 제1배리어막(102) 및 제2배리어막(104)은 금속실리사이드를 포함하는 매립비트라인(103)의 응집을 방지하는 역할을 수행한다. 따라서, 제1배리어막(102) 및 제2배리어막(104)은 금속실리사이드의 응집을 방지할 수 있는 물질을 함유한다. 구체적으로, 제1배리어막(102) 및 제2배리어막(104)은 저마늄(Ge)을 함유한 배리어막일 수 있다. 일례로, 제1배리어막(102) 및 제2배리어막(104)은 실리콘저마늄(SiGe)일 수 있다. 여기서, 저마늄에 의하여 금속실리사이드의 응집을 효과적으로 방지하기 위해서는 제1배리어막(102) 및 제2배리어막(104)에서 저마늄의 함량은 적어도 30% 이상인 것이 바람직하다. 후술하는 매립비트라인(103)의 제조방법에서 자세히 설명하겠지만, 제1배리어막(102) 및 제2배리어막(104)은 단결정 상태를 가질 수 있고, 이를 위해 에피택셜 성장법에 의하여 형성될 수 있다.
제1배리어막(102)과 제2배리어막(104) 사이에 위치하는 매립비트라인(103)은 반도체바디(108)와 동일한 방향으로 연장된 선형(linear)일 수 있다. 매립비트라인(103)은 금속실리사이드를 포함하며, 금속실리사이드는 불순물이 도핑된 (폴리)실리콘막보다 저항이 낮은 물질이기 때문에 매립비트라인(103)은 저저항을 갖는다. 매립비트라인(103)은 실리사이데이션(Silicidation) 공정을 통해 형성된 것일 수 있다. 바람직하게, 매립비트라인(103)은 풀리-실리사이데이션(Fully-silicidation) 공정에 의해 형성된 것일 수 있다. 풀리-실리사이데이션 공정은 실리콘함유 재료를 모두 실리사이데이션하는 공정이다. 매립비트라인(103)은 티타늄실리사이드(TiSix), 텅스텐실리사이드(WSix), 코발트실리사이드(CoSix), 니켈 실리사이드(NiSix) 등의 준귀금속(Near-noble metal) 및 내화 금속(Refractory metal)을 포함하는 금속실리사이드를 사용하여 형성될 수 있다. 금속실리사이드는 스퍼터링 공정, 화학기상증착(CVD) 공정, 원자층증착(ALD) 공정 등을 통해 금속함유막을 형성한 후에 실리사이데이션 공정을 수행하여 얻어질 수 있다. 금속함유막은 준귀금속 및 내화 금속을 포함할 수 있다.
제2배리어막(104) 상에 위치하는 반도체막(105)은 단결정 상태를 가질 수 있다. 그리고, 반도체막(105)은 실리콘함유 재료를 포함할 수 있다. 따라서, 반도체막(105)은 단결정의 실리콘함유 재료를 포함할 수 있다. 구체적으로, 반도체막(105)은 에피택셜 성장을 통해 형성된 단결정 실리콘막일 수 있다. 반도체막(105)은 매립비트라인(103) 상에 형성되는 구조물 예컨대, 수직채널트랜지스터의 채널영역을 포함하는 반도체필라를 형성하기 위한 것일 수 있다.
상술한 구조를 갖는 본 발명의 매립비트라인(103)은 금속실리사이드의 응집을 방지하는 물질을 함유한 제1배리어막(102)과 제2배리어막(104) 사이에 위치하기 때문에 금속실리사이드의 응집에 기인한 문제점을 방지할 수 있다. 구체적으로, 금속실리사이드의 응집에 기인한 선형의 매립비트라인(103) 끊어짐을 방지할 수 있다. 또한, 금속실리사이드의 응집에 기인한 매립비트라인(103)의 비정상적 확장을 방지하여 반도체바디(108)가 쓰러지거나, 매립비트라인(103) 상에 형성되는 구조물(예컨대, 반도체필라)에 대한 공정마진이 감소하는 것을 방지할 수 있다.
또한, 후술하는 매립비트라인(103) 제조방법에서 자세히 설명하겠지만, 본 발명의 매립비트라인(103)은 제1배리어막(102)과 제2배리어막(104) 사이에 위치하기 때문에 BSC 공정을 이용하여 매립비트라인(103)을 형성하는 과정에서 오픈부가 일괄적으로 균일한 위치에 형성되지 못하더라도, 매립비트라인(103)은 일괄적으로 균일한 위치에 형성할 수 있다는 장점이 있다. 따라서, 오픈부 형성공정에 대한 공정마진을 증가시킬 수 있으며, 공정변수에 의하여 오픈부가 일괄적으로 균일하게 형성되지 못하더라도, 금속실리사이드의 응집에 기인한 문제점을 방지할 수 있다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 매립비트라인 제조방법을 도시한 공정단면도이다. 여기서는, 도 3에 도시된 구조를 갖는 매립비트라인의 제조방법에 대한 일례를 설명하기로 한다. 따라서, 도 4a 내지 도 4l은 도 3에 도시된 A-A'절취선을 따라 도시하기로 한다.
도 4a에 도시된 바와 같이, 반도체기판(31)을 준비한다. 반도체기판(31)은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체기판(31)은 단결정의 실리콘함유 재료를 포함할 수 있다. 예컨대, 반도체기판(31)으로는 실리콘기판 또는 SOI(Silicon On Insulator) 기판(31)을 사용할 수 있다.
다음으로, 반도체기판(31) 상에 제1배리어막(32), 제1반도체막(33), 제2배리어막(34) 및 제2반도체막(35)을 순차적으로 형성한다. 이때, 제1배리어막(32), 제1반도체막(33), 제2배리어막(34) 및 제2반도체막(35)은 모두 단결정 상태를 갖도록 형성한다. 따라서, 제1배리어막(32), 제1반도체막(33), 제2배리어막(34) 및 제2반도체막(35)은 에피택셜 성장법(Epitaxial growth)을 이용하여 형성할 수 있다. 그리고, 실리콘함유 재료를 포함하는 반도체기판(31) 상에 단결정 상태를 갖는 제1배리어막(32), 제1반도체막(33), 제2배리어막(34) 및 제2반도체막(35)을 순차적으로 성장(growth)시키기 위하여 이들은 모두 실리콘함유 재료를 포함할 수 있다.
제1배리어막(32) 및 제2배리어막(34)은 후속 제1반도체막(33)을 금속실리사이드(즉, 매립비트라인)로 변환시키는 과정에서 반도체기판(31) 및 제2반도체막(35)에 금속실리사이드가 형성되는 것을 방지하는 역할을 수행함과 동시에 금속실리사이드의 응집을 방지하는 역할을 수행한다. 이를 위해, 제1배리어막(32) 및 제2배리어막(34)은 실리콘함유 재료의 실리사이드화(Silicidation) 반응을 방지하고, 금속실리사이드의 응집을 방지하는 물질을 포함한다. 금속실리사이드의 응집을 방지하는 물질은 저마늄(Ge)일 수 있다. 따라서, 제1배리어막(32) 및 제2배리어막(34)은 저마늄이 도핑된 실리콘함유 재료 예컨대, 실리콘저마늄(SiGe)막으로 형성할 수 있다. 이때, 금속실리사이드의 응집을 효과적으로 방지하기 위해 실리콘저마늄에서 저마늄의 함량(또는 농도)은 적어도 30% 이상인 것이 바람직하다.
제1배리어막(32) 및 제2배리어막(34) 사이에 위치하는 제1반도체막(33)은 후속 공정을 통해 금속실리사이드(즉, 매립비트라인)가 형성될 영역으로 실리사이드화 반응시 실리콘 소스를 제공하는 역할을 수행한다. 일례로, 제1배리어막(32)은 단결정 상태를 갖는 실리콘막으로 형성할 수 있다.
제2배리어막(34) 상의 제2반도체막(35)은 후속 공정을 통해 수직채널트랜지스터를 형성하는데 사용될 수 있다. 예컨대, 수직채널트랜지스터는 소스영역, 드레인영역 및 채널영역을 구비할 수 있으며, 제2반도체막(35)에 수직채널트랜지스터의 채널영역이 위치할 수 있다. 일례로, 제2배리어막(34)은 단결정 상태를 갖는 실리콘막으로 형성할 수 있다.
도 4b에 도시된 바와 같이, 제2반도체막(35) 상에 하드마스크패턴(36)을 형성한다. 하드마스크패턴(36)은 산화막, 질화막, 산화질화막, 탄소함유막 및 반도체막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 예컨대, 하드마스크패턴(36)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층된 적층막으로 형성할 수 있다. 또한, 하드마스크패턴(36)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층된 적층막으로 형성할 수도 있다. 하드마스크패턴(36)은 감광막패턴(미도시)을 이용하여 형성할 수 있다. 하드마스크패턴(36)은 복수의 반도체바디(38)를 형성하기 위한 것으로, 후속 공정을 통해 반도체바디(38)는 매립비트라인을 구비한 수직채널트랜지스터를 형성하는데 사용될 수 있다. 수직채널트랜지스터는 향상된 집적도와 동작 특성을 가지며, 이에 따라 반도체 메모리 장치의 메모리셀에 적용될 수 있다.
다음으로, 하드마스크패턴(36)을 식각마스크로 제2반도체막(35), 제2배리어막(34), 제1반도체막(33) 및 제1배리어막(32)을 식각하고, 연속해서 반도체기판(31)을 일부 식각하여 트렌치(37)를 형성한다. 트렌치(37)를 형성하기 위한 식각공정은 비등방성식각(Anisotropic etch)을 포함할 수 있다. 제2반도체막(35), 제2배리어막(34), 제1반도체막(33), 제1배리어막(32) 및 반도체기판(31)이 실리콘함유 재료를 포함하는 경우에 비등방성식각은 Cl2, CCl4 등의 클로린계열 가스, HBr 등의 브로마이드계열 가스 및 O2 가스의 혼합 가스를 이용하여 진행할 수 있다.
상술한 공정을 통해 형성된 트렌치(37)에 의하여 분리된 복수의 반도체바디(38)가 형성된다. 반도체바디(38)는 반도체기판(31), 제1배리어막(32), 제1반도체막(33), 제2배리어막(34) 및 제2반도체막(35)이 반도체기판(31)에 수직하게 적층된 적층구조물일 수 있다. 그리고, 반도체바디(38)는 일방향으로 연장된 선형(linear)일 수 있다. 따라서, 반도체바디(38)는 인접한 반도체바디(38)와 서로 대향하는 2개의 측벽(Both Sidewall)을 가질 수 있다.
도 4c에 도시된 바와 같이, 트렌치(37)를 포함한 구조물 표면을 따라 제1보호막(39)을 형성한다. 제1보호막(39)은 산화막, 질화막등을 포함한 절연막, 실리콘막등을 포함한 반도체막, 티타늄(Ti), 코발트(Co), 알루미늄(Al)등을 포함한 금속막 및 이들의 화합물(예컨대, 금속질화막)로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 제1보호막(39)은 실리콘산화막(SiO2)으로 형성할 수 있다.
다음으로, 제1보호막(39) 상에 트렌치(37)를 갭필하는 희생막(40)을 형성한다. 트렌치(37)를 갭필하는 희생막(40)은 반도체기판(31) 전면에 트렌치(37)를 갭필하도록 희생막(40)을 증착하고, 하드마스크패턴(36)이 노출될때까지 평탄화공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있으며, 평탄화공정시 하드마스크패턴(36) 상의 제1보호막(39)도 제거될 수 있다.
희생막(40)은 제1보호막(39)과 선택비를 갖는 물질로 형성한다. 희생막(40)은 산화막, 질화막등을 포함한 절연막, 실리콘막등을 포함한 반도체막, 티타늄(Ti), 코발트(Co), 알루미늄(Al)등을 포함한 금속막 및 이들의 화합물(예컨대, 금속질화막)로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 제1보호막(39)을 실리콘산화막으로 형성한 경우에 희생막(40)은 폴리실리콘막(Poly-Si)으로 형성할 수 있다.
도 4d에 도시된 바와 같이, 희생막(40)에 대한 제1리세스식각을 실시하여 희생막(40)의 두께를 감소시킨다. 제1리세스식각은 전면식각법 예컨대, 에치백(etchback)을 사용하여 진행할 수 있다. 이하, 두께가 감소된 희생막(40)의 도면부호를 '40A'로 변경하여 표기하기로 한다.
제1리세스식각에 의하여 희생막(40A)은 트렌치(37)의 하부영역을 매립하는 형태를 갖는다. 이때, 희생막(40A)의 상부면은 제2배리어막(34)의 상부면과 제2배리어막(34)의 저면 사이에 위치하도록 형성한다. 여기서, 제2배리어막(34)의 상부면은 제2배리어막(34)과 제2반도체막(35)이 접하는 계면을 의미하고, 제2배리어막(34)의 저면은 제2배리어막(34)과 제1반도체막(33)이 접하는 계면을 의미한다.
도 4e에 도시된 바와 같이, 희생막(40A)을 포함한 구조물 표면을 따라 제2보호막(41)을 형성한 후에 제2보호막(41)이 반도체바디(38) 및 하드마스크패턴(36)의 측벽에 잔류하도록 스페이서식각을 진행한다. 스페이서식각은 전면식각법 예컨대, 에치백을 사용하여 진행할 수 있다.
제2보호막(41)은 제1보호막(39) 및 희생막(40A)과 선택비를 갖는 물질로 형성한다. 제2보호막(41)은 산화막, 질화막등을 포함한 절연막, 실리콘막등을 포함한 반도체막, 티타늄(Ti), 코발트(Co), 알루미늄(Al)등을 포함한 금속막 및 이들의 화합물(예컨대, 금속질화막)로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 제1보호막(39) 및 희생막(40)을 각각 실리콘산화막 및 폴리실리콘막으로 형성한 경우에 제2보호막(41)은 실리콘질화막(Si3N4)으로 형성할 수 있다.
도 4f에 도시된 바와 같이, 희생막(40A)에 대한 제2리세스식각을 실시하여 희생막(40A)의 두께를 감소시킨다. 제2리세스식각은 전면식각법 예컨대, 에치백을 사용하여 진행할 수 있다. 이하, 두께가 감소된 희생막(40A)의 도면부호를 '40B'로 변경하여 표기하기로 한다.
제2리세스식각에 의하여 희생막(40B)은 트렌치(37)의 하부영역을 매립하는 형태를 갖는다. 이때, 희생막(40B)의 상부면은 제1배리어막(32)의 상부면과 제1배리어막(32)의 저면 사이에 위치하도록 형성한다. 여기서, 제1배리어막(32)의 상부면은 제1배리어막(32)과 제1반도체막(33)이 접하는 계면을 의미하고, 제1배리어막(32)의 저면은 제1배리어막(32)과 반도체기판(31)이 접하는 계면을 의미한다.
상술한 공정과정을 통해 금속실리사이드(즉, 매립비트라인)가 형성될 제1반도체막(33) 양측벽의 제1보호막(39)을 노출시키는 예비 오픈부(42A, 42B)를 형성할 수 있다. 예비 오픈부(42A, 42B)는 반도체바디(38)의 측벽을 따라 연장된 선형(linear)으로 오픈된다. 특히, 예비 오픈부(42A, 42B)는 바디의 양측벽에서 동시에 오픈된다.
도 4g에 도시된 바와 같이, 예비 오픈부(42A, 42B)에 의하여 노출된 제1보호막(39)을 제거한다. 이하, 제1보호막(39)의 도면부호를 '39A'로 변경하여 표기하기로 한다.
이로써, 예비 오픈부(42A, 42B)에 의하여 노출된 제1보호막(39A)을 제거함에 따라 제1반도체막(33)의 양측벽을 노출시키는 오픈부(43A, 43B)가 형성된다. 오픈부(43A, 43B)는 반도체바디(38)의 측벽을 따라 연장된 선형(linear)으로 오픈되고, 반도체바디(38)의 양측벽에서 동시에 오픈된다. 오픈부(43A, 43B)가 형성된 반도체바디(38)의 측벽은 제1보호막(39A), 제2보호막(41) 및 희생막(40B)에 의해 덮혀 있다. 오픈부(43A, 43B)를 기준으로 반도체바디(38)의 하부 측벽은 제1보호막(39A) 및 희생막(40B)이 덮고, 반도체바디(38)의 상부 측벽은 제1보호막(39A)과 제2보호막(41)이 덮는다.
도 4h에 도시된 바와 같이, 플라즈마 도핑(Plasma doping)을 실시한다. 이때, 오픈부(43A, 43B)에 의해 노출되어 있는 반도체바디(38)의 양측벽 일부에 불순물이 도핑되면서 제1소스/드레인영역(45)이 형성된다. 제1소스/드레인영역(45)은 수직채널트랜지스터의 소스영역 또는 드레인영역이 된다.
제1소스/드레인영역(45)은 제1반도체막(33)에 형성되더나, 또는 제1반도체막(33), 제1배리어막(32) 및 제2배리어막(34)에 형성될 수 있다. 또한, 도면에 도시된 바와 같이, 제1소스/드레인영역(45)은 제1반도체막(33), 제1배리어막(32) 및 제2배리어막(34)과 더불어서 반도체기판(31) 및 제2반도체막(35)에도 형성될 수 있다. 이는 플라즈마 도핑시 주입되는 불순물의 확산 정도에 따른 것으로, 반도체 장치가 요구하는 특성에 따라 조절할 수 있다.
플라즈마 도핑은 도핑소스(즉, 불순물)를 플라즈마 상태로 여기시키고, 여기된 플라즈마 내의 불순물 이온을 시료에 주입하는 도핑 방법이다. 이때, 시료에 바이어스(bias) 전압을 인가하면, 플라즈마 내의 불순물 이온들을 한꺼번에 시료의 전면에 도핑할 수 있다. 여기서, 바이어스 전압은 '도핑에너지(Doping energy)'라고도 일컫는다.
플라즈마 도핑은 도핑에너지(Doping energy), 도핑도즈(Doping dose) 및 도핑소스(Doping source)를 이용하여 실시한다. 도핑소스는 제1소스/드레인영역(45)에 도핑되는 불순물(Dopant)를 함유하는 물질이다. 도핑소스는 불순물가스(Dopant gas)를 포함한다. 도핑소스는 비소(Arsenic; As), 인(Phosphorus; P) 등을 함유한 불순물가스를 이용한다. 예를 들어, 도핑소스는 AsH3 또는 PH3를 포함한다. 인(P)과 비소(As)는 N형 도펀트(N type dopant)로 알려져 있다. 또한, 도핑소스는 보론(Boron; B)을 함유한 도펀트가스를 이용할 수도 있다. 보론은 P형 도펀트(P type dopant)로 알려져 있다. 도핑에너지는 반도체기판(31)에 인가되는 바이어스 전압을 일컫는다. 도핑에너지는 반도체바디(38)에도 인가되어 측면 방향의 플라즈마 도핑이 가능하다. 또한, 여기된 플라즈마 중의 이온들의 충돌에 의해서도 측면 방향의 플라즈마 도핑이 가능하다. 도핑도즈는 도펀트의 주입량을 일컫는다. 도핑도즈는 1×1015 ∼1×1017atoms/cm2으로 한다. 이와 같은 범위의 도핑도즈를 사용하여 플라즈마 도핑을 실시하면, 제1소스/드레인영역(45)에 도핑된 불순물(dopant)은 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다. 플라즈마 도핑(202)을 위해 플라즈마를 여기시키는 가스를 주입(Flow)할 수 있다. 플라즈마를 여기시키는 가스는 아르곤(Ar), 헬륨(He) 등을 포함한다.
상술한 바에 따르면, 플라즈마 도핑은 틸트 각도가 필요없으므로 주변의 구조물에 의한 새도우효과없이 도핑이 가능하다. 이에 따라, 원하는 위치에 제1소스/드레인영역(45)을 형성할 수 있다. 아울러, 도핑에너지를 조절하므로서 제1소스/드레인영역(45)을 양쪽 오픈부(43A, 43B)에서 동시에 형성시킬 수 있다. 따라서, 양쪽 오픈부(43A, 43B)에서 동시에 형성되는 제1소스/드레인영역(45)은 서로 연결되어 하나의 영역이 될 수 있다.
한편, 제1소스/드레인영역(45)을 형성하는 다른 방법으로는 불순물이 인시튜 도핑된 도프드 폴리실리콘을 이용할 수 있다. 예컨대, 도프드 폴리실리콘을 트렌치(37)에 갭필한 후 어닐하므로써 도프드 폴리실리콘 내 도펀트를 반도체바디(38) 내부로 확산시킬 수 있다.
도 4i에 도시된 바와 같이, 희생막(40B)을 제거한 이후에 제1소스/드레인영역(45)을 포함한 구조물 전면에 금속함유막(46)을 형성한다. 금속함유막(46)은 실리사이데이션(Silicidation)이 가능한 금속함유재료를 포함한다. 일례로, 금속함유막(46)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함할 수 있다. 금속함유막(46)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성할 수 있다.
도 4j에 도시된 바와 같이, 어닐(Anneal)을 실시하여 금속함유막(46)과 반도체바디(38) 구체적으로, 제1반도체막(33)을 반응시키는 실리사이데이션(Silicidation)을 진행한다. 제1반도체막(33)의 재질이 실리콘을 함유하므로, 금속함유막(46)과 제1반도체막(33)의 반응에 의하여 금속실리사이드(Metal-silicide, 33A)가 형성된다. 금속실리사이드(33A)는 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드 또는 팔라듐실리사이드 중에서 선택된 어느 하나를 포함할 수 있다.
금속실리사이드(33A)를 형성하기 위한 어닐은 급속어닐(Rapid Thermal Anneal)일 수 있다. 급속어닐(RTA)은 제1반도체막(33) 및 금속함유막(46)의 종류(또는 재질)에 따라서 다른 온도로 수행될 수 있다. 예컨대, 금속함유막(46)으로 코발트(Co)를 이용하는 경우에는 어닐 온도 범위가 400℃ 내지 800℃인 것이 바람직하다. 금속실리사이드(33A)는 완전 실리사이드화된 형태(Fully silicided; FUSI)가 되도록 형성하는 것이 바람직하다. 즉, 실리사이데이션이 제1반도체막(33)의 양측벽으로부터 충분히 진행되도록 하여 제1반도체막(33)을 완전 실리사이드화시킨다. 완전 실리사이드화에 의해 금속실리사이드(33A)가 반도체바디(38)의 내부에 형성된다.
이와 같이, 실리사이드화공정에 의해 반도체바디(38) 내부에 매립된 형태로 형성된 금속실리사이드(33A)는 매립비트라인(BBL)이 된다. 이하, 금속실리사이드(33A)를 '매립비트라인(33A)'이라 약칭하기로 한다.
한편, 금속실리사이드로 이루어진 매립비트라인(33A)을 형성하기 위한 실리사이드화공정시 제1배리어막(32) 및 제2배리어막(34)은 실리콘함유 재료의 실리사이드화를 방지하는 불순물 즉, 저마늄을 포함하기 때문에 제1배리어막(32) 및 제2배리어막(34)에는 금속실리사이드가 형성되지 않는다. 따라서, 제1배리어막(32) 아래 반도체기판(31) 및 제2배리어막(34) 위 제2반도체막(35)에도 금속실리사이드가 형성되지 않는다.
도 4k에 도시된 바와 같이, 금속실리사이드(33A) 형성후에 잔류하는 미반응 금속함유막(46)을 제거한다. 미반응 금속함유막(46)은 습식식각을 통해 제거할 수 있다.
한편, 금속함유막(46)이 코발트인 경우 코발트실리사이드를 형성하기 위해 적어도 2회의 급속어닐(RTA)을 실시할 수 있다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400℃ 내지 600℃ 범위의 온도에서 진행하고, 2차 어닐은 600℃ 내지 800℃ 범위의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트를 제거해준다. 미반응 코발트는 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거할 수 있다.
도 4l에 도시된 바와 같이, 트렌치(37)를 갭필하는 층간절연막(48)을 전면에 형성한다. 층간절연막(48)은 BPSG 등의 산화물을 포함할 수 있다. 층간절연막(48)을 형성한 이후에 하드마스크패턴(36)의 표면이 노출되도록 평탄화가 수행될 수 있다.
상술한 공정과정을 통해 본 발명의 실시예에 따른 매립비트라인(33A)을 형성할 수 있다. 본 발명의 실시예에 따라 형성된 매립비트라인(33A)은 실리사이드의 응집을 방지하는 물질이 함유된 제1배리어막(32) 및 제2배리어막(34) 사이에 위치하는 제1반도체막(33)을 완전 실리사이드화시켜 형성하기 때문에 후속 공정에서 금속실리사이드가 응집되는 것을 방지할 수 있다. 특히, 매립비트라인(33A) 형성공정 이후 진행되는 열공정에서 제1배리어막(32) 및 제2배리어막(34)에 의하여 금속실리사이드가 응집되는 것을 방지할 수 있다. 이를 통해, 금속실리사이드의 응집에 기인한 문제점을 해결할 수 있다. 구체적으로, 선형의 매립비트라인(33A)이 끊어지는 것을 방지할 수 있으며, 비정상적인 매립비트라인(33A)의 확장을 방지하여 반도체바디(38)의 쓰러짐 및 공정마진의 감소를 방지할 수 있다.
또한, 제1배리어막(32) 및 제2배리어막(34) 사이에 위치하는 제1반도체막(33)을 실리사이드화시켜 매립비트라인(33A)을 형성하기 때문에 오픈부(43A, 43B) 형성위치에 변동(Variaiton)이 발생하더라도, 일괄적으로 균일한 위치에 매립비트라인(33A)을 형성할 수 있다. 즉, 공정변수에 의하여 발생된 오픈부(43A, 43B)의 변동을 제1배리어막(32) 및 제2배리어막(34)을 통해 보상해줄 수 있다. 따라서, 오픈부(43A, 43B)가 일괄적으로 균일한 위치에 형성되지 못함에 따라 금속실리사이드의 응집에 기인한 문제점이 심화되는 것을 방지할 수 있다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치를 도시한 도면이다. 도 5a는 사시도이고, 도 5b 및 도 5c는 도 5a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 5a 내지 도 5c에 도시된 바와 같이, 반도체기판(201)에 수직하게 반도체바디(206)가 형성되어 있으며, 반도체바디(206) 상에는 수직하게 반도체필라(207)가 형성되어 있다. 그리고, 반도체바디(206) 내부에는 금속실리사이드를 포함하는 매립비트라인(203)이 형성되어 있으며, 매립비트라인(203) 상부 및 하부에는 저마늄이 함유된 배리어막이 형성되어 있다. 이때, 반도체바디(206) 및 반도체필라(207)는 활성구조물(Active Structure)이다.
반도체기판(201)은 단결정 상태를 가질 수 있다. 그리고, 반도체기판(201)은 실리콘함유 재료를 포함할 수 있다. 따라서, 반도체기판(201)은 단결정의 실리콘함유 재료를 포함할 수 있다. 구체적으로, 반도체기판(201)은 실리콘기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다.
반도체기판(201)에 수직하게 형성된 반도체바디(206)는 반도체기판(201), 제1배리어막(202), 매립비트라인(203), 제2배리어막(204) 및 반도체막(205)이 순차적으로 적층된 적층구조물일 수 있다. 반도체바디(206) 사이에는 트렌치(도 3의 도면부호 '107' 참조)가 형성되어 있으며, 트렌치에 의하여 인접한 반도체바디(206) 사이가 분리된다. 트렌치에 의하여 분리된 반도체바디(206)는 제1방향으로 연장된 선형(linear)일 수 있다. 따라서, 반도체바디(206)는 인접한 반도체바디(206)와 서로 대향하는 2개의 측벽(Both Sidewall)을 가질 수 있다.
매립비트라인(203) 하부 및 상부에 각각 형성된 제1배리어막(202) 및 제2배리어막(204)은 금속실리사이드를 포함하는 매립비트라인(203)의 응집을 방지하는 역할을 수행한다. 따라서, 제1배리어막(202) 및 제2배리어막(204)은 금속실리사이드의 응집을 방지할 수 있는 물질을 함유한다. 구체적으로, 제1배리어막(202) 및 제2배리어막(204)은 저마늄(Ge)을 함유한 배리어막일 수 있다. 일례로, 제1배리어막(202) 및 제2배리어막(204)은 실리콘저마늄(SiGe)일 수 있다. 여기서, 저마늄에 의하여 금속실리사이드의 응집을 효과적으로 방지하기 위해서는 제1배리어막(202) 및 제2배리어막(204)에서 저마늄의 함량은 적어도 30% 이상인 것이 바람직하다. 제1배리어막(202) 및 제2배리어막(204)은 단결정 상태를 가질 수 있고, 이를 위해 에피택셜 성장법에 의하여 형성될 수 있다.
제1배리어막(202)과 제2배리어막(204) 사이에 위치하는 매립비트라인(203)은 반도체바디(206)와 동일한 방향으로 연장된 선형(linear)일 수 있다. 매립비트라인(203)은 금속실리사이드를 포함하며, 금속실리사이드는 불순물이 도핑된 (폴리)실리콘막보다 저항이 낮은 물질이기 때문에 매립비트라인(203)은 저저항을 갖는다. 매립비트라인(203)은 티타늄실리사이드(TiSix), 텅스텐실리사이드(WSix), 코발트실리사이드(CoSix), 니켈 실리사이드(NiSix) 등의 준귀금속(Near-noble metal) 및 내화 금속(Refractory metal)을 포함하는 금속실리사이드를 사용하여 형성될 수 있다.
제2배리어막(204) 상에 위치하는 반도체막(205)은 단결정 상태를 가질 수 있다. 그리고, 반도체막(205)은 실리콘함유 재료를 포함할 수 있다. 따라서, 반도체막(205)은 단결정의 실리콘함유 재료를 포함할 수 있다. 구체적으로, 반도체막(205)은 에피택셜 성장을 통해 형성된 단결정 실리콘막일 수 있다.
반도체바디(206) 상에 형성된 복수의 반도체필라(207)는 반도체막(205)을 식각하여 형성된 것일 수 있다. 하나의 반도체바디(206) 상에는 복수의 반도체필라(207)가 형성되어 있고, 반도체필라(207)는 반도체바디(206) 상에서 수직하게 형성되어 있다. 예컨대, 반도체기판(201)과 반도체바디(206)는 직교할 수 있고, 반도체바디(206)와 반도체필라(207)도 직교할 수 있다. 복수의 반도체필라(207)는 반도체바디(206) 상에서 서로 분리되어 형성되어 있다. 구체적으로, 복수의 반도체필라(207)는 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다.
반도체필라(207)는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성되는 구조물이다. 예컨대, 반도체필라(207)는 제1소스/드레인영역, 제2소스/드레인영역 및 수직채널영역을 포함할 수 있다. 제1소스/드레인영역 및 제2소스/드레인영역 중 어느 하나의 소스/드레인영역은 매립비트라인(203)과 연결될 수 있다. 다른 하나의 소스/드레인영역은 스토리지(미도시)에 연결될 수 있다. 제1소스/드레인영역과 제2소스/드레인영역은 채널영역과 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 제1소스/드레인영역 및 제2소스/드레인영역이 제1도전형의 불순물들로 도핑된 경우, 채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우, 제1소스/드레인영역, 채널영역 및 제2소스/드레인영역은 NPN 접합을 형성할 수 있다.
워드라인(208)은 반도체필라(207)의 측벽에 형성되는데, 반도체필라(207)의 측벽에 수직으로 형성된다. 따라서, '수직워드라인'이라고도 한다. 워드라인(208)은 반도체필라(207)의 양측벽에 형성되므로, 더블 워드라인(Double wordline) 구조를 가질 수 있다. 더블 워드라인 구조라 하더라도 각각의 워드라인(208) 끝단은 서로 연결될 수 있다. 반도체필라(207)는 채널영역을 포함하므로, 워드라인(208)에 의해 수직채널이 형성된다. 이로써, 제1소스/드레인, 수직채널 및 제2소스/드레인을 포함하는 수직채널트랜지스터가 형성된다. 워드라인(208)은 제1방향(매립비트라인(203)의 연장 방향)에 대하여 직교하는 제2방향을 따라 연장될 수 있다. 워드라인(208)은 금속성물질을 포함한다. 예컨대, 워드라인(208)은 티타늄질화물(TiN), 텅스텐질화물과 텅스텐의 적층(WN/W) 등을 포함할 수 있다. 워드라인(208)과 매립비트라인(203)은 수직방향으로 서로 이격되어 형성될 수 있다. 이를 위해 워드라인(208)과 매립비트라인(203) 사이에 절연물이 더 형성될 수 있다. 여기서, 절연물은 실리콘산화물 등을 포함한다.
또한, 본 발명의 실시예에 따른 반도체 장치는 도면에 도시하지는 않았지만 반도체필라(207) 상부에 형성되어 반도체필라(207)에 연결된 스토리지(Storage)를 포함할 수 있다. 여기서, 스토리지는 반도체 메모리 장치에서 논리정보를 저장하는 수단을 지칭한다. 예컨대, 본 발명의 실시예에 따른 반도체 장치는 디램(DRAM)의 메모리셀에 적용하는 경우에 스토리지는 캐패시터일 수 있다. 또한, 상변화 메모리 장치(PRAM)에 적용하는 경우에 스토리지는 칼코게나이드와 같은 상변화물질을 포함할 수 있다. 또한, 저항 메모리 장치(ReRAM)에 적용하는 경우에 스토리지는 전이금속산화물과 같은 가변저항물질을 포함할 수 있다. 또한, 자기 메모리 장치(MRAM 또는 STTRAM)에 적용하는 경우에 스토리지는 자기터널접합(MTJ)을 포함할 수 있다.
도 6a 내지 도 6f는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 이하에서는, 도 4a 내지 도 4l에 도시된 매립비트라인 제조방법에 연속해서 매립비트라인을 구비한 반도체 장치의 제조방법에 대한 일례를 설명하기로 한다. 도 6a 내지 도 6f는 도 5a에 도시된 B-B'절취선을 따라 도시한 공정단면도로, 도 6a는 도 4l에 도시된 구조물을 도 5a에 도시된 B-B'절취선을 따라 도시한 단면도이다.
도 6a에 도시된 바와 같이, BSC 공정을 통해 일방향으로 연장된 매립비트라인(33A)을 형성한다. 매립비트라인(33A)의 하부 및 상부에는 각각 제1배리어막(32)과 제2배리어막(34)이 형성되어 있고, 매립비트라인(33A)은 반도체바디(38A) 내부에 형성된 제1소스/드레인영역(45) 내에 형성될 수 있다.
도 6b에 도시된 바와 같이, 워드라인트렌치(51)를 형성한다. 워드라인트렌치(51)를 형성하기 위해 미도시된 감광막패턴이 사용된다. 감광막패턴을 식각마스크로하여 하드마스크패턴(36)을 식각한다. 연속해서 반도체바디(38)의 상부를 일정 깊이 식각한다. 구체적으로, 제2반도체막(35)을 일부 식각하여 워드라인트렌치(51)를 형성한다. B-B' 절취선에서는 도시되지 않지만, 층간절연막(도 4l의 도면부호 '48')도 일정 깊이 식각할 수 있다. 이하, 식각된 하드마스크패턴(36) 및 반도체바디(38)의 도면부호를 각각 '36A' 및 '38A'로 변경하여 표기하기로 한다.
이와 같이, 반도체바디(38A)의 상부를 일정 깊이 식각함으로써 반도체바디(38A) 위에 복수의 반도체필라(38B)가 형성된다. 반도체바디(38A)와 반도체필라(38B)는 활성구조물(Active structure)이 된다. 반도체바디(38A)는 트렌치(37)에 의해 분리되며, 매립비트라인(33A)과 동일한 방향으로 연장된 선형(linear)이다. 반도체필라(38B)는 반도체바디(38A) 상에서 수직방향으로 연장된 구조로 제2반도체막(35)이 식각되어 형성된 구조물이다. 반도체필라(38B)는 셀 단위로 형성된다. 따라서, 하나의 반도체바디(38A) 상에 복수의 반도체필라(38B)가 형성되며, 복수의 반도체필라(38B)는 워드라인트렌치(51)에 의해 서로 분리된다. 워드라인트렌치(51)의 깊이는 매립비트라인(33A)을 노출시키지 않는 깊이를 가질 수 있다. 구체적으로, 워드라인트렌치(51)는 제2배리어막(34)을 노출시키지 않는 깊이를 가질 수 있다.
반도체필라(38B)는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성되는 구조물이다. 복수의 반도체필라(38B)는 반도체바디(38A) 상에 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다.
참고로, 본 발명의 실시예에서는 제1배리어막(32) 및 제2배리어막(34)에 의하여 금속실리사이드로 이루어진 매립비트라인(33A)의 비정상적 확장을 방지하기 때문에 반도체필라(38B) 및 반도체필라(38B)에 형성될 구조물의 공정마진을 확보할 수 있다.
도 6c에 도시된 바와 같이, 노출된 반도체바디(38A) 및 반도체필라(38B) 표면에 게이트절연막(52)을 형성한다. 게이트절연막(52)은 반도체필라(38B)의 측벽 및 반도체바디(38A)의 상부면을 산화시켜서 형성할 수 있다. 즉, 게이트절연막(52)은 노출된 제2반도체막(35) 표면을 산화시켜서 형성할 수 있다. 이때, 산화공정은 열산화법(Thermal oxidation)을 사용하여 진행할 수 있다.
다음으로, 워드라인트렌치(51)를 갭필하도록 전면에 도전막(53)을 형성한다. 도전막(53)은 저저항 물질을 사용한다. 예컨대, 금속성막을 사용할 수 있다. 금속성막은 금속을 포함하는 도전막을 의미하며, 티타늄막, 티타늄질화막, 텅스텐막 등을 포함할 수 있다.
도 6d에 도시된 바와 같이, 도전막(53)에 대해 평탄화 및 전면식각(예컨대, 에치백)을 순차적으로 진행한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있으며, 하드마스크패턴(36A)이 노출될때까지 진행할 수 있다. 평탄화 이후에 전면식각을 진행하며, 전면식각은 예정된 채널길이에 따라 도전막(53)에 대한 식각량을 조절할 수 있다. 이하, 식각된 도전막(53)의 도면부호를 '53A'로 변경하여 표기하기로 한다.
도 6e에 도시된 바와 같이, 도전막(53A)을 포함한 구조물 표면을 따라 절연막을 증착한 이후에 전면식각(예컨대, 에치백)을 실시하여 스페이서(54)를 형성한다. 이때, 스페이서(54)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 스페이서(54)는 질화막으로 형성할 수 있다.
다음으로, 스페이서(54)를 식각마스크로 하여 도전막(53A)을 식각한다. 이에 따라, 반도체필라(38B)의 양측벽에 수직워드라인(53B)이 형성된다. 수직워드라인(53B)은 수직게이트전극(Vertical gate electrode)을 겸한다. 수직워드라인(53B)에 대한 변형예로 반도체필라(38B)를 감싸도록 하여 수직워드라인(53B)을 형성할 수 있다. 또 다른 변형예로 반도체필라(38B)를 에워싸는 환형의 수직게이트전극을 형성한 후에 이웃하는 수직게이트전극들을 서로 연결하는 수직워드라인(53B)을 형성할 수도 있다. 수직워드라인(53B)은 매립비트라인(33A)과 교차하는 방향으로 형성할 수 있다.
도 6f에 도시된 바와 같이, 수직워드라인(53B) 사이를 절연시키는 워드라인분리막(55)을 형성한다. 워드라인분리막(55)은 절연막을 포함한다. 워드라인분리막(55)은 수직워드라인(53B)이 형성된 전체 구조 상에 절연막을 형성한 후 하드마스크패턴(36A)이 노출될때까지 평탄화를 진행하여 형성할 수 있다.
스토리지노드콘택식각을 실시하여 반도체필라(38B)의 상부면을 노출시킨다. 이후, 스토리지노드콘택플러그(SNC, 57)를 형성한다. 스토리지노드콘택플러그(57)를 형성하기 전에 이온주입을 실시하여 반도체필라(38B) 상부에 제2소스/드레인영역(56)을 형성할 수 있다. 제2소스/드레인영역(56)은 일반적인 이온주입 방법을 적용할 수 있다. 따라서, 반도체필라(38B)는 제2소스/드레인영역(56) 및 채널영역을 포함할 수 있다. 채널영역은 제1소스/드레인영역(45)과 제2소스/드레인영역(56) 사이에 형성된다. 제2소스/드레인영역(56)은 캐패시터와 연결될 수 있다. 제1소스/드레인영역(45), 채널영역 및 제2소스/드레인영역(56)은 수직방향으로 연결될 수 있다. 제1소스/드레인영역(45)과 제2소스/드레인영역(56)은 채널영역과 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 제1소스/드레인영역(45) 및 제2소스/드레인영역(56)이 제1도전형의 불순물들로 도핑된 경우, 채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우, 제1소스/드레인영역(45), 채널영역 및 제2소스/드레인영역(56)은 NPN 접합을 형성할 수 있다.
스토리지노드콘택플러그(57) 상에 스토리지(Storage)를 형성한다. 스토리지지는 반도체 메모리 장치에서 논리정보를 저장하는 수단을 지칭하는 것으로, 캐패시터를 포함할 수 있다. 캐패시터는 스토리지노드(Storage node, 58)를 포함한다. 스토리지노드(58)는 실린더(Cylinder) 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(58)는 기둥 또는 콘케이브(Concave) 형태가 될 수도 있다. 도시하지 않았지만, 후속하여 유전막 및 상부전극을 형성한다.
상술할 공정과정을 통해 매립비트라인(33A)을 구비한 반도체 장치를 형성할 수 있다. 여기서는 매립비트라인(33A)을 구비한 수직채널트랜지터 및 캐패시터의 형성방법까지를 설명하였으나, 이후 공지된 방법에 따라 금속배선등을 형성하는 후속 공정을 진행하여 반도체 장치를 완성할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 카드를 도시한 블럭도이다.
도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치는 메모리 카드(1000)에 응용될 수 있다. 일례로, 메모리 카드(1000)는 호스트(Host)와 반도체 메모리(1010) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1020)를 포함할 수 있다. 메모리 컨트롤러(1020)는 에스램(SRAM, 1021), 중앙처리장치(CPU, 1022), 호스트 인터페이스(Host I/F, 1023), 오류수정코드(ECC, 1024) 및 메모리 인터페이스(Memory I/F, 1025)를 포함할 수 있다. 에스램(1021)은 중앙처리장치(1022)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1023)는 메모리 카드(1000)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1024)는 반도체 메모리(1010)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1025)는 반도체 메모리(1010)와 인터페이싱한다. 중앙처리장치(1022)는 메모리 컨트롤러(220)의 데이터교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(1000)에 응용된 반도체 메모리(1010)가 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치를 포함함으로써, 금속실리사이드의 응집에 기인한 선형의 매립비트라인 끊어짐을 방지할 수 있다. 또한, 매립비트라인의 비정상적 확장을 방지하여 반도체바디의 쓰러짐 및 반도체필라 및 이를 포함한 수직채널트랜스터의 공정마진을 확보할 수 있다. 또한, 제1배리어막과 제2배리어막 사이에 매립비트라인이 위치함으로서 BSC 공정을 이용한 매립비트라인 형성공정시 오픈부가 일괄적으로 동일한 위치에 형성되지 않더라도, 매립비트라인을 일괄적으로 동일한 위치에 형성할 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 일례를 간략하게 도시한 블럭도이다.
도 8에 도시된 바와 같이, 본 발명의 실시예에 따른 전자 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저인터페이스(1150)를 포함할 수 있다. 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(1110)은 메모리(1010)와 메모리 컨트롤러(1020)를 포함할 수 있으며, 도 7을 참조하여 설명한 메모리 카드(1000)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 반도체기판 102 : 제1배리어막
103 : 매립비트라인 104 : 제2배리어막
105 : 반도체막 106 : 하드마스크패턴
107 : 트렌치 108 : 반도체바디

Claims (25)

  1. 반도체기판 상에서 복수의 트렌치에 의해 분리되어 수직하게 형성된 복수의 반도체바디;
    상기 반도체바디 각각의 내부에 매립되어 형성된 금속실리사이드를 포함하는 매립비트라인;
    상기 매립비트라인에 접촉된 제1소스/드레인영역, 상기 제1소스/드레인영역 상의 채널영역 및 상기 채널영역 상의 제2소스/드레인영역을 포함하는 수직채널트랜지스터; 및
    상기 매립비트라인과 제1/소스/드레인영역 사이에 형성되며, 상기 금속실리사이드의 응집을 방지하기 위한 저마늄(Ge)이 함유된 배리어막
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 배리어막은 실리콘저마늄(SiGe)을 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 배리어막에서 저마늄의 함량은 적어도 30% 이상인 반도체 장치.
  4. 반도체기판 상에 수직하게 형성된 반도체바디;
    상기 반도체바디 내부에 형성되며 금속실리사이드를 포함하는 매립비트라인; 및
    상기 매립비트라인의 상부 및 하부에 형성되며 저마늄이 함유된 배리어막
    을 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 배리어막은 실리콘저마늄을 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 배리어막에서 저마늄의 함량은 적어도 30% 이상인 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 금속실리사이드는 코발트실리사이드를 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 반도체바디 상에 형성되어 수직채널트랜지스터의 채널영역을 포함하는 반도체필라; 및
    상기 반도체필라 상부에 연결된 스토리지
    를 더 포함하는 반도체 장치.
  9. 반도체기판 상에 제1저마늄함유배리어막, 실리콘막 및 제2저마늄함유배리어막이 수직하게 적층된 반도체바디를 형성하는 단계; 및
    상기 실리콘막을 금속실리사이드로 실리사이드화시켜 상기 반도체바디 내에 매립비트라인을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1저마늄함유배리어막 및 상기 제2저마늄함유배리어막은 실리콘저마늄으로 형성하는 반도체 장치 제조방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1저마늄함유배리어막 및 상기 제2저마늄함유배리어막에서 저마늄의 함량이 적어도 30% 이상이 되도록 형성하는 반도체 장치 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 반도체바디를 형성하는 단계는,
    상기 반도체기판 상에 상기 제1저마늄함유배리어막, 실리콘막 및 제2저마늄함유배리어막이 순차적으로 적층된 적층막을 형성하는 단계;
    상기 적층막을 선택적으로 식각하여 트렌치를 형성함과 동시에 상기 트렌치에 의하여 분리되어 양측벽을 갖는 반도체바디를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1저마늄함유배리어막, 상기 실리콘막 및 상기 제2저마늄함유배리어막은 에피택셜 성장법을 사용하여 형성하는 반도체 장치 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 실리콘막의 양측벽을 노출시키도록 상기 반도체바디 측벽을 덮는 보호막을 형성하는 단계;
    상기 보호막을 포함한 반도체바디 전면에 금속함유막을 형성하는 단계;
    어닐을 실시하여 상기 실리콘막과 상기 금속함유막을 반응시켜 상기 금속실리사이드를 형성하는 단계; 및
    미반응 상기 금속함유막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 매립비트라인은 코발트실리사이드를 포함하는 반도체 장치 제조방법.
  16. 실리콘기판 상에 제1저마늄함유막, 제1실리콘막, 제2저마늄함유막 및 제2실리콘막이 순차적으로 적층된 적층막을 형성하는 단계;
    상기 적층막을 선택적으로 식각하여 트렌치를 형성함과 동시에 상기 트렌치에 의하여 분리되어 양측벽을 갖는 반도체바디를 형성하는 단계;
    상기 제1실리콘막의 양측벽을 노출시키도록 상기 반도체바디의 측벽을 덮는 보호막을 형성하는 단계;
    상기 제1실리콘막을 금속실리사이드로 실리사이드화시켜 상기 반도체바디 내에 매립비트라인을 형성하는 단계; 및
    상기 제2실리콘막을 식각하여 수직채널트랜지스터의 채널영역을 포함하는 복수의 반도체필라를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 반도체필라에 연결되는 스토리지를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제1저마늄함유막 및 상기 제2저마늄함유막은 실리콘저마늄으로 형성하는 반도체 장치 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제1저마늄함유막 및 상기 제2저마늄함유막에서 저마늄의 함량은 적어도 30% 이상이 되도록 형성하는 반도체 장치 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제1저마늄함유막, 상기 제1실리콘막, 상기 제2저마늄함유막 및 상기 제2실리콘막은 에피택셜 성장법을 사용하여 형성하는 반도체 장치 제조방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 반도체바디를 포함한 구조물 표면을 따라 제1보호막을 형성하는 단계;
    상기 트렌치 하부영역을 갭필하는 희생막을 형성하는 단계;
    상기 제1보호막을 포함한 상기 반도체바디 양측벽에 제2보호막을 형성하는 단계;
    상기 희생막을 소정 두께 리세스하여 상기 제1실리콘막 양측벽에 형성된 제1보호막을 노출시키는 단계; 및
    노출된 상기 제1보호막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 트렌치 하부영역을 갭필하는 희생막은 상부면이 상기 제2저마늄함유막의 상부면과 저면 사이에 위치하도록 형성하는 반도체 장치 제조방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    리세스된 상기 희생막은 상부면이 상기 제1저마늄함유막 상부면과 저면 사이에 위치하도록 형성하는 반도체 장치 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 보호막을 포함한 반도체바디 전면에 금속함유막을 형성하는 단계;
    어닐을 실시하여 상기 금속함유막과 상기 제1실리콘막을 반응시켜 상기 금속실리사이드를 형성하는 단계; 및
    미반응 상기 금속함유막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 매립비트라인은 코발트실리사이드를 포함하는 반도체 장치 제조방법.
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