KR101986145B1 - 매립비트라인을 구비한 반도체장치 및 그 제조 방법 - Google Patents

매립비트라인을 구비한 반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 매립비트라인을 구비한 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술의 반도체장치 제조 방법은 반도체기판을 식각하여 복수의 활성영역을 정의하는 벌브형 트렌치를 형성하는 단계; 상기 벌브형 트렌치를 매립하는 지지체을 형성하는 단계; 상기 활성영역을 양분하여 바디라인을 형성하는 단계; 및 상기 바디라인의 내부에 매립된 비트라인을 형성하는 단계를 포함할 수 있으며, 본 기술은 지지체를 형성한 이후에 활성영역을 양분하여 바디라인을 형성하므로써 바디라인이 쓰러지는 것을 방지할 수 있는 효과가 있고, 매립비트라인 아래에 절연물질을 형성하므로써 이웃하는 매립비트라인간의 펀치를 방지할 수 있는 효과가 있으며, 매립비트라인간의 대향면적을 감소시키므로 매립비트라인간의 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.

Description

매립비트라인을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH BURIED BITLINE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치에 관한 것으로, 상세하게는 매립비트라인을 구비한 반도체장치 및 제조 방법에 관한 것이다.
반도체장치들의 대부분은 트랜지스터를 포함하고 있다. 예를 들면, DRAM 등의 메모리장치에서 메모리셀(Memory Cell)은 MOSFET와 같은 셀트랜지스터(Cell Transistor)를 포함한다. 일반적으로 MOSFET는 반도체기판에 소스/드레인영역을 형성하고 있고, 이로써 소스영역과 드레인영역 사이에 수평채널(Planar channel)이 형성된다. 이와 같은 일반적인 MOSFET를 '수평채널트랜지스터'라 약칭한다.
메모리장치에 대해 지속적으로 집적도와 성능의 향상이 요구되기 때문에 MOSFET의 제조기술이 물리적인 한계에 직면하게 된다. 예를 들면, 메모리셀의 크기가 감소함에 따라 MOSFET의 크기가 감소하고, 이로써 MOSFET의 채널길이또한 감소할 수 밖에 없다. MOSFET의 채널길이가 감소하게 되면, 데이터 유지 특성이 감소되는 등의 다양한 문제로 인하여 메모리장치의 특성이 저하된다.
채널길이를 증가시키기 위하여 수직채널트랜지스터가 제안되었다. 수직채널트랜지스터(Vertical channel Transistor; VCT)는 수직채널이 형성되는 필라(Pillar)를 포함한다. 필라의 상부와 하부에 소스영역과 드레인영역을 형성한다. 소스영역과 드레인영역 중 어느 하나는 비트라인과 접속된다.
도 1은 종래기술에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)에 서로 분리되는 복수의 바디(12)가 형성된다. 바디(12)의 표면에 대해 수직하게 필라(13)가 형성된다. 바디(12)에 매립비트라인(14)이 매립된다. 필라(13)는 제1,2소스/드레인영역(16, 18)과 채널영역(17)을 포함한다. 필라(13)의 측벽에 매립비트라인(14)과 교차하는 방향으로 연장된 워드라인(15)이 형성된다. 워드라인(15)이 수직구조를 가지므로 수직채널이 형성된다. 제1소스/드레인영역(16)은 바디(12)에도 형성될 수도 있다.
도 1과 같은 종래기술은, 채널영역(17)을 포함하는 필라(13)의 높이를 고려하여 반도체기판(11)을 식각하므로써 예비 바디라인(Pre Body line)을 형성한다. 이후, 예비 바디라인의 상부를 식각하여 필라(13)를 형성한다. 필라(13)의 하부는 바디(12)가 된다.
종래기술은 이웃하는 매립비트라인(14)간의 펀치(도면부호 'P' 참조)를 방지하기 위해서는 매립비트라인(14)의 하부에서 일정 높이(도면부호 'P1' 참조)를 확보해야 한다. 펀치방지를 위한 높이(P1)는 매립비트라인(14) 하부에 형성된 제1소스/드레인영역(16)의 깊이를 포함하여 80∼90㎚ 정도가 필요하다. 따라서, 바디(12)와 필라(13)의 총 높이(도면부호 'H')가 매우 높아지게 되어 예비 바디라인을 형성할 때 고종횡비 식각이 요구된다.
결국, 종래기술은 필라(13)와 바디(12)의 높이를 고려해야 하므로 고종횡비 식각이 필요할뿐만 아니라 매립비트라인(14)간의 펀치를 방지하기 위해서 종횡비가 더욱 증가하므로, 패턴 쓰러짐(Pattern leaning)이 발생한다.
또한, 종래기술은 이웃하는 매립비트라인(14) 사이의 간격이 넓어지고는 있으나, 매립비트라인(14)간의 기생캐패시턴스를 감소시키는데 한계가 있다. 즉, 매립비트라인(14)에 연결된 제1소스/드레인영역(16)의 면적이 기생캐패시턴스에 영향을 미치게 된다. 따라서, 이웃하는 매립비트라인(14)간의 대향면적(도면부호 'P2')이 제1소스/드레인영역(16)을 포함하게 되므로 기생캐패시턴스가 증가한다.
본 발명의 실시예는 고종횡비 식각 공정에 따른 패턴 쓰러짐을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
또한, 본 발명의 실시예는 이웃하는 매립비트라인간의 펀치를 방지하고 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체기판을 식각하여 복수의 활성영역을 정의하는 벌브형 트렌치를 형성하는 단계; 상기 벌브형 트렌치를 매립하는 지지체를 형성하는 단계; 상기 활성영역을 양분하여 바디라인을 형성하는 단계; 및 상기 바디라인의 내부에 매립된 비트라인을 형성하는 단계를 포함할 수 있다. 상기 벌브형 트렌치를 형성하는 단계는, 상기 반도체기판을 식각하여 라인형의 상기 활성영역을 정의하는 복수의 제1트렌치를 형성하는 단계; 상기 제1트렌치의 내측벽에 스페이서를 형성하는 단계; 및 상기 제1트렌치의 저면을 등방성 식각하여 복수의 벌브를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 도전막을 형성하는 단계; 상기 도전막을 식각하여 복수의 활성영역을 정의하는 트렌치를 형성하는 단계; 상기 트렌치를 매립하는 지지체를 형성하는 단계; 상기 활성영역을 양분하여 바디라인을 형성하는 단계; 및 상기 바디라인의 내부에 매립된 비트라인을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 반도체기판 상에 형성된 바디 및 상기 바디 상의 필라를 포함하는 복수의 활성영역; 상기 복수의 활성영역 사이에 매립된 지지체; 및 상기 바디의 내부에 형성된 매립비트라인을 포함할 수 있다. 상기 지지체는 벌브형 트렌치에 매립된 형태일 수 있다. 상기 지지체의 일부는 상기 바디와 반도체기판 사이에 형성되도록 연장된 형태일 수 있다. 상기 반도체기판과 바디 사이에 형성된 펀치방지절연막을 더 포함하고, 상기 매립비트라인의 하부는 상기 펀치방지절연막에 접촉할 수 있다.
본 기술은 지지체를 형성한 이후에 활성영역을 양분하여 바디라인을 형성하므로써 바디라인이 쓰러지는 것을 방지할 수 있는 효과가 있다.
또한, 본 기술은 매립비트라인 아래에 절연물질을 형성하므로써 이웃하는 매립비트라인간의 펀치를 방지할 수 있는 효과가 있다.
또한, 본 기술은 매립비트라인간의 대향면적을 감소시키므로 매립비트라인간의 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체장치를 도시한 도면이다.
도 2a는 제1실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 2b는 제2실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 2c는 제3실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 3a 내지 도 3m은 제1실시예에 따른 반도체장치의 매립비트라인을 형성하기 위한 일예를 도시한 도면이다.
도 4a 내지 도 4d는 제1실시예에 따른 반도체장치의 필라를 형성하기 위한 일예를 도시한 도면이다.
도 5a 내지 도 5e는 제2실시예에 따른 반도체장치의 매립비트라인을 형성하기 위한 일예를 도시한 도면이다.
도 6a 내지 도 6g는 제3실시예에 따른 반도체장치의 매립비트라인을 형성하기 위한 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 제1실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다. 도 2b는 제2실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다. 도 2c는 제3실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 2a를 참조하면, 반도체장치는 매립비트라인(104), 필라(103) 및 워드라인(105)을 포함한다. 반도체기판(101) 상에 바디(102)와 필라(103)를 포함하는 수직구조를 갖는 복수의 활성영역이 형성된다. 복수의 활성영역 사이에 지지체(106)가 매립된다. 매립비트라인(104)은 바디(102) 내에 매립된다.
반도체기판(101)은 실리콘함유 재료를 포함할 수 있다. 반도체기판(101)은 단결정실리콘기판을 포함할 수 있다. 바디(102), 필라(103) 및 반도체기판(101)이 동일 재료를 포함할 수 있다. 따라서, 바디(102)와 필라(103)는 실리콘함유 재료를 포함한다. 바디(102)와 필라(103)는 단결정실리콘을 포함한다.
활성영역은 라인형 구조를 갖고, 바디(102)와 바디(102) 상에 형성된 필라(103)를 포함한다. 하나의 바디(102) 상에 복수의 필라(103)가 형성될 수 있다. 복수의 바디(102)는 반도체기판(101) 상에 형성된 라인(Linear) 구조일 수 있다. 바디(102)는 반도체기판(101) 상에서 수직하게 형성된다. 필라(103)는 바디(102) 상에서 수직하게 연장되어 형성될 수 있다. 예를 들어, 바디(102)와 필라(103)는 직교할 수 있다. 복수의 필라(103)는 바디(102) 상에서 서로 분리되어 형성된다. 복수의 필라(103)는 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다. 필라(103)는 수직채널트랜지스터의 채널영역을 포함할 수 있다. 또한, 필라(103)는 수직채널트랜지스터의 제1,2소스/드레인영역(108, 109) 및 채널영역을 포함할 수 있다. 제1,2소스/드레인영역(108, 109) 중 제1소스/드레인영역(108)은 매립비트라인(104)과 연결될 수 있다. 다른 하나의 제2소스/드레인영역(109)은 캐패시터와 연결될 수 있다. 제1소스/드레인영역(108), 채널영역 및 제2소스/드레인영역(109)은 수직방향으로 연결될 수 있다. 제1소스/드레인영역(108), 채널영역 및 제2소스/드레인영역(109)은 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 제1,2소스/드레인영역(108, 109)이 제1도전형의 불순물들로 도핑된 경우, 채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우,제1,2소스/드레인영역과 채널영역은 NPN 접합을 형성할 수 있다.
바디(102)는 반도체기판(102) 상에 수직한 제3방향(Z 방향)으로 형성된다. 바디(102)는 제1방향(X 방향)으로 연장된 라인 형태일 수 있다. 매립비트라인(104)과 바디(102)는 동일하게 제1방향으로 연장될 수 있다. 후술하겠지만, 바디(102)는 라인형의 활성영역을 양분하여 형성될 수 있다.
바디(102) 사이에 지지체(106)가 매립된다. 지지체(106)는 벌브형 트렌치에 매립될 수 있다. 즉, 이웃하는 바디(102)는 트렌치와 벌브로 이루어진 벌브형 트렌치에 의해 분리되고, 이 벌브형 트렌치에 지지체(106)가 매립된다. 벌브에 매립된 지지체(106)의 일부는 바디(102)의 하부까지 연장될 수 있다. 지지체(106)가 절연물질을 포함하는 경우, 바디(102)는 SOI 구조물 상에 형성된 구조가 된다. 지지체(106)는 바디(102)와 나란하게 연장될 수 있다. 또한, 지지체(106)는 제2방향(Y 방향)에서 필라(103) 사이에 형성되도록 수직하게 연장될 수 있다. 바디(102)와 필라(103)를 포함하는 활성영역은 지지체(106)에 의해 분리되어 형성될 수 있다. 이웃하는 활성영역 사이에는 절연막(107)이 형성될 수 있다. 절연막(107)또한 바디(102)와 나란하게 형성될 수 있고, 제2방향(Y 방향)에서 필라(103) 사이에 형성되도록 수직하게 연장될 수 있다. 따라서, 제2방향에서 살펴볼 때, 필라(103), 지지체(106) 및 절연막(107)이 번갈아 형성될 수 있다.
매립비트라인(104)은 바디(102) 내에 매립되어 형성된다. 바디(102) 내에 매립비트라인(104)을 매립시키기 위해 완전실리사이드화 공정을 적용할 수 있다. 매립비트라인(104)은 제1방향(X 방향)으로 연장될 수 있다. 매립비트라인(104)은 금속성물질을 포함한다. 매립비트라인(104)은 금속실리사이드를 포함할 수 있다. 이로써 매립비트라인(104)은 저저항을 갖는다. 매립비트라인(104) 아래에 지지체(106)의 일부가 형성될 수 있다. 매리비트라인(104) 사이에 절연막(107)이 형성될 수 있다. 도 2b에 도시된 바와 같이, 매립비트라인(104A)이 바디(102)의 리세스된 하부측벽에 매립된 구조를 가질 수 있다. 이때, 매립비트라인(104A)은 금속막 또는 금속실리사이드를 포함할 수 있다.
워드라인(105)은 필라(103)의 측벽에 형성되는데, 필라(103)의 측벽에 수직으로 형성된다. 따라서, 수직워드라인이라고도 한다. 워드라인(105)은 필라(103)의 양측벽에 형성되어, 더블 워드라인(Double wordline) 구조를 가질 수 있다. 더블 워드라인 구조라 하더라도 각각의 워드라인의 끝단은 서로 연결될 수 있다. 필라(103)가 수직채널트랜지스터의 채널이 형성되는 영역이므로, 워드라인(105)에 의해 수직채널이 형성된다. 이로써, 워드라인(105), 제1소스/드레인영역(108), 채널영역 및 제2소스/드레인영역(109)을 포함하는 수직채널트랜지스터가 형성된다. 워드라인(105)은 제2방향(Y 방향)으로 연장될 수 있다. 워드라인(105)과 매립비트라인(104)은 서로 교차하는 방향으로 형성될 수 있다. 워드라인(105)은 금속성물질을 포함한다. 워드라인(105)은 티타늄질화물(TiN), 텅스텐질화물과 텅스텐의 적층(WN/W) 등을 포함할 수 있다. 워드라인(105)과 매립비트라인(104)은 이격되어 형성될 수 있다. 이를 위해 워드라인(105)과 매립비트라인(104) 사이에 절연막(도시 생략)이 더 형성될 수 있다. 여기서, 절연막은 실리콘산화물 등을 포함한다. 다른 실시예에서, 워드라인(105)은 필라(103)의 측벽을 에워싸면서 제2방향(Y 방향)으로 연장될 수 있다. 또한, 필라(103)의 측벽을 에워싸는 게이트전극을 형성한 후 게이트전극에 연결되는 워드라인(105)을 형성할 수도 있다.
도 2c를 참조하면, 반도체장치는 매립비트라인(204), 필라(203) 및 워드라인(205)을 포함한다. 반도체기판(201) 상에 바디(202)와 필라(203)를 포함하는 수직구조를 갖는 복수의 활성영역이 형성된다. 복수의 활성영역 사이에 지지체(207)가 매립된다. 매립비트라인(204)은 바디(202) 내에 매립된다.
반도체기판(201)은 실리콘함유 재료를 포함할 수 있다. 반도체기판(201)은 단결정실리콘기판을 포함할 수 있다. 바디(202), 필라(203) 및 반도체기판(201)이 동일 재료를 포함할 수 있다. 따라서, 바디(202)와 필라(203)는 실리콘함유 재료를 포함한다. 바디(202)와 필라(203)는 단결정실리콘을 포함한다.
활성영역은 라인형 구조를 갖고, 바디(202)와 바디(202) 상에 형성된 필라(203)를 포함한다. 하나의 바디(202) 상에 복수의 필라(203)가 형성될 수 있다. 복수의 바디(202)는 반도체기판(201) 상에 형성된 라인 구조일 수 있다. 바디(202)는 반도체기판(201) 상에서 수직하게 형성된다. 필라(203)는 바디(202) 상에서 수직하게 연장되어 형성될 수 있다. 예를 들어, 바디(202)와 필라(203)는 직교할 수 있다. 복수의 필라(203)는 바디(202) 상에서 서로 분리되어 형성된다. 복수의 필라(203)는 매트릭스 구조의 어레이 배치를 가질 수 있다. 필라(203)는 수직채널트랜지스터의 채널영역을 포함할 수 있다. 또한, 필라(203)는 수직채널트랜지스터의 제1,2소스/드레인영역(208, 209) 및 채널영역을 포함할 수 있다. 제1,2소스/드레인영역(208, 209) 중 제1소스/드레인영역(208)은 매립비트라인(204)과 연결될 수 있다. 다른 하나의 제2소스/드레인영역(209)은 캐패시터와 연결될 수 있다. 제1소스/드레인영역(208), 채널영역 및 제2소스/드레인영역(209)은 수직방향으로 연결될 수 있다. 제1소스/드레인영역(208), 채널영역 및 제2소스/드레인영역(209)은 NPN 접합 또는 PNP 접합을 형성할 수 있다.
바디(202)는 반도체기판(201) 상에 수직하게 형성된다. 바디(202)는 제1방향(X 방향)으로 연장될 수 있다. 매립비트라인(204)과 바디(202)는 동일하게 제1방향으로 연장될 수 있다. 후술하겠지만, 바디(202)는 라인형의 활성영역을 양분하여 형성될 수 있다.
바디(202) 사이에 지지체(207)가 매립된다. 지지체(207)는 트렌치에 매립될 수 있다. 즉, 이웃하는 바디(202)는 트렌치에 의해 분리되고, 이 트렌치에 지지체(207)가 매립된다. 지지체(207)는 절연물질을 포함할 수 있다. 지지체(207)는 바디(202)와 나란하게 연장될 수 있다. 또한, 지지체(207)는 제2방향(Y 방향)에서 필라(203) 사이에 형성되도록 수직하게 연장될 수 있다. 바디(202)와 필라(203)를 포함하는 활성영역은 지지체(207)에 의해 분리되어 형성될 수 있다. 따라서, 제2방향에서 살펴볼 때, 필라(203)와 지지체(207)가 번갈아 형성될 수 있다.
매립비트라인(204)은 바디(202) 내에 매립되어 형성된다. 바디(202) 내에 매립비트라인(204)을 매립시키기 위해 완전실리사이드화 공정을 적용할 수 있다. 매립비트라인(204)은 제1방향(X 방향)으로 연장될 수 있다. 매립비트라인(204)은 금속성물질을 포함한다. 매립비트라인(204)은 금속실리사이드를 포함할 수 있다. 이로써 매립비트라인(204)은 저저항을 갖는다.
워드라인(205)은 필라(203)의 측벽에 형성되는데, 필라(203)의 측벽에 수직으로 형성된다. 따라서, 수직워드라인이라고도 한다. 워드라인(205)은 필라(203)의 양측벽에 형성되어, 더블 워드라인 구조를 가질 수 있다. 더블 워드라인 구조라 하더라도 각각의 워드라인(205)의 끝단은 서로 연결될 수 있다. 필라(203)가 수직채널트랜지스터의 채널이 형성되는 영역이므로, 워드라인(205)에 의해 수직채널이 형성된다. 이로써, 워드라인(205), 제1소스/드레인영역(208), 채널영역 및 제2소스/드레인영역(209)을 포함하는 수직채널트랜지스터가 형성된다. 워드라인(205)은 제2방향(Y 방향)으로 연장될 수 있다. 워드라인(205)과 매립비트라인(204)은 서로 교차하는 방향으로 형성될 수 있다. 워드라인(205)은 금속성물질을 포함한다. 워드라인(205)은 티타늄질화물(TiN), 텅스텐질화물과 텅스텐의 적층(WN/W) 등을 포함할 수 있다. 워드라인(205)과 매립비트라인(204)은 이격되어 형성될 수 있다. 이를 위해 워드라인(205)과 매립비트라인(204) 사이에 절연막(도시 생략)이 더 형성될 수 있다. 여기서, 절연막은 실리콘산화물 등을 포함한다. 다른 실시예에서, 워드라인(205)은 필라(203)의 측벽을 에워싸면서 제2방향(Y 방향)으로 연장될 수 있다. 또한, 필라(203)의 측벽을 에워싸는 게이트전극을 형성한 후 게이트전극에 연결되는 워드라인(205)을 형성할 수도 있다.
매립비트라인(204)의 아래에 펀치방지를 위한 펀치방지절연막(206)이 형성된다. 펀치방지절연막(206)이 절연막을 포함하는 경우, 바디(202)는 SOI 구조물 상에 형성된다.
상술한 실시예들에 따르면, 필라(103, 203) 아래에 매립비트라인(104, 104A, 204)이 위치하는 수직구조물이 형성된다. 이로써, 필라(103, 203) 사이에 매립비트라인(104, 104A, 204)을 형성하지 않아도 되므로 고집적화가 가능하다.
그리고, 바디(102, 202) 내에 매립비트라인(104, 104A, 204)이 매립된다. 따라서, 인접하는 매립비트라인(104, 104A, 204)은 충분히 이격되고, 인접한 비트라인(104, 104A, 204)간의 기생캐패시턴스(CB)가 감소한다. 아울러, 매립비트라인(104, 104A, 204) 아래에 제1소스/드레인영역(108, 208)이 형성되지 않으므로, 기생캐패시턴스에 영향을 미치는 이웃하는 매립비트라인(104, 104A, 204)간의 대향면적이 감소된다. 이로써 기생캐패시턴스를 더욱 감소시킨다.
그리고, 실시예들은, 바디(102, 202) 사이 및 필라(103, 203) 사이에 지지체(106, 207)를 매립하므로써 패턴 쓰러짐이 방지된다. 매립비트라인(104, 104A, 204) 아래에 지지체(106)의 일부가 연장되거나 또는 펀치방지절연막(206)이 형성되므로써 이웃하는 매립비트라인(104, 104A, 204)간의 펀치를 방지할 수 있다.
도 3a 내지 도 3m은 제1실시예에 따른 반도체장치의 매립비트라인을 형성하기 위한 일예를 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21) 상에 제1마스크패턴(22)을 형성한다. 반도체기판(21)은 단결정 물질(Single crystalline material)을 포함한다. 반도체기판(21)은 실리콘 함유 기판을 포함하는데, 예를 들어 단결정 실리콘(Single crystalline silicon)을 포함할 수 있다. 제1마스크패턴(22)은 실리콘질화물(Silicon nitride)을 포함한다. 제1마스크패턴(22)은 실리콘산화물(Silicon oxide)과 실리콘질화물을 포함하는 다층 구조(Stacked layers)일 수 있다. 예를 들어, 제1마스크패턴(22)은 실리콘질화물과 실리콘산화물의 순서로 적층될 수 있다. 또한, 제1마스크패턴(22)은 실리콘질화물, 실리콘산화물, 실리콘산화질화물 및 비정질카본의 순서로 적층될 수도 있다. 실리콘질화물을 포함하는 경우에는 반도체기판(21)과 제1마스크패턴(22) 사이에 패드산화막(Pad oxide layer, 도시 생략)이 더 형성될 수 있다. 제1마스크패턴(22)은 미도시된 감광막패턴을 이용하여 형성될 수 있다. 제1마스크패턴(22)은 제1방향으로 연장되어 형성된다. 제1마스크패턴(22)은 제1방향으로 연장된 라인패턴을 포함할 수 있다.
다음으로, 제1마스크패턴(22)을 식각마스크로 이용하여 반도체기판(21)을 식각한다. 이에 따라, 반도체기판(21)의 상면으로부터 일정 깊이를 갖는 복수의 제1트렌치(23)가 형성된다. 제1트렌치(23)는 제1방향으로 연장될 수 있다. 복수의 제1트렌치(23)에 의해 분리되는 복수의 활성영역(100)이 형성된다. 활성영역(100)은 2개의 측벽(Both Sidewall)을 갖는다. 제1트렌치(23)를 형성하기 위한 식각 공정은 비등방성식각(Anisotropic etch)을 포함할 수 있다. 평면으로 볼때, 활성영역(100)은 제1트렌치(23)에 의해 분리되며 제1방향으로 연장된 라인 형태를 갖는다. 일반적으로 알려진 섬형 활성영역과 다르다.
위와 같이, 복수의 활성영역(100)은 제1트렌치(23)에 의해 서로 분리된다. 활성영역(100)의 선폭은 제1선폭(W1)을 갖고, 제1선폭은 2개의 바디라인(후속의 29)과 그 사이의 스페이스를 고려하여 조절된 큰 폭을 가지므로, 제1트렌치(23) 형성시 활성영역(100)이 쓰러지는 것을 방지할 수 있다.
도 3b에 도시된 바와 같이, 제1트렌치(23)의 내측벽에 스페이서(24)를 형성한다. 스페이서(24)는 실리콘질화물 등의 질화물을 포함할 수 있다. 스페이서(24)를 형성하기 위해 컨포멀하게 질화물을 형성한 후 에치백을 실시할 수 있다. 스페이서(24)는 제1트렌치(23)의 내측벽 및 제1마스크패턴(22)의 양측벽을 덮는다. 제1트렌치(23)의 내측벽은 활성영역(100)의 양측벽이 되므로, 스페이서는 활성영역(100)의 양측벽에 형성된 구조일 수 있다. 스페이서(24)를 형성하기 위한 에치백 공정에서 제1트렌치(23)의 저면(23A)이 일부 식각할 수 있다. 이에 따라, 후속 등방성식각이 용이하게 진행될 수 있다.
도 3c에 도시된 바와 같이, 스페이서(24) 및 제1마스크패턴(22)을 식각배리어로 하여 등방성식각(Isotropic etch)을 실시한다. 이에 따라, 제1트렌치(23)의 바닥면이 선택적으로 식각되어 벌브(Bulb, 25)가 형성된다. 제1트렌치(23)와 벌브(25)는 벌브형 트렌치 구조가 된다. 벌브(25)는 곡률을 가질 수 있다. 등방성식각에 의해 제1트렌치(23)의 바닥면이 등방성으로 식각되어 곡률을 갖는 벌브(25)가 형성될 수 있다. 등방성 식각시 활성영역(100) 아래에서 측벽방향의 식각량은 조절될 수 있다. 벌브(25)를 형성하므로써 활성영역(100)의 높이가 증가한다. 벌브(25)의 깊이는 20∼30㎚일 수 있다. 벌브(25)의 깊이는 후속 매립비트라인간의 펀치를 방지하기 위한 깊이가 될 수 있다. 후술하겠지만, 펀치 방지를 위한 벌브(25)의 깊이가 얕아도 절연물질이 벌브(25)에 매립되므로 펀치를 충분히 방지할 수 있다.
위와 같이, 벌브(25)를 형성하면, 제1트렌치(23)와 벌브(25)로 이루어진 벌브형 트렌치에 의해 복수의 활성영역(100)이 분리된다. 그리고, 제1트렌치(23) 및 벌브(25)의 깊이(도면부호 'D1')가 깊더라도 활성영역(100)의 선폭이 크므로 활성영역(100)이 쓰러지지 않는다. 벌브형 트렌치의 깊이(D1)는 도 1의 'H'보다 더 작다. 이는 펀치 방지를 위한 벌브(25)의 깊이가 얕기 때문이다. 평면으로 볼때, 복수의 활성영역(100)은 벌브형 트렌치에 의해 서로 분리되고 제1방향으로 연장된다. 벌브(25)에 의해 활성영역(100)의 하부 측벽이 리세스된다. 즉, 활성영역(100)은 리세스된 측벽을 갖는다. 활성영역(100) 상에는 제1마스크패턴(22)이 잔류한다. 활성영역(100)의 양측벽에는 스페이서(24)가 잔류한다.
도 3d에 도시된 바와 같이, 제1트렌치(23)와 벌브(25)로 이루어진 벌브형 트렌치를 매립하는 지지체(Supporter, 26)를 형성한다. 지지체(26)는 절연물질을 포함할 수 있다. 예를 들어, 지지체(26)는 저유전율을 갖는 물질을 포함할 수 있다. 지지체(26)는 실리콘산화물 등의 산화물을 포함할 수 있다. 지지체(26)를 형성하기 위해 벌브형 트렌치를 매립하도록 산화물을 형성한 후 평탄화공정이 수행될 수 있다. 여기서, 평탄화공정은 에치백 또는 CMP를 포함할 수 있다.
지지체(26)는 이웃하는 활성영역(100) 사이에 매립된 구조가 된다. 이로써 후속 활성영역(100)의 식각 공정에 의해 바디라인(29) 형성시 바디라인(29)을 견고하게 지지하므로 쓰러지는 것을 방지할 수 있다(도 3e 참조). 지지체(26)의 하부는 벌브(25)에 매립된 형태이며, 이에 따라 활성영역(100)의 리세스된 측벽에 매립된 형태가 된다. 벌브(25)에 매립된 지지체(26)의 일부는 매립비트라인간의 펀치를 방지하는 역할을 수행할 수 있다.
도 3e에 도시된 바와 같이, 지지체(26) 및 제1마스크패턴(22) 상에 복수의 제2마스크패턴(27)을 형성한다. 제2마스크패턴(27)은 제1방향으로 연장되는 라인패턴을 포함할 수 있다. 복수의 제2마스크패턴(27) 중 서로 이웃하는 2 개의 제2마스크패턴(27) 사이에서 라인 형상의 스페이스를 통하여 제1마스크패턴(22)의 일부가 노출된다. 제2마스크패턴(27) 사이의 스페이스를 통하여 노출되는 제1마스크패턴(22)은 그 중심 부분이 노출될 수 있다.
이와 같이, 제2마스크패턴(27)은 적어도 지지체(26)의 상부를 덮고 제1마스크패턴(22)의 중심부분이 노출되도록 패터닝된 라인 형상의 스페이스를 갖는다.
제2마스크패턴(27)은 제1마스크패턴(22)에 대하여 식각 선택비를 제공할 수 있는 재료로 이루어질 수 있다. 예를 들면, 제2마스크패턴(27)은 비정질카본을 포함할 수 있다. 제2마스크패턴(27)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
다음으로, 제2마스크패턴(27)을 식각 마스크로 이용하여 노출된 제1마스크 패턴(22) 및 그 하부의 활성영역(100)을 식각한다. 이에 따라, 제2트렌치(28)가 형성되며, 제2트렌치(28)에 의해 활성영역(100)이 2개의 바디라인(body line, 29)으로 양분된다. 바디라인(29)은 수직채널트랜지스터의 채널영역을 제공할 수 있다. 바디라인(29)은 제2선폭(W2)을 가질 수 있다. 제2선폭(W2)은 활성영역(100)의 제1선폭(W1)에 대해 1/3의 폭을 가질 수 있다. 제2트렌치(28)는 제2깊이(D2)를 갖고, 제2깊이(D2)는 벌브형 트렌치의 제1깊이(D1)보다 작을 수 있다. 제2트렌치(28)의 저면은 벌브형 트렌치의 벌브(25)에 매립된 지지체(26) 사이를 분리시키는 폭을 가질 수 있다.
위와 같이, 활성영역(100)을 양분하여 바디라인(29)을 형성하면, 반도체기판(21) 상에 수직하게 복수의 바디라인(29)이 형성된다. 즉, 활성영역(100)을 양분하는 제2트렌치(28)에 의해 한 쌍의 바디라인(29)이 형성된다. 복수의 바디라인(29) 중 일부는 지지체(26)를 중심으로 양쪽에 형성된다. 즉, 지지체(26)를 사이에 두고 이웃하는 바디라인(29)이 한 쌍을 형성할 수 있다. 활성영역(100)은 벌브형 트렌치에 의해 서로 분리되고, 바디라인(29)은 제2트렌치(28)에 의해 서로 분리된다.
바디라인(29)을 형성할 때, 지지체(26)에 의해 바디라인(29)이 견고하게 지지되므로 패턴 쓰러짐이 발생하지 않는다.
도 3f에 도시된 바와 같이, 바디라인(29)이 형성된 구조의 전면에 선택비를 갖는 보호막들을 형성한다. 여기서, 보호막은 제1보호막(30)과 제2보호막(31)을 적층할 수 있다. 제1보호막(30)과 제2보호막(31)은 산화막, 질화막, 실리콘막, Ti, Co, Ru, Al, Cu, W 및 이들의 화합물 등을 포함할 수 있다. 제1보호막(30)과 제2보호막(31)이 선택비를 가져야 하므로, 제1보호막(30)과 제2보호막(31)은 서로 다른 물질이 선택된다. 예를 들어, 제1보호막(30)으로서 산화막이 사용되는 경우, 제2보호막(31)은 산화막과 선택비를 갖는 물질이 선택된다. 제1보호막(30)이 산화막을 포함하는 경우, 제2보호막(31)은 질화막이 사용될 수 있다.
다음으로, 제2보호막(31) 상에 제2트렌치(28)를 부분 갭필하는 제1희생막(32)을 형성한다. 제1희생막(32)은 제1 및 제2보호막(30, 31)과 선택비를 갖는 물질이 바람직하다. 제1희생막(32)은 산화막, 질화막, 실리콘막, Ti, Co, Ru, Al, Cu, W 및 이들의 화합물 등을 포함할 수 있다. 여기서, 제1희생막(32)은 제1 및 제2보호막(30, 31)으로 사용되는 물질과 중복될 수 있으나, 선택비를 갖도록 서로 다른 물질이 사용된다. 이하, 제1희생막(32)으로서 실리콘막이 사용될 수 있다.
제2트렌치(28)를 부분 갭필하는 제1희생막(32)을 형성하기 위해, 제2트렌치(28)에 제1희생막(32)을 갭필한 후 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 및 에치백공정이 순차적으로 진행될 수 있다. 에치백공정시, 제2보호막(31)은 제1희생막(32)과 선택비를 가지므로 식각되지 않는다.
도 3g에 도시된 바와 같이, 제1희생막(32)에 의해 노출되어 있는 제2보호막(31)을 선택적으로 제거한다. 이로써, 제1희생막(32)과 동일한 높이를 갖는 제2보호막패턴(31A)이 형성된다. 제2보호막(31)을 선택적으로 제거하기 위해 습식식각(Wet etch) 또는 건식식각이 적용될 수 있다. 제2보호막패턴(31A)에 의해 제2트렌치(28)의 측벽에 형성된 제1보호막(30)이 노출될 수 있다.
도 3h에 도시된 바와 같이, 제2트렌치(28)를 부분 갭필하는 제2희생막(33)을 형성한다. 제2트렌치(28)를 부분 갭필하는 제2희생막(33)을 형성하기 위해, 제2트렌치(28)에 제2희생막(33)을 갭필한 후 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 및 에치백공정이 순차적으로 진행될 수 있다. 에치백공정시, 제1보호막(30)은 제2희생막(33)과 선택비를 가지므로 식각되지 않는다. 제2희생막(33)은 제1보호막(30)과 선택비를 갖는 물질이 바람직하다. 제2희생막(33)은 산화막, 질화막, 실리콘막, Ti, Co, Ru, Al, Cu, W 및 이들의 화합물 등을 포함할 수 있다. 여기서, 제2희생막(33)은 제1보호막(30)으로 사용되는 물질과 중복될 수 있으나, 선택비를 갖도록 서로 다른 물질이 사용된다. 이하, 실시예에서 제2희생막(33)으로서 실리콘막이 사용될 수 있다.
다음으로, 제1보호막(30)의 측벽에 제3보호막패턴(34)을 형성한다. 여기서, 제3보호막패턴(34)은 산화막, 질화막, 실리콘막, Ti, Co, Ru, Al, Cu, W 및 이들의 화합물 등을 포함할 수 있다. 제3보호막패턴(34)은 제1보호막(30)과 선택비를 갖는 물질이다. 따라서, 제1보호막(30)과 제3보호막패턴(34)은 서로 다른 물질이 선택된다. 예를 들어, 제1보호막(30)으로서 산화막이 사용되는 경우, 제3보호막패턴(34)은 산화막과 선택비를 갖는 물질이 선택된다. 제1보호막(30)이 산화막을 포함하는 경우, 제3보호막패턴(34)은 질화막이 사용될 수 있다.
제3보호막패턴(34)은 스페이서 형태를 가질 수 있다. 이를 위해 전면에 제3보호막(도시 생략)을 형성한 후 스페이서식각을 실시할 수 있다. 제3보호막패턴(34)은 제2희생막(33) 상부에서 바디라인(29)의 측벽을 덮는 높이를 갖는다. 제3보호막패턴(34)은 제1보호막(30)을 덮는다. 제3보호막(34)에 의해 하부의 제2희생막(33)의 상면이 노출된다.
도 3i에 도시된 바와 같이, 제2희생막(33)을 선택적으로 제거한다. 제2희생막(33)은 건식식각 또는 습식식각을 이용하여 제거한다. 제2희생막(33)을 제거할 때, 제1희생막(32)이 동시에 제거될 수 있다.
이와 같이 제2희생막(33)을 제거하면, 제3보호막패턴(34)과 제2보호막패턴(31A) 사이에 예비 오픈부(35A, 35B)가 형성된다. 예비 오픈부(35A, 35B)는 제1보호막(30)의 일부를 노출시킨다. 예비 오픈부(35A, 35B)는 바디라인(29)의 측벽을 따라 연장된 라인 형태를 갖고 오픈된다. 특히, 예비 오픈부(35A, 35B)는 이웃하는 바디라인(29)의 측벽에서 동시에 오픈된다.
도 3j에 도시된 바와 같이, 예비 오픈부(35A, 35B)에 의해 노출되어 있는 제1보호막(30)의 일부를 선택적으로 제거한다. 이로써, 오픈부(36A, 36B)가 형성된다. 오픈부(36A, 36B)가 형성된 바디라인(29)의 측벽은 제1보호막패턴(30A), 제2보호막패턴(31A) 및 제3보호막패턴(34)에 의해 덮혀 있다. 오픈부(36A, 36B)를 기준으로 하여 바디라인(29)의 하부 측벽은 제1보호막패턴(30A)과 제2보호막패턴(31A)이 덮고, 바디라인(29)의 상부 측벽은 제1보호막패턴(30A)과 제3보호막패턴(34)이 덮는다. 오픈부(36A, 36B) 형성시 제2마스크패턴(27) 상부에 형성된 제1보호막(30)도 동시에 제거될 수 있다.
오픈부(36A, 36B)는 바디라인(29)의 측벽을 따라 연장된 라인 형태를 갖고 오픈될 수 있다. 특히, 오픈부(36A, 36B)는 제2트렌치(28)에 의해 분리된 이웃하는 바디라인(29)의 측벽에서 동시에 형성된다. 이를 BSC(Both side contact)라고 한다.
바디라인(29)의 하부에는 지지체(26)의 일부가 벌브(25)를 매립하고 있고, 지지체(26)가 절연물질을 포함하므로, SOI(Silicon On Insulator) 구조물 상에 바디라인(29)이 형성된다.
도 3k에 도시된 바와 같이, 바디라인(29) 내에 제1소스/드레인영역(38)을 형성한다. 제1소스/드레인영역(38)을 형성하기 위해 플라즈마 도핑(Plasma doping, 37)을 실시할 수 있다. 이때, 오픈부(36A, 36B)에 의해 노출되어 있는 바디라인(29)의 측벽이 도핑된다. 이에 따라, 제1소스/드레인영역(38)이 형성된다. 제1소스/드레인영역(38)은 수직채널트랜지스터의 소스/드레인영역이 된다.
플라즈마 도핑(37)은 도핑 소스를 플라즈마 상태로 여기되고, 여기된 플라즈마 내의 도펀트 이온을 시료에 주입하는 도핑 방법이다. 이때, 시료에 바이어스(bias) 전압을 인가하면, 플라즈마 내의 도펀트 이온들을 한꺼번에 시료의 전면에 도핑할 수 있다. 여기서, 바이어스 전압은 '도핑에너지(Doping energy)'라고도 일컫는다.
플라즈마 도핑(37)은 도핑에너지(Doping energy), 도핑도즈(Doping dose) 및 도핑소스(Doping source)를 이용하여 실시한다.
도핑소스는 제1소스/드레인영역(38)에 도핑되는 도펀트(Dopant)를 함유하는 물질이다. 도핑소스는 도펀트가스(Dopant gas)를 포함한다. 도핑소스는 비소(Arsenic; As), 인(Phosphorus; P) 등을 함유한 도펀트가스를 이용한다. 예를 들어, 도핑소스는 AsH3 또는 PH3를 포함한다. 인(P)과 비소(As)는 N형 도펀트(N type dopant)로 알려져 있다. 또한, 도핑소스는 보론(Boron; B)을 함유한 도펀트가스를 이용할 수도 있다. 보론은 P형 도펀트(P type dopant)로 알려져 있다.
도핑에너지는 반도체기판(21)에 인가되는 바이어스 전압을 일컫는다. 도핑에너지는 바디라인(29)에도 인가된다. 따라서, 측면 방향의 플라즈마 도핑(37)이 가능하다. 또한, 여기된 플라즈마 중의 이온들의 충돌에 의해서도 측면 방향의 플라즈마 도핑(37)이 가능하다.
도핑도즈는 도펀트의 주입량을 일컫는다. 도핑도즈는 1×1015 ∼1×1017atoms/cm2으로 한다. 이와 같은 범위의 도핑도즈를 사용하여 플라즈마 도핑(37)을 실시하면, 제1소스/드레인영역(38)에 도핑된 도펀트(dopant)는 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다.
플라즈마 도핑(37)을 위해 플라즈마를 여기시키는 가스를 주입(Flow)할 수 있다. 플라즈마를 여기시키는 가스는 아르곤(Ar), 헬륨(He) 등을 포함한다.
상술한 바에 따르면, 플라즈마 도핑(37)은 주변의 구조물에 의한 새도우효과없이 도핑이 가능하다. 이에 따라, 원하는 위치에 제1소스/드레인영역(38)을 형성한다.
제1소스/드레인영역(38)을 형성하는 다른 방법으로는 도펀트가 인시튜 도핑된 도프드 폴리실리콘을 이용할 수 있다. 예컨대, 도프드 폴리실리콘을 갭필한 후 어닐하므로써 도프드 폴리실리콘 내 도펀트를 바디라인(29) 내부로 확산시킬 수 있다. 또한, 제1소스/드레인영역(38)을 형성하는 다른 방법으로서, 틸트이온주입을 적용할 수도 있다.
제1소스/드레인영역(38)은 벌브(25)의 상부에 위치할 수 있다. 이에 따라, 이웃하는 제1소스/드레인영역(38)은 지지체(26)에 의해 절연될 수 있다. 제1소스/드레인영역(38) 하부에 지지체(26)가 위치하므로 공핍영역을 제어할 수 있다.
도 3l에 도시된 바와 같이, 오픈부(36A, 36B)를 포함한 전면에 금속막(39)을 형성한다. 여기서, 금속막(39)은 준귀금속, 내화금속 등의 금속을 포함한다. 금속막(39)은 실리사이데이션(Silicidation)이 가능한 금속을 포함한다. 예컨대, 금속막(39)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함한다. 금속막(39)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성한다. 금속막(39)의 증착두께는 적어도 오픈부(36A, 36B)를 매립하는 두께가 되도록 제어할 수 있다. 이러한 두께는 후속 실리사이드화공정시 완전히 실리사이드화가 가능하도록 하기 위함이다.
다음으로, 어닐을 실시한다. 이에 따라, 금속막(39)과 바디라인(29)이 반응하는 실리사이데이션(Silicidation)이 이루어진다. 금속막(39)이 금속을 포함하고, 바디라인(29)의 재질이 실리콘을 함유하므로, 금속막(39)과 바디라인(29)의 반응에 의해 금속실리사이드(Metal-silicide, 40)가 형성된다. 금속실리사이드(40)는 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드 또는 팔라듐실리사이드 중에서 선택된 어느 하나를 포함한다. 어닐은 급속어닐(Rapid Thermal Anneal)을 포함한다. 급속어닐(RTA)은 바디라인(29) 및 금속막(39)의 종류에 따라서 다른 온도로 수행될 수 있다. 예컨대, 금속막(39)이 코발트(Co)를 이용하는 경우에는 어닐 온도 범위가 400℃ 내지 800℃인 것이 바람직하다. 금속실리사이드(40)는 부분 실리사이드화 또는 완전 실리사이드화된 형태(Fully silicided; FUSI)가 될 수 있다. 이하, 실시예는 완전실리사이드화된 금속실리사이드(40)를 포함한다. 실리사이데이션이 바디라인(29)의 일측벽으로부터 충분히 진행되도록 하여 오픈부(36A, 36B)에 의해 노출된 바디라인(29)의 일부를 완전 실리사이드화시킨다. 완전 실리사이드화에 의해 금속실리사이드(40)가 바디라인(29)의 내부에 매립된다.
금속실리사이드(40) 형성후에는 미반응 도전막이 잔류한다. 위와 같은 실리사이드화공정에 의해 형성된 금속실리사이드(40)는 매립비트라인(BBL)이 된다. 이하, 금속실리사이드를 매립비트라인(40)이라 한다.
도 3m에 도시된 바와 같이, 미반응 금속막을 제거한다. 이때, 미반응 금속막은 습식식각을 이용하여 제거할 수 있다.
한편, 금속막(39)이 코발트인 경우 코발트실리사이드를 형성하기 위해 적어도 2회의 급속어닐(RTA)을 실시한다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400∼600℃의 온도에서 진행하고, 2차 어닐은 600∼800℃의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트를 제거해준다. 미반응 코발트는 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거할 수 있다.
다음으로, 제2트렌치(28)를 갭필하는 제1층간절연막(41)을 전면에 형성한다. 제1층간절연막(41)은 BPSG 등의 산화물을 포함할 수 있다. 제1층간절연막(41)은 제2마스크패턴(27)의 표면이 노출되도록 평탄화가 수행될 수 있다. 제1층간절연막(41)에 의해 이웃하는 매립비트라인(40)이 서로 절연된다.
상술한 제1실시예에 따르면, 바디라인(29) 내에 매립된 매립비트라인(40)이 형성된다. 따라서, 인접하는 매립비트라인(40)은 제1층간절연막(41)과 지지체(26)에 의해 충분히 이격되고, 인접한 매립비트라인(40)간의 기생캐패시턴스(CB)가 감소한다. 아울러, 매립비트라인(40)의 하부에 제1소스/드레인영역(38)이 형성되지 않으므로 그만큼 대향면적이 감소하게 된다. 이로써 이웃하는 매립비트라인(40)간의 기생캐패시턴스를 더욱 감소시킬 수 있다.
또한, 바디라인(29)이 SOI 구조물 상에 형성되므로 매립비트라인(40)간의 펀치를 방지할 수 있다. 즉, 매립비트라인(40) 아래의 벌브(25)에 절연물질을 포함하는 지지체(26)가 연장되어 형성되므로, 매립비트라인(40)간의 펀치가 방지된다. 벌브(25)에 매립된 지지체(26)의 재질로서 절연물질을 사용함에 따라 얇은 두께로 형성하더라도 펀치를 충분히 방지할 수 있다.
활성영역(100)을 양분하여 바디라인(29)을 형성하고, 바디라인(29)은 지지체(26)에 의해 견고하게 지지된다. 또한, 절연물질인 지지체(26)에 의해 매립비트라인(40)간의 펀치가 방지되므로 제2트렌치(28) 및 벌브(25)의 깊이를 깊게 형성하지 않아도 된다. 바디라인(29)의 높이, 즉 벌브형 트렌치의 깊이(D1)는 도 1의 'H'보다 더 작다. 이는 펀치 방지를 위한 벌브(25)의 깊이가 얕고 매립비트라인(40) 아래에 제1소스/드레인영역(38)이 형성되지 않기 때문이다. 따라서, 종횡비를 현저히 감소시켜 패턴 쓰러짐이 없는 구조적으로 안정된 바디라인(29)을 형성할 수 있다. 예를 들어, 도 1의 H는 펀치방지를 위한 깊이(80nm)를 고려하여 약 340nm가 되나, 본 실시예에 따른 D1은 펀치방지를 위한 깊이(30nm)를 고려한다고 하더라도 약 280nm가 된다.
바디라인(29)의 상부에 필라를 포함하는 수직채널트랜지스터가 형성될 수 있다. 본 실시예는 바디라인(29)의 일부를 식각하여 필라를 형성할 수 있다.
도 4a 내지 도 4d는 제1실시예에 따른 반도체장치의 필라를 형성하기 위한 일예를 도시한 도면이다. 이하, 필라의 형성 방법은 도 3m의 A-A'선에 따른 도면이다.
도 4a에 도시된 바와 같이, 제3트렌치(43)를 형성한다. 제3트렌치(43)는 바디라인(29)의 일부를 식각하므로써 제공된다. 제3트렌치(43)를 형성하기 위해 제3마스크패턴(42)이 사용될 수 있다. 제3마스크패턴(42)은 바디라인(29)과 교차하는 방향의 라인패턴을 포함할 수 있다. 제3마스크패턴(42)을 식각마스크로 하여 제2마스크패턴(27), 제1마스크패턴(22)을 식각하고 연속해서 바디라인(29) 및 제1층간절연막(41)을 일정 깊이 식각한다. 이에 따라 제3트렌치(43)가 형성되며, 제3트렌치(43)에 의해 분리되는 복수의 필라(29B)가 형성된다. 제3트렌치(43)의 저면은 제1소스/드레인영역(38)에 이를 수 있다. 제3트렌치(43)의 저면은 매립비트라인(40)을 노출시키지 않는 깊이를 가질 수 있다. 제3트렌치(43) 형성시 지지체(26)의 일부가 식각될 수도 있다.
위와 같이, 바디라인(29)을 식각하므로써 필라(29B)가 형성되며, 필라(29B) 아래에는 바디(29A)가 된다. 바디(29A)는 어느 한 방향으로 연장된 라인 형태가 되며, 하나의 바디(29A) 상에 복수의 필라(29B)가 형성된다.
바디(29A)의 내부에는 매립비트라인(40)이 형성되어 있다. 매립비트라인(40)과 반도체기판(21) 사이에 지지체(26)의 일부가 연장되어 형성되어 있다. 바디(29A)는 매립비트라인(40)과 동일한 방향으로 연장된 라인 형태이다. 필라(29B)는 바디(29A) 상에서 수직방향으로 연장된 형태이다. 필라(29B)는 셀 단위로 형성된다. 따라서, 하나의 바디(29A) 상에 복수의 필라(29B)가 형성되며, 복수의 필라(29B)는 제3트렌치(43)에 의해 서로 분리된다. 필라(29B)는 수직채널트랜지스터의 채널영역이 형성되는 구조물이다. 복수의 필라(29B)는 바디(29A) 상에서 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다. 바디라인(29)의 재질이 실리콘을 포함하므로 필라(29B)는 실리콘필라를 포함할 수 있다. 필라(29B)는 단결정실리콘필라를 포함할 수 있다. 바디(29A) 내에는 제1소스/드레인영역(38)의 일부와 매립비트라인(40)이 형성될 수 있다. 제1소스/드레인영역(38)의 상부면은 필라(29B)의 하부까지 연장된 형태가 될 수 있다.
도 4b에 도시된 바와 같이, 제3마스크패턴(42)을 제거한 후, 제3트렌치(43)를 부분 갭필하는 도전막(45)을 형성한다. 도전막(45) 형성전에 게이트절연막(44)을 형성할 수 있다. 게이트절연막(44)은 필라(29B)의 측벽 및 바디(29A)의 상부표면을 산화시켜 형성할 수 있다. 도시하지 않았으나, 게이트절연막(44) 형성전에 채널이온주입을 진행할 수도 있다. 도전막(45)은 저저항 물질을 사용한다. 예컨대, 금속성막을 사용할 수 있다. 금속성막은 티타늄막, 티타늄질화막, 텅스텐막 등을 포함할 수 있다. 도전막(45)은 평탄화 및 에치백을 순차적으로 진행하여 리세스될 수 있다.
도 4c에 도시된 바와 같이, 절연막 증착후 에치백을 실시하여 스페이서(46)를 형성한다. 스페이서(46)는 질화막을 포함할 수 있다.
스페이서(46)를 식각장벽으로 하여 도전막(45)을 식각한다. 이에 따라, 필라(29B)의 측벽에 워드라인(45A)이 형성된다. 워드라인(45A)은 매립비트라인(40)과 교차하는 제2방향으로 형성될 수 있다. 워드라인(45A)은 수직게이트전극(Vertical gate electrode)을 겸한다. 다른 실시예에서, 필라(29B)를 감싸도록 하여 워드라인(45A)을 형성할 수 있다. 또다른 실시예에서 필라(29B)를 에워싸는 환형의 수직게이트전극을 형성한 후에 이웃하는 수직게이트전극들을 서로 연결하는 워드라인(45A)을 형성할 수도 있다. 또다른 실시예에서 워드라인은 수직게이트전극 형성 이후에 게이트콘택을 통해 연결되어 필라(29B)의 상부에 형성될 수 있다.
도 4d에 도시된 바와 같이, 워드라인(45A) 사이를 절연시키는 제2층간절연막(47)을 형성한다.
이어서, 제1마스크패턴(22) 및 제2마스크패턴(27)을 선택적으로 제거하여 필라(29B)의 상부에 콘택홀을 형성한다. 콘택홀 아래의 필라(29B)에 이온주입을 실시하여 제2소스/드레인영역(48)을 형성한다. 다음으로, 콘택홀을 매립하는 스토리지노드콘택플러그(49)를 형성한다.
스토리지노드콘택플러그(49) 상에 캐패시터의 스토리지노드(50)를 형성할 수 있다. 스토리지노드(50)는 필라 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(50)는 실린더 형태가 될 수도 있다. 도시하지 않았지만, 후속하여 스토리지노드 (50) 상에 유전막 및 상부전극을 형성한다.
도 5a 내지 도 5e는 제2실시예에 따른 반도체장치의 매립비트라인 형성 방법을 설명하기 위한 일예를 도시한 도면이다. 지지체 및 활성영역의 형성 방법은 도 3a 내지 도 3d를 참조하기로 한다.
도 5a에 도시된 바와 같이, 지지체(26) 및 제1마스크패턴(22) 상에 복수의 제2마스크패턴(27)을 형성한다. 제2마스크패턴(27)은 제1방향으로 연장되는 라인패턴을 포함할 수 있다. 복수의 제2마스크패턴(27) 중 서로 이웃하는 2 개의 제2마스크패턴(27) 사이에서 라인 형상의 스페이스를 통하여 제1마스크패턴(22)의 일부가 노출된다. 제2마스크패턴(27) 사이의 스페이스를 통하여 노출되는 제1마스크패턴(22)은 그 중심 부분이 노출될 수 있다.
이와 같이, 제2마스크패턴(27)은 적어도 지지체(26)의 상부를 덮고 제1마스크패턴(22)의 중심부분이 노출되도록 패터닝된 라인 형상의 스페이스를 갖는다.
제2마스크패턴(27)은 제1마스크패턴(22)에 대하여 식각 선택비를 제공할 수 있는 재료로 이루어질 수 있다. 예를 들면, 제2마스크패턴(27)은 비정질카본을 포함할 수 있다. 제2마스크패턴(27)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
다음으로, 제2마스크패턴(27)을 식각 마스크로 이용하여 노출된 제1마스크 패턴(22) 및 그 하부의 활성영역(100)을 식각한다. 이에 따라, 제2트렌치(51)가 형성되며, 제2트렌치(51)에 의해 활성영역(100)의 일부가 식각되어 2개의 예비바디라인(29A)으로 양분된다. 예비바디라인(29A)은 제2선폭(W2)을 가질 수 있다. 제2선폭(W2)은 활성영역(100)의 제1선폭(W1)에 대해 1/3의 폭을 가질 수 있다. 제2트렌치(51)는 제2깊이(D21)를 갖고, 제2깊이(D21)는 벌브형 트렌치의 제1깊이(D1)보다 작을 수 있다.
도 5b에 도시된 바와 같이, 제2트렌치(51)의 내벽에 스페이서(52)를 형성한다.
스페이서(52)는 실리콘질화물 등의 질화물을 포함할 수 있다. 스페이서(52)를 형성하기 위해 컨포멀하게 질화물을 형성한 후 에치백을 실시할 수 있다. 스페이서(52)를 형성하기 위한 에치백 공정에서 제2트렌치(52)의 저면(53)이 일부 식각할 수 있다. 이에 따라, 후속 등방성식각이 용이하게 진행될 수 있다.
도 5c에 도시된 바와 같이, 제2트렌치(52)의 저면(53)을 등방성식각하여 벌브(54)를 형성한다. 이에 따라 바디라인(29)이 형성되며, 바디라인(29)은 제2트렌치(51) 및 벌브(54)로 이루어진 벌브형 트렌치에 의해 분리된다. 지지체(26)가 매립된 벌브형 트렌치를 제1벌브형트렌치라 하고, 바디라인(29)을 분리하는 벌브형 트렌치를 제2벌브형트렌치라 한다. 제2벌브형트렌치는 제3깊이(D3)를 갖는다. 벌브(54)에 의해 바디라인(29)의 하부측벽이 리세스된다. 즉, 바디라인(29)은 리세스된 하부측벽을 갖는다. 제2벌브형 트렌치의 제3깊이(D3)는 제1벌브형트렌치의 제1깊이(D1)보다 얕을 수 있다.
위와 같이, 활성영역(100)을 양분하여 한 쌍의 바디라인(29)을 형성하면, 반도체기판(21) 상에 수직하게 바디라인(29)이 형성된다. 복수의 바디라인(29) 중 일부는 지지체(26)를 중심으로 양쪽에 형성된다. 한 쌍의 바디라인(29)은 제2트렌치(51) 및 벌브(54)로 이루어진 제2벌브형트렌치에 의해 분리될 수 있다.
바디라인(29)을 형성할 때, 고종횡비 식각이 진행되더라도 지지체(26)에 의해 바디라인(29)이 견고하게 지지되므로 패턴 쓰러짐이 발생하지 않는다.
한편, 벌브(54) 형성시 지지체(26)에 의해 벌브(54)의 저면이 확장되는 것을 방지할 수 있다. 즉, 지지체(26)는 벌브(54) 형성시 식각정지막 역할을 수행할 수 있다.
도 5d에 도시된 바와 같이, 벌브(54)를 매립하도록 전면에 도전막을 형성한다. 도전막은 금속막을 포함할 수 있다. 도전막을 평탄화 및 에치백한다. 이에 따라 바디라인(29)이 리세스된 측벽에 매립되는 매립비트라인(55)을 형성한다. 도전막을 에치백할때, 매립비트라인이 충분히 분리되도록 지지체(26) 사이를 일정 깊이 리세스시킬 수 있다(도면부호 56 참조). 이렇게 리세스(56)시키므로써 매립비트라인(55)간의 펀치를 방지할 수 있다.
도 5e에 도시된 바와 같이, 제1층간절연막(57)을 갭필한다. 제1층간절연막(57)은 BPSG 등의 산화물을 포함할 수 있다. 제1층간절연막(57)은 제2마스크패턴(27)의 표면이 노출되도록 평탄화가 수행될 수 있다. 제1층간절연막(57)에 의해 이웃하는 매립비트라인(55)이 서로 절연된다.
후속하여, 필라를 포함하는 수직채널트랜지스터 및 캐패시터가 더 형성될 수 있다. 이는 도 4a 내지 도 4d를 참조하기로 한다.
도 6a 내지 도 6g는 제3실시예에 따른 반도체장치의 매립비트라인 형성 방법을 설명하기 위한 일예를 도시한 도면이다.
도 6a에 도시된 바와 같이, 반도체기판(61) 상에 절연막(62)을 형성한다. 절연막(62)은 실리콘산화물을 포함할 수 있다. 절연막(62) 상에 도전막(63)을 형성한다. 도전막(63)은 실리콘함유물질을 포함할 수 있다. 도전막(63)은 에피택셜성장에 의해 형성할 수 있다. 반도체기판(61)과 도전막(63)이 실리콘함유물질을 포함하는 경우, SOI 구조가 형성된다. 반도체기판(61)은 단결정 물질(Single crystalline material)을 포함한다. 반도체기판(61)은 실리콘 함유 기판을 포함하는데, 예를 들어 단결정 실리콘(Single crystalline silicon)을 포함할 수 있다. 절연막(62)은 매립비트라인간의 펀치를 방지하는 역할을 한다. 도시하지 않았으나, 도전막(63) 형성시 NPN 접합을 형성할 수 있다. 여기서, NPN 접합은 제1소스/드레인영역, 채널영역 및 제2소스/드레인영역이 형성될 접합이다.
도 6b에 도시된 바와 같이, 도전막(63) 상에 제1마스크패턴(64)을 형성한다. 제1마스크패턴(64)은 실리콘질화물(Silicon nitride)을 포함한다. 제1마스크패턴(64)은 실리콘산화물(Silicon oxide)과 실리콘질화물을 포함하는 다층 구조(Stacked layers)일 수 있다. 예를 들어, 제1마스크패턴(64)은 실리콘질화물과 실리콘산화물의 순서로 적층될 수 있다. 또한, 제1마스크패턴(64)은 실리콘질화물, 실리콘산화물, 실리콘산화질화물 및 비정질카본의 순서로 적층될 수도 있다. 실리콘질화물을 포함하는 경우에는 도전막(63)과 제1마스크패턴(64) 사이에 패드산화막(Pad oxide layer, 도시 생략)이 더 형성될 수 있다. 제1마스크패턴(64)은 미도시된 감광막패턴을 이용하여 형성될 수 있다. 제1마스크패턴(64)은 제1방향으로 연장되어 형성된다. 제1마스크패턴(64)은 제1방향으로 연장된 라인패턴을 포함할 수 있다.
다음으로, 제1마스크패턴(64)을 식각마스크로 이용하여 도전막(63)을 식각한다. 이에 따라, 절연막(62)의 표면을 노출시키는 복수의 제1트렌치(65)가 형성된다. 제1트렌치(65)는 제1방향으로 연장될 수 있다. 복수의 제1트렌치(65)에 의해 분리되는 복수의 활성영역(200)이 형성된다. 활성영역(200)은 2개의 측벽(Both Sidewall)을 갖는다. 제1트렌치(65)를 형성하기 위한 식각 공정은 비등방성식각(Anisotropic etch)을 포함할 수 있다. 평면으로 볼때, 활성영역(200)은 제1트렌치(65)에 의해 분리되며 제1방향으로 연장된 라인 형태를 갖는다. 일반적으로 알려진 섬형 활성영역과 다르다. 제1트렌치(65)는 제1깊이(D1)를 갖는다.
위와 같이, 복수의 활성영역(200)은 제1트렌치(65)에 의해 서로 분리된다. 활성영역(65)의 선폭은 제1선폭(W1)을 갖고, 제1선폭은 2개의 바디라인(후속의 69)과 그 사이의 스페이스를 고려하여 조절된 큰 폭을 가지므로, 제1트렌치(65) 형성시 활성영역(200)이 쓰러지는 것을 방지할 수 있다.
도 6c에 도시된 바와 같이, 제1트렌치(65)를 갭필하는 지지체(66)를 형성한다.
지지체(66)는 절연물질을 포함할 수 있다. 예를 들어, 지지체(66)는 실리콘산화물 등의 산화물을 포함할 수 있다. 지지체(66)를 형성하기 위해 제1트렌치(65)를 매립하도록 산화물을 형성한 후 평탄화공정이 수행될 수 있다. 여기서, 평탄화공정은 에치백 또는 CMP를 포함할 수 있다.
지지체(66)는 이웃하는 활성영역(200) 사이에 매립된 구조가 된다. 이로써 후속 활성영역(200)의 식각 공정에 의해 바디라인(도 6d의 69) 형성시 바디라인(69)을 견고하게 지지하므로 쓰러지는 것을 방지할 수 있다.
도 6d에 도시된 바와 같이, 지지체(66) 및 제1마스크패턴(64) 상에 복수의 제2마스크패턴(67)을 형성한다. 제2마스크패턴(67)은 제1방향으로 연장되는 라인패턴을 포함할 수 있다. 복수의 제2마스크패턴(67) 중 서로 이웃하는 2 개의 제2마스크패턴(67) 사이에서 라인 형상의 스페이스를 통하여 제1마스크패턴(64)의 일부가 노출된다. 제2마스크패턴(67) 사이의 스페이스를 통하여 노출되는 제1마스크패턴(64)은 그 중심 부분이 노출될 수 있다.
이와 같이, 제2마스크패턴(67)은 적어도 지지체(66)의 상부를 덮고 제1마스크패턴(64)의 중심부분이 노출되도록 패터닝된 라인 형상의 스페이스를 갖는다.
제2마스크패턴(67)은 제1마스크패턴(64)에 대하여 식각 선택비를 제공할 수 있는 재료로 이루어질 수 있다. 예를 들면, 제2마스크패턴(67)은 비정질카본을 포함할 수 있다. 제2마스크패턴(67)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
다음으로, 제2마스크패턴(67)을 식각 마스크로 이용하여 노출된 제1마스크 패턴(64) 및 그 하부의 활성영역(200)을 식각한다. 이에 따라, 제2트렌치(68)가 형성되며, 제2트렌치(68)에 의해 활성영역(200)의 일부가 식각되어 2개의 예비바디라인(69A)으로 양분된다.
예비바디라인(69A)은 제2선폭(W2)을 가질 수 있다. 제2폭은 활성영역(200)의 제1선폭에 대해 1/3의 폭을 가질 수 있다. 제2트렌치(68)는 제2깊이(D2)를 갖고, 제2깊이(D2)는 제1트렌치(65)의 제1깊이(D1)보다 작을 수 있다.
도 6e에 도시된 바와 같이, 제2트렌치(68)의 내벽에 스페이서(70)를 형성한다.
제2트렌치(68)의 저면을 식각한다. 이에 따라, 제2트렌치(68)의 깊이가 연장되고, 바디라인(69)이 형성된다. 바디라인(69)은 제2트렌치(68)에 의해 분리된다. 제2트렌치(68)의 깊이가 연장됨에 따라 스페이서(70)에 의해 바디라인(69)의 하부측벽(69A)이 노출된다.
위와 같이, 활성영역(200)을 양분하여 바디라인(69)을 형성하면, 절연막(62) 상에 수직하게 복수의 바디라인(69)이 형성된다. 복수의 바디라인(69) 중 일부는 지지체(66)를 중심으로 양쪽에 형성된다. 복수의 바디라인(69) 중 일부는 제2트렌치(70)에 의해 분리될 수 있다.
바디라인(69)을 형성할 때, 고종횡비 식각이 진행되더라도 지지체(66)에 의해 바디라인(69)이 견고하게 지지되므로 패턴 쓰러짐이 발생하지 않는다.
도 6f에 도시된 바와 같이, 전면에 금속막(71)을 형성한다. 여기서, 금속막(71)은 준귀금속, 내화금속 등의 금속을 포함한다. 금속막(71)은 실리사이데이션(Silicidation)이 가능한 금속을 포함한다. 예컨대, 금속막(71)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함한다. 금속막(71)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성한다. 금속막(71)의 증착두께는 후속 실리사이드화공정시 완전히 실리사이드화가 가능한 두께를 가질 수 있다.
다음으로, 어닐을 실시한다. 이에 따라, 금속막(71)과 바디라인(69)이 반응하는 실리사이데이션(Silicidation)이 이루어진다. 금속막(71)이 금속이고, 바디라인(69)의 재질이 실리콘을 함유하므로, 금속막(71)과 바디라인(69)의 반응에 의해 금속실리사이드(Metal-silicide, 72)가 형성된다. 금속실리사이드(72)는 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드 또는 팔라듐실리사이드 중에서 선택된 어느 하나를 포함한다. 어닐은 급속어닐(Rapid Thermal Anneal)을 포함한다. 급속어닐(RTA)은 바디라인(69) 및 금속막(71)의 종류에 따라서 다른 온도로 수행될 수 있다. 예컨대, 금속막(71)이 코발트(Co)를 이용하는 경우에는 어닐 온도 범위가 400℃ 내지 800℃인 것이 바람직하다. 금속실리사이드(72)는 부분 실리사이드화 또는 완전 실리사이드화된 형태(Fully silicided; FUSI)가 될 수 있다. 이하, 실시예는 완전실리사이드화된 금속실리사이드(72)를 포함한다. 실리사이데이션이 바디라인(69)의 일측벽으로부터 충분히 진행되도록 하여 노출된 바디라인(69)의 하부측벽(69A)을 완전 실리사이드화시킨다. 완전 실리사이드화에 의해 금속실리사이드(72)가 바디라인(69)의 내부에 매립된다.
금속실리사이드(72) 형성후에는 미반응 도전막이 잔류한다. 위와 같은 실리사이드화공정에 의해 형성된 금속실리사이드(72)는 매립비트라인(BBL)이 된다. 이하, 금속실리사이드를 매립비트라인(72)이라 한다.
도 6g에 도시된 바와 같이, 미반응 금속막을 제거한다. 이때, 미반응 금속막은 습식식각을 이용하여 제거할 수 있다.
한편, 금속막(71)이 코발트인 경우 코발트실리사이드를 형성하기 위해 적어도 2회의 급속어닐(RTA)을 실시한다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400∼600℃의 온도에서 진행하고, 2차 어닐은 600∼800℃의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트를 제거해준다. 미반응 코발트는 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거할 수 있다.
다음으로, 제2트렌치(68)를 갭필하는 제1층간절연막(73)을 전면에 형성한다. 제1층간절연막(73)은 BPSG 등의 산화물을 포함할 수 있다. 제1층간절연막(73)은 제2마스크패턴(67)의 표면이 노출되도록 평탄화가 수행될 수 있다. 층간절연막(73)에 의해 이웃하는 매립비트라인(72)이 서로 절연된다.
후속하여, 필라를 포함하는 수직채널트랜지스터 및 캐패시터가 더 형성될 수 있다. 이는 도 4a 내지 도 4d를 참조하기로 한다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 반도체기판 102 : 바디
103 : 필라 104 : 매립비트라인
105 : 워드라인 106 : 지지체
107 : 층간절연막 108 : 제1소스/드레인영역
109 : 제2소스/드레인영역

Claims (21)

  1. 반도체기판을 식각하여 복수의 활성영역을 정의하되, 제1트렌치 및 상기 제1트렌치 아래의 벌브로 이루어진 복수의 벌브형 트렌치를 형성하는 단계;
    상기 복수의 벌브형 트렌치를 각각 매립하는 복수의 지지체를 형성하는 단계;
    상기 복수의 지지체 사이의 활성영역을 식각하여 바디라인을 형성하는 단계; 및
    상기 바디라인의 하부 전체를 완전히 실리사이드화시켜 상기 바디라인의 내부에 매립된 비트라인을 형성하는 단계를 포함하고,
    상기 완전히 실리사이드화되는 바디라인의 하부 전체는 상기 벌브에 매립된 지지체와 접촉되는 부분을 포함하는
    반도체장치 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 비트라인을 형성하는 단계 이후에,
    상기 바디라인의 상부를 식각하여 수직채널트랜지스터의 채널영역을 포함하는 복수의 필라를 형성하는 단계; 및
    상기 필라의 상부에 연결되는 캐패시터를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1트렌치 및 상기 제1트렌치 아래의 벌브로 이루어진 복수의 벌브형 트렌치를 형성하는 단계는,
    상기 반도체기판을 식각하여 라인형의 상기 활성영역을 정의하는 복수의 상기 제1트렌치를 형성하는 단계;
    상기 제1트렌치의 내측벽에 스페이서를 형성하는 단계; 및
    상기 제1트렌치의 저면을 등방성 식각하여 복수의 상기 벌브를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 지지체를 형성하는 단계에서,
    상기 지지체는 절연물질을 포함하는 반도체장치 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 비트라인을 형성하는 단계는,
    이웃하는 상기 바디라인의 하부 측벽이 동시에 오픈되는 오픈부를 갖는 보호막을 형성하는 단계;
    상기 오픈부를 포함한 전면에 금속막을 형성하는 단계; 및
    어닐을 실시하여 상기 금속막과 바디라인의 실리사이드화 반응을 유도하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 삭제
  7. 삭제
  8. 반도체기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 도전막을 형성하는 단계;
    상기 도전막을 식각하여 복수의 활성영역을 정의하는 복수의 제1트렌치를 형성하는 단계;
    상기 복수의 제1트렌치 각각을 매립하는 복수의 지지체를 형성하는 단계;
    상기 복수의 지지체 사이의 활성영역을 식각하여 바디라인을 형성하는 단계; 및
    상기 바디라인의 하부 전체를 완전히 실리사이드화시켜 상기 바디라인의 내부에 매립된 비트라인을 형성하는 단계를 포함하고,
    상기 완전히 실리사이드화되는 바디라인의 하부 전체는 상기 절연막에 접촉되는 부분을 포함하는
    반도체장치 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 비트라인을 형성하는 단계 이후에,
    상기 바디라인의 상부를 식각하여 수직채널트랜지스터의 채널영역을 포함하는 복수의 필라를 형성하는 단계; 및
    상기 필라의 상부에 연결되는 캐패시터를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 복수의 지지체를 형성하는 단계에서,
    상기 지지체는 절연물질을 포함하는 반도체장치 제조 방법.
  11. 삭제
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 바디라인을 형성하는 단계는,
    상기 활성영역을 양분하도록 부분 식각하여 상기 제1트렌치를 형성하는 단계;
    상기 제1트렌치의 내벽에 스페이서를 형성하는 단계; 및
    상기 제1트렌치의 저면을 식각하여 상기 스페이서에 의해 하부 측벽이 노출된 상기 바디라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 바디라인의 하부 측벽 전체를 완전히 실리사이드화시켜 상기 비트라인을 형성하며,
    상기 비트라인을 형성하는 단계는,
    상기 바디라인을 포함한 전면에 금속막을 형성하는 단계; 및
    어닐을 실시하여 상기 금속막과 바디라인의 실리사이드화 반응을 유도하는 단계
    를 포함하는 반도체장치 제조 방법.
  15. 반도체기판 상에 형성된 바디 및 상기 바디 상의 필라를 포함하는 복수의 활성영역;
    상기 복수의 활성영역 사이에 매립된 지지체; 및
    상기 바디의 내부에 매립된 매립비트라인을 포함하되,
    상기 매립비트라인은 상기 바디의 하부 전체를 완전히 실리사이드화시킨 금속실리사이드를 포함하고,
    상기 지지체는 상기 금속실리사이드에 접촉하는
    반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 필라의 측벽에 형성된 게이트전극을 포함하는 수직채널트랜지스터; 및
    상기 필라 상에 형성된 캐패시터
    를 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 지지체는 절연물질을 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 지지체는 벌브형 트렌치에 매립된 형태인 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 지지체의 일부는 상기 바디와 반도체기판 사이에 형성되도록 연장된 형태인 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 반도체기판과 바디 사이에 형성된 펀치방지절연막을 더 포함하고, 상기 매립비트라인의 하부는 상기 펀치방지절연막에 접촉하는 반도체장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 바디는 상기 지지체 사이의 활성영역을 양분하는 트렌치에 의해 분리되고, 상기 트렌치에 매립된 절연막을 더 포함하는 반도체장치.
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