CN113366637A - 三维动态随机存取存储器阵列 - Google Patents

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Abstract

公开了包含嵌入在分层衬底组合件的多个装置层级处的单晶体管单电容器(1T1C)胞元的单片集成的三维(3D)DRAM阵列结构。在一些实施例中，延伸穿过所述衬底组合件的竖直导电数据线柱和接地柱提供晶体管源极和接地电压，并且多个装置级处的水平导电存取线提供晶体管栅极电压。还描述了用于制作所述3D DRAM阵列的工艺流程。

Description

三维动态随机存取存储器阵列
优先权申请
本申请要求于2018年12月31日提交的美国临时申请序列号62/786,985的优先权权益，所述美国临时申请以全文引用的方式并入本文。
背景技术
动态随机存取存储器(DRAM)是一种通常用作现代计算机和图形卡以及其它电子装置(如便携式装置和视频游戏控制台)中的主存储器的易失性半导体存储器。DRAM将数据的每个位存储在集成电路内的电容器中；DRAM是“动态的”，因为其使用外部存储器刷新电路来定期重写电容器中的数据，从而防止由于电容器中的电荷泄漏而引起的数据丢失。几十年来，DRAM位密度经历了快速增长，为电子装置的不断增加的存储器容量做出了贡献。然而，二维DRAM缩放预计将在几代后接近路线图的终点，从而促使期望将DRAM结构扩展到三维。
附图说明
在附图中，各种填充图案和影线样式用于提供不同材料层与装置组件之间的视觉对比。这些填充图案和影线样式并非旨在限制相应层或装置组件的材料选择(并且可能偏离有关各种材料描绘的惯例)；而是在文本描述中列出了合适的材料。
图1是根据各个实施例的示例DRAM装置的示意图。
图2是根据各个实施例的3D RAM阵列的示意性俯视图。
图3是根据各个实施例的3D DRAM阵列的示意性横截面视图。
图4-19A展示了根据一个实施例的形成具有双栅极晶体管的存储器胞元的3D阵列的过程，其中一系列剖切透视图示出了由所述过程的各个步骤产生的中间结构。
图19B-33展示了形成与图4-19A的存储器胞元的3D阵列的电连接的过程，其中一系列剖切透视图示出了由所述过程的各个步骤产生的中间结构。
图34以隔离方式示出了由图4-33的过程创建的存储器胞元的3D阵列的成对的存取线和相关联接触通孔。
图35以隔离方式示出了由图4-33的过程创建的存储器胞元的双栅极存取晶体管。
图36以隔离方式示出了由图4-33的过程创建的存储器胞元的存储电容器。
图37以特写视图示出了图36的存储电容器。
图38-40展示了根据一个实施例的分层衬底组合件和其中形成有单栅极晶体管的存储器胞元的3D阵列。
图41示出了根据一些实施例的在外围电路系统位于衬底组合件中存储器阵列下方的情况下的存储器胞元的3D阵列。
具体实施方式
本文描述了单片多层实施方案中的三维(3D)DRAM阵列结构以及用于创建此类结构的工艺流程。根据各个实施例，DRAM阵列包括以3D晶格布置嵌入在分层衬底组合件中的单晶体管单电容器(1T1C)胞元。术语“衬底组合件”在本文中用于标识基底级衬底本身以及在衬底上或之上形成的另外的结构。在许多实例中，衬底将是如硅衬底等半导体衬底，但是可以使用衬底的替代性配置(例如，绝缘体上硅或本领域技术人员已知的其它配置)来支持如本文所述的存储器结构的形成。
下面的描述涉及作为衬底组合件的一部分的存储器阵列的形成，并且因此存储器阵列将形成于衬底之上。如本文稍后更详细讨论的，可以在衬底之上和存储器阵列下方形成其它结构。作为一个实例，用于操作存储器装置的外围电路系统可以被形成为具有部分形成于半导体衬底内并且部分形成于衬底之上的一或多个材料层中的装置。如本领域技术人员众所周知并且可以包含例如地址解码器(行和列解码器)、预充电电路、读出放大器以及定时和控制电路系统的此类外围电路系统可以用于操作存储器阵列，包含将数据存储在存储器阵列中和从存储器阵列读取数据。在其它实例中，此类外围电路系统可以与存储器阵列并排形成。可以在衬底组合件中形成此类外围电路系统(或存储器阵列外部的其它结构)的具体形式不形成本描述的主题的一部分，并且因此在本描述中没有具体阐述。
所描述的存储器阵列包含多个装置层级，每个装置层级包含多个排列的存储器装置，其中在多个装置层级的竖直偏移的存储器装置之间提供连接。在所描绘的实例中，装置层级由介电分离级竖直分离。在所描绘的存储器阵列的示例配置中，每个装置层级包含“夹在”两个导电装置级之间(对于双栅极晶体管实施例)或邻近单个导电装置级(对于单栅极晶体管实施例)的介电装置级。介电装置级和导电装置级可以各自分别由单层介电或导电材料形成；或者可替代地，每一级可以包含多种材料，所述多种材料共同形成相应级的特性。例如，介电装置级可以各自包含多种介电材料(在一些实例中所述多种介电材料现在会缺失，可以存在于一或多个层中)，和/或导电装置级可以各自包含存在于一或多个层中的多种导电材料。类似地，介电分离级可以各自由单层介电材料或由堆叠多层的介电材料形成。为了便于讨论，介电装置级和导电装置级以及介电分离级将在下文中简单地描述为单独的相应层。应当理解，所描述的“层”被呈现为包含一或多种材料以形成所描述的结构并提供所描述的功能的级的基本表示。因此，除非另外明确指出，否则材料层的每个讨论都代表由一或多种材料形成的级。
根据各个实施例，3D RAM阵列包含延伸穿过多个装置层级以提供晶体管源极和接地电压的竖直导电数据线和接地柱，以及位于多层衬底组合件内的多个装置层级处以提供晶体管栅极电压的水平导电存取线。本文在将存储器阵列引用到接地电位时使用的术语“接地柱”将是常见的实施方案。然而，对接地电位下的柱的每个描述都可以用在不同参考电位下的柱替代。如本文所使用的，术语“水平”意指在衬底组合件和其层的平面内或平行于所述平面，并且术语“竖直”意指大体上正交/垂直于衬底组合件和其层的平面，而与衬底组合件的朝向无关。
与二维(2D)DRAM阵列在第三维中堆叠的逐叠层实施方案相比，所描述的具有与竖直柱可操作地关联的竖直安置的装置的单片3D DRAM阵列以及相关联的制作工艺允许以更具成本效益的方式增加位密度。另外，所公开的3D DRAM阵列允许将外围电路系统放置于所述阵列下方，从而进一步减小整体装置尺寸。
根据以下对各个示例实施例的详细描述，尤其是当结合附图时，将更容易理解上述宽泛的概述。
图1提供了根据各个实施例的示例DRAM装置100的示意图。所述装置包含布置在行104和列106中的存储器胞元102(在图1中仅标记了一个以避免混淆)的阵列。为了简单起见并且为了足以解释存储器装置100的基本组件和基本操作，阵列仅以二维形式示出；遵循图1的讨论将解决如何根据所公开的主题将阵列扩展到第三维中。进一步地，虽然仅展示了四行104和四列106，但应理解，DRAM装置实际上可以包含每行和/或每列更多(例如，数十、数百或数千个)存储器胞元102。
根据各个实施例，每个存储器胞元102包含单个晶体管110(例如，场效应晶体管(FET))和单个电容器112；因此，此胞元通常也称为1T1C胞元。电容器112的一个板(在本文中也称为“节点板”)连接到晶体管110的漏极端子(“D”)，而电容器112的另一个板连接到接地114。1T1C胞元102的阵列内的每个电容器112用于存储数据的一个位，并且相应的晶体管110用作“存取装置”以向存储电容器112写入或从所述存储电容器读取。
每行104内的晶体管栅极端子端子(“G”)是相应存取线(可替代地称为“字线”)116的部分(并且可以由相同材料或不同材料形成)，并且每列106内的晶体管源极端子(“S”)电连接到相应的数据线(可替代地称为“位线”)118。行解码器120可以响应于输入到行解码器120的行地址信号122而选择性地驱动单独的存取线116。以高电压驱动给定的存取线116引起相应行104内的存取晶体管110导通，从而将行104内的存储电容器112连接到相应的数据线118，使得电荷可以根据读取或写入操作的需要在数据线118与存储电容器112之间传输。读取和写入操作都可以通过读出放大器电路系统124来执行，所述读出放大器电路系统可以在所选行104的存储器胞元102与输入/输出缓冲器126(用于写入/读取操作)或外部输入/输出数据总线128之间传输位值。响应于列地址信号132的列解码器130可以选择所选行104内的存储器胞元102中的哪个存储器胞元被读出或写入。可替代地，对于读取操作，行104内的存储电容器112可以被同时读出并被锁存，并且然后列解码器130可以选择哪些锁存位连接到输出数据总线128。由于存储电容器的读出破坏存储的信息，所以读取操作伴随着电容器电荷的同时重写。进一步地，在读取/写入操作之间，电容器电荷被反复刷新以防止数据丢失。读取/重写、写入和刷新操作的细节是本领域普通技术人员所熟知的。
存储器装置100可以被实施为封装内的集成电路，所述封装包含用于接收电源电压(例如，为晶体管110提供源极和栅极电压)和信号(包含数据、地址和控制信号)的引脚。一般而言，应当理解，图1以极其简化的形式描绘了存储器装置100以展示基本结构组件和操作原理，省略了存储器胞元102和相关联的存取线116和数据线118以及外围电路系统的许多细节。例如，除了行解码器120和列解码器130、读出放大器电路系统124和缓冲器126之外，存储器装置100可以包含另外的外围电路系统，如基于(例如，由外部处理器提供的)控制信号控制存储器操作的存储器控制单元、另外的输入/输出电路系统等。此类外围电路系统的细节对于本领域普通技术人员是众所周知的并且在本文中不进一步讨论。相反，后续描述集中于根据各个实施例的存储器胞元102的结构细节和存储器胞元阵列的布局。
在常规2D DRAM阵列中，存储器胞元102的行104和列106沿着半导体衬底的单个水平面(即平行于层的平面)布置，例如，以具有相互垂直的水平存取线116和数据线118的矩形晶格形式布置。相比之下，在本文所述的3D DRAM阵列中，存储器胞元102以3D晶格的形式布置，所述3D晶格涵盖与多层级衬底组合件的多个装置层级相对应的多个竖直堆叠的水平面，其中每个装置层级包含平行的多行胞元102，所述胞元的晶体管栅极端子通过水平存取线116连接。(如本文使用的“装置层级”可以包含多个材料层(或级)，但形成了单个水平存储器胞元层级的存储器装置的组件。)数据线118竖直延伸穿过多层级结构的全部或至少竖直部分，并且每条数据线118连接到多个装置层级处的相关联存储器胞元102的竖直列106的晶体管源极端子。有利地，与2D阵列相比，存储器胞元的此3D配置使位密度能够进一步增加。另外，公开的3D DRAM装置允许将外围电路系统放置于阵列存储器胞元下方，从而进一步减小了整体装置尺寸。
图2是根据各个实施例的3D DRAM阵列200的示意性俯视图，其展示了竖直数据线柱202(实施数据线118)和相关联的存储器胞元204(对应于胞元102)的示例布置。(为了清楚，仅标记了柱202和胞元204中的一些。)如所示出的，数据线柱202可以布置在分别限定第一和第二水平方向的晶格向量206、208横跨的平行四边形晶格的顶点处。晶格向量206、208(和对应的水平方向)可以包含锐角209(如所示出的，以数学上的负(顺时针)方向测量向量206与向量208之间的角度)或直角(后者引起矩形晶格的特殊情况)。如以下关于图3更详细解释的，存储器胞元204可以至少部分地围绕数据线柱202形成。在沿第一水平方向(由晶格向量206限定)延伸的存储器胞元204的行210内，存储器胞元204的晶体管栅极相互电耦接以形成水平存取线。在一些实施例中，邻近存储器胞元204之间的电连接由导电环212促进，所述导电环例如在结构上类似于晶体管栅极、围绕沿着行210放置在任何邻近数据线柱202对的中间的竖直“虚设柱”214。3D RAM阵列200还包含与参考电压耦接的“参考柱”，存储电容器的一个板将与所述参考电压耦接；在许多实例中，参考电压将是接地电位，并且因此参考柱在本文中还被称为“接地柱”216。接地柱216沿着在第一方向上延伸的第二组行218布置，所述第二组行放置在邻近的数据线柱行210之间，使得数据线柱202和接地柱216在第二水平方向上交替。数据线柱202可以是单独可寻址的(使用上述列地址解码器)，从而允许对所选装置层级处的存储器胞元中的任何一个存储器胞元进行存取。水平存取线可以同样地是单独可寻址的，或者可以按装置层级分组，以同时选择给定装置层级的所有行。
图3是根据各个实施例的3D DRAM阵列200的示意性横截面视图，其示出了平行于竖直和第二水平方向、穿过数据线柱202之一和相邻接地柱216之一的剖面。所述图展示了(通常两个或更多个装置层级中的)两个装置层级300、302，每个装置层级包含导电装置层304和电绝缘介电装置层306。介电装置层306可以放置于导电装置层304的上方(如所示出的)或下方，或者可替代地，绝缘介电装置层306可以夹在两个导电装置层304之间。接地柱216与导电装置层304电接触(并且实际上可以由相同材料制成并且与所述导电装置层形成一体结构)。另一方面，数据线柱202与导电装置层304电绝缘。
在介电装置层306中的每个介电装置层中，每个数据线柱202至少部分地由晶体管沟道310围绕，所述晶体管沟道由半导体材料(例如，如未掺杂多晶硅等宽带隙材料)制成并且形成例如环绕数据线柱202的内环。每个晶体管沟道310继而至少部分地由电容器节点板312围绕，所述电容器节点板由导电材料制成并且形成例如环绕晶体管沟道310的外环。在导电装置层304中的每个导电装置层中，每个数据线柱202至少部分地由导电晶体管栅极314围绕，所述导电晶体管栅极由导电材料制成并且形成例如环绕数据线柱202的环。
晶体管沟道310、电容器节点板312和晶体管栅极314都是在本文中被描述为环绕另一个结构(例如，数据线柱202)延伸或“围绕”所述另一个结构的“环”的结构的实例。在一些实例中，此类“环”可以是环绕被环绕的柱延伸整个360°的连续环形结构；在其它实例中，所述环可以是只环绕被围绕的柱的一部分延伸的不连续结构；并且在仍其它实例中，所述环可以是包含多个部分的不连续结构，所述多个部分共同环绕被围绕的柱的至少一部分延伸。出于本描述的目的，所有这些配置被称为“环”结构。另外，当从水平面观察时，此类“环”结构可以方便地被形成为具有限定内表面和/或外表面的竖直表面，所述内表面和/或外表面限定圆形；然而，所述环结构不局限于由此类圆形表面限定，并且其它形状可以由本文描述和讨论的“环”的内表面和/或外表面限定。
晶体管栅极314与其上方的(和/或其下方的，取决于导电层相对于介电层的定位)晶体管沟道310水平重叠，但与所述晶体管沟道电绝缘，并且例如通过一或多个介电层316与周围的导电装置层304以及相应的数据线柱202电绝缘，所述介电层的厚度可以例如介于1nm与50nm之间。因此根据本文的存储器胞元的晶体管由晶体管沟道310与晶体管栅极314结合形成，其中数据线柱202以及电容器节点板312分别用作源极端子和漏极端子。电容器节点板312与其下方的(和/或其上方的)导电装置层304水平重叠，但例如通过一或多个介电层318而与导电装置层304电绝缘，并且因此与接地柱202电绝缘，同样地，所述介电层的厚度可以介于1nm与50nm之间。电容器节点板312、邻近导电装置层304的重叠部分以及其之间的绝缘件共同形成了存储器胞元的存储电容器。
图4-19A展示了根据一个实施例的形成存储器胞元的3D阵列的过程，其中一系列剖切透视图示出了由所述过程的各个步骤产生的中间结构。
图4示出了形成于半导体衬底404之上的分层衬底组合件400(所述半导体衬底可以具有形成于其上的多个与所述存储器阵列结构无关并且因此没有单独描绘的材料级)。在描绘的实例中，半导体衬底404包含环绕参考所标识的图(例如，柱202、214、216的底部部分)描述的最底部结构延伸的介电区域。衬底组合件400还包含形成于各个材料级的周期性堆叠之上的顶部介电级402，所述顶部介电级可以使用标准层沉积技术(例如，化学气相沉积、电化学沉积、分子束外延、溅射等)制成。堆叠的每个周期形成装置层级。在图4-19A的实例中，每个装置层级包含：介电装置层306，所述介电装置层夹在两个导电装置层304之间，从而共同形成三层装置层级410；以及单独的介电级412，所述单独的介电级安置在上导电装置层304的顶部上，以分离竖直邻近的装置层级410。如相对于图3所讨论的，在其它实例中，装置层级可以仅包含两层/级(例如，介电装置层306和单个导电装置层304)。虽然图4示出了三个装置层级410，但根据本文的3D存储器阵列可以被制作成具有更多个装置层级410，例如几十个装置层级410。在一些实施例中，介电顶层和底层402、404由氧化物(例如，二氧化硅(SiO2))制成。导电装置层304可以由例如掺杂多晶硅制成；其它材料选项包含例如掺杂硅锗(SiGe)、导电金属氧化物和金属以及金属氮化物。介电装置层306可以包含碳氧化物(SiOC)，并且分离装置层级410(在本文中也称为“介电分离层/级”)的介电层412可以包含氮化硅(SiN)；然而，可以使用其它介电材料。介电装置层306和介电分离层412通常由不同材料制成，所述不同材料提供了相对于一或多种蚀刻剂的高蚀刻比率，以使得在使两个层暴露于蚀刻剂的同时能够仅优先蚀刻所述层之一。
图5示出了在用于接地柱216的柱沟槽500(在本文中也称为“接地柱沟槽500”)已经以规则的晶格布置(例如，光刻地)图案化并且被蚀刻到衬底组合件400中并且穿过装置层级410的堆叠之后的结构。
在图6中，接地柱沟槽500已经填充有多晶硅或一些其它导电材料(通常但不一定是与用于导电装置层304的材料相同的材料)，以形成接地柱216的行218。接地柱216可以用介电材料600的帽(例如SiN帽)封闭。
接下来，如图7所示，已经形成了用于数据线柱202和虚设柱214的另外的柱沟槽700、702；在下文中，这些柱沟槽还可以被称为“数据线柱沟槽700和虚设柱沟槽702”。(在结构上，数据线柱沟槽700和虚设柱沟槽702在这个阶段是无法区分的。)数据线柱沟槽700和虚设柱沟槽702布置成位于接地柱216的行218之间的约中间的行210，并且沿其相应行210、218(即，在第一水平方向206上)以两倍于接地柱216的密度(例如，以两倍的空间频率)间隔开。
图8示出了由回蚀数据线柱沟槽700和虚设柱沟槽702周围的导电装置层304产生的结构。以这种方式，形成了环形空腔800(仅针对最左边的数据线柱沟槽700进行标记)。对于此步骤，使用了蚀刻导电装置层304但不显著蚀刻各个介电层306、412、402的蚀刻剂。对于掺杂多晶硅装置层304，合适的蚀刻剂包含各种干化学物质(例如，基于Cl2、CF4、SF6或其组合)以及如TAMH等湿化学物质。空腔800提供了随后可以在其中形成晶体管栅极314的空间。
图9示出了在形成覆盖衬底组合件400的顶表面的高K(也称为“HiK”)材料(即，具有比SiO2更高的介电常数(即高于3.6)的材料)的薄层900并对数据线柱沟槽700和虚设柱沟槽702以及环绕的环形空腔800的内表面进行内衬之后的结构。这种薄层可以通过原子层沉积(ALD)工艺形成。
在图10中，导电材料1000(例如，氮化钛/钨(TiN/W)组合物)已经沉积在衬底组合件之上，以填充HiK内衬的数据线柱沟槽700和虚设柱沟槽702以及空腔800。这种材料1000将形成3D RAM阵列的存取线。
图11示出了在存取线材料1000已经被部分回蚀以重新打开数据线沟槽700和虚设柱沟槽702之后的结构。仅导电存取线材料1000的环1100保持嵌入在导电装置层304中(但通过HiK材料900与所述导电装置层绝缘)、围绕柱沟槽700、702。这些环1100与围绕的装置层材料电绝缘，并且因此与接地柱216电绝缘。围绕数据线柱沟槽的环1100(并非围绕虚设柱沟槽的环)将形成存储器胞元的晶体管栅极314。
图12进一步以穿过导电装置层304之一截取的水平剖面展示了图11的结构。如在此剖切图中可以看出，存储线材料的环1100的尺寸和间隔被设计成在第一水平方向(由向量206指示)与其相应相邻件电连接，从而形成沿第一水平方向延伸的一体导电结构1200—存取线。在每条存取线1200内，每个其它环1100将形成晶体管栅极314；围绕将成为虚设柱214的位于中间的环1100仅用于电耦接存取线1200内的晶体管栅极314。在图12中，形成存取线1200的环1100的内表面已经用如SiN等电绝缘材料的薄环1202密封。
图13示出了图11的在封闭所有沟槽700、702并形成介电层的介电沟槽填料1300沉积在衬底的顶部上之后的结构。沟槽填料1300可以是例如氮化铝(AlN)。(为清楚起见，描绘在顶表面上的小圆圈指示下面的柱的位置。)
在图14中，数据线柱沟槽700已经被打开(例如，通过光刻图案化和蚀刻)，而虚设柱沟槽702保持密封，从而形成虚设柱214(在第一水平方向上与将成为数据线柱216的部分交替布置)。
图15以穿过介电装置层306截取的水平剖面提供了另一个剖切图，其示出了由部分回蚀环绕打开的数据线柱沟槽700的介电装置层306以形成盘形空腔1500(或围绕柱沟槽700的环形空腔)而产生的结构。用于这个目的的蚀刻剂被选择成只蚀刻介电装置层306，但不蚀刻装置层级410之间的介电分离层412。如可以看出的，特别是在顶部剖切平面中，空腔1500的直径可以比晶体管栅极314的直径大，从而允许空腔1500内的空间形成与导电装置层304中的晶体管栅极314水平重叠(即，在自顶向下视图中)的晶体管沟道310以及围绕晶体管沟道310的电容器节点板312。在一些实施例中，介电装置层306一直被蚀刻到接地柱216。
在图16中，另一个HiK层1600已经沉积在衬底组合件之上，以对数据线柱沟槽700和围绕的空腔1500的内表面进行内衬。
图17示出了在已经在介电装置层306的HiK内衬空腔1500中形成电容器节点板312和其后的晶体管沟道310的结构。电容器节点板312可以由例如掺杂多晶硅(或在衬底组合件400中用于导电装置层304的此类其它材料)制成。电容器节点板312可以通过用电容器材料(例如，掺杂多晶硅)填充数据线柱沟槽700，然后部分回蚀所述材料以留下内径仍然大于沟槽直径的电容器材料的外环而形成。然后可以用用于晶体管沟道310的合适材料，一般为宽带隙材料(如未掺杂多晶硅)，填充柱沟槽700和空腔1500内的剩余空间。这种宽带隙材料同样被回蚀，以打开柱沟槽700，并形成构成晶体管沟道310的宽带隙材料的内环(从沟槽直径略微凹陷)。
图18示出了当数据线柱沟槽700被导电材料1800(如，掺杂硅)填充以形成数据线柱202时的结构。这个步骤完成了存储器胞元的创建，所述存储器胞元中的每个存储器胞元包含晶体管和电容器。晶体管由环形晶体管沟道310形成，所述环形晶体管沟道在其内表面(对应于源极端子)处接触数据线柱202，并且在其外表面(对应于漏极端子)处接触围绕的环形电容器节点板312，并且所述环形晶体管沟道通过形成于上方和下方的导电装置层304中的晶体管栅极314进行双选通。电容器由电容器节点板312、其上方和下方的导电装置层304的与电容器节点板312水平重叠的部分以及将节点板312与导电装置层304的水平重叠部分分离的HiK材料1600形成。应注意，导电装置层304的重叠部分与接地柱216电连接(并且，在针对装置层304和接地柱216使用相同导电材料的实施例中，是一体形成的)，并且因此有效地形成电容器接地板。
在图19A中，材料1800已经在结构的顶部处被回蚀，以再次暴露衬底组合件400的介电顶层402，并且数据线柱202已经用介电材料1900(例如SiOC)加盖。
图19B-33展示了形成与图4-19A的存储器胞元的3D阵列的电连接的过程，同样其中一系列剖切透视图示出了由所述过程的各个步骤产生的中间结构。起点是图19A的结构，在图19B中，所述结构被示出为围绕竖直方向旋转约90°，从而暴露出先前隐藏在视线之外的结构的背面。应注意，数据线柱202、虚设柱214和接地柱216的规则布置并未一直跨衬底组合件400延伸。相反，在通常以1904指示的衬底组合件的一部分中，只形成了虚设柱214。(还应注意，虚设柱由结构上类似于或等同于晶体管栅极的导电环围绕，然而所述导电环只用于形成存取线的部分。)此区域(下文也称为“接触区域”)可以用于建立与存取线1200的电连接。一般而言，制造电连接涉及在衬底组合件中创建阶梯结构，以暴露各个装置层级。
图20示出了通过以下产生的顶部台阶2000：向下蚀刻介电顶层402直到接触区域1904中最上面的介电分离层412，同时将介电顶层402留在包含数据线柱212、虚设柱214和接地柱216的阵列部分上方的位置。可以通过用抗蚀剂覆盖衬底组合件并通过光刻将抗蚀剂图案化以仅去除接触区域1904中的抗蚀剂的部分来将蚀刻限制在接触区域1904。
图21示出了沉积在结构之上并修整以仅暴露虚设线柱214的一行2102(在第二水平方向208上)的抗蚀剂2100的层。图22示出了在虚设线柱214的所暴露行2102中蚀刻掉最顶层装置层级410(涵盖最顶层介电装置层306和其邻近的导电装置层304)和其上的分离层412之后的阶梯结构。
图23示出了向后修整以进一步暴露虚设线柱214的下一个行2300的抗蚀剂2100。图24示出了在第二行2300中蚀刻掉最顶层装置层级410和相关联分离层412并且同时在第一行2102中蚀刻掉下一个较低装置层级410和相关联分离层412之后的阶梯结构。应注意，整个所暴露表面的蚀刻速率是基本上均匀的，使得所有先前创建的台阶以相同材料厚度向下蚀刻。
图25示出了在描绘的示例实施例中，在去除抗蚀剂2100之后的阶梯结构，其揭示了对应于三个装置层级410(每个装置层级由其相应的介电分离层412覆盖)的三个台阶2500、2502、2000。如本领的普通技术人员将理解的，修整抗蚀剂和向下蚀刻一个装置层级的工艺通常可以根据需要重复多次，以适应任何给定3D阵列中任何数量的装置层级。
已经创建了将允许在不同装置层级410处接触存储线的阶梯结构，所述结构在后续步骤中进一步被修改，以促进双选通实施例的每个装置层级410内的两个存取线1200与相同的电触点接触。
继续图26，阶梯结构被示出为具有安置在顶部上的抗蚀剂2600的新层。图27示出了被图案化以形成在第一水平方向206上的每隔几对的虚设线柱214的行之间的缝隙2700的抗蚀剂2600。在图28中，阶梯的两层(即介电分离层412和两个导电装置层304中的上导电装置层)已经在缝隙2700的区域中被向下蚀刻。因此，单个装置层级410的两条存取线1200的竖直刻面在不同水平位置处暴露(与其之前那样位于相同竖直平面中相反)。例如，图28调出了第二装置层级的两条存取线2800、2802。图29示出了在剥离抗蚀剂2600之后的经蚀刻的结构2900。
剩余步骤用于创建为存取线1200提供电接触的竖直通孔。在图30中，例如SiN的介电蚀刻停止层3000已经沉积在整个结构2900之上。图31示出了用接触氧化物3100填充的阶梯上方的区域，所述区域已经被回抛光，例如使用化学机械抛光(CMP)以形成平面型顶表面。在图32中，接触氧化物3100已经被图案化并被蚀刻，以在接触区域1904中的虚设线柱214中的每个虚设线柱上方打开用于接触通孔的柱沟槽3200。在图33中，这些柱沟槽3200已经用金属或其它导电材料填充，以形成接触通孔3300，一个所述接触通孔用于每个装置层级410中的每对存取线120。利用合适的外围电路系统，这些通孔3300并且因此存储器胞元的每一行210可以单独寻址。
图34-37进一步通过以隔离方式示出各种组件和组件的组合展示了通过图4-33的工艺创建的3D RAM阵列结构。
图34从与图19B-33相同的角度示出了成对的存取线1200和相关联接触通孔3300(一个通孔3300用于每个装置层级410的存储器胞元的每一行210中的两条存取线1200)。为清楚起见，此图中省略了阴影线。如可以看出的，存取线1200是通过一体连接的环形成的。在形成存储器胞元的阵列的区域中，这些环中的每隔一个环围绕数据线柱202(未示出)，并且在所述位置处提供用于相应晶体管的栅极314。还示出了每对存取线1200之间的晶体管沟道310。
图35从与图4-19A相同的角度示出了存储器胞元的双栅极存取晶体管。每个存取晶体管由环形晶体管沟道310和沟道310上方和下方的环形晶体管栅极314形成。还示出了HiK层900、1600，所述HiK层对其中形成有晶体管沟道310和栅极314的空腔800、1500进行内衬并且使沟道310与栅极310电绝缘。
图36从与图35相同的角度示出了存储器胞元的存储电容器。每个存储电容器包含形成节点板312的导电环、形成于节点板312上方和下方的导电装置层304中的接地板3600以及节点板312与接地板3600之间的HiK材料1600的电绝缘件。还示出了接地柱216，接地板3600从所述接地柱延伸。
图37提供了存储电容器结构的特写视图，其示出了位于与接地柱216一体形成的相邻导电装置层304之间的节点板312(围绕数据线柱202)。在图37中通过交叉影线和虚线边界指示的导电装置层304的与节点板312水平重叠的部分形成了接地板3600，并确定了电容器结构的有效面积。
前面的讨论和附图说明了具有双栅极晶体管的存储器胞元阵列，所公开的结构和相关联的制作工艺可以直接被修改用于单栅极晶体管，如图38-40所示。
图38示出了具有由介电分离层412分离的三个装置层级3802的分层衬底组合件3800，其中每个装置层级3802包含仅两个(而不是三个)装置层：导电装置层304和安置在其上方的介电装置层306。(可替代地，介电装置层306可以放置在导电装置层304的下方。)
存储器胞元的阵列可以使用与图4-19B所示的工艺基本上相同的工艺形成于此衬底组合件3800中，即，通过形成数据线柱202、虚设柱214和接地柱216，在介电装置层306中创建环形晶体管沟道310和电容器板312，并在导电装置层304中形成晶体管栅极314。然而，在此实施例中，每个晶体管将仅具有一个安置于相应晶体管沟道310下方的栅极314。图39示出了所得的装置结构。
在存储器胞元的阵列形成之后，可以通过创建阶梯结构、随后沉积氧化物填充物并在其中创建金属通孔来建立与各个装置层级中的存取线的电连接。与利用双栅极晶体管的实施例的工艺相比，阶梯集成工艺显著简化。图40展示了具有电连接的装置结构。
如本文之前讨论的，除存储器胞元的阵列之外，存储器通常还包含外围电路系统，所述外围电路系统可以包含例如如关于图1所讨论的行解码器120和列解码器130、读出放大器电路系统124、缓冲器126、存储器控制单元、输入/输出电路系统等。此类外围电路系统可以形成于衬底的与存储器胞元阵列相同的一侧上并且邻近存储器胞元阵列，或者形成于衬底的背面上、与存储器胞元阵列相对。可替代地，如图41中概念性所示，根据某些实施例的外围电路系统4100可以至少部分地形成于衬底4102中并且位于3D DRAM阵列下方。例如，各个电路组件可以具有形成于半导体衬底内的一或多个主体以及形成于衬底之上的一或多种材料或一或多种级中的其它主体。通孔410和其它类似连接可以连接在外围电路系统的相应电节点4106与存储器阵列中或邻近所述存储器阵列的电节点4108之间，以根据需要将3D RAM阵列的数据线、存取线和接地触点连接到外围电路系统。
为了更好地说明本文所述的方法和设备，下面将一组非限制性示例实施例作为数字标识的实例进行阐述。
实例1是一种三维DRAM阵列，所述三维DRAM阵列包括：衬底组合件，所述衬底组合件包括通过介电分离级彼此竖直分离的多个装置层级，所述装置层级中的每个装置层级包括介电装置级和竖直邻近所述介电装置级的至少一个导电装置级；导电数据线柱，所述导电数据线柱竖直延伸穿过所述装置层级和所述介电分离级的至少一部分，所述数据线柱沿多个第一行间隔开；导电接地柱，所述导电接地柱竖直延伸穿过所述装置层级和所述介电分离级的至少一部分，所述接地柱沿多个第二行间隔开，所述第一行和所述第二行两者在第一水平方向上延伸并且在第二水平方向上彼此交替；以及形成于所述装置层级内的存储器胞元，所述存储器胞元中的每个存储器胞元至少部分地围绕所述导电数据线柱中的相应的一个导电数据线柱并且包括电连接在所述数据线柱与所述接地柱中的一或多个接地柱之间的晶体管和电容器，其中所述存储器胞元包括在所述第一水平方向上延伸的存储器胞元行，并且其中位于每一行内且位于某一层级内的所述存储器胞元的晶体管共享公共存取线。
在实例2中，根据实例1所述的主题，其中所述存储器胞元中的每个存储器胞元包括均形成于相应装置层级的所述介电装置级内的空腔内的晶体管沟道和电容器节点板，以及形成于相应装置层级的所述至少一个导电装置级内的至少一个空腔内的至少一个晶体管栅极。
在实例3中，根据实例2所述的主题，其中每个胞元的所述晶体管沟道包括至少部分地围绕相应导电数据线柱的半导体环，并且其中每个胞元的所述电容器节点板包括至少部分地围绕相应半导体环的导电环，所述半导体环和所述导电环两者与所述至少一个导电装置级电绝缘。
在实例4中，根据实例3所述的主题，其中每个晶体管栅极包括围绕所述导电数据线柱并与所述导电数据线柱电绝缘并且与所述半导体环和所述接地柱电绝缘的导电环。
在实例5中，根据实例2到4中任何一或多个实例所述的主题，其中所述存储器胞元中的每个存储器胞元的电容器面积由相应节点板与围绕其中形成有所述至少一个晶体管栅极的所述至少一个空腔的所述至少一个导电装置级的一部分之间的水平重叠面积限定。
在实例6中，根据实例2到5中任何一或多个实例所述的主题，其中所述节点板由掺杂多晶硅制成。
在实例7中，根据实例2到6中任何一或多个实例所述的主题，任选地其中形成于所述介电装置级和所述导电装置级内的所述空腔各自内衬有介电常数大于3.6的材料。
在实例8中，根据实例1到7中任何一或多个实例所述的主题，其中每个装置层级包括夹在两个导电装置级之间的所述介电装置级，并且其中所述存储器胞元包括双栅极。
在实例9中，根据实例1到8中任何一或多个实例所述的主题，其中每个装置层级包括仅一个邻近所述介电装置级的导电装置级，并且其中所述存储器胞元包括单栅极。
在实例10中，根据实例1到9中任何一或多个实例所述的主题任选地包含多个竖直虚设柱和多个导电环，所述多个竖直虚设柱沿所述第一行与所述导电数据线柱交替布置，所述多个导电环围绕所述虚设柱以形成所述存取线的相应部分。
在实例11中，根据实例1到10中任何一或多个实例所述的主题，其中所述数据线柱以沿所述第一水平方向和所述第二水平方向延伸的晶格向量跨越的平行四边形晶格的形式布置。
在实例12中，根据实例11所述的主题，其中所述接地柱布置在所述晶格的沿所述第二水平方向的边缘的中心点处。
在实例13中，根据实例1到12中任何一或多个实例所述的主题，其中所述导电装置级、所述接地柱和所述数据线柱包括掺杂多晶硅。
在实例14中，根据实例1到13中任何一或多个实例所述的主题，其中所述介电装置级包括碳氧化硅，并且隔离级包括氮化硅。
在实例15中，根据实例1到14中任何一或多个实例所述的主题，其中所述存取线包括氮化钛和钨。
实例16是一种形成于衬底内的存储器胞元，所述衬底包括介电装置级和竖直邻近所述介电装置级的至少一个导电装置级，所述存储器胞元包括：晶体管，所述晶体管包括半导体环以及至少一个导电环，所述半导体环形成于介电装置级内并与竖直延伸穿过所述介电装置级和所述导电装置级的第一导电柱电接触，所述第一导电柱连接到源极节点，所述至少一个导电环在所述至少一个导电装置级内形成至少一个相应晶体管栅极并围绕所述第一导电柱，所述晶体管栅极与所述第一导电柱和所述半导体环电绝缘并连接到栅极电压；以及电容器，所述电容器包括导电环以及接地板，所述导电环在所述介电装置级内形成电容器节点板，所述导电环至少部分地围绕所述半导体环并与所述半导体环电接触，所述电容器节点板与延伸穿过所述介电装置级和所述导电装置级的第二导电柱电绝缘，所述第二导电柱连接到接地节点，所述接地板由所述导电装置级的与所述第二导电柱电连接并与所述电容器节点板水平重叠的部分形成。
在实例17中，根据实例16所述的主题，其中所述介电装置级安置在两个邻近的导电装置级之间，并且其中所述晶体管由形成于所述导电装置级内的两个相应导电环双选通。
在实例18中，根据实例16到17中任何一或多个实例所述的主题，其中所述半导体环和所述电容器节点板两者形成于围绕所述第一导电柱的第一空腔内；并且其中所述晶体管栅极形成于围绕所述第一导电柱的第二空腔中，所述第一空腔和所述第二空腔内衬有介电常数大于二氧化硅的介电常数的材料。
在实例19中，根据实例16到18中任何一或多个实例所述的主题，其中所述导电装置级、所述第一导电柱和所述第二导电柱以及所述电容器节点板由掺杂多晶硅制成。
在实例20中，根据实例16到19中任何一或多个实例所述的主题，其中所述至少一个晶体管栅极由氮化钛和钨制成。
实例21是一种形成DRAM阵列的方法，所述方法包括：在衬底之上形成多个装置层级，所述多个装置层级通过介电分离级彼此竖直分离，所述装置层级中的每个装置层级包括介电装置级和至少一个导电装置级；形成导电数据线柱，所述导电数据线柱竖直延伸穿过所述装置层级和所述介电分离级的至少一部分，所述数据线柱沿多个第一行间隔开；形成导电接地柱，所述导电接地柱竖直延伸穿过所述装置层级和所述介电分离级的至少一部分，所述接地柱沿多个第二行间隔开，所述第一行和所述第二行两者在第一水平方向上延伸并且在第二水平方向上彼此交替；以及在所述装置层级内形成存储器胞元，所述存储器胞元至少部分地围绕所述导电数据线柱中的相应的一个导电数据线柱并且包括耦接在数据线柱与所述接地柱中的一或多个接地柱之间的晶体管和电容器，其中所述存储器胞元包括在所述第一水平方向上延伸的存储器胞元行，并且其中位于每一行内且位于导电装置级内的所述存储器胞元的晶体管共享公共存取线。
在实例22中，根据实例21所述的主题，其中形成所述存储器胞元包括：在相应装置层级的所述介电装置级内的空腔内形成晶体管沟道和电容器节点板；以及形成至少一个晶体管栅极，所述至少一个晶体管栅极形成于所述相应装置层级的所述至少一个导电装置级内的至少一个空腔内。
在实例23中，根据实例22所述的主题，其中形成所述存储器胞元包括：形成半导体环，所述半导体环形成于介电装置级内并与竖直延伸穿过所述介电装置级和所述导电装置级的第一导电柱电接触，所述第一导电柱连接到源极节点；和形成至少一个导电环，所述至少一个导电环在所述至少一个导电装置级内形成至少一个相应晶体管栅极并围绕所述第一导电柱，所述晶体管栅极与所述第一导电柱和所述半导体环电绝缘并连接到栅极电压；以及形成电容器，所述形成电容器包括：在所述介电装置级内形成导电环，所述导电环形成电容器节点板，所述导电环至少部分地围绕所述半导体环并与所述半导体环电接触，所述电容器节点板与延伸穿过所述介电装置级和所述导电装置级的第二导电柱电绝缘，所述第二导电柱连接到接地节点；以及在所述导电装置级的与所述第二导电柱电连接并与所述电容器节点板水平重叠的部分中形成接地板。
在实例24中，根据实例22到23中任何一或多个实例所述的主题，其中形成每个胞元的所述晶体管沟道包括：形成至少部分地围绕相应导电数据线柱的半导体环；以及形成电容器节点板，所述电容器节点板包括至少部分地围绕相应半导体环的导电环，所述半导体环和所述导电环两者与所述至少一个导电装置级电绝缘。
在实例25中，根据实例24所述的主题，其中每个晶体管栅极包括围绕所述导电数据线柱并与所述导电数据线柱电绝缘并且与所述半导体环和所述接地柱电绝缘的导电环。
在实例26中，根据实例2到25中任何一或多个实例所述的主题，其中所述存储器胞元中的每个存储器胞元的电容器面积由相应节点板与围绕其中形成有所述至少一个晶体管栅极的所述至少一个空腔的所述至少一个导电装置级的一部分之间的水平重叠面积限定。
在实例27中，根据实例2到26中的任何一或多个实例所述的主题，其中所述节点板包括掺杂多晶硅。
在实例28中，根据实例2到27中任何一或多个实例所述的主题，其中形成于所述介电装置级和所述导电装置级内的所述空腔各自内衬有介电常数大于3.6的材料。
在实例29中，根据实例1到28中任何一或多个实例所述的主题，其中每个装置层级包括夹在两个导电装置级之间的所述介电装置级，并且其中形成所述存储器胞元包括形成所述晶体管的双栅极。
在实例30中，根据实例21到29中任何一或多个实例所述的主题，其中每个装置层级包括仅一个邻近所述介电装置级的导电装置级，并且其中所述存储器胞元包括单栅极。
在实例31中，根据实例21到30中任何一或多个实例所述的主题任选地包含：形成多个竖直虚设柱，所述多个竖直虚设柱沿所述第一行与所述导电数据线柱交替布置；以及形成围绕所述虚设柱的多个导电环，以形成所述存取线的相应部分。
在实例32中，根据实例21到31中任何一或多个实例所述的主题，其中所述数据线柱以沿所述第一水平方向和所述第二水平方向延伸的晶格向量跨越的平行四边形晶格的形式布置。
在实例33中，根据实例21到32中任何一或多个实例所述的主题，其中所述接地柱布置在所述晶格的沿所述第二水平方向的边缘的中心点处。
在实例34中，根据实例21到33中任何一或多个实例所述的主题，其中所述导电装置级、所述接地柱和所述数据线柱包括掺杂多晶硅。
在实例35中，根据实例1到34中任何一或多个实例所述的主题，其中所述介电装置级包括碳氧化硅，并且隔离级包括氮化硅。
在实例36中，根据实例1到35中任何一或多个实例所述的主题，其中所述存取线包括氮化钛和钨。
在实例37中，根据实例1到15所述的示例3维DRAM阵列中的任何一或多个阵列可以通过实例21到36中任一实例所述的方法来构造。
在实例38中，根据实例1到15所述的示例3维DRAM阵列中的任何一或多个阵列可以包含根据实例16到20中任一实例所述的一或多个存储器胞元。
在实例39中，根据实例1到20中任一实例所述的装置中的任何一或多个装置可以并入到包含处理器或其它结构的系统中。
在实例40中，本文所述的任何另外的工艺、操作序列和材料可以用于实例21到36的方法中的任一方法。
在实例41中，本文所述的任何另外的工艺、操作序列和材料可以并入实例1到20中任一实例的结构或形成中。
3D存储器阵列的前述说明旨在提供对各个实施例的结构的一般理解，而不是对可能利用本文所述结构的装置的所有元件和特征的完整描述。
各个实施例的3D存储器阵列装置可以包含以下或被包含在以下中：在高速计算机中使用的电子电路系统、通信和信号处理电路系统、存储器模块、便携式存储器存储装置(例如拇指驱动器)、单或多处理器模块、单或多嵌入式处理器、多核处理器、数据交换机和包含多层、多芯片模块的专用模块。此类设备可以作为子组件进一步包含在各种电子系统中，如电视、蜂窝电话、个人计算机(例如，膝上型计算机、台式计算机、手持计算机、平板计算机等)、工作站、收音机、视频播放器、音频播放器(例如，MP3(运动图像专家组、音频层3)播放器)、车辆、医疗装置(例如，心脏监测器、血压监测器等)、机顶盒以及其它。
以上描述和附图展示了本发明的一些实施例，以使本领域的技术人员能够实践本发明的实施例。其它实施例可以结合结构、逻辑、电气、工艺和其它变化。实例仅代表可能的变化。一些实施例的部分和特征可以包含在其它实施例的那些部分和特征中，或者替代其它实施例的那些部分和特征。在研究和理解以上描述后，许多其它实施例对于本领域的技术人员来说将是显而易见的。
提供摘要以符合37 C.F.R.§1.72(b)对将允许读者快速确定技术公开的性质及要点的摘要的需要。本公开的摘要是基于其将不被用于解释或者限制权利要求的范围或含义的理解而被提交的。

Claims (24)

1.一种三维DRAM阵列，其包括：
衬底组合件，所述衬底组合件包括通过介电分离级彼此竖直分离的多个装置层级，所述装置层级中的每个装置层级包括介电装置级和竖直邻近所述介电装置级的至少一个导电装置级；
导电数据线柱，所述导电数据线柱竖直延伸穿过所述装置层级和所述介电分离级的至少一部分，所述数据线柱沿多个第一行间隔开；
导电接地柱，所述导电接地柱竖直延伸穿过所述装置层级和所述介电分离级的至少一部分，所述接地柱沿多个第二行间隔开，所述第一行和所述第二行两者在第一水平方向上延伸并且在第二水平方向上彼此交替；以及
形成于所述装置层级内的存储器胞元，所述存储器胞元中的每个存储器胞元至少部分地围绕所述导电数据线柱中的相应的一个导电数据线柱并且包括电连接在所述数据线柱与所述接地柱中的一或多个接地柱之间的晶体管和电容器，
其中所述存储器胞元包括在所述第一水平方向上延伸的存储器胞元行，并且其中位于每一行内且位于某一层级内的所述存储器胞元的晶体管共享公共存取线。
2.根据权利要求1所述的DRAM阵列，其中所述存储器胞元中的每个存储器胞元包括均形成于相应装置层级的所述介电装置级内的空腔内的晶体管沟道和电容器节点板，以及形成于相应装置层级的所述至少一个导电装置级内的至少一个空腔内的至少一个晶体管栅极。
3.根据权利要求2所述的DRAM阵列，其中每个胞元的所述晶体管沟道包括至少部分地围绕相应导电数据线柱的半导体环，并且其中每个胞元的所述电容器节点板包括至少部分地围绕相应半导体环的导电环，所述半导体环和所述导电环两者与所述至少一个导电装置级电绝缘。
4.根据权利要求3所述的DRAM阵列，其中每个晶体管栅极包括围绕所述导电数据线柱并与所述导电数据线柱电绝缘并且与所述半导体环和所述接地柱电绝缘的导电环。
5.根据权利要求2所述的DRAM阵列，其中所述存储器胞元中的每个存储器胞元的电容器面积由相应节点板与围绕其中形成有所述至少一个晶体管栅极的所述至少一个空腔的所述至少一个导电装置级的一部分之间的水平重叠面积限定。
6.根据权利要求2所述的DRAM阵列，其中所述节点板由掺杂多晶硅制成。
7.根据权利要求2所述的DRAM阵列，其中形成于所述介电装置级和所述导电装置级内的所述空腔各自内衬有介电常数大于3.6的材料。
8.根据权利要求1所述的DRAM阵列，其中每个装置层级包括夹在两个导电装置级之间的所述介电装置级，并且其中所述存储器胞元包括双栅极。
9.根据权利要求1所述的DRAM阵列，其中每个装置层级包括仅一个邻近所述介电装置级的导电装置级，并且其中所述存储器胞元包括单栅极。
10.根据权利要求1所述的DRAM阵列，其进一步包括多个竖直虚设柱和多个导电环，所述多个竖直虚设柱沿所述第一行与所述导电数据线柱交替布置，所述多个导电环围绕所述虚设柱以形成所述存取线的相应部分。
11.根据权利要求1所述的DRAM阵列，其中所述导电装置级、所述接地柱和所述数据线柱包括掺杂多晶硅。
12.根据权利要求1所述的DRAM阵列，其中所述介电装置级包括碳氧化硅，并且隔离级包括氮化硅。
13.根据权利要求1所述的DRAM阵列，其中所述存取线包括氮化钛和钨。
14.一种形成DRAM阵列的方法，所述方法包括：
在衬底之上形成多个装置层级，所述多个装置层级通过介电分离级彼此竖直分离，所述装置层级中的每个装置层级包括介电装置级和至少一个导电装置级；
形成导电数据线柱，所述导电数据线柱竖直延伸穿过所述装置层级和所述介电分离级的至少一部分，所述数据线柱沿多个第一行间隔开；
形成导电接地柱，所述导电接地柱竖直延伸穿过所述装置层级和所述介电分离级的至少一部分，所述接地柱沿多个第二行间隔开，所述第一行和所述第二行两者在第一水平方向上延伸并且在第二水平方向上彼此交替；以及
在所述装置层级内形成存储器胞元，所述存储器胞元至少部分地围绕所述导电数据线柱中的相应的一个导电数据线柱并且包括耦接在数据线柱与所述接地柱中的一或多个接地柱之间的晶体管和电容器，
其中所述存储器胞元包括在所述第一水平方向上延伸的存储器胞元行，并且其中位于每一行内且位于导电装置级内的所述存储器胞元的晶体管共享公共存取线。
15.根据权利要求14所述的方法，其中形成所述存储器胞元包括：
在相应装置层级的所述介电装置级内的空腔内形成晶体管沟道和电容器节点板；以及
形成至少一个晶体管栅极，所述至少一个晶体管栅极形成于所述相应装置层级的所述至少一个导电装置级内的至少一个空腔内。
16.根据权利要求15所述的方法，其中形成所述存储器胞元包括：
形成半导体环，所述半导体环形成于介电装置级内并与竖直延伸穿过所述介电装置级和所述导电装置级的第一导电柱电接触，所述第一导电柱连接到源极节点；和
形成至少一个导电环，所述至少一个导电环在所述至少一个导电装置级内形成至少一个相应晶体管栅极并围绕所述第一导电柱，所述晶体管栅极与所述第一导电柱和所述半导体环电绝缘并连接到栅极电压；以及
形成电容器，所述形成电容器包括：
在所述介电装置级内形成导电环，所述导电环形成电容器节点板，所述导电环至少部分地围绕所述半导体环并与所述半导体环电接触，所述电容器节点板与延伸穿过所述介电装置级和所述导电装置级的第二导电柱电绝缘，所述第二导电柱连接到接地节点；以及
在所述导电装置级的与所述第二导电柱电连接并与所述电容器节点板水平重叠的部分中形成接地板。
17.根据权利要求15所述的方法，其中形成每个胞元的所述晶体管沟道包括：
形成至少部分地围绕相应导电数据线柱的半导体环；以及
形成电容器节点板，所述电容器节点板包括至少部分地围绕相应半导体环的导电环，所述半导体环和所述导电环两者与所述至少一个导电装置级电绝缘。
18.根据权利要求17所述的方法，其中每个晶体管栅极包括围绕所述导电数据线柱并与所述导电数据线柱电绝缘并且与所述半导体环和所述接地柱电绝缘的导电环。
19.根据权利要求15所述的方法，其中所述存储器胞元中的每个存储器胞元的电容器面积由相应节点板与围绕其中形成有所述至少一个晶体管栅极的所述至少一个空腔的所述至少一个导电装置级的一部分之间的水平重叠面积限定。
20.根据权利要求15所述的方法，其中所述节点板包括掺杂多晶硅。
21.根据权利要求19所述的方法，其中形成于所述介电装置级和所述导电装置级内的所述空腔各自内衬有介电常数大于3.6的材料。
22.根据权利要求15所述的方法，其中每个装置层级包括夹在两个导电装置级之间的所述介电装置级，并且其中形成所述存储器胞元包括形成所述晶体管的双栅极。
23.根据权利要求15所述的方法，其中每个装置层级包括仅一个邻近所述介电装置级的导电装置级，并且其中所述存储器胞元包括单栅极。
24.根据权利要求15所述的方法，其进一步包括：
形成多个竖直虚设柱，所述多个竖直虚设柱沿所述第一行与所述导电数据线柱交替布置；以及
形成围绕所述虚设柱的多个导电环，以形成所述存取线的相应部分。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023703A (zh) * 2022-01-07 2022-02-08 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件
WO2024104347A1 (zh) * 2022-11-16 2024-05-23 南京大学 存储单元、存储的方法、存储阵列、存储器及其制备方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056699B2 (en) * 2015-06-16 2018-08-21 The Mitre Cooperation Substrate-loaded frequency-scaled ultra-wide spectrum element
US10854993B2 (en) 2017-09-18 2020-12-01 The Mitre Corporation Low-profile, wideband electronically scanned array for geo-location, communications, and radar
US10886625B2 (en) 2018-08-28 2021-01-05 The Mitre Corporation Low-profile wideband antenna array configured to utilize efficient manufacturing processes
US11690210B2 (en) 2018-12-31 2023-06-27 Micron Technology, Inc. Three-dimensional dynamic random-access memory array
KR20200127101A (ko) * 2019-04-30 2020-11-10 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
US11251186B2 (en) * 2020-03-23 2022-02-15 Intel Corporation Compute near memory with backend memory
US11282572B2 (en) * 2020-06-15 2022-03-22 Taiwan Semiconductor Manufacturing Company Limited Multinary bit cells for memory devices and network applications and method of manufacturing the same
US11164872B1 (en) * 2020-07-30 2021-11-02 Micron Technology, Inc. Underbody contact to horizontal access devices for vertical three-dimensional (3D) memory
US20230080280A1 (en) 2020-08-03 2023-03-16 Lg Energy Solution, Ltd. Multi-Slot Die Coater
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same
US11437097B2 (en) 2020-12-09 2022-09-06 Micron Technology, Inc. Voltage equalization for pillars of a memory array
KR20220090208A (ko) 2020-12-22 2022-06-29 삼성전자주식회사 반도체 메모리 소자
CN115643749A (zh) * 2021-07-19 2023-01-24 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构
US20230034578A1 (en) * 2021-07-29 2023-02-02 John Bennett 3d dram with laminar cells
TW202318635A (zh) * 2021-08-23 2023-05-01 美商應用材料股份有限公司 用於三維動態隨機存取記憶體的半導體隔離橋
US20230081882A1 (en) * 2021-09-14 2023-03-16 Intel Corporation Stacked memory structure with dual-channel transistor
US20230101155A1 (en) * 2021-09-27 2023-03-30 Applied Materials, Inc. Three dimensional memory device and method of fabrication
US11764058B2 (en) * 2021-09-28 2023-09-19 Applied Materials, Inc. Three-color 3D DRAM stack and methods of making
US11974422B2 (en) * 2021-11-04 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US20230180454A1 (en) * 2021-12-07 2023-06-08 John Bennett 3d dram with single crystal access transistors
TWI822415B (zh) * 2022-10-25 2023-11-11 旺宏電子股份有限公司 三維記憶體裝置及形成密封結構的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247570B2 (en) 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
IN2012DN00452A (zh) * 2009-07-30 2015-05-15 Megica Corp
KR101986145B1 (ko) 2012-08-28 2019-06-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
US9252148B2 (en) * 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
US9466614B2 (en) 2014-05-29 2016-10-11 International Business Machines Corporation Vertically integrated memory cell
KR20170022477A (ko) 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 반도체 메모리 장치
US10355002B2 (en) * 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US10079235B2 (en) * 2016-08-31 2018-09-18 Micron Technology, Inc. Memory cells and memory arrays
EP3507832A4 (en) * 2016-08-31 2020-04-08 Micron Technology, Inc. MEMORY CELLS AND MEMORY MATRICES
US10256245B2 (en) * 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
US10790008B2 (en) * 2017-08-29 2020-09-29 Micron Technology, Inc. Volatile memory device with 3-D structure including vertical pillars and memory cells vertically stacked one over anoher in multiple levels
US11690210B2 (en) 2018-12-31 2023-06-27 Micron Technology, Inc. Three-dimensional dynamic random-access memory array

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023703A (zh) * 2022-01-07 2022-02-08 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件
WO2023130576A1 (zh) * 2022-01-07 2023-07-13 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件
WO2024104347A1 (zh) * 2022-11-16 2024-05-23 南京大学 存储单元、存储的方法、存储阵列、存储器及其制备方法

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