本発明の半導体記憶装置は、主として、半導体基板と、少なくとも1つの島状半導体層、この島状半導体層の側壁の周囲に形成された少なくとも1つの電荷蓄積層及び少なくとも1つの制御ゲート(第三電極)とから構成される少なくとも1つのメモリセルとを有し、さらに、島状半導体層におけるメモリセルの少なくとも1つが前記半導体基板から電気的に絶縁されて構成されている。
ここで、メモリセルの少なくとも1つが半導体基板から電気的に絶縁されているとは、半導体基板と島状半導体層との間が電気的に絶縁されているものでもよく、メモリセルが2個以上形成されている場合には、メモリセル間が電気的に絶縁されることにより、この絶縁された個所よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよく、また、後述するように、任意に、メモリセルの下部に選択ゲート(メモリゲート)が形成されている場合には、選択ゲートによって構成される選択トランジスタと半導体基板との間が電気的に絶縁されているものでもよく、選択トランジスタとメモリセルとの間が電気的に絶縁されることにより、この絶縁された領域よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよい。なかでも、半導体基板と島状半導体層との間、あるいはメモリセルの下部に選択トランジスタが形成されている場合であって、選択トランジスタと半導体基板との間が電気的に絶縁されているものが好ましい。電気的な絶縁は、例えば、半導体基板と異なる導電型の不純物拡散層を、絶縁しようとする領域の全部にわたって形成することにより行ってもよいし、絶縁しようとする領域の一部に不純物拡散層を形成し、その接合部における空乏層を利用して行ってもよいし、さらには、電気的に導電しない程度に間隔をあけることにより、結果的に電気的に絶縁されるようにしてもよい。また、半導体基板とセルもしくは選択トランジスタは例えばSiO2などの絶縁膜で電気的に絶縁されていても良い。なお、メモリセルが複数個形成されている場合、任意に、メモリセルの上下部に選択トランジスタが形成されている場合には、任意のメモリセル間及び/又は選択トランジスタとメモリセルとの間が、電気的に絶縁されていてもい。
また、電荷蓄積層と制御ゲートとは、島状半導体層の側壁の全周囲にわたって形成されていてもよいし、周囲の一部の領域を除く領域に形成されていてもよい。
さらに、1つの島状半導体層には、メモリセルが1個のみ形成されていてもよいし、2個以上形成されていてもよい。メモリセルが3個以上形成されている場合には、メモリセルの下部及び/又は上部に選択ゲートが形成され、この選択ゲートと島状半導体層とにより構成される選択トランジスタが形成されていることが好ましい。
以下においては、1つの島状半導体層においてメモリセルが複数個、例えば2個、直列に配列され、かつ、島状半導体層がマトリクス状に配列されてなり、メモリセルの下方及び上方にそれぞれ選択トランジスタが1つずつ配置する構成について説明する。なお、選択トランジスタのゲート電極は、以下の実施例では下方ゲート電極を第二電極、上方ゲート電極を第五電極として示す。また、トンネル絶縁膜は第三絶縁膜、サイドウォールスペーサは第四絶縁膜、選択トランジスタを構成するゲート絶縁膜は第十三絶縁膜として示す。
また、上記半導体記憶装置は、島状半導体層にメモリセルの電荷蓄積状態を読み出すための不純物拡散層がメモリセルのソース又はドレイン(第一配線)として形成され、この不純物拡散層によって、半導体基板と島状半導体層とが電気的に絶縁している。さらに、複数の島状半導体層に形成された制御ゲートが一方向に連続的に配置されて制御ゲート線(第四配線)を構成する。また、島状半導体層には、別の不純物拡散層がメモリセルのドレイン又はソースとして形成されており、制御ゲート線と交差する方向の複数の不純物拡散層が電気的に接続されてビット線(第四配線)を構成する。
なお、制御ゲート線及びこれに直交するビット線は、三次元的にいずれの方向に形成されていてもよいが、以下においては、いずれも半導体基板に対して水平方向に形成された構成について説明する。
メモリセルアレイの平面図における実施の形態
本発明の半導体記憶装置におけるメモリセルアレイの平面図を図1〜図72を用いて説明する。図1〜図64及び図68〜図72は電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図の一実施例である。図65は電荷蓄積層として積層絶縁膜を有するMONOS構造であるメモリセルアレイを、図66は電荷蓄積層としてMISキャパシタを有するDRAM構造であるメモリセルアレイを、図67は電荷蓄積層としてMISトランジスタを有するSRAM構造であるメモリセルアレイを示す平面図の一実施例である。なお、これらの図においては、メモリセルを選択するためのゲート電極(以下「選択ゲート」と記す)として第二の配線又は第五の配線、制御ゲートとして第三の配線、ビット線として第四の配線、ソース線である第一の配線のレイアウトも含めて説明する。また、選択ゲート・トランジスタは複雑になるため省略している。
まず、電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図について説明する。
図1はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されている。
また、第四の配線層840と交差する方向であるA-A'方向と第四の配線層840方向であるB-B'方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図1ではA-A'方向に、連続して形成されて第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成されて第二の配線層となる。
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図1のA-A'方向に接続するメモリセルのA'側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図1のA-A'方向に接続するメモリセルのA側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層840とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図1においては第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。
また、第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体部に被覆されてなる第二の導電膜で形成されている。第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932と接続している。図1では第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。
なお、メモリセルを形成する島状半導体部は、円柱状に限らず、角柱、多角柱等の形状であってもよいが、特に、円柱状のパターンを用いる場合には、活性領域面に生じる局所的な電界集中の発生が回避でき、電気的制御が容易に行える。
また、円柱状の島状半導体部の配列は図1のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があれば、メモリセルを形成する円柱状の島状半導体部の配列は限定されない。
第一のコンタクト部910に接続されてなる島状半導体部は、図1ではA-A'方向に接続するメモリセルのA'側の全ての端部に配置されているが、A側の端部の一部又は全てに配置してもよいし、第四の配線層840と交差する方向であるA-A'方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部は第一のコンタクト部910が配置されない側の端部に配置してもよいし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるA-A'方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部921や924、第三のコンタクト部932などを分割して配置してもよい。第一の配線層810や第四の配線層840は所望の配線が得られれば幅や形状は問わない。
また、島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが絶縁膜を介して接する状態であることを有する。例えば図1では第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、この第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜が第四の配線層840と交差する方向であるA-A'方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき該島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。
また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の2倍以下とすることにより第一の配線層と電気的に接続するための端子となる島状半導体部の側面の第一の導電膜を全て取り除いてしまってもよい。図1においては、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の配線層821や824、第三の配線層832などの上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。また、図1では製造工程例に用いる断面、すなわちA-A'断面、 B-B'断面、 C-C'断面、 D-D'断面、 E-E'断面及び F-F'断面を併記している。
図2は、図1に対し、B-B'方向に隣接する島状半導体層とは同一の第四の配線層840に接続しないように第四の配線層840を配置した場合の一例を示している。この場合、B-B'方向に隣接する2つのコンタクト部を、例えばメタル配線などで接続してもよい。詳しくは、隣接するコンタクト部924を第二の配線層824で接続し、同様にコンタクト部921、932、933はそれぞれ順に第二の配線層821、第三の配線層832、833で接続されている。また、コンタクト部910も同様にしてもよい。また、それぞれのコンタクト部を配線層で接続せず、例えば隣接する第二の導電膜に同時に接続するコンタクト部を形成してもよい。
図3は、図1に対し、島状半導体層110がM×N個(M、Nは正の整数)配置されていることが確認できるよう、広範囲にわたって各々の島状半導体層110と各配線層との接続関係を示している。図3では第一の配線層810-1〜810-Nの幅WB、及び第四の配線層840-1〜840-Mの幅WAをそれぞれ示し、また、第一の配線層の間隔で最も狭くなる距離SB1及び第四の配線配線層の間隔で最も狭くなる距離SA1もそれぞれ示している。
図3では第二のコンタクトの間隔として、921-1と921-2間の距離SC1及び921-3と921-4間の距離SC2、921-2と921-3間の距離SC3、921-4と921-6間の距離SC4を併記している。
尚、部位番号921〜924で示される引出し部の断面は図658、図669に示している。また、部位番号910で示される引出し部の断面は図560及び図583に示している。
図3の等価回路図を図160に示す。
図4は、図3に対し、隣接する第一の配線層の引出し部となる島状半導体層110のB-B'方向の長さを互いに変えた場合の一例として、2種類の長さを有する第一の配線層の引出し部となる島状半導体層110を、交互に、メモリセルアレイのA'側の端部に配置することにより第一の配線層の間隔で最も狭くなる距離SB1をより大きく確保できるようにした場合の例を示している。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、任意の第一の配線層が第一の配線層の引出し部となる島状半導体層110の2種類の長さのうちのどれと接続していてもよい。
尚、部位番号921〜924で示される引出し部の断面は図658、図669に示している。また、部位番号910で示される引出し部の断面は図560及び図583に示している。
図4の等価回路図を図160に示す。
図5は、図3に対し、隣接する第一の配線層の引出し部となる島状半導体層110のB-B'方向の長さを互いに変えた場合の一例として、2種類以上の長さをもつ第一の配線層の引出し部となる島状半導体層110を図5に示すような山型状にメモリセルアレイのA'側の端部に配置することにより第一の配線層の間隔で最も狭くなる距離SB1をより大きく確保できるようにした場合の例を示している。なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、任意の第一の配線層が第一の配線層の引出し部となる島状半導体層110の2種類以上の長さのうちのどれと接続していてもよい。
尚、部位番号921〜924で示される引出し部の断面は図658、図669に示している。また、部位番号910で示される引出し部の断面は図560及び図583に示している。
また、図5の等価回路図を図160に示す。
図10は図5に対し、上述のような配置をA'側の端部及びA側の端部に交互に配置を行った場合の一例を示している。図10の等価回路図を図167に示す。
図37は図10に対し、隣接する第一の配線層の引出し部となる島状半導体層110のB-B'方向の長さを変えず、かわりに第四の配線層と接続しない島状半導体層110を設けダミーとし、これを図37に示すように配置することで、図10と同等の効果を有する場合の一例を示している。
図6は図3に対し、第一の配線層の引出し部となる島状半導体層110をメモリセルアレイのA側及びA'側の端部へ交互に配置を行った場合の一例を示す。
尚、部位番号921〜924で示される引出し部の断面は図658、図669に示している。また、部位番号910で示される引出し部の断面は図560及び図583に示している。
図15は図3に対し、第二、第三の配線層の引出し部となる島状半導体層110をメモリセルアレイのA側及びA'側の端部へ交互に配置を行った場合の一例を示す。
図7は第一の配線層の引出し部となる島状半導体層110と第二、第三の配線層の引出し部となる島状半導体層110をそれぞれメモリセルアレイのA側及びA'側の端部へ交互に配置を行った場合の一例として、第一の配線層の引出し部と第二、第三の配線層の引出し部が接続する場合を示す。
図8は第一の配線層の引出し部となる島状半導体層110と第二、第三の配線層の引出し部となる島状半導体層110をそれぞれメモリセルアレイのA側及びA'側の端部へ交互に配置を行った場合の一例として、A-A'方向に連続するメモリセルの両端に第一の配線層の引出し部と第二、第三の配線層の引出し部がそれぞれ接続する場合を示している。
図6の等価回路を図161に示し、図15の等価回路を図163に示し、図7の等価回路を図162に示し、図8の等価回路を図164に示している。
なお、第一の配線層の引出し部と第二、第三の配線層の引出し部とが接続する場合、メモリセルアレイに近い順に、まず第二、第三の配線層の引出し部を配置し、続いて第一の配線層の引出し部を配置してもよいし、その逆でメモリセルアレイに近い順に第一の配線層の引出し部を配置し、続いて第二、第三の配線層の引出し部を配置してもよい。
図30は図3に対し、第四の配線層840-1〜840-Mの引出し部をメモリセルアレイのB側及びB'側の端部へ交互に配置を行った場合の一例を示している。図30の等価回路を図176に示している。
図36は図7に対し、隣接する第一の配線層の引出し部及び隣接する第二、第三の配線層の引出し部の間に、第四の配線層と接続されない島状半導体層110を設けた場合の一例を示している。
図9は図3に対し、第一の配線層と接続されない島状半導体層110を設け、ダミーとすることで第一の配線層を配置するスペースを確保し、かつ、第一の配線層の引出し部となる島状半導体層110を1種類以上の互いに形状の異なる鍵状にし、図9に示すようにメモリセルアレイのA'側の端部に各々配置することにより、第一の配線層の間隔で最も狭くなる距離SB1をより大きく確保できるようにした場合の一例を示している。尚、複数のメモリセルアレイ中に1つもしくは複数個のダミーを設けても構わなく、またダミーと、ダミーと隣接する島状半導体層とのB-B'方向における距離はメモリセルアレイ中の島状半導体層間のB-B'方向における距離と等しくても構わなく、また異なっても構わない。また、このことは図9に限らず、図12、図13、図16、図24、図25においても同様である。図9の等価回路を図165に示している。
なお、上述のような配置は、メモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、任意の第一の配線層が1種類以上の形状をもつ第一の配線層の引出し部となる島状半導体層110のどれと接続してもよい。
図14は図9に対し、第一の配線層と接続されない島状半導体層110を設けず、上述のような配置を図14に示すようにメモリセルアレイのA'側の端部及びA側の端部に交互に配置した場合の一例を示している。また、図14の等価回路を図166に示している。この場合、図9に対してダミーの島状半導体層を設けない分、メモリセルの高集積化が可能となる利点を有する。
図35は図9に対し、第二、第三の配線層の引出し部をA-A'方向に連続するメモリセルの間に配置した場合の一例を示している。図35の等価回路を図173に示している。
図11は図3に対し、第一の配線層の引出し部となる島状半導体層110に配置する第一のコンタクト910の位置を、隣接する第一の配線層の引出し部となる島状半導体層110でA-A'方向にずらすことで第一の配線層の間隔で最も狭くなる距離SB1をより大きく確保できるようにした場合の一例を示している。図11の等価回路を図160に示している。
なお、上述のような配置は、メモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。
図12は図3に対し、第一及び第二、第三の配線層と接続されない島状半導体層110を設け、ダミーとすることで第一及び第二、第三の配線層を配置するスペースを確保し、かつ、メモリセルが配置される島状半導体層110の配置を第一及び第二、第三の配線層の引出し部に近づくにつれてB-B'方向に広げる配置を行うことで第一の配線層の間隔で最も狭くなる距離SB1をより大きく確保できるようにした場合の一例として、第一の配線層の引出し部と第二、第三の配線層の引出し部が接続する場合の例を示している。図12の等価回路は図168に示している。
図13は図12に対し、第一の配線層の引出し部と第二、第三の配線層の引出し部が接続せず、メモリセルアレイのA'側の端部に第一の配線層の引出し部を配置し、続いてA側の端部に第二、第三の配線層の引出し部を配置した場合の一例を示している。図13の等価回路を図169に示す。
図16は図3に対し、第二、第三の配線層と接続されない島状半導体層110を設け、ダミーとすることで第二、第三の配線層を配置するスペースを確保し、かつ、第二、第三の配線層の引出し部となる島状半導体層110を1種類以上の互いに形状の異なる鍵状にし、図16に示すようにメモリセルアレイのA側の端部に各々配置することにより、第二あるいは第三のコンタクトの間隔、例えば921-1と921-2間の距離及び921-3と921-4間の距離SC2、921-2と921-3間の距離SC3、921-4と921-6間の距離SC4を図3に対してより大きく確保できるようにした場合の一例を示している。図16の等価回路を図170に示している。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。図20は図16に対し、第二、第三の配線層と接続されない島状半導体層110を設けず、上述のような配置を図20に示すようにメモリセルアレイのA'側の端部及びA側の端部に交互に配置した場合の一例を示している。
図20の等価回路を図171に示す。この場合、図16に対してダミーの島状半導体層を設けない分、メモリセルの高集積化が可能となる利点を有する。
図17は図3に対し、第二、第三の配線層の引出し部となる島状半導体層110に配置する第二、第三のコンタクト921、932、933、924の位置を、隣接する第一の配線層の引出し部となる島状半導体層110でA-A'方向にずらすことで第二あるいは第三のコンタクトの間隔、例えば921-1と921-2間の距離及び921-3と921-4間の距離SC2、921-2と921-3間の距離SC3、921-4と921-6間の距離SC4を図3に対してより大きく確保できるようにした場合の一例を示している。尚、部位番号921〜924で示される引出し部の断面は図658、図669に示している。また、部位番号910で示される引出し部の断面は図560及び図583に示している。
図17の等価回路を図160に示す。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。
図18は図3に対し、隣接する第二、第三の配線層の引出し部となる島状半導体層110のA-A'方向の長さを互いに変えた場合の一例として、2種類の長さをもつ第一の配線層の引出し部となる島状半導体層110を交互に、メモリセルアレイのA側の端部に配置することにより第二あるいは第三のコンタクトの間隔、例えば921-1と921-2間の距離SC2を図3に対してより大きく確保できるようにした場合の例を示している。またこの場合、第二もしくは第三のコンタクト間で最も小さい距離、例えば921-3と924-4間の距離SC5は図3における第二もしくは第三のコンタクト間のどの距離よりも大きく確保することができ、第二、第三の配線層の形成が容易となる利点を有する。図18の等価回路を図160に示す。
なお、上述のような配置をメモリセルアレイのA'側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。
図39は図18に対し、2種類の第一の配線層の引出し部となる島状半導体層の長さの違いを、例えばA-A'方向に連続するメモリセルの配置間隔程度にすることにより第二あるいは第三のコンタクトの間隔、例えば921-1と921-2間の距離SC2を図3に対してより大きく確保できるようにした場合の一例を示している。尚、部位番号921〜924で示される引出し部の断面は図658、図669に示している。また、部位番号910で示される引出し部の断面は図560及び図583に示している。
図19は図3に対し、隣接する第二、第三の配線層の引出し部となる島状半導体層110のA-A'方向の長さを互いに変えた場合の一例として、2種類以上の長さをもつ第二、第三の配線層の引出し部となる島状半導体層110を図19に示すような山型状にメモリセルアレイのA側の端部に配置することにより第二あるいは第三のコンタクトの間隔、例えば921-1と921-2間の距離SC2、921-2と921-3間の距離SC3を図3に対してより大きく確保できるようにした場合の例を示している。またこの場合、第二もしくは第三のコンタクト間で最も小さい距離、例えば921−5と924−6間の距離SC6あるいは921−6と924−7間の距離SC7は図3における第二もしくは第三のコンタクト間のどの距離よりも大きく確保することができ、第二、第三の配線層の形成が容易となる利点を有する。図19の等価回路を図160に示す。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、任意の第二、第三の配線層が、第二、第三の配線層の引出し部となる島状半導体層110の2種類以上の長さのうちのどれと接続していてもよい。
図40は図19に対し、2種類以上の第一の配線層の引出し部となる島状半導体層の長さの各々の違いを、例えば図40に示すようにA-A'方向に連続するメモリセルの配置間隔程度にすることにより第二あるいは第三のコンタクトの間隔、例えば921-1と921-2間の距離SC2や、921−2と921−3間の距離SC3を図3に対してより大きく確保できるようにした場合の一例を示している。尚、部位番号921〜924で示される引出し部の断面は図658、図669に示している。また、部位番号910で示される引出し部の断面は図560及び図583に示している。図18の等価回路を図160に示す。
図38は図19に対し、隣接する第二、第三の配線層の引出し部となる島状半導体層110のA-A'方向の長さを変えず、かわりに第四の配線層と接続されない島状半導体層110を設けダミーとし、これを図38に示すように配置することで、図19と同等の効果を得る場合の一例を示している。
図21は図3に対し、全ての第一のコンタクト910を一つの第一の配線層810で接続した場合の一例を示している。図21の等価回路を図172に示す。
なお、第一の配線層の引出し部となる島状半導体層110はメモリセルアレイのA側の端部に配置してもよい。
図22は図3に対し、第一の配線層の引出し部となる島状半導体層110に第一のコンタクト910を形成せず、島状半導体層110に各々第一の配線層810を接続した場合の一例を示している。図22の等価回路を図160に示す。図23は図3に対し、第一の配線層の引出し部となる島状半導体層110に第一のコンタクト910を形成せず、かつ、全ての該島状半導体層110を一つの第一の配線層810で接続した場合の一例を示している。図23の等価回路を図172に示す。
なお、第一の配線層の引出し部となる島状半導体層110はメモリセルアレイのA側の端部に配置してもよい。
図24は図3に対し、第一の配線層の引出し部となる島状半導体層110に第一のコンタクト910を形成せず、島状半導体層110に各々第一の配線層810を接続した場合の一例として、第一の配線層と接続されない島状半導体層110を設け、ダミーとすることで第一の配線層を配置するスペースを確保し、かつ、第一の配線層の引出し部となる島状半導体層110をB-B'方向に配置する間隔よりも第一の配線層を配置する間隔を大きくすることで第一の配線層の間隔で最も狭くなる距離SB1をより大きく確保できるようにした場合の一例を示している。図24の等価回路を図165に示す。このように第一の配線層の配置間隔を、第一の配線層の引出し部となる島状半導体層110よりも余裕を持たせることにより、第一の配線層の加工が容易となり、また、第一の配線層の引き出しのコンタクトを形成する際に余裕もつて形成できる利点を有する。
図25は図3に対し、第一の配線層の引出し部となる島状半導体層110に第一のコンタクト910を形成せず、該島状半導体層110に各々第一の配線層810を接続した場合の一例として、第一の配線層と接続されない島状半導体層110を設け、ダミーとすることで第一の配線層を配置するスペースを確保し、かつ、各々の第一の配線層を1種類以上の互いに形状の異なる鍵状にし、図25に示すようにメモリセルアレイのA'側の端部に各々配置することにより第一の配線層の間隔で最も狭くなる距離SB1をより大きく確保できるようにした場合の例を示している。図25の等価回路を図165に示す。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、1種類以上の形状をもつ第一の配線層の各々が、どの第一の配線層の引出し部となる島状半導体層110と接続してもよい。
図26は図3に対し、第一の配線層の引出し部となる島状半導体層110に第一のコンタクト910を形成せず、該島状半導体層110に各々第一の配線層810を接続した場合の一例として、2種類の長さをもつ第一の配線層を交互にメモリセルアレイのA'側の端部に配置することにより、第一の配線層の間隔で最も狭くなる距離SB1をより大きく確保できるようにした場合の例を示している。図26の等価回路を図160に示す。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、2種類の長さをもつ第一の配線層の各々が、どの第一の配線層の引出し部となる島状半導体層110と接続してもよい。
図27は図3に対し、第一の配線層の引出し部となる島状半導体層110に第一のコンタクト910を形成せず、該島状半導体層110に各々第一の配線層810を接続した場合の一例として、2種類以上の長さをもつ第一の配線層を図27に示すような山型状にメモリセルアレイのA'側の端部に配置することにより、第一の配線層の間隔で最も狭くなる距離SB1をより大きく確保できるようにした場合の例を示している。図27の等価回路を図160に示す。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、2種類以上の長さをもつ第一の配線層の各々が、どの第一の配線層の引出し部となる島状半導体層110と接続してもよい。
図28は図3に対し、第四の配線層と接続されない島状半導体層110を設け、ダミーとすることで第四の配線層を配置するスペースを確保し、かつ、B-B'方向に配置する島状半導体層110の間隔よりも第四の配線層を配置する間隔を大きくすることで第四の配線層の間隔で最も狭くなる距離SA1をより大きく確保できるようにした場合の一例を示している。図28の等価回路を図174に示す。詳しくは、第一の配線層が、例えばN本ある場合、一本の第四の配線層は図28に示すように、N個の島状半導体層110と接続し、ダミーとする島状半導体層110に最も近い第四の配線層、例えば840-6は接続する島状半導体層110に接続しうる範囲で、ダミーの島状半導体層110-5側にずらして形成し、該第四の配線層840-6に隣接する第四の配線層840-7からは第四の配線層840-6〜840-9の配置間隔で第四の配線層840を形成していく。つまり島状半導体層のA-A'方向の配置間隔よりも大きな配置間隔で図28に示すように配置する。そして第四の配線層840が接続する島状半導体層110に接続しえなくなれば再びダミーの島状半導体層110を設ける。このように、第四の配線層840の配置間隔を島状半導体層のA-A'方向の配置間隔よりも余裕を持たせることにより、配線の加工が容易となり、また、第四の配線層840の引き出しのコンタクト980を形成する際に余裕をもって形成できる利点を有する。尚、複数のメモリセルアレイ中に1つもしくは複数個のダミーを設けても構わなく、またダミーと、ダミーと隣接する島状半導体層とのA-A'方向における距離はメモリセルアレイ中の島状半導体層間のA-A'方向における距離と等しくても構わなく、また異なっても構わない。また、このことは図28に限らず、図29においても同様である。尚、ダミーとする島状半導体層110の上端部はある電位に固定しても構わない。特に第一の配線層810と同電位が望ましく、もしくは接地電位が望ましい。
図29は図3に対し、第四の配線層と接続されない島状半導体層110を設け、ダミーとすることで第四の配線層を配置するスペースを確保し、かつ、第四の配線層を1種類以上の互いに形状の異なる鍵状にし、図29に示すようにメモリセルアレイのB'側の端部に各々配置することにより、第四の配線層の間隔で最も狭くなる距離SA1をより大きく確保できるようにした場合の一例を示している。図29の等価回路を図175に示す。
なお、上述のような配置をメモリセルアレイのB側の端部に配置してもよいし、B'側の端部及びB側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、1種類以上の形状をもつ第四の配線層の各々をどこへ配置を行ってもよい。尚、ダミーとする島状半導体層110の上端部はある電位に固定しても構わない。特に第一の配線層810と同電位が望ましく、もしくは接地電位が望ましい。
図34は図29に対し、第四の配線層と接続されない島状半導体層110を設けず、上述のような配置を図34に示すようにB'側の端部及びB側の端部に交互に配置を行った場合の一例を示している。図34の等価回路を図178に示す。この場合図34に対してダミーの島状半導体層を設けない分、メモリセルの高集積化が可能となる利点を有する。
図31は図3に対し、隣接する第四の配線層のB-B'方向の長さを互いに変えた場合の一例として、2種類の長さをもつ第四の配線層を交互に、メモリセルアレイのB'側の端部に配置することにより、第四の配線層の間隔で最も狭くなる距離SA1をより大きく確保できるようにした場合の例を示している。図31の等価回路を図160に示す。
なお、上述のような配置をメモリセルアレイのB側の端部に配置してもよいし、B'側の端部及びB側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、2種類の長さをもつ第四の配線層の各々をどこへ配置を行ってもよい。
図32は図3に対し、隣接する第四の配線層のB-B'方向の長さを互いに変えた場合の一例として、2種類以上の長さをもつ第四の配線層を図32に示すような山型状にメモリセルアレイのB'側の端部に配置することにより、第四の配線層の間隔で最も狭くなる距離SA1をより大きく確保できるようにした場合の例を示している。図35の等価回路を図160に示す。なお、上述のような配置をメモリセルアレイのB側の端部に配置してもよいし、B'側の端部及びB側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、2種類以上の長さをもつ第四の配線層の各々をどこへ配置を行ってもよい。
図33は図32に対し、上述のような配置をB'側の端部及びB側の端部に交互に配置を行った場合の一例を示している。図33の等価回路を図177に示す。
図41は図1と同様に、第一のコンタクト部910に接続されてなる島状半導体部と、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部が、A-A'方向に接続するメモリセルのA側の端部に連続して配置した一例として、図1と比較して第一の配線層810及び第四の配線層840の幅が広く、かつ第一のコンタクト部910に接続されてなる島状半導体部側面の一部に絶縁膜を介して形成している第一の導電膜を図1より大きく残した場合の例を示している。第一の配線層810及び第四の配線層840と、第一のコンタクト部910に接続されてなる島状半導体部側面の一部に絶縁膜を介して形成している第一の導電膜とはそれぞれ独立のものであるので、別々に用いてもよいし、それぞれ組み合わせて用いてもよい。
図42は図1と同様に、第一のコンタクト部910に接続されてなる島状半導体部と、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部が、A-A'方向に接続するメモリセルのA側の端部に連続して配置した一例として、図1と比較して第一の配線層810及び第四の配線層840にはそれぞれコンタクト部810及びコンタクト部940に対しずれがあり、かつ第一のコンタクト部910に接続されてなる島状半導体部側面の一部に絶縁膜を介して形成している第一の導電膜を図1よりも小さく残した場合の例を示す。第一の配線層810及び第四の配線層840と第一のコンタクト部910に接続されてなる島状半導体部側面の一部に絶縁膜を介して形成している第一の導電膜とはそれぞれ独立のものであるので、別々に用いてもよいし、組み合わせて用いてもよい。
図43はメモリセルを形成する円柱状の島状半導体部が、例えば2種の平行線が直交せずに交差した点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。また、第四の配線層840と交差する方向であるA-A'方向と図中のB-B'方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図43ではA-A'方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され第二の配線層となる。さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図43のA-A'方向に接続するメモリセルのA'側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図43のA-A'方向に接続するメモリセルのA側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層840とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図43においては第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。また、第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体部に被覆されてなる第二の導電膜で形成されている。
また、第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子はそれぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932と接続している。図43では第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。
なお、メモリセルを形成する円柱状の島状半導体部の配列は図43のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体部の配列は限定しない。また、第一のコンタクト部910に接続されてなる島状半導体部は図43ではA-A'方向に接続するメモリセルのA'側の全ての端部に配置されているが、A側の端部の一部又は全てに配置してもよいし、第四の配線層840と交差する方向であるA-A'方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。また、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部は第一のコンタクト部910が配置されてない側の端部に配置してもよいし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるA-A'方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部921や924、第三のコンタクト部932などを分割して配置してもよい。第一の配線層810や第四の配線層840は所望の配線が得られれば幅や形状は問わない。島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが絶縁膜を介して接する状態であることを有する。例えば図43では第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜は第四の配線層840と交差する方向であるA-A'方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき該島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。
また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の2倍以下とすることにより第一の配線層と電気的に接続するための端子となる島状半導体部の側面の第一の導電膜を全て取り除いてしまってもよい。図43においては第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の配線層821や824、第三の配線層832などの上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。図43では製造工程例に用いる断面、すなわちA-A'断面、 B-B'断面を併記している。
図44では図43に対し、島状半導体層110のA-A'方向の幅と島状半導体層110のA-A'方向の間隔の和(以下、島状半導体層のA-A'方向のピッチとする)よりも第四の配線層840の幅と間隔の和(以下、第四の配線層840のピッチとする)の方が大きい場合において、第四の配線層840と接続されない島状半導体層110を設け、ダミーとすることで第四の配線層840を配置するスペースを確保する場合の一例を示している。詳しくは、第一の配線層が、例えばN本ある場合、一本の第四の配線層は図44に示すように、N個の島状半導体層110と接続し、第四の配線層に最も近くに存在する、両脇のN/2本ずつの島状半導体層110をダミーとする。そして、そのダミーの脇に同様にN個の島状半導体層110と接続する第四の配線層840を配置し、このようなN個の島状半導体層110と接続する第四の配線層840とダミーの島状半導体層110の配置関係をA-A'方向に連続させていく。
このように、第四の配線層840のピッチを島状半導体層のA-A'方向のピッチよりも余裕を持たせることにより、第四の配線層840の引き出しのコンタクトを形成する際に余裕もつて形成することができ、メタル配線加工も容易となり、かつ、図43に対し第四の配線層840の必要な数を低減することができ、その分制御回路を配置する面積を削減できる利点を有する。
図45は図43に対し、B-B'方向に隣接する2つのコンタクト部を、例えばメタル配線などで接続した場合の一例として、隣接するコンタクト部924を第二の配線層824で接続し、同様にコンタクト部921、932、933はそれぞれ順に第二の配線層821、第三の配線層832、833で接続した場合を示している。また、隣接する2つのコンタクト部910についても同様にしてもよい。それぞれのコンタクト部を配線層で接続せず、例えば隣接する第二の導電膜に同時に接続するコンタクト部を形成してもよい。
図46は図43と同様に、第一のコンタクト部910に接続されてなる島状半導体部と、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部が、A-A'方向に接続するメモリセルのA側の端部に連続して配置した一例として、図43と比較して第一の配線層810及び第四の配線層840の幅が広く、かつ第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部が全て同じ大きさである場合の例を示している。第一の配線層810及び第四の配線層840と第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部の大きさは独立のものであるので、別々に用いてもよいし、それぞれ組み合わせて用いてもよい。
図43ではA-A'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルとは同一の第四の配線層840と接続していないが、図46で示すように、A-A'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルとが同一の第四の配線層で接続するような配置をしてもよい。これにより、例えば第四の配線層840を加工可能な最小の寸法で形成する場合、A-A'方向に連続して配置するメモリセルの間隔は、図43の例に対し図46の例の方がより小さく設定することができる。また図46の例は、図43の例に対し第四の配線層840の必要な数を半減することができ、その分制御回路を配置する面積を削減できる。
よって、図46の例は図43の例より半導体記憶装置の集積度が向上する利点を有する。また図46では第四の配線層は有限な幅をもつ直線状であるが、A-A'方向に連続して配置するメモリセルと、その隣で同様に連続して配置するメモリセルとが同一の第四の配線層で接続できるのであれば、第四の配線層は直線状でなくてもよく、形状は問わない。
図47は図46と同様に、第一のコンタクト部910に接続されてなる島状半導体部と、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部が、A-A'方向に接続するメモリセルのA側の端部に連続して配置した一例として、図46と比較して第一の配線層810及び第四の配線層840の幅が広く、かつ第一のコンタクト部910に接続されてなる島状半導体部それぞれの大きさが同一でない場合の例を示している。第一の配線層810及び第四の配線層840と第一のコンタクト部910に接続されてなる島状半導体部の大きさは独立のものであるので、別々に用いてもよいし、組み合わせて用いてもよい。
なお、図46の例と比較して、図47の例ではメモリセルを形成する円柱状の島状半導体部と第四の配線層840との接触面積が増加しており図46の例に対して接触抵抗が低減する利点を有する。
図48及び図49は図1及び図43に対し、メモリセルを形成する島状半導体部の断面形状が四角形であった時の一例として、図48と図49とで配置している向きがそれぞれ異なっている場合の例をそれぞれ示している。島状半導体部の断面形状は円形や四角形に限らない。例えば楕円形や六角形あるいは八角形などでもよい。ただし、島状半導体部の大きさが加工限界近くである場合には、設計時に四角形や六角形や八角形など角をもつものであっても、フォト工程やエッチング工程などにより、角が丸みを帯び、島状半導体部の断面形状は円形や楕円形に近づいてもよい。
図50は図1に対し、メモリセルを形成する島状半導体部に直列に形成するメモリセルの数を2つとし、選択ゲート・トランジスタを形成しない場合の一例を示している。また、図50では製造工程例に用いる断面、すなわちA-A'断面、 B-B'断面を併記している。
図51は図1に対し、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部を図1や図41等のようにつなげず、配線層毎にアレイと同様な島状半導体部を用いた場合の一例を示している。
図52は図51に対し、島状半導体部の配置を図45のようにし、第四の配線層840の方向に近づけた上で、配線層毎にアレイ部と同様な島状半導体部を用いた場合の一例を示している。この場合、島状半導体部のA-A'方向の間隔と島状半導体部の第四の配線層840方向の間隔が同程度でも、島状半導体の第二の導電膜及び第一の導電膜を調整することにより第四の配線層840方向には第二の配線層821や824及び第三の配線層832などが接続されない。
図53は図1に対し、第二の導電膜からなる第二の配線層の分離形成をフォトリソグラフィによるパターニング工程によって行い、B-B'方向の第二の導電膜の幅よりもB-B'方向の第二の導電膜の間隔を小さくした場合の一例を示している。図54は図53に対し、B-B'方向の第二の導電膜の幅とB-B'方向の第二の導電膜の間隔が等しい場合の一例を示す。
図55は図53に対し、B-B'方向の第二の導電膜の幅よりもB-B'方向の第二の導電膜の間隔が大きい場合の一例を示す。
図56は図53に対し、島状半導体層110を図43のように配置した場合の一例を示している。
図57は図1に対し、メモリセルを形成する島状半導体部の断面形状が円形でなく楕円であるときの一例として、楕円の長軸の向きがB-B'方向である場合の例を示す。
図58は図57に対し、楕円の長軸の向きがA-A'方向である場合をそれぞれ示している。この楕円の長軸の向きはA-A'方向及びB-B'方向に限らず、どの方向に向いていてもよい。
図59は図1に対し、第一の配線層810の方向と第四の配線層840の方向が平行であるときの一例として、第一の配線層810と第四の配線層840の向きがそれぞれB-B'方向で、かつ、第一の配線層の引出し部がメモリセルアレイのB側の端部に配置した場合を示している。Sx1は島状半導体層110が周期的に配置されてなるメモリセルアレイ内におけるB-B'方向の各島状半導体層110間の距離であり、Sx2はメモリセルアレイのB側の端部における島状半導体層110と第一の配線層810の引き出し部となる島状半導体層110との間の距離を示す。またSy1は島状半導体層110が周期的に配置されてなるメモリセルアレイ内におけるA-A'方向の各島状半導体層110間の距離であり、Sy2は第一の配線層810の引き出し部となる各島状半導体層110間の距離を表す。Sx1及びSx2の値をSy1及びSy2の値より大きくとることにより、埋設される第一の配線層の各々を自己整合で形成してもよい。また、図1で行ったような、A-A'方向に連続するメモリセルと第一の配線層の引出し部を第二、第三の配線層と自己整合で形成する場合において分離させないための第一の配線層引出し部の形状及び構造は、同様に行わなくてもよい。
図60は図43に対し、所望の配線層より上部にある配線層及び絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した一例として、隣接する第二の配線層821や824及び第三の配線層832などに共通のコンタクト部を形成した場合の例を示している。図60の一例ではH-H'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成しており、隣接する互いのメモリセルの一方のみを動作する場合は第四の拡散層840を一つおきに所望の電位を与えていくことによりメモリセルの選択が実現する。また図60の例に対し、H-H'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成せず、連続して配置するメモリセルそれぞれに所望の配線層にコンタクト部を形成してもよい。なお、図60では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I5-I5'断面を併記している。尚、部位番号921〜924で示される引出し部の断面は図670〜図675に示している。また、部位番号910で示される引出し部の断面は図560及び図583に示している。
図61は図43に対し、コンタクトをとる領域で第二の配線層821や824及び第三の配線層832などを階段状に形成し、所望の配線層より上部にある絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した際の一例として、隣接する第二の配線層821や824及び第三の配線層832などに共通のコンタクト部を形成した場合の例を示している。各配線層に独立なコンタクト部を形成してもよい。なお、図61では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I5-I5'断面を併記している。尚、部位番号921〜924で示される引出し部の断面は図676〜図681に示している。また、部位番号910で示される引出し部の断面は図560及び図583に示している。
図62は図1に対し、所望の配線層より上部にある配線層及び絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した一例として、各第二の配線層821や824、第三の配線層832などに独立のコンタクト部を形成した場合の例を示している。また、図62では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I5-I5'断面を併記している。尚、部位番号921〜924で示される引出し部の断面は図776〜図781に示している。また、部位番号910で示される引出し部の断面は図560及び図583に示している。
図63は図1に対し、接続するメモリセルを形成する島状半導体部を直線状に形成しなかった場合の一例を示している。図1の例では島状半導体部をA-A'方向に直線状に配列しているのに対し、図63の例のように一部の島状半導体部を直線からずらすことにより、直線状の配列よりも密に島状半導体部を形成することができる。また配列は図63の一例に限らず、直線状の配列よりも密に島状半導体部を形成することができればどのようなものでもよい。
図64は図1に対し、各々のメモリセル、及び各配線層と電気的に接続するための端子を孤立に形成させ、後にフォトリソグラフィによるパターニング工程によって、例えばホール状の溝を島状半導体分離部に形成し、その溝の内部に導電膜を所望の位置に埋め込むことにより、各々のメモリセル、及び各該端子を電気的に接続させる場合の一例を示している。図64では各メモリセルをA-A'方向へ直線状に連続して接続する例を示しているが、接続する方向はA-A'方向でなくても、あるいは直線状でなくてもよく、またすべてのメモリセルを接続させなくてもよい。
図68は図43に対し、コンタクトをとる領域を第二の導電膜である多結晶シリコンの膜厚の、例えば2倍以下の幅をもつスリット状にし、そのスリット状溝の内部で第二の配線層821や824及び第三の配線層832などを階段状に形成し、所望の配線層にコンタクト部を形成した一例として、一つのスリット状溝の内部に第一、第二及び第三の配線層のコンタクト部を全て形成した場合の例を示している。コンタクトをとる領域を第二の導電膜である多結晶シリコンの膜厚の2倍以下程度の幅をもつスリット状にすることで、第二の導電膜である多結晶シリコンは島状半導体層の高さ程度の膜厚を堆積しなくても半導体上面へ引き出される。またコンタクトをとる領域であるスリット状溝は幅が第二の導電膜である多結晶シリコンの膜厚の二倍以下程度であれば直線状でなくてもよく、スリットの長さは互いに同一でも異なっていてもよい。図68の例に対し、H-H'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成してもよい。図68では製造例に用いる断面、すなわちH-H'断面、 I-I'断面を併記している。尚、部位番号921〜924で示される引出し部の断面は図748〜図753に示している。また、部位番号910で示される引出し部の断面は図560及び図583に示している。
図69は図43に対し、コンタクトをとる領域を複数のスリット状にし、各スリットは第二の導電膜である多結晶シリコンの膜厚の二倍以下程度の幅をそれぞれ有し、そのスリット状溝の内部で第二の配線層821や824及び第三の配線層832などを階段状に形成し、所望の配線層にコンタクト部を形成した一例として、スリット状溝をH-H'方向に連続して配置するメモリセル毎に二つ形成し、一つのスリット状溝の内部に第一及び第二の配線層のコンタクト部を、もう一つに第三の配線層のコンタクト部を形成した場合の例を示している。複数のスリット状溝にどの配線層のコンタクト部をどの位置に形成するかは限定しない。コンタクトをとる領域を第二の導電膜である多結晶シリコンの膜厚の二倍以下程度の幅をもつスリット状にすることで、第二の導電膜である多結晶シリコンは島状半導体層の高さ程度の膜厚を堆積しなくても半導体上面へ引き出される。コンタクトをとる領域であるスリット状溝は幅が第二の導電膜である多結晶シリコンの膜厚の二倍以下程度であれば直線状でなくてもよく、スリットの長さは互いに同一でも異なっていてもよい。スリット状溝を一本形成する場合に対して複数本形成した場合スリットの長さは短縮でき、引き出し部に必要となる面積を削減できる利点を有する。図69の例に対し、H-H'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成してもよい。図69では製造例に用いる断面、すなわちH-H'断面、 I-I'断面を併記している。
図70は図51に対し、島状半導体部上面を第二のコンタクト部921や924、第三のコンタクト部932などに接続されてなる第二の導電膜で被覆せず、A-A'方向に隣り合う島状半導体部の間に形成する第二の導電膜に第二のコンタクト部921や924、第三のコンタクト部932などのコンタクト部を形成した場合の例を示している。また、図70では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I4-I4'断面、 J1-J1'断面〜J4-J4'断面を併記している。
図71は図51に対し、島状半導体部を第二のコンタクト部921や924、第三のコンタクト部932などに接続されてなる第二の導電膜で被覆せず、さらに第一の導電膜を除去し、第二の導電膜と島状半導体層に形成した不純物拡散層と電気的に接続した場合の一例を示している。図71では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I4-I4'断面を併記している。
図72は図51に対し、島状半導体部上面を第二のコンタクト部921や924、第三のコンタクト部932などに接続されてなる第二の導電膜で被覆せず、さらに第二のコンタクト部921や924、第三のコンタクト部932などを島状半導体部を除去した後のホール部に形成した場合の一例を示している。図72では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I5-I5'断面を併記している。
以上、電荷蓄積層として浮遊ゲートを有する半導体記憶装置の平面図について説明したが、説明した図1〜図64及び図68〜図72の配置及び構造は種々組み合わせて用いてもよい。
図65は図1に対し、例えばMONOS構造のように電荷蓄積層に積層絶縁膜を用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。また、図65では製造工程例に用いる断面、すなわちA-A'断面、 B-B'断面を併記している。
図66図1に対し、例えばDRAMのように電荷蓄積層としてMISキャパシタを用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートからMISキャパシタに変わり、ビット線とソース線が平行に配置されること以外は同様である。また、図66では製造工程例に用いる断面、すなわちA-A'断面、 B-B'断面を併記している。
図67は、例えばSRAMのように電荷蓄積層としてMISトランジスタを用いた場合の一例を示している。図67はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための不純物拡散層3721からなる第一の配線層、制御ゲート3514からなる第三の配線層、ビット線となる第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。また、第二の導電膜3512及び第三の導電膜3513からなる第二の配線層3840は基板面に対し垂直方向及び水平方向の二方向に配線されている。各々接続できるのならば第二、第三及び第四の配線層の形状は問わない。図67では製造工程例に用いる断面、すなわち、J1−J1′断面、J2−J2′断面、K1−K1′断面及びK2−K2′断面を併記している。なお、図67では複雑になるため第一の配線層3710、第一の配線層3850、及びこれら配線層と電気的に接続するための端子は省略した。島状半導体層3110と各配線層を区別するため、島状半導体層の形状を円形にしているが、この限りでない。また、その逆も有りうる。
メモリセルアレイの断面図における実施の形態
電荷蓄積層として浮遊ゲートを有する半導体記憶装置の断面図を、図73〜図100に示す。これらの図73〜図100の断面図において、奇数の図面は、図1におけるA−A′断面図であり、偶数の図面は図1におけるB−B′断面図である。
これらの実施の形態においては、p型シリコン基板100上に、複数の柱状をなした島状半導体層110がマトリクス配列され、これら各島状半導体層110の上部と下部に選択ゲートとなる第二の電極又は第五の電極を有するトランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを島状半導体層に沿って直列に接続した構造となっている。すなわち島状半導体層間の溝底部に所定厚みの第八の絶縁膜であるシリコン酸化膜460が配置され、島状半導体層110の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚を介して選択ゲートとなる第二の電極500が配置されて選択ゲート・トランジスタを構成し、選択ゲート・トランジスタ上方に島状半導体層110の周囲を取り囲むように、島状半導体層側壁にトンネル酸化膜420を介して浮遊ゲート510が配置され、さらにその外側に積層膜からなる層間絶縁膜610を介して制御ゲート520が配置されメモリ・トランジスタとした構造となっている。さらに、これらメモリ・トランジスタを同様に複数個配置した上方に、先ほどと同様に選択ゲートとなる第五の電極500を有するトランジスタが配置されている。選択ゲート500及び制御ゲート520は、図1及び図74に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線もしくは第五の配線である選択ゲート線及び第三の配線である制御ゲート線となっている。
半導体基板面には、メモリセルの活性領域が半導体基板に対してフローテイング状態となるようにメモリセルのソース拡散層710が配置され、さらに、各々のメモリセルの活性領域がフローテイング状態となるように拡散層720が配置され、各島状半導体層110の上面には各メモリセル毎のドレイン拡散層725が配置されている。このように配置されたメモリセルの間にはドレイン拡散層725の上部が露出されるよう第八の絶縁膜である酸化膜460が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層725を共通接続するビット線となるAl配線840が配設されている。なお、拡散層720の不純物濃度分布は均一であるよりも、例えば、不純物を島状半導体層110に導入し熱拡散処理を行うことにより、島状半導体層110の表面から内側へ進む方向につれて徐々に濃度が薄くなるような分布をもつことが好ましい。これにより拡散層720と島状半導体層110との接合耐圧が向上し、かつ寄生容量も減少する。また、同様にソース拡散層710の不純物濃度分布についても半導体基板100の表面から半導体基板内部へ進む方向につれて徐々に濃度が薄くなるような分布をもつことが好ましい。これによりソース拡散層710と半導体基板100との接合耐圧が向上し、かつ第一の配線層における寄生容量も減少する。
なお、図73及び図74は選択ゲート・トランジスタのゲート絶縁膜の膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい場合の一例を示す。
図75及び図76は図73及び図74に対し、層間絶縁膜610を単層膜で形成した場合の一例を示す。
図77及び図78は図73及び図74に対し、メモリセルにおいて制御ゲート520の半導体基板に水平方向の膜厚が浮遊ゲート510の水平方向の膜厚より厚く、第三の配線層の低抵抗化が容易に行える場合の一例を示す。
図79及び図80は図73及び図74に対し、トンネル酸化膜420の表面が島状半導体層110の周囲よりも外側へ位置する場合の一例を示す。
図81及び図82は図73及び図74に対し、選択ゲート・トランジスタのゲートを一回の導電膜の堆積で形成せず、複数回、例えば2回の導電膜の堆積により形成する場合の一例を示す。
図83及び84は図73及び図74に対し、メモリセルの制御ゲート520と浮遊ゲート510の材料が異なる場合の一例を示す。
図85及び86は図73及び図74に対し、メモリセルの制御ゲート520の外周の大きさと選択ゲート・トランジスタのゲート500の外周の大きさが異なる場合の一例をそれぞれ示す。
図87及び図88は選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚より大きい場合の一例を示す。
図89及び図90は図87及び図88に対し、トンネル酸化膜420及び480の表面が島状半導体層110の周囲よりも外側へ位置する場合の一例を示す。図91及び図92は各トランジスタの間には拡散層720が配置されない場合の一例を示している。
図93及び図94は、拡散層720が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である500、510、520の間に配置する第三の電極である多結晶シリコン膜530を形成した場合の一例を示す。
図95及び96は図93及び図94に対し、第三の電極である多結晶シリコン膜530の底部や上端の位置がそれぞれ選択ゲート・トランジスタのゲート500の上端の位置と異なる場合の一例を示す。
なお、図1では第三の電極である多結晶シリコン膜530は複雑になるため省略している。
図97及び図98は、導体基板100と島状半導体層110とが接続されるようにソース拡散層710を配置し、且つ隣り合うトランジスタの活性領域が接続されるように拡散層720を配置した場合において、読み出し又は消去時に与えられるソース拡散層710の電位と半導体基板100に与えられる電位による電位差によりソース拡散層710と半導体基板又は島状半導体層110とからなるPN接合の半導体基板100又は島状半導体層110側に形成される空乏層により島状半導体層110と半導体基板100とが電気的にフローテイング状態になり、かつ拡散層720の電位と島状半導体層110に与えられる電位による電位差により拡散層720と島状半導体層110とからなるPN接合の島状半導体層110側に形成される空乏層により隣り合うトランジスタの活性領域が電気的に絶縁される場合の一例を示す。
図99及び図100は、島状半導体層110はソース拡散層710によりフローテイング状態となっているが、各々のメモリセルの活性領域は拡散層720により電気的に絶縁されていない場合の一例を示す。
また、電荷蓄積層として積層絶縁膜を有する半導体記憶装置の断面図を、図101〜図112に示す。これら図101〜図112の断面図において、奇数の図面は、MONOS構造をとるメモリセルアレイを示す平面図である図65におけるA−A′断面図であり、偶数の図面は図65におけるB−B′断面図である。
これらの実施の形態においては、図73〜図96に対して電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。
なお、図103及び図104は図101及び図102に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が厚い場合を示す。
図105及び図106は図101及び図102に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が薄い場合の例を示す。
電荷蓄積層としてMISキャパシタを有する半導体記憶装置の断面図を、図113〜図118に示す。これら図113〜図118の断面図において、奇数の図面は、DRAMのメモリセルアレイを示す平面図である図66におけるA−A′断面図であり、偶数の図面は図66におけるB−B′断面図である。
これらの実施の形態においては、図73〜図76に対して電荷蓄積層が浮遊ゲートからMISキャパシタに代わり、拡散層の配置がメモリキャパシタの側部に位置すること及び第四の配線であるビット線と第一の配線ソース線が平行に配置されること以外は同様である。
電荷蓄積層としてMISトランジスタを有する半導体記憶装置の断面図を、図119〜図122に示す。これら図119〜図122の断面図は、SRAMのメモリセルアレイを示す平面図である図67におけるJ1−J1′、J2−J2′、K1−K1′及びK2−K2′の断面図である。
これらの実施の形態においては、p型シリコン基板3100上に複数の柱状をなした島状半導体層3110がマトリクス配列され、図119及び図121に示すように、これら各島状半導体層3110の上部と下部にMISトランジスタを2個配置し、各々トランジスタを島状半導体層に沿って直列に接続した構造となっている。つまり、島状半導体層3110の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚3431を介してメモリゲート3511が配置され、該メモリゲート・トランジスタ上方に島状半導体層3110の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜3434を介して制御ゲートとなる第三の電極3514が配置された構造となっている。また、制御ゲート3514は、図121に示すように、一方向の複数のトランジスタについて連続的に配設されて、第三の配線である制御ゲート線となっている。
さらに、図119及び図121に示すように、半導体基板面には、トランジスタの活性領域が半導体基板に対してフローテイング状態となるように下段に配置されるトランジスタの電気的に共通である第一の不純物拡散層3710が配置され、各々のトランジスタの活性領域がフローテイング状態となるように島状半導体層3110に不純物拡散層3721が配置される。各々の島状半導体層3110の上面には各メモリセル毎の不純物拡散層3724が配置されている。これにより、各々トランジスタが島状半導体層3110に沿って直列に接続した構造となる。図119及び図121に示すように、制御ゲート線と交差する方向のメモリセルの第二の不純物拡散層3724を接続するビット線となる第四の配線層3840が配設されている。
この実施の形態では、一対の島状半導体層で構成される4つのトランジスタ及び2つの高抵抗素子によりメモリセルを構成しており、図119及び図121に示すように、メモリゲートである第一の導電膜3511と相対する島状半導体層に配置されてなる第二の不純物拡散層3721が第二の導電膜3512及び第三の導電膜3513を介して互いに接続されることにより構成される。
さらに、図120及び図122に示すように、それぞれの島状半導体層3110に配置されてなる第二の不純物拡散層3721に接続されてなる第三の導電膜3513は高抵抗素子となる不純物拡散層からなる第二の配線層3120と接続され、各々第二の配線層3120は電気的に共通な電極である第五の配線に接続されている。また、図120及び図122に示すように、第四の配線層3840方向に隣接するメモリセルの電気的に共通である第一の不純物拡散層3710が分離絶縁膜である、例えば第十一の絶縁膜であるシリコン酸化膜3471で電気的に分割されている。
このように配置されたメモリセル及び配線の間には、例えば第三の絶縁膜である酸化膜3420が配置されて互いに絶縁されている。
なお、この実施の形態ではp型島状半導体層側壁に形成された4つのトランジスタ及び2つの高抵抗素子によりメモリセルを構成したが、高抵抗素子に代わりn型半導体上に形成されたトランジスタでもよく、所望の機能を有することができれば構造はこれに限らない。
メモリセルアレイの動作原理における実施の形態
上記の半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、例えば電荷蓄積層として浮遊ゲートを有するメモリセルを一例に、読み出し、書き込み、消去について動作原理について説明する。
本発明の半導体記憶装置の構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを有する島状半導体部において、第4の電極が島状半導体部の各々の一方の端部に接続し、他方の端部には第1の電極が接続している場合における、読み出し手法について述べる。
このような構成の半導体記憶装置のメモリセル構造の等価回路を図123に示す。
例えば、島状半導体部がP型半導体で形成される場合、図123に示す選択セルを読み出すには、第1の電極に第一の電位を与え、選択セルに接続される第3の電極に第三の電位を与え、選択セルに接続される第4の電極に第四の電位を与える。電位の大小関係は第四の電位>第一の電位であり、第4の電極を流れる電流もしくは第1の電極に流れる電流により"0"、"1"を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、"0"、"1"を判定し得る電位とする。
また、読み出し時のタイミングチャートの一例を図181に示す。図181は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第1の電極、第3の電極、第4の電極のそれぞれに第一の電位である接地電位を与えた状態から、第4の電極に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の電極に、例えば第三の電位として、例えば4Vを与え、第4の電極を流れる電流もしくは第1の電極に流れる電流をセンスする。その後、第3の電極を第一の電位である接地電位に戻し、第4の電極を第一の電位である接地電位に戻す。
この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極に関しては常に第三の電位を与えつづけてもよい。
次に、読み出し時のタイミングチャートの一例を図182に示す。図182は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第1の電極、第3の電極、第4の電極、それぞれに第一の電位である接地電位を与えた状態から、第4の電極に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の電極に、例えば第三の電位として、例えば0Vを与え、第4の電極を流れる電流もしくは第1の電極に流れる電流をセンスする。その後に第3の電極を第一の電位である接地電位に戻し、第4の電極を第一の電位である接地電位に戻す。
この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。
ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極に関しては常に第三の電位を与えつづけてもよい。
以上、P型半導体で形成される1個のメモリセルの場合の読み出し動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有している場合の読み出し手法について述べる。
図124は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図124に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第1の電極10に第一の電位を与え、選択セルと直列に配置される第2の電極20に第二の電位を与え、選択セルに接続される第3の電極(30-h)(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置される非選択セルと接続する第3の電極(30-1〜 30-(h−1))には第七の電位を与え、同じく第3の電極(30-(h+1)〜 30-L)には第十一の電位を与え、第4の電極40に第四の電位を与え、選択セルと直列に配置される第5の電極50に第五の電位を与え、電位の大小関係は第四の電位>第一の電位であり、第4の電極40を流れる電流もしくは第1の電極10に流れる電流により"0"、"1"を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、"0"、"1"を判定し得る電位とし、第七の電位及び第十一の電位は電荷蓄積層の蓄積電荷量にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。例えば第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位であればよい。尚、h=1の時には第3の電極(30-2〜30-L)には2≦h≦L-1のときの第3の電極(30-(h+1)〜30-L)と同様の電位が与えられる。また、h=Lの時には第3の電極(30-1〜30-(L-1))には2≦h≦L-1のときの第3の電極(30-1〜30-(h-1))と同様の電位が与えられる。以上のことは本発明における図番179〜278に記載の他の実施例についても適用することとする。
また、第二の電位及び第五の電位はセル電流が流れ得る電位、例えば第2の電極及び第5の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。第1の電極10が半導体基板内に不純物拡散層として形成されている場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極10に与える第一の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。
よって、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、第一の電極に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第1の電極から電源までの間の不純物拡散層の抵抗成分が起因して、第1の電極の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ読み出し電流の低下することが防げる。
また、第1の電極10が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。第1の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の電極10が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。第3の電極(30-L)に接続しているメモリセルから第3の電極(30-1)に接続しているメモリセルまで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。
読み出し時のタイミングチャートの一例を図183に示す。図183は第一の電位として接地電位を与え、第2の電極・第5の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第1の電極10、第2の電極20、第3の電極30、第4の電極40、第5の電極50それぞれに第一の電位である接地電位を与えた状態から、第2の電極20に、例えば第二の電位として、例えば3Vを与え、第5の電極50に、例えば第五の電位として第二の電位と等しい3Vを与え、その後に第4の電極40に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の電極(30-h)に、例えば第三の電位とし、例えば4.0Vを与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の電極(30-1〜30-(h−1))に、例えば第七の電位として、例えば8Vを与え、同じく第3の電極(30-(h+1)〜30-L)に、例えば第十一の電位として、例えば第七の電位と等しい8Vを与え、第4の電極40を流れる電流もしくは第1の電極10に流れる電流をセンスする。
その後、第3の電極(30-h)以外である第3の配線(≠30-h)を第一の電位である接地電位に戻し、その後に第3の電極(30-h)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、その後に第2の電極20及び第5の電極50を第一の電位である接地電位に戻す。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで最初に第1の電極10、第2の電極20、第3の電極(30‐1〜30-L)、第4の電極40、第5の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極(30-h)に関しては常に第三の電位を与えつづけてもよい。
上述においては第3の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の電極(30-h)以外の1つの第3の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。また、第一の電位と第四の電位を入れ替えてもよい。
次に、読み出し時のタイミングチャートの一例を図184に示す。図184は第一の電位として接地電位を与え、第2の電極・第5の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第1の電極10、第2の電極20、第3の電極30、第4の電極40、第5の電極50それぞれに第一の電位である接地電位を与えた状態から、第2の電極20に、例えば第二の電位として、例えば3Vを与え、第5の電極50に、例えば第五の電位として第二の電位と等しい3Vを与え、その後に第4の電極40に第四の電位として、例えば1Vを与え、選択セルと接続されてなる第3の電極(30-h)に、例えば第三の電位として第一の電位である接地電位を与え続け、その後に選択セルと直列に配置されている非選択セルと接続される第3の電極(30-1〜30-(h−1))に、例えば第七の電位として、例えば5Vを与え、同じく第3の電極(30-(h+1)〜30-L)に、例えば第十一の電位として、例えば第七の電位と等しい5Vを与え、第4の電極40を流れる電流もしくは第1の電極10に流れる電流をセンスする。その後、第3の電極(30-h)以外である第3の電極(≠30-h)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、第2の電極20及び第5の電極50を第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで最初に第1の電極10、第2の電極20、第3の電極(30‐1〜30-L)、第4の電極40、第5の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極(30-h)に関しては常に第三の電位を与えつづけてもよい。また、第三の電位は、接地電位をもとり得る。
また、上述においては第3の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の電極(30-h)以外の1つの第3の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。第一の電位と第四の電位を入れ替えてもよい。
以上、P型半導体で形成される複数(、例えばL個、Lは正の整数)の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部を配置している場合の読み出し動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置の構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを、例えば2個直列に接続した島状半導体部を有している場合の読み出し手法について述べる。
図126は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図126に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第1の電極10に第一の電位を与え、選択セルに接続される第3の電極(30-1) に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極(30-2)には第十一の電位を与え、選択セルを含む島状半導体部に接続する第4の電極40に第四の電位を与え、電位の大小関係は第四の電位>第一の電位であり、第4の電極40を流れる電流もしくは第1の電極10に流れる電流により"0"、"1"を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、"0"、"1"を判定し得る電位とし、第十一の電位は電荷蓄積層の蓄積電荷量にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。例えば第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位であればよい。
また、第1の電極10が半導体基板内に不純物拡散層として形成されている場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極10に与える第一の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。
これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。
よって、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、第一の電極10に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第1の電極10から電源までの間の不純物拡散層の抵抗成分が起因して、第1の電極10の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ読み出し電流の低下することが防げる。
また、1の電極10が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。第1の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
読み出し時のタイミングチャートの一例を図185に示す。図185は第一の電位として接地電位を与え、第2の電極・第5の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第4の電極40に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の電極(30-1)に、例えば第三の電位として、例えば4Vを与え、選択セルと直列に配置されている非選択セルと接続される第3の電極(30-2)に、例えば第十一の電位として、例えば第七の電位と等しい8Vを与え、第4の電極(40)を流れる電流もしくは第1の電極(10)に流れる電流をセンスする。その後、第3の電極(30-2)を第一の電位である接地電位に戻し、その後に第3の電極(30-1)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻す。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで最初に第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極(30-1)に関しては常に第三の電位を与えつづけてもよい。第三の電位は接地電位をとり得る。
また、上述においては第3の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の電極(30-1)以外の1つの第3の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。また、第一の電位と第四の電位を入れ替えてもよい。
次に、読み出し時のタイミングチャートの一例を図186に示す。図186は第一の電位として接地電位を与え、第2の電極・第5の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第4の電極40に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の電極(30-1)に、例えば第三の電位として、例えば第一の電位である接地電位を与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の電極(30-2)に、例えば第十一の電位として、例えば第七の電位と等しい5Vを与え、第4の電極40を流れる電流もしくは第1の電極10に流れる電流をセンスする。その後、第3の配線(30-2)を第一の電位である接地電位に戻し、その後に第3の電極(30-1)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻す。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで最初に第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極(30-1)に関しては常に第三の電位を与えつづけてもよい。また、第三の電位は接地電位をもとり得る。また、上述においては第3の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の電極(30-1)以外の1つの第3の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。また、第一の電位と第四の電位を入れ替えてもよい。
以上、P型半導体で形成される、例えば2個の直列に並んだメモリセルの読み出し動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線はメモリセルの第3の電極と接続している場合の読み出し手法について述べる。
図128は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば、該島状半導体部がP型半導体で形成される場合、図128に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第1の配線(1-j) (jは1≦j≦Nの正の整数)に第一の電位を与え、選択セルと直列に配置される第2の電極に接続する第2の配線(2-j)に第二の電位を与え、選択セルに接続される第3の配線(3-j-h)(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-1〜 3-j-(h−1))には第七の電位を与え、同じく第3の配線(3-j-(h+1)〜 3-j-L)には第十一の電位を与え、選択セルと直列に配置されず非選択セルと接続される第3の配線(≠3-j-1〜 3-j-L)には第十二の電位を与え、選択セルを含む島状半導体部に接続する第4の配線(4-i) (iは1≦I≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与え、選択セルと直列に配置される第5の電極に接続する第5の配線(5-j)に第五の電位を与え、第2の配線(2-j)を除く第2の配線(≠2-j)又は第5の配線(5-j)を除く第5の配線(≠5-j)の少なくともどちらか一方に第六の電位を与える。ただし、h=1の時には第3の電極(3-j-2〜3-j-L)には2≦h≦L-1のときの第3の電極(3-j-(h+1)〜3-j-L)と同様の電位が与えられる。また、h=Lの時には第3の電極(3-j-1〜3-j-(L-1))には2≦h≦L-1のときの第3の電極(3-j-1〜3-j-(h-1))と同様の電位が与えられる。以上のことは本発明における図番179〜278に記載の他の実施例についても適用することとする。
電位の大小関係は第四の電位>第一の電位であり、第4の配線(4-i)を流れる電流もしくは第1の配線(1-j)に流れる電流により"0"、"1"を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、"0"、"1"を判定し得る電位とし、第七の電位及び第十一の電位は電荷蓄積層の蓄積電荷量にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。例えば第3の配線に接続されてなる第3の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位であればよい。また、第二の電位及び第五の電位はセル電流が流れ得る電位、例えば第2の配線に接続されてなる第2の電極及び第5の配線に接続されてなる第5の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。また、第六の電位はセル電流が流れ得ない電位、例えば第2の配線に接続されてなる第2の電極及び第5の配線に接続されてなる第5の電極をゲート電極とするトランジスタの閾値以下の電位であればよい。また、第八の電位は第一の電位と同等が好ましい。
第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成されている場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の配線(1-j)に与える第一の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。
よって、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、選択セルを含む島状半導体層に接続される第1の配線(1-j)に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第1の電極から電源までの間の不純物拡散層の抵抗成分が起因して、第1の電極の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ読み出し電流の低下することが防げる。
また第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。また第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。また、第3の配線(3-j-L)に接続しているメモリセルから第3の配線(3-j-1)に接続しているメモリセルまで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。
さらに第3の配線(3-j-h)に接続している複数又は全てのメモリセルの読み出しを同時に行っても良く、その特別な場合として、第3の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線(即ち… 第4の配線(4-(i−16))、第4の配線(4-(i−8))、第4の配線(4-i)、第4の配線(4-(i+8))、第4の配線(4-(i+16))…のような)、ごとに読み出しを同時に行ってもよい。共通でない第4の配線をもつ複数の第3の配線の読み出しを同時に行ってもよい。上記読み出し方法を組み合わせて用いてもよい。
図133は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第一の電位を与える以外は図128の読み出しの電圧配置と同様である。
図135は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第一の電位を与える以外は図128の読み出しの電圧配置と同様である。
また、第1の配線を第3の配線と平行に配置したときの読み出し時のタイミングチャートの一例を図187に示す。図187は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに第一の電位である接地電位を与えた状態から、第2の配線(2-j)に、例えば第二の電位として、例えば3Vを与え、第5の配線(5-j)に、例えば第五の電位として第二の電位と等しい3Vを与え、その後に第4の配線(4-i)に第四の電位として、例えば1Vを与え、さらに選択セルと接続されてなる第3の配線(3-j-h)に、例えば第三の電位として、例えば4Vを与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-1〜3-j-(h−1))に、例えば第七の電位として、例えば8Vを与え、同じく第3の配線(3-j-(h+1)〜3-j-L)に、例えば第十一の電位として、例えば第七の電位と等しい8Vを与え、第4の配線(4-i)を流れる電流もしくは第1の配線(1-j)に流れる電流をセンスする。その後、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を第一の電位である接地電位に戻し、その後に第3の配線(3-j-h)を第一の電位である接地電位に戻し、その後に第4の配線(4-i)を第一の電位である接地電位に戻し、その後に第2の配線(2-j)及び第5の配線(5-j)を第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。
また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで最初に第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の配線(3-j-h)に関しては常に第三の電位を与えつづけてもよい。また、上述においては第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の配線(3-j-h)以外の1つの第3の配線をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
次いで、第1の配線を第3の配線と平行に配置したときの読み出し時のタイミングチャートの一例を図188に示す。図188は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに第一の電位である接地電位を与えた状態から、第2の配線(≠2-j)及び第5の配線(≠5-j)に第六の電位として、例えば1Vを与え、第2の配線(2-j)に、例えば第二の電位として、例えば3Vを与え、第5の配線(5-j)に、例えば第五の電位として第二の電位と等しい3Vを与え、その後に第4の配線(4-i)に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる3の配線(3-j-h)に、例えば第三の電位として、例えば第一の電位である接地電位を与え続け、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-1〜3-j-(h−1))に、例えば第七の電位として、例えば5Vを与え、同じく第3の配線(3-j-(h+1)〜3-j-L)に、例えば第十一の電位として、例えば第七の電位と等しい5Vを与え、選択セルと直列に配置されず非選択セルと接続される第3の配線(≠3-j-1〜 3-j-L)には第十二の電位を与え、第4の配線(4-i)を流れる電流もしくは第1の配線(1-j)に流れる電流をセンスする。その後、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を第一の電位である接地電位に戻し、その後に第4の配線(4-i)を第一の電位である接地電位に戻し、その後に第2の配線(2-j)及び第5の配線(5-j)、第2の配線(≠2-j)及び第5の配線(≠5-j)を第一の電位である接地電位に戻す。
この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで最初に第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の配線(3-j-h)に関しては常に第三の電位を与えつづけてもよい。また、第六の電位は、接地電位をもとり得る。また、上述においては第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の配線(3-j-h)以外の1つの第3の配線をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
以上、第1の配線を第3の配線と平行に配置している場合の読み出し動作原理の一例を述べたが、以下に、第1の配線を第4の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を図189に示す。図189は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図189は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-i)に替わった以外は図187に準ずる。
続いて、第1の配線を第4の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を図190に示す。図190は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図190は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-i)に替え、第六の電位を第一の電位としたこと以外は図188に準ずる。また、必ずしも第六の電位を第一の電位とする必要はない。
以上、第1の配線を第4の配線と平行に配置している場合の読み出し動作原理の一例を述べたが、続いて、第1の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を図191に示す。図191は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図191は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-1)に替わった以外は図187に準ずる。
第1の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を図192に示す。図192は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図192は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-1)に替わった以外は図188に準ずる。
以上、P型半導体で形成される複数(、例えばL個、Lは正の整数)の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の読み出し動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを、例えば2個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×2個の第3の配線はメモリセルの第3の電極と接続している場合の読み出し手法について述べる。
図138は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図137に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第1の配線(1-j) (jは1≦j≦Nの正の整数)に第一の電位を与え、選択セルに接続される第3の配線(3-j-1) に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-2)には第十一の電位を与え、選択セルと直列に配置されない非選択セルと接続される第3の配線(3-j-1〜3-j-2)には第十二の電位を与え、選択セルを含む島状半導体部に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与える。電位の大小関係は第四の電位>第一の電位であり、第4の配線(4-i)を流れる電流もしくは第1の配線(1-j)に流れる電流により"0"、"1"を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、"0"、"1"を判定し得る電位とし、第十一の電位は電荷蓄積層の蓄積電荷量にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。例えば第3の配線に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位であればよい。また、第八の電位は第一の電位と同等が好ましい。また、第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成されている場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の配線(1-j)に与える第一の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。
これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。よって、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、選択セルを含む島状半導体層に接続される第1の配線(1-j)に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第1の電極から電源までの間の不純物拡散層の抵抗成分が起因して、第1の電極の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ読み出し電流の低下することが防げる。また第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。また、第3の配線(3-j-2)に接続しているメモリセルから第3の配線(3-j-1)に接続しているメモリセルまで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。さらに、例えば第3の配線(3-j-1)に接続している複数又は全てのメモリセルの読み出しを同時に行っても良く、その特別な場合として、例えば第3の配線(3-j-1)に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線(即ち… 第4の配線(4-(i−16))、第4の配線(4-(i−8))、第4の配線(4-i)、第4の配線(4-(i+8))、第4の配線(4-(i+16))…のような)、ごとに読み出しを同時に行ってもよい。また、共通でない第4の配線をもつ複数の第3の配線の読み出しを同時に行ってもよい。また、上記読み出し方法を組み合わせて用いてもよい。
図142は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第一の電位を与える以外は図138の読み出しの電圧配置と同様である。
図146は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第一の電位を与える以外は図138の読み出しの電圧配置と同様である。
また、第1の配線を第3の配線と平行に配置したときの読み出し時のタイミングチャートの一例を図193に示す。図193は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに第一の電位である接地電位を与えた状態から、第4の配線(4-i)に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の配線(3-j-1)に、例えば第三の電位として、例えば4Vを与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-2)に、例えば第十一の電位として例え8Vを与え、第4の配線(4-i)を流れる電流もしくは第1の配線(1-j)に流れる電流をセンスする。その後、第3の配線(3-j-2)を第一の電位である接地電位に戻し、その後に第3の配線(3-j-1)を第一の電位である接地電位に戻し、その後に第4の配線(4-i)を第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで最初に第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-2)第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の配線(3-j-1)関しては常に第三の電位を与えつづけてもよい。また、上述においては第3の配線(3-j-1)ゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の配線(3-j-2)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
また、第1の配線を第3の配線と平行に配置したときの読み出し時のタイミングチャートの一例を図194に示す。図194は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−3.0V〜−1.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、選択セルと直列に配置されない非選択セルと接続される第3の配線(≠3-j-1〜3-j-2)に、例えば第十二の電位として、例えば4Vを与え、その後に第4の配線(4-i)に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の配線(3-j-1)に、例えば第三の電位として、例えば第一の電位である接地電位を与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-2)に、例えば第十一の電位として、例えば5Vを与え、第4の配線(4-i)を流れる電流もしくは第1の配線(1-j)に流れる電流をセンスする。その後、第3の配線(3-j-2)を第一の電位である接地電位に戻し、その後に第3の配線(3-j-1)を第一の電位である接地電位に戻し、その後に第4の配線(4-i)を第一の電位である接地電位に戻しその後に第3の配線(≠3-j-1〜3-j-2)に第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)第4の配線(4-1〜4-M)、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の配線(3-j-1)関しては常に第三の電位を与えつづけてもよい。また、上述においては第3の配線(3-j-1)ゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の配線(3-j-2)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
以上、第1の配線を第3の配線と平行に配置している場合の読み出し動作原理の一例を述べたが、続いて、第1の配線を第4の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を図195に示す。図195は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
図195は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-i)に替わった以外は図193に準ずる。
第1の配線を第4の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を図196に示す。図196は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図196は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-i)に替え、第十二の電位を第一の電位としたこと以外は図194に準ずる。また、必ずしも第十二の電位を第一の電位とする必要はない。
以上、第1の配線を第4の配線と平行に配置している場合の読み出し動作原理の一例を述べたが、続いて、第1の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を図179に示す。図179は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図179は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-1)に替わった以外は図193に準ずる。
第1の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を図180に示す。図180は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図180は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-1)に替わった以外は図194に準ずる。
以上、P型半導体で形成される複数(例えばL個、Lは正の整数)の直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の読み出し動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置の構造の一例として、島状半導体部に電荷蓄積層を有し、制御ゲート電極として第3の電極を備えるメモリセルのFowler-Nordheimトンネリング電流(以下F-N電流と称す)を用いた書き込み手法について述べる。
図123は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図123に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極に第一の電位を与え、選択セルに接続される第3の電極に第三の電位を与え、島状半導体部の第4の電極に第四の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位>第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位<第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し"0"、"1"を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により "1"が書き込める電位、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする。例えばメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第1の電極は開放状態でもよい。
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、"1"が書き込まれる、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、メモリセルに書き込みを行うこともできる。
第1の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてF-N電流を用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
以上、書き込み動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成される島状半導体部に1個のメモリセルを配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
図197に第1の電極開放状態にした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極、第3の電極、第4の電極、それぞれに第一の電位である接地電位を与えた状態から、第1の電極を開放状態とした後、第4の電極に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に第3の電極に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極を第一の電位である接地電位に戻し、その後に第1の電極を第一の電位である接地電位に戻す。この際、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、第1の電極と第4の電極を入れ替えてもよい。
続いて、図198に全ての第1の電極に第一の電位として、例えば接地電位を与えた場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極、第3の電極、第4の電極、それぞれに第一の電位である接地電位を与えた状態から、第4の電極に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に第3の電極に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。その後に、例えば第3の電極を第一の電位である接地電位に戻す。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
以上、P型半導体で形成される島状半導体部に1個のメモリセル配置している場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを2個直列に接続した島状半導体部を有している場合のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた書き込み手法について述べる。
図123は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図123に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極に第一の電位を与え、選択セルに接続される第3の電極 に第三の電位を与え、選択セルを含む島状半導体部の第4の電極に第四の電位を与え、これらの電圧配置により選択セルのチャネル部にCHE電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第四の電位>第一の電位であり、第三の電位>第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位又は第四の電位は第三の電位と第一の電位との電位差及び第四の電位と第一の電位との電位差により "1"が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのCHE電流が十分発生する電位とする。
また第1の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてCHEを用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。上記の"0"、"1"の定義を組み合わせてもよい。電荷蓄積層の電荷の状態を変化させる手段はCHEに限らない。
以上、書き込み動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される島状半導体部に1個のメモリセルを配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
図199に第1の電極に第一の電位として、例えば接地電位を与えた場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極、第3の電極、第4の電極、それぞれに第一の電位である接地電位を与えた状態から、第4の電極に第四の電位として、例えば6Vを与え、その後選択セルに接続される第3の電極に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後、例えば第3の電極を接地電位に戻してから第4の電極を接地電位に戻す。この際、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
図199に対して第一の電極と第四の電極を入れ替えた場合の書き込み時のタイミングチャートの一例を図200に示す。第一の電位と第四の電位を入れ替わった以外は図199に準ずる。
以上、P型半導体で形成される島状半導体部に1個のメモリセル配置している場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有している場合のF-N電流を用いた書き込み手法について述べる。
図124は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図124に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極10に第一の電位を与え、選択セルと直列に配置される第2の電極20に第二の電位を与え、選択セルに接続される第3の電極(30-h)(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極(3-j-1〜 3-j-(h−1))には第七の電位を与え、同じく第3の電極(3-j-(h+1)〜 3-j-L)には第十一の電位を与え、選択セルを含む島状半導体部の第4の電極40に第四の電位を与え、選択セルと直列に配置される第5の電極50に第五の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位>第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位<第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し"0"、"1"を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により "1"が書き込める電位、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第七の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の電極(3-j-1〜 3-j-(h−1))に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第七の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。また、第十一の電位は第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。第二の電位はセル電流が流れ得ない電位、例えば第二の電位が第2の電極20に接続されてなる第2の電極20をゲート電極とするトランジスタの閾値以下であればよい。第五の電位はセル電流が流れ得る電位、例えば第5の電極50に接続されてなる第5の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。また、第1の電極10は開放状態でもよい。
また、メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、"1"が書き込まれる、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第3の電位が与えられている第3の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。
第1の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。また、第3の電極(30-L) に接続しているメモリセルから第3の電極(30-1)に接続しているメモリセルまで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の電極(30-h)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の電極(30-1〜30-L)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の電極(30-1〜30-L)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよい。
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてF-N電流を用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
以上、書き込み動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成される複数(例えばL個、Lは正の整数)の直列に並んだメモリセルの場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
図201に第1の電極が開放状態であり、第2の電極・第5の電極に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極10、第2の電極20、第3の電極(30-1〜30-L)、第4の電極40、第5の電極50それぞれに第一の電位である接地電位を与えた状態から、第1の電極10を開放状態とし、第2の電極20に第二の電位として、例えば1Vを与え、第5の電極50に第五の電位として、例えば1Vを与え、その後に第4の電極40に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に第3の電極(30-1〜30-(h−1))(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば10Vを与え、第3の電極(30-(h+1)〜30-L) (hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば10Vを与え、その後に第3の電極(30-h)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極(30-h)を第一の電位である接地電位に戻し、その後に第3の電極(≠30-h)を第一の電位である接地電位に戻し、その後に第2の電極20及び第5の電極50を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第2の電極20、第3の電極30-h、第4の電極40、第5の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の電極(30-h)以外の第3の電極の1つをゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
図201に対して第十一の電位が接地電位である場合の書き込み時のタイミングチャートの一例を図202に示す。第3の電極(30-(h+1)〜30-L)(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば第一の電位である接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図201に準ずる。
図201に対して第一の電極が接地電位である場合の書き込み時のタイミングチャートの一例を図203に示す。第二の電位が第2の電極20をゲート電極とするトランジスタの閾値以下であれば第1の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図201に準ずる。
図202に対して第一の電極が接地電位である場合の書き込み時のタイミングチャートの一例を図204に示す。第二の電位が第2の電極20をゲート電極とするトランジスタの閾値以下であれば第1の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図202に準ずる。
以上、P型半導体で形成される複数(、例えばL個、Lは正の整数)の直列に並んだメモリセルの場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを2個、直列に接続した島状半導体部を有している場合のF-N電流を用いた書き込み手法について述べる。
図126は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図126に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極10に第一の電位を与え、選択セルに接続される第3の電極(30-1)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極(30-2)には第十一の電位を与え、選択セルを含む島状半導体部の第4の電極40に第四の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位>第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位<第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し"0"、"1"を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により "1"が書き込める電位、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、十一の電位はトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の電極(30-2)に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。また、第1の電極10は開放状態でもよい。
また、メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、"1"が書き込まれる、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第3の電位が与えられている第3の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。
第1の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてF-N電流を用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。以上、書き込み動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成される2個の直列に並んだメモリセルの場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
図205に第1の電極が開放状態であり、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40それぞれに第一の電位である接地電位を与えた状態から、第1の電極10を開放状態とし、その後に第4の電極40に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に第3の電極(30-2)に第十一の電位として、例えば第一の電位である接地電位を与え、その後に第3の電極(30-1)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極(30-1)を第一の電位である接地電位に戻し、その後に第1の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第3の電極30-1〜2、第4の電極40それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
上述においては第3の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
図201に対して第3の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合について述べる。図206に第1の電極が開放状態であり、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第1の電極10を開放状態とし、その後に第4の電極40に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に第3の電極(30-1)に、例えば第七の電位として、例えば10Vを与え、その後に第3の電極(30-2)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極(30-2)を第一の電位である接地電位に戻し、その後に第3の電極(30-1)を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第3の電極30-1〜2、第4の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
図205に対して第一の電極が接地電位であるの場合の書き込み時のタイミングチャートの一例を図207に示す。第1の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図205に準ずる。
図206に対して第一の電極が接地電位であるの場合の書き込み時のタイミングチャートの一例を図208に示す。第1の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図206に準ずる。
以上、P型半導体で形成される2個の直列に並んだメモリセルの場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置の構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを2個直列に接続した島状半導体部のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた書き込み手法について述べる。
図126は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図126に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極10に第一の電位を与え、選択セルに接続される第3の電極(30-1) に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極(30-2)には第十一の電位を与え、選択セルを含む島状半導体部の第4の電極に接続する第4の電極40に第四の電位を与え、これらの電圧配置により選択セルのチャネル部にCHE電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第四の電位>第一の電位であり、第三の電位>第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位又は第四の電位は第三の電位と第一の電位との電位差及び第四の電位と第一の電位との電位差により "1"が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのCHE電流が十分発生する電位とする。また、第十一の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつ第十一の電位により電荷蓄積層の電荷の状態に変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の電極(30-2)に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流又はCHE電流が十分に小さくなる電位であればよい。
第1の電極10が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の電極10が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてCHEを用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はCHEに限らない。
以上、書き込み動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される2個の直列に並んだメモリセルの上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
図209に第1の電極に第一の電位として、例えば接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第4の電極40に第四の電位として、例えば6Vを与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の電極(30-2)に、例えば第十一の電位として、例えば8Vを与え、その後選択セルに接続される第3の電極(30-1)に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後、例えば第3の電極(30-1)を接地電位に戻してから第3の電極(30-2)を接地電位に戻し、第4の電極40を接地電位に戻す。この際、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
図1に対して選択セルが第3の電極 (30-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図210に示す。図210は選択セルと直列に配置されている非選択セルと接続される第3の電極に与えられる電位が第十一の電位から第七の電位に替わった以外は図209に準ずる。この時、第七の電位は第十一の電位と同等である。
以上、P型半導体で形成される2個の直列に並んだメモリセルの書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線はメモリセルの第3の電極と接続している場合のF-N電流を用いた書き込み手法について述べる。
図128は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図128に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極に接続する第1の配線(1-j) (jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-j)に第九の電位を与え、選択セルと直列に配置される第2の電極に接続する第2の配線(2-j)に第二の電位を与え、選択セルに接続される第3の配線(3-j-h) (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-1〜 3-j-(h−1))には第七の電位を与え、同じく第3の配線(3-j-(h+1)〜 3-j-L)には第十一の電位を与え、前記以外の第3の配線(≠3-j-1〜 3-j-L)に第十二の電位を与え、選択セルを含む島状半導体部の第4の電極に接続する第4の配線(4-i) (iは1≦I≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与え、選択セルと直列に配置される第5の電極に接続する第5の配線(5-j)に第五の電位を与え、第2の配線(2-j)を除く第2の配線(≠2-j)又は第5の配線(5-j)を除く第5の配線(≠5-j)に第六の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位>第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位<第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し"0"、"1"を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により "1"が書き込める電位、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第七の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の配線(3-j-1〜 3-j-(h−1))に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第七の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
また、第十一の電位は第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。第二の電位はセル電流が流れ得ない電位、例えば第二の電位が第2の配線(2-j)に接続されてなる第2の電極をゲート電極とするトランジスタの閾値以下であればよい。第五の電位はセル電流が流れ得る電位、例えば第5の配線(5-j)に接続されてなる第5の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。第六の電位はセル電流が流れ得ない電位、例えば第2の配線(≠2-j)に接続されてなる第2の電極及び第5の配線(≠5-j)に接続されてなる第5の電極をゲート電極とするトランジスタの閾値以下の電位であればよい。第八の電位は第5の配線(5-j)に接続されてなる第5の電極をゲート電極とし、第4の配線(≠4-i)に接続されてなる第4の電極をソース又はドレイン電極とするトランジスタにおいて第八の電位と第五の電位による電位差が閾値以上となってカットオフ状態となり、前記トランジスタと直列に配置されるメモリセルのチャネル領域に反転層が形成されないような電位であればよい。また、第1の配線(1-1〜1-N)は開放状態でもよい。さらに第4の配線(≠4-i)が開放状態であるか、第一の電位と第二の電位が前述したカットオフ状態となる電位であってもよい。第八の電位は、第八の電位<第五の電位であっても、第三の電位と第八の電位による電位差により、"1"が書き込まれない、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さい電位であればよい。
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、"1"が書き込まれる、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第3の電位が与えられている第3の配線に接続する第3の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。この時、第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成されの場合、選択セルを含まない島状半導体部に接続する第1の配線(≠1-j)に与える第九の電位は、与えた電位により拡がる空乏層が該島状半導体層と半導体基板と電気的にフローティング状態とする電位とするのが好ましい。これにより、該島状半導体層の電位が第九の電位となり、第九の電位が選択セルを含まない島状半導体部上のセルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位とした場合、書き込みが行われない。つまり、第九の電位と第三の電位との電位差又は第九の電位と第七の電位、第九の電位と第十一の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位差となる。メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第九の電位による空乏層の拡がりは何れでもよい。
第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。また、第3の配線(3-j-L) に接続しているメモリセルから第3の配線(3-j-1) に接続しているメモリセルまで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の配線(3-j-h)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の配線(3-j-1〜3-j-L)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の配線(3-1-1〜3-N-L)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよい。第3の配線(3-(j−8)-h)、 第3の配線(3-j-h)、 第3の配線(3-(j+8)-h)、第3の配線(3-(j+16)-h)、 のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に書き込みを行ってもよい。さらに第4の配線(4-i)に接続される1つの島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよい。さらに複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれる1つ又は複数又は全てのメモリセルの書き込みを同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよい。第3の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線(即ち. 第4の配線(4-(i−16))、第4の配線(4-(i−8))、第4の配線(4-i)、第4の配線(4-(i+8))、第4の配線(4-(i+16))のような)ごとに書き込みを同時に行ってもよい。全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第2の配線と第5の配線の電位を交換し、第3の配線(3-j-h)に第三の電位を与えることで第3の配線(3-j-h)に接続する第3の電極をゲート電極とするメモリセル全てに同時に書き込みを行うこともできる。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線に第三の電位を与えることによって第三の電位を与えられた第3の配線に接続する第3の電極をゲート電極とするメモリセル全てに同時にも書き込みを行うことができる。上記の書き込み方法を組み合わせて用いてもよい。
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてF-N電流を用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
続いて、図133は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第一の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図128の書き込みの電圧配置と同様である。続いて、図135は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第一の電位を与える以外は図128の書き込みの電圧配置と同様である。
以上、書き込み動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される複数(例えばL個、Lは正の整数)の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
図211に第1の配線を開放状態で、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N))それぞれに第一の電位である接地電位を与えた状態から、第1の配線(1-1〜1-N)を開放状態とし、第2の配線(≠2-j)及び第5の配線(≠5-j)に第六の電位として、例えば1Vを与え、第2の配線(2-j)に第二の電位として、例えば1Vを与え、第5の配線(5-j)に第五の電位として、例えば1Vを与え、その後に第4の配線(4-i)に第四の電位として、例えば第一の電位である接地電位を与え続け、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば3Vを与え、その後に第3の配線(3-j-h)以外である第3の配線(3-j-1〜3-j-(h−1))(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば10Vを与え、第3の配線(3-j-(h+1)〜3-j-L) (hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば10Vを与え、前記以外の第3の配線(≠3-j-1〜 3-j-L)に第十二の電位として第一の電位である接地電位を与え、その後に第3の配線(3-j-h)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、第3の配線(3-j-h)に第三の電位として、例えば20Vが与えられている間に少なくとも第4の配線(≠4-i)に第八の電位として、例えば3Vが与えられているか、第5の配線(≠5−j)が接地電位であれば、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
その後に、例えば第3の配線(3-j-h)を第一の電位である接地電位に戻し、その後に第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を第一の電位である接地電位に戻し、その後に第4の配線(≠4-i)を第一の電位である接地電位に戻し、その後に第2の配線(2-j)及び第5の配線(5-j)を第一の電位である接地電位に戻し、第2の配線(≠2-j)及び第5の配線(≠5-j)を第一の電位である接地電位に戻し、第1の配線(1-1〜1-N) を第一の電位である接地電位に戻す。この際、第3の配線(3-j-h)に第三の電位として、例えば20Vが与えられている間に少なくとも第4の配線(≠4-i)に第八の電位として、例えば3Vが与えられているか、第5の配線(≠5−j)が第一の電位である接地電位であれば、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。
ここで最初に第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の配線(3-j-h)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
図211に対して第十一の電位が接地電位である場合の書き込み時のタイミングチャートの一例を図212に示す。第3の配線(30-(h+1)〜30-L)(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば第一の電位である接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図211に準ずる。
図211に対して第1の配線が接地電位であるの場合の書き込み時のタイミングチャートの一例を図213に示す。第二の電位が第2の配線(2-j)をゲート電極とするトランジスタの閾値以下であれば第1の配線(1-j)に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図211に準ずる。
図212に対して第1の配線が接地電位であるの場合の書き込み時のタイミングチャートの一例を図214に示す。第二の電位が第2の電極20をゲート電極とするトランジスタの閾値以下であれば第1の配線(1-j)に、例えば第一の電位として、例えば接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図212に準ずる。
以上、第1の配線を第3の配線と平行に配置している場合の書き込み動作原理の一例を述べたが、続いて、第1の配線を第4の配線と平行に配置している場合の書き込み時のタイミングチャートの一例を図215〜図218に示す。図215〜図218は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-i)に替わった以外はそれぞれ図211〜図214に準ずる。
第1の配線がアレイ全体で共通に接続している場合の書き込み時のタイミングチャートの一例を図219〜図222に示す。図219〜図222は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-1)に替わった以外は図211〜図214に準ずる。
以上、P型半導体で形成される複数(、例えばL個、Lは正の整数)の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを2個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×2個の第3の配線はメモリセルの第3の電極と接続している場合のF-N電流を用いた書き込み手法について述べる。
図138は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図138に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極に接続する第1の配線(1-j) (jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-j)に第九の電位を与え、選択セルに接続される第3の配線(3-j-1) に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-2)には第十一の電位を与え、前記以外の第3の配線(≠3-j-1〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部の第4の電極に接続する第4の配線(4-i) (iは1≦I≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位>第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位<第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し"0"、"1"を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により "1"が書き込める電位、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第十一の電位は第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。また、第1の配線(1-1〜1-N)は開放状態でもよい。また、第八の電位は、第三の電位と第八の電位による電位差により、"1"が書き込まれない、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さい電位であればよい。
また、メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、"1"が書き込まれる、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第3の電位が与えられている第3の配線に接続する第3の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。この時、第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成されの場合、選択セルを含まない島状半導体部に接続する第1の配線(≠1-j)に与える第九の電位は、与えた電位により拡がる空乏層が該島状半導体層と半導体基板と電気的にフローティング状態とする電位とするのが好ましい。これにより、該島状半導体層の電位が第九の電位となり、第九の電位が選択セルを含まない島状半導体部上のセルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位とした場合、書き込みが行われない。つまり、第九の電位と第三の電位との電位差又は第九の電位と第七の電位、第九の電位と第十一の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位差となる。メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第九の電位による空乏層の拡がりは何れでもよい。
第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。第3の配線(3-j-2) に接続しているメモリセルから第3の配線(3-j-1) に接続しているメモリセルまで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の配線(3-j-1)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の配線(3-j-1〜3-j-2)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の配線(3-1-1〜3-N-2)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよい。第3の配線(3-(j−8)-h)、 第3の配線(3-j-h)、 第3の配線(3-(j+8)-h)、第3の配線(3-(j+16)-h)…、(h=1又は2) のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に書き込みを行ってもよい。さらに第4の配線(4-i)に接続される1つの島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよい。複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれる1つ又は複数又は全てのメモリセルの書き込みを同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよい。第3の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線(即ち、 第4の配線(4-(i−16))、第4の配線(4-(i−8))、第4の配線(4-i)、第4の配線(4-(i+8))、第4の配線(4-(i+16))のような)、ごとに書き込みを同時に行ってもよい。全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第2の配線と第5の配線の電位を交換し、第3の配線(3-j-h)に第三の電位を与えることで第3の配線(3-j-h)に接続する第3の電極をゲート電極とするメモリセル全てに同時に書き込みを行うこともできる。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線に第三の電位を与えることによって第三の電位を与えられた第3の配線に接続する第3の電極をゲート電極とするメモリセル全てに同時にも書き込みを行うことができる。
上記の書き込み方法を組み合わせて用いてもよい。これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてF-N電流を用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
図142は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第一の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図138の書き込みの電圧配置と同様である。
図146は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第一の電位を与える以外は図138の書き込みの電圧配置と同様である。
以上、書き込み動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成される2個の直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
図223に第1の配線に開放状態とし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、それぞれに第一の電位である接地電位を与えた状態から、第1の配線(1-1〜1-N)を開放状態とし、その後に第4の配線(4-i)に第四の電位として、例えば第一の電位である接地電位を与え続け、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば10Vを与え、第3の配線(3-j-1)に、例えば第十一の電位として、例えば第一の電位である接地電位を与え、前記以外の第3の配線(≠3-j-1〜 3-j-2)に第十二の電位として第一の電位である接地電位を与え、その後に第3の配線(3-j-1)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、第3の配線(3-j-1)に第三の電位として、例えば20Vが与えられている間に少なくとも第4の配線(≠4-i)に第八の電位として、例えば10Vが与えられていれば、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の配線(3-j-1)を第一の電位である接地電位に戻し、その後に第3の配線(3-j-1)以外である第3の配線(≠3-j-1)を第一の電位である接地電位に戻し、その後に第4の配線(≠4-i)を第一の電位である接地電位に戻す。この際、第3の配線(3-j-1)に第三の電位として、例えば20Vが与えられている間に少なくとも第4の配線(≠4-i)に第八の電位として、例えば10Vが与えられてれば、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。
ここで最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の配線(3-j-2)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
図223に対して選択セルが第3の電極 (3-j-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図224に示す。また、図139は選択セルが第3の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。図224は選択セルと直列に配置されている非選択セルと接続される第3の電極に与えられる電位が第十一の電位から第七の電位に替わった以外は図123に準ずる。この時、第七の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の配線(3-j-1)に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第七の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
第1の配線を第4の配線と平行に配置している場合の書き込み時のタイミングチャートの一例を図225〜図228に示す。図225及び図226は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-i)に替わった以外はそれぞれ図223及び図224に準ずる。また、図227及び図228図は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-i)に第一の電位である接地電位を与えつづけても選択セルの書き込み動作には影響を与えず、書き込み動作は図223及び図224に準ずる。また、図143は選択セルが第3の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。この時、非選択である第1の配線(≠1-i)は第八の電位を与えるのが好ましい。
第1の配線がアレイ全体で共通に接続している場合の書き込み時のタイミングチャートの一例を図229及び図230に示す。図229及び図230は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-1)に替わった以外は図223及び図224に準ずる。また、図147は選択セルが第3の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。以上、P型半導体で形成される2個の直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを2個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×2個の第3の配線はメモリセルの第3の電極と接続している場合のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた書き込み手法について述べる。
図138は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図138に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極に接続する第1の配線(1-j)(jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-j)に第九の電位を与え、選択セルに接続される第3の配線(3-j-1)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-2)には第十一の電位を与え、前記以外の第3の配線(≠3-j-1〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部の第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与え、これらの電圧配置により選択セルのチャネル部にCHE電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第四の電位>第一の電位であり、第三の電位>第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位又は第四の電位は第三の電位と第一の電位との電位差及び第四の電位と第一の電位との電位差により "1"が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのCHE電流が十分発生する電位とする。また、第十一の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつ第十一の電位により電荷蓄積層の電荷の状態に変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の配線(3-j-2)に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流又はCHE電流が十分に小さくなる電位であればよい。また、第八の電位は該電位と第一の電位及び第三の電位及び第十一の電位との電位差により、"1"が書き込まれない電位、例えば該電位差により、第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れる、CHE及びF-N電流が十分小さい電位、であればよい。この時、第八の電位は接地電位が望ましく開放状態であってもよい。第九の電位は第八の電位及び第四の電位及び第十二の電位との電位差で"1"の書き込みが起こらない任意の電位でかまわないが、第八の電位と同等の電位が望ましい。第九の電位は開放状態でもよい。第十二の電位は接地電位が望ましい。
第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
また、第3の配線(3-j-2)、第3の配線(3-j-1)の順序で書き込みしてもよいし、順番は逆でもよい。さらに第3の配線(3-j-1)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の配線(3-1-1〜3-N-2)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよい。第3の配線(3-(j−8)-1)、 第3の配線(3-j-1)、 第3の配線(3-(j+8)-1)、第3の配線(3-(j+16)-1)、のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に書き込みを行ってもよい。さらに第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれるメモリセルの書き込みを同時に行ってもよい。複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれるメモリセルの書き込みを同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれるメモリセルの書き込みを同時に行ってもよい。第3の配線(3-j-1)に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線(即ち. 第4の配線(4-(i−16))、第4の配線(4-(i−8))、第4の配線(4-i)、第4の配線(4-(i+8))、第4の配線(4-(i+16))のような)、ごとに書き込みを同時に行ってもよい。全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第3の配線(3-j-1)に第三の電位を与えることで第3の配線(3-j-1)に接続する第3の電極をゲート電極とするメモリセル全てに同時に書き込みを行うこともできる。選択セルを含まない第4の配線(≠4-i)に第九の電位として、例えば第一の電位<第九の電位<第四の電位となる電位を与え、 第4の配線(1-i)に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第3の配線(3-j-1)に第三の電位を与えることで選択セルに書き込みを行うこともできる。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線(3-j-1)に第三の電位を与え、第3の配線(≠3-j-1)に第十一の電位を与えることによって第三の電位を与えられた第3の配線に接続する第3の電極をゲート電極とするメモリセル全てに同時にも書き込みを行うことができる。また、上記の書き込み方法を組み合わせて用いてもよい。
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてCHEを用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよい。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はCHEに限らない。
図142は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第一の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図138の書き込みの電圧配置と同様である。
図146は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第一の電位を与える以外は図138の書き込みの電圧配置と同様である。
以上、書き込み動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される、例えば2個の直列に並んだメモリセルと、島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
図231に第1の配線に第一の電位及び第九の電位として、例えば接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに第一の電位である接地電位を与えた状態から、第4の配線(4-i)に第四の電位として、例えば6Vを与え、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第一の電位である接地電位を与え、選択セルと直列に配置されない非選択セルと接続される第3の配線(≠3-j-1〜 3-j-2)に第十二の電位を与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-2)に、例えば第十一の電位として、例えば8Vを与え、その後選択セルに接続される第3の配線(3-j-1)に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後、例えば第3の配線(3-j-1)を接地電位に戻してから第3の配線(3-j-2)を接地電位に戻し、第4の配線(4-i)を接地電位に戻す。この際、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の配線(3-j-1)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
図231に対して選択セルが第3の配線(3-j-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図232に示す。図232は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図231に準ずる。この時、第七の電位は第十一の電位と同じである。図139は選択セルが第3の配線 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
以上、第1の配線を第3の配線と平行に配置している場合の書き込み動作原理の一例を述べたが、続いて、第1の配線を第4の配線と平行に配置している場合の書き込み時のタイミングチャートの一例を図233に示す。図233は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。図233は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-i)に替わった以外は図231に準ずる。
図233に対して選択セルが第3の配線(3-j-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図234に示す。図234は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図233に準ずる。この時、第七の電位は第十一の電位と同じである。図143は選択セルが第3の配線 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
以上、第1の配線を第4の配線と平行に配置している場合の書き込み動作原理の一例を述べたが、続いて、第1の配線がアレイ全体で共通に接続している場合の書き込み時のタイミングチャートの一例を図235に示す。図235は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。図235は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-1)に替わった以外は図231に準ずる。
図235に対して選択セルが第3の配線(3-j-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図236に示す。図236は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図235に準ずる。この時、第七の電位は第十一の電位と同じである。図147は選択セルが第3の電配線(3-j-2)に接続されるメモリセルとした時の等価回路を示す。
以上、P型半導体で形成される2個の直列に並んだメモリセルと、島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置の構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを接続した島状半導体部を有している場合のF-N電流を用いた消去手法について述べる。
図123は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図123に示す選択セルを消去するには、島状半導体部に接続する第1の電極に第一の電位を与え、選択セルに接続される第3の電極に第三の電位を与え、選択セルを含む島状半導体部に接続する第4の電極に第四の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位<第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を"1"とすると電荷蓄積層の電荷の状態が変化し"0"にすることができる。このとき第三の電位は該電位と第四の電位との電位差により "0"にできる電位、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、第1の電極が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。つまり、第四の電位と第三の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。また、メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりは何れでもよい。
また第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
以上、消去動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成されるメモリセルをもつ島状半導体部の場合で選択された第3の電極をゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。図237に、図123に示すような選択された第3の電極に負バイアスを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層より負の電荷を引きぬく場合、まず、第1の電極、第3の電極、第4の電極にそれぞれに第一の電位である接地電位を与えた状態から、第1の電極に第四の電位として、例えば6Vを与え、第4の電極に第四の電位として、例えば6Vを与え、その後に第3の電極に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極を第一の電位である接地電位に戻し、その後に第1の電極を第一の電位である接地電位に戻し、第4の電極を第一の電位である接地電位に戻す。また、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図123に示すような選択されたセルの消去動作が行われる。また、上述においては続いて、図237に対して第1の電極が開放状態である場合の書き込み時のタイミングチャートの一例を図238に示す。第1の電極が開放状態とする以外は図237に準じて、第1の電極と第4の電極との間に生じる電位差により消去動作が行われる。この際、図123に示すような選択されたセルの消去動作には影響を与えない。
図239に第1の電極に第四の電位として、例えば18Vを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を引きぬく場合、まず、第1の電極、第3の電極、第4の電極それぞれに第一の電位である接地電位を与えた状態から、その後に第1の電極に第四の電位として、例えば18Vを与え、第4の電極に第四の電位として、例えば18Vを与え、その後に第3の電極に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより"0"の消去状態を行う。また、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に第4の電極を第一の電位である接地電位に戻す。また、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極、第3の電極、第4の電極それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。これにより、図123に示すような選択されたセルの消去動作が行われる。
以上、P型半導体で形成されるメモリセルをもつ島状半導体部の消去動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置の構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有している場合のF-N電流を用いた消去手法について述べる。
図124は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図124に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第1の電極10に第一の電位を与え、選択セルと直列に配置される第2の電極20に第二の電位を与え、選択セルに接続される第3の電極(30-h) (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極(30-1〜 30-(h−1))には第七の電位を与え、同じく第3の電極(30-(h+1)〜 30-L)には第十一の電位を与え、選択セルを含む島状半導体部に接続する第4の電極40に第四の電位を与え、選択セルと直列に配置される第5の電極50に第五の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位<第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を"1"とすると電荷蓄積層の電荷の状態が変化し"0"にすることができる。このとき第三の電位は該電位と第四の電位との電位差により "0"にできる電位、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第1の電極10は開放状態でもよい。また、第1の電極10が半導体基板内に不純物拡散層として形成され、第1の電極10の電位が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極10に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。つまり、第四の電位と第三の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。また、メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりは何れでもよい。第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の電極(30-1〜 30-(h−1))をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第十一の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第3の電極(30-(h+1)〜 30-L)をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。また、第二の電位は第2の電極20をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。また、第五の電位は第5の電極50をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
また第1の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の電極10が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の電極をゲート電極とする全てのメモリセルに対し同時に消去を行うこともできる。
第3の電極(30-L)から第3の電極(30-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。
電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
以上、消去動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成される複数(例えばL個、Lは正の整数)の直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合で選択された第3の電極をゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。図240に、図124に示すような選択された第3の電極に負バイアスを与え、第2の電極・第5の電極をゲート電極とするトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層より負の電荷を引きぬく場合、まず、第1の電極10、第2の電極20、第3の電極(30-1〜30-L)、第4の電極40、第5の電極50それぞれに第一の電位である接地電位を与えた状態から、第2の電極20に第二の電位として、例えば6Vを与え、第5の電極50に第五の電位として、例えば6Vを与え、その後に第1の電極10に第四の電位として、例えば6Vを与え、第4の電極40に第四の電位として、例えば6Vを与え、その後に第3の電極(30-h)以外である第3の電極(30-1〜30-(h−1))(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば6Vを与え、第3の電極(30-(h+1)〜30-L) (hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば6Vを与え、その後に第3の電極(30-h)に第三の電位として、例えば12を与える。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極(30-h)を第一の電位である接地電位に戻し、その後に第3の電極(30-h)以外である第3の電極(≠30-h)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻し、その後に第2の電極20を第一の電位である接地電位に戻し、第5の電極50を第一の電位である接地電位に戻す。また、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。第二の電位として、例えば接地電位を与え、第5の電極50に第五の電位として、例えば接地電位を与えてもよい。ここで最初に第1の電極20、第2の電極20、第3の電極(30-1〜30-L) 、第4の電極40、第5の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図124に示すような選択されたセルの消去動作が行われる。また、上述においては第3の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の電極(30-h)以外の第3の電極に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
図240に対して第一の電極が開放状態である場合の書き込み時のタイミングチャートの一例を図241に示す。非選択の第3の電極(≠30-h)(hは1≦h≦Lの正の整数)及び及び第4の電極40を第一の電位として、例えば接地電位を与え、第一の電極が開放状態とする以外は図240に準じて、図124に示すような選択されたセルの消去動作には影響を与えない。また、第3の電極(30-1〜30-(h-1))及び第3の電極(30-(h-1)〜30-L)に第三の電位として−12V与えた場合、図124に示すような第3の電極(30-1〜30-L)に接続される複数のセルの消去動作が行われる。
図242に第1の電極に第四の電位として、例えば18Vを与え、第2の電極・第5の電極をゲート電極とするトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を引きぬく場合、まず、第1の電極10、第2の電極20、第3の電極(30-1〜30-L)、第4の電極40、第5の電極50それぞれに第一の電位である接地電位を与えた状態から、第2の電極20に第二の電位として、例えば18Vを与え、第5の電極50に第五の電位として、例えば18Vを与え、その後に第4の電極40に第四の電位として、例えば18Vを与え、その後に第1の電極10に第四の電位として、例えば18Vを与え、その後に第3の電極(30-h)以外である第3の電極(30-1〜30-(h−1))(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば10Vを与え、第3の配線(30-(h+1)〜30-L)(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば10Vを与え、その後に第3の配線(30-h)に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に第3の電極(30-h)以外である第3の電極(≠30-h)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻し、第2の電極20及び第5の電極50 を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第2の電極20、第3の電極 (30-1〜30-L)、第4の電極40、第5の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図124に示すような選択されたセルの消去動作が行われる。また、上述においては第3の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の電極(30-h)以外の第3の電極の1つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
図243に示す各電位に与える電位のタイミングのように、第3の電極(30-1〜30-(h-1))及び第3の電極(30-(h-1)〜30-L)に第三の電位として18V与えた場合、図125に示すような第3の電極(30-1〜30-L)に接続される複数のセルの消去動作が行われる。
以上、P型半導体で形成される複数(例えばL個、Lは正の整数)の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部の消去動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置の構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを、例えば2個、直列に接続した島状半導体部を有している場合のF-N電流を用いた消去手法について述べる。
図126は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図126に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第1の電極10に第一の電位を与え、選択セルと直列に配置される第2の電極20に第二の電位を与え、選択セルに接続される第3の電極(30-1)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極(30-2)には第十一の電位を与え、選択セルを含む島状半導体部に接続する第4の電極40に第四の電位を与え、選択セルと直列に配置される第5の電極50に第五の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位<第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を"1"とすると電荷蓄積層の電荷の状態が変化し"0"にすることができる。このとき第三の電位は該電位と第四の電位との電位差により "0"にできる電位、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第1の電極10は開放状態でもよい。また、第1の電極10が半導体基板内に不純物拡散層として形成され、第1の電極10の電位が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極10に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。
これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。つまり、第四の電位と第三の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。また、メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりは何れでもよい。第十一の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第3の電極(30-2)をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第二の電位は第2の電極20をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第五の電位は第5の電極50をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
第1の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の電極10が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
また、メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の電極をゲート電極とする全てのメモリセルに対し同時に消去を行うこともできる。
第3の電極(30-2)から第3の電極(30-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。
電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
以上、消去動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される2個の直列に並んだメモリセルをもつ島状半導体部の場合で、選択された第3の電極に接続されるゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。図244に、図126に示すような選択された第3の電極に負バイアスを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層より負の電荷を引きぬく場合、まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第1の電極10に第四の電位として、例えば6Vを与え、第4の電極40に第四の電位として、例えば6Vを与え、その後に第3の電極(30-2)に、例えば第十一の電位として、例えば6Vを与え、その後に第3の電極(30-1)に第三の電位として、例えば12を与える。この状態を所望の時間保持することにより"0"の消去状態を行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極(30-1)を第一の電位である接地電位に戻し、その後に第3の電極(30-2)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。第十一の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第3の電極(30-2)をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第十一の電位は接地電位でもよい。ここで最初に第1の電極10、第3の電極(30-1〜30-2)、第4の電極40それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図126に示すような選択されたセルの消去動作が行われる。また、上述においては第3の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の電極(30-2)に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
図244に対して第1の電極が開放状態である場合の書き込み時のタイミングチャートの一例を図245に示す。非選択の第3の電極(30-2)及び第4の電極40に第一の電位として、例えば接地電位を与え、第1の電極10が開放状態とする以外は図244に準じて、図126に示すような選択されたセルの消去動作には影響を与えない。また、第3の電極(30-1〜30-2)に第三の電位として−12V与えた場合、図127に示すような第3の電極(30-1〜30-2)に接続される複数のセルの消去動作が行われる。
図246に第1の電極に第四の電位として、例えば18Vを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を引きぬく場合、まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第4の電極40に第四の電位として、例えば18Vを与え、その後に第1の電極10に第四の電位として、例えば18Vを与え、その後に第3の配線(30-2)に、例えば第十一の電位として、例えば10Vを与え、その後に第3の配線(30-1)に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に第3の電極(30-2)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第3の電極 (30-1〜30-2)、第4の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。これにより、図126に示すような選択されたセルの消去動作が行われる。
上述においては第3の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
図247に示す各電位に与える電位のタイミングのように、第3の電極(30-1〜30-2)に第三の電位として18V与えた場合、図127に示すような第3の電極(30-1〜30-2)に接続される複数のセルの消去動作が行われる。
以上、P型半導体で形成される2個の直列に並んだメモリセルをもつ島状半導体部の消去動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線はメモリセルの第3の電極と接続している場合のF-N電流を用いた消去手法について述べる。
図128は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図128に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第1の電極に接続する第1の配線(1-j)(jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-j)に第九の電位を与え、選択セルと直列に配置される第2の電極に接続する第2の配線(2-j)に第二の電位を与え、選択セルに接続される第3の配線(3-j-h)(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-1〜 3-j-(h−1))には第七の電位を与え、同じく第3の配線(3-j-(h+1)〜 3-j-L)には第十一の電位を与え、前記以外の第3の配線(≠3-j-1〜 3-j-L)に第十二の電位を与え、選択セルを含む島状半導体部に接続する第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与え、選択セルと直列に配置される第5の電極に接続する第5の配線(5-j)に第五の電位を与え、第2の配線(2-j)を除く第2の配線(≠2-j)又は第5の配線(5-j)を除く第5の配線(≠5-j)に第六の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位<第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を"1"とすると電荷蓄積層の電荷の状態が変化し"0"にすることができる。このとき第三の電位は該電位と第四の電位との電位差により "0"にできる電位、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線(3-j-1〜 3-j-(h−1))に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第十一の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第3の配線(3-j-(h+1)〜 3-j-L)に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第二の電位は第2の配線に接続されてなる第2の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第五の電位は第5の配線に接続されてなる第5の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第六の電位は第二の電位又は第五の電位と同様に第2の電極又は第5の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第八の電位は島状半導体層を介して接続される端子に与えられる第四の電位又は第九の電位と等しい電位が好ましい。第十二の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位、例えば第十二の電位と第八の電位との電位差及び第十二の電位と第四の電位により、第十二の電位が与えられる第3の配線(≠3-j-1〜3-j-L)に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
第1の配線(1-1〜1-M)は開放状態でもよいし、第九の電位は開放状態でもよい。第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、第1の配線(1-1〜1-N)の電位が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の配線(1-j)に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。つまり、第四の電位と第三の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。また、メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりは何れでもよい。
第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の配線に接続される第三の電極をゲート電極とする全てのメモリセルに対し同時に消去を行うこともできる。
第3の配線(3-j-L)から第3の配線(3-j-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の配線(3-j-h)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-j-1〜3-j-L)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-1-1〜3-N-L)に接続している複数又は全てのメモリセルの消去を同時に行ってもよい。また、….第3の配線(3-(j−8)-h)、 第3の配線(3-j-h)、 第3の配線(3-(j+8)-h)、第3の配線(3-(j+16)-h)、 …のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に消去を行ってもよい。さらに第4の配線(4-i)に接続される1つの島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよいし、第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよい。さらに複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれる1つ又は複数又は全てのメモリセルの消去を同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよい。
第3の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線(即ち… 第4の配線(4-(i−16))、第4の配線(4-(i−8))、第4の配線(4-i)、第4の配線(4-(i+8))、第4の配線(4-(i+16))…のような)、ごとに消去を同時に行ってもよい。また、全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第2の配線と第5の配線の電位を交換し、第3の配線(3-j-h)に第三の電位を与えることで第3の配線(3-j-h)に接続する第3の電極をゲート電極とするメモリセル全てに同時に消去を行うこともできるし、このとき任意の第4の配線に第四の電位を与えてもよい。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線に第三の電位を与えることによって第三の電位を与えられた第3の配線に接続する第三の電極をゲート電極とするメモリセル全てに同時にも消去を行うことができる。また、上記の消去方法を組み合わせて用いてもよい。
電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
図129は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-j)と第4の配線(4-i)で決まる島状半導体層上の全てのメモリセルを選択して、消去することができる。第3の配線(3-j-1〜3-j-L)に第三の電位を与える以外は図128の消去の電圧配置と同様である。
図130は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-j)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。第3の配線(3-j-1〜3-j-L)に第三の電位を与え、第4の配線(4-1〜4-M)に第四の電位を与える以外は図128の消去の電圧配置と同様である。
図131は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-1〜1-N)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。第1の配線(1-1〜1‐N)に第四の電位を与え、第3の配線(3-j-1〜3-N-L)に第三の電位を与え、第4の配線(4-1〜4-M)に第四の電位を与える以外は図128の消去の電圧配置と同様である。
図133は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第四の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図128の消去の電圧配置と同様である。
図134は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-i)と第4の配線(4-i)で決まる島状半導体層上の全てのメモリセルを選択して、消去することができる。第3の配線(3-j-1〜3-N-L)に第三の電位を与える以外は図128の消去の電圧配置と同様である。
図135は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第四の電位を与える以外は図128の消去の電圧配置と同様である。
図136は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示し、第1の配線(1-1)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。第1の配線(1-1)に第四の電位を与え、第3の配線(3-j-1〜3-(j+1)-L)に第三の電位を与え、第4の配線(4-1〜4-M)に第四の電位を与える以外は図135の消去の電圧配置と同様である。
図137は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示し、第3の配線(3-j-h)に接続する全てのメモリセルを選択して、消去することができる。第1の配線(1-1)に第四の電位を与え、第3の配線(3-j-h)に第三の電位を与え、第4の配線(4-1〜4-M)に第四の電位を与える以外は図135の消去の電圧配置と同様である。
以上、消去動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される複数(例えばL個、Lは正の整数)の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合で選択された第3の配線に接続されるゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。図248に、図132に示すような選択された第3の配線に負バイアスを与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層より負の電荷を引きぬく場合、まず、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N))それぞれに第一の電位である接地電位を与えた状態から、第1の配線(1-j)以外である第1の配線(≠1-j)に第八の電位として、例えば第四の電位と等しい6Vを与え、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい6Vを与え、第1の配線(1-j)に第四の電位として、例えば6Vを与え、第4の配線(4-i)に第四の電位として、例えば6Vを与え、その後に第3の配線(3-j-h)以外である第3の配線(3-j-1〜3-j-(h−1))(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば6Vを与え、第3の配線(3-j-(h+1)〜3-j-L)(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば6Vを与え、前記以外の第3の配線(≠3-j-1〜 3-j-L)に第十二の電位として、例えば6Vを与え、その後に第3の配線(3-j-h)に第三の電位として、例えば12を与える。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の配線(3-j-h)を第一の電位である接地電位に戻し、その後に第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を第一の電位である接地電位に戻し、その後に第4の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第1の配線(1-1〜1-N)を第一の電位である接地電位に戻す。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。
ここで最初に第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図132に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。また、上述においては第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の配線(3-j-h)以外の第3の配線に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
図248に対して第一の配線が開放状態である場合の書き込み時のタイミングチャートの一例を図249に示す。非選択の第3の配線(≠3-i-h)(hは1≦h≦Lの正の整数)及び第4の配線(≠4-i)に第一の電位として、例えば接地電位を与え、第一の配線が開放状態とする以外は図248に準じて、図128に示すような選択されたセルの消去動作には影響を与えない。
第4の配線(≠4-i)に第八の電位として6Vを与えた場合、図132に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。第4の配線(≠4-i)に第八の電位として6Vを与え、かつ第3の配線(3-i-1〜3-i-(h-1))及び第3の配線(3-i-(h-1)〜3-i-L)に第三の電位としてー12V与えた場合、図130に示すような第1の配線(1-j)に接続される複数のセルの消去動作が行われる。全ての第4の配線(4-1〜4-M)に第四の電位として6Vを与え、全ての第3の配線(3-1-1〜3-N-L)に第三の電位として−12Vを与えた場合、図131に示すような全てのセルの消去動作が行われる。
図250に第1の配線に第四の電位及び第九の電位として、例えば18Vを与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を引きぬく場合、まず、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N))それぞれに第一の電位である接地電位を与えた状態から、第2の配線(≠2-j)及び第5の配線(≠5-j)に第六の電位として、例えば18Vを与え、第2の配線(2-j)に第二の電位として、例えば18Vを与え、第5の配線(5-j)に第五の電位として、例えば18Vを与え、その後に第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい18Vを与え、第1の配線(1-j)以外である第1の配線(≠1-j)に第八の電位として、例えば第四の電位と等しい18Vを与え、第4の配線(4-i)に第四の電位として、例えば18Vを与え、その後に第1の配線(1-j)に第四の電位として、例えば18Vを与え、その後に第3の配線(3-j-h)以外である第3の配線(3-j-1〜3-j-(h−1))(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば10Vを与え、第3の配線(3-j-(h+1)〜3-j-L)(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば10Vを与え、前記以外の第3の配線(≠3-j-1〜 3-j-L)に第十二の電位として、例えば10Vを与え、その後に第3の配線(3-j-h)に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後に第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を第一の電位である接地電位に戻し、その後に第4の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第1の配線(1-1〜1-N)を第一の電位である接地電位に戻し、第2の配線(2-1〜2-N)及び第5の配線(5-1〜5-N)を第一の電位である接地電位に戻す。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図132に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。また、上述においては第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の配線(3-j-h)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。また、第3の配線(3-i-1〜3-i-(h-1))及び第3の配線(3-i-(h-1)〜3-i-L)に第三の電位として接地電位を与えた場合、図130に示すような第1の配線(1-j)に接続される複数のセルの消去動作が行われる。全ての第3の配線(3-1-1〜3-N-L)に第三の電位として接地電位を与えた場合、例えば、図251に示す各電位に与える電位のタイミングとした場合、図131に示すような全てのセルの消去動作が行われる。
第1の配線を第4の配線と平行に配置している場合の消去時のタイミングチャートの一例を図252〜図255に示す。図252〜図255は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-i)に替わった以外はそれぞれ図248〜図251に準ずる。この時、図248〜図251のように第5の配線(≠5-j)、第4の配線(≠4-i)、第3の配線(≠3-j-1〜3-j-L)、第2の配線(≠2-j)、第1の配線(≠1-i)を第一の電位として接地電位としてもよい。また、第3の配線(3-j-1〜3-j-L)に第三の電位として接地電位を与えた場合、例えば、図255に示す各電位に与える電位のタイミングとした場合、図130に示すような第1の配線(1-i)に接続されるセルの消去動作が行われる。図256に示すように、第5の配線(≠5-j)に第五の電位として、例えば18Vを与え、第2の配線(≠2-j) に第二の電位として、例えば18Vを与え、第4の配線(≠4-i)及び第1の配線(≠1-i)にに第四の電位として、例えば18Vを与えることにより、図131に示すような全てのセルの消去動作が行われる。
第1の配線がアレイ全体で共通に接続している場合の消去時のタイミングチャートの一例を図257〜図260に示す。図257〜図260は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-1)に替わった以外は図248〜図251に準ずる。また、全ての第3の配線(3-1-1〜3-N-L)に第三の電位として接地電位を与えた場合、例えば、図260に示す各電位に与える電位のタイミングとした場合、図131に示すような全てのセルの消去動作が行われる。
以上、P型半導体で形成される複数(例えばL個、Lは正の整数)の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の消去動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを、例えば2個、直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線はメモリセルの第3の電極と接続している場合のF-N電流を用いた消去手法について述べる。
図138は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図138に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第1の電極に接続する第1の配線(1-j) (jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-j)に第九の電位を与え、選択セルと直列に配置される非選択のセルに接続される第3の配線(3-j-2)には第十一の電位を与え、前記以外の非選択のセルに接続される第3の配線(≠3-j-1〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部に接続する第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与え、これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位<第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を"1"とすると電荷蓄積層の電荷の状態が変化し"0"にすることができる。このとき第三の電位は該電位と第四の電位との電位差により"0"にできる電位、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。第十一の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第3の配線(3-j-2)に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第二の電位は第2の配線に接続されてなる第2の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第五の電位は第5の配線に接続されてなる第5の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第六の電位は第二の電位又は第五の電位と同様に第2の電極又は第5の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第八の電位は島状半導体層を介して接続される端子に与えられる第四の電位又は第九の電位と等しい電位が好ましい。第十二の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位、例えば第十二の電位と第八の電位との電位差及び第十二の電位と第四の電位により、第十二の電位が与えられる第3の配線(≠3-j-1〜 3-j-2)に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第1の配線(1-1〜1-M)は開放状態でもよいし、第九の電位は開放状態でもよい。第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、第1の配線(1-1〜1-N)の電位が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の配線(1-j)に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。つまり、第四の電位と第三の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。また、メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりは何れでもよい。
第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の配線に接続される第三の電極をゲート電極とする全てのメモリセルに対し同時に消去を行うこともできる。
第3の配線(3-j-2)から第3の配線(3-j-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の配線(3-j-1)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-j-1〜3-j-2)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-1-1〜3-N-2)に接続している複数又は全てのメモリセルの消去を同時に行ってもよい。また、….第3の配線(3-(j−8)-h)、 第3の配線(3-j-h)、 第3の配線(3-(j+8)-h)、第3の配線(3-(j+16)-h)、 …(h=1又は2)のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に消去を行ってもよい。さらに第4の配線(4-i)に接続される1つの島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよいし、第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよい。さらに複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれる1つ又は複数又は全てのメモリセルの消去を同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよい。第3の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線(即ち…. 第4の配線(4-(i−16))、第4の配線(4-(i−8))、第4の配線(4-i)、第4の配線(4-(i+8))、第4の配線(4-(i+16))…のような)、ごとに消去を同時に行ってもよい。全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第2の配線と第5の配線の電位を交換し、第3の配線(3-j-h)に第三の電位を与えることで第3の配線(3-j-h)に接続する第3の電極をゲート電極とするメモリセル全てに同時に消去を行うこともできるし、このとき任意の第4の配線に第四の電位を与えてもよい。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線に第三の電位を与えることによって第三の電位を与えられた第3の配線に接続する第三の電極をゲート電極とするメモリセル全てに同時にも消去を行うことができる。上記の消去方法を組み合わせて用いてもよい。
電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
図139は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-j-1)には第七の電位を与える以外は図128の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線(3-j-1)に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
図140は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-j)に接続し、かつ第3の配線 (3-j-1)に接続するメモリセルを選択して、消去することができる。第4の配線(4-1〜4-M)に第四の電位を与える以外は図128の消去の電圧配置と同様である。
図141は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-j-1)には第七の電位を与える以外は図139の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線(3-j-1)に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
図142は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第四の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図138の消去の電圧配置と同様である。
図143は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-i-1)には第七の電位を与える以外は図142の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線(3-j-1)に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
図144は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-i)に接続し、かつ第3の配線 (3-j-1)に接続するメモリセルを選択して、消去することができる。第4の配線(4-1〜4-M)に第四の電位を与える以外は図142の消去の電圧配置と同様である。
図145は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-j-1)には第七の電位を与える以外は図144の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線(3-j-1)に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
図146は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第四の電位を与える以外は図138の消去の電圧配置と同様である。
図147は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-i-1)には第七の電位を与える以外は図146の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線(3-j-1)に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
図148は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に接続し、かつ第3の配線 (3-j-1)に接続するメモリセルを選択して、消去することができる。第4の配線(4-1〜4-M)に第四の電位を与える以外は図148の消去の電圧配置と同様である。
図149は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-j-1)には第七の電位を与える以外は図148の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線(3-j-1)に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
以上、消去動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される2個の直列に並んだメモリセルとをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合で選択された第3の配線に接続されるゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。図261に図140に示すような選択された第3の配線に負バイアスを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層より負の電荷を引きぬく場合、まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、第1の配線(1-j)以外である第1の配線(≠1-j)に第八の電位として、例えば第四の電位と等しい6Vを与え、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい6Vを与え、第1の配線(1-j)に第四の電位として、例えば6Vを与え、第4の配線(4-i)に第四の電位として、例えば6Vを与え、その後に第3の配線(3-j-1)以外である第3の配線(3-j-2)に、例えば第十一の電位として、例えば6Vを与え、前記以外の第3の配線(≠3-j-1〜 3-j-2)に第十二の電位として、例えば6Vを与え、その後に第3の配線(3-j-1)に第三の電位として、例えば12を与える。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の配線(3-j-1)を第一の電位である接地電位に戻し、その後に第3の配線(3-j-1)以外である第3の配線(≠3-j-1)を第一の電位である接地電位に戻し、その後に第4の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第1の配線(1-1〜1-N)を第一の電位である接地電位に戻す。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図140に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の配線(3-j-2)に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
図261に対して第一の配線が開放状態である場合の書き込み時のタイミングチャートの一例を図262に示す。非選択の第3の配線(3-i-2)及び第4の配線(≠4-i)に第一の電位として、例えば接地電位を与え、第一の配線が開放状態とする以外は図261に準じて、図138に示すような選択されたセルの消去動作には影響を与えない。また、第4の配線(≠4-i)に第八の電位として6Vを与えた場合、図140に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。また、第4の配線(≠4-i)に第八の電位として6Vを与え、かつ第3の配線(3-i-1〜3-i-L)に第三の電位として−12V与えた場合、第1の配線(1-j)に接続される複数のセルの消去動作が行われる。全ての第4の配線(4-1〜4-M)に第四の電位として6Vを与え、全ての第3の配線(3-1-1〜3-N-2)に第三の電位として−12Vを与えた場合、全てのセルの消去動作が行われる。
図263に第1の配線に第四の電位及び第九の電位として、例えば18Vを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を引きぬく場合、まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい18Vを与え、第1の配線(1-j)以外である第1の配線(≠1-j)に第八の電位として、例えば第四の電位と等しい18Vを与え、第4の配線(4-i)に第四の電位として、例えば18Vを与え、その後に第1の配線(1-j)に第四の電位として、例えば18Vを与え、その後に第3の配線(3-j-2)に、例えば第十一の電位として、例えば10Vを与え、前記以外の第3の配線(≠3-j-1〜 3-j-2)に第十二の電位として、例えば10Vを与え、その後に第3の配線(3-j-1)に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後に第3の配線(3-j-1)以外である第3の配線(≠3-j-1)を第一の電位である接地電位に戻し、その後に第4の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第1の配線(1-1〜1-N)を第一の電位である接地電位に戻しす。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図148に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の配線(3-j-2)をゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
図264に示す消去動作の各電圧のタイミングチャートの一例のように第3の配線(3-i-1〜3-i-2)に第三の電位として第一の電位である接地電位与えた場合、第1の配線(1-j)に接続される複数のセルの消去動作が行われる。また、全ての第3の配線(3-1-1〜3-N-2)に第三の電位として接地電位与えた場合、全てのセルの消去動作が行われる。
以上、第1の配線を第3の配線と平行に配置している場合の消去動作原理の一例を述べたが、続いて、第1の配線を第4の配線と平行に配置している場合の消去時のタイミングチャートの一例を図265〜図268に示す。図265〜図268は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-i)に替わった以外はそれぞれ図261〜図264に準ずる。この時、図265〜図268のように第4の配線(≠4-i)、第3の配線(≠3-j-1〜3-j-L)、第1の配線(≠1-i)を第一の電位として接地電位としてもよい。
第1の配線がアレイ全体で共通に接続している場合の消去時のタイミングチャートの一例を図269〜図272に示す。図269〜図272は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-1)に替わった以外は図261〜図264に準ずる。
以上、P型半導体で形成される2個の直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の消去動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを2個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×2個の第3の配線はメモリセルの第3の電極と接続している場合のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた消去手法について述べる。
図140は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図140に示す選択セルを消去するには、選択セルを含む島状半導体部の第1の電極に接続する第1の配線(1-j) (jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-j)に第九の電位を与え、選択セルに接続される第3の配線(3-j-1) に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-2)には第十一の電位を与え、前記以外の第3の配線(≠3-j-1〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部の第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位として第四の電位を与え、これらの電圧配置により選択セルのチャネル部にCHE電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の消去とする場合、電位の大小関係は第四の電位>第一の電位であり、第三の電位>第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位又は第四の電位は第三の電位と第一の電位との電位差及び第四の電位と第一の電位との電位差により "1"が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのCHE電流が十分発生する電位とする。
第十一の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつ第十一の電位により電荷蓄積層の電荷の状態に変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の消去とする場合、第3の配線(3-j-2)に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流又はCHE電流が十分に小さくなる電位であればよい。第九の電位は第八の電位及び第四の電位及び第十二の電位との電位差で"1"の消去が起こらない任意の電位でかまわないが、第八の電位と同等の電位が望ましい。また、第九の電位は開放状態でもよい。また十二の電位は接地電位が望ましい。
第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばSOI基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
第3の配線(3-j-2)、第3の配線(3-j-1)の順序で消去してもよいし、順番は逆でもよい。さらに第3の配線(3-j-1)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-1-1〜3-N-2)に接続している複数又は全てのメモリセルの消去を同時に行ってもよい。第3の配線(3-(j−8)-1)、 第3の配線(3-j-1)、 第3の配線(3-(j+8)-1)、第3の配線(3-(j+16)-1)、のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に消去を行ってもよい。さらに第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれるメモリセルの消去を同時に行ってもよい。さらに複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれるメモリセルの消去を同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれるメモリセルの消去を同時に行ってもよい。第3の配線(3-j-1)に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線(即ち. 第4の配線(4-(i−16))、第4の配線(4-(i−8))、第4の配線(4-i)、第4の配線(4-(i+8))、第4の配線(4-(i+16))のような)、ごとに消去を同時に行ってもよい。全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第3の配線(3-j-1)に第三の電位を与えることで第3の配線(3-j-1)に接続する第3の電極をゲート電極とするメモリセル全てに同時に消去を行うこともできる。選択セルを含まない第4の配線(≠4-i)に第九の電位として、例えば第一の電位<第九の電位<第四の電位となる電位を与え、 第4の配線(1-i)に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第3の配線(3-j-1)に第三の電位を与えることで選択セルに消去を行うこともできる。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線(3-j-1)に第三の電位を与え、第3の配線(≠3-j-1)に第十一の電位を与えることによって第三の電位を与えられた第3の配線に接続する第3の電極をゲート電極とするメモリセル全てに同時にも消去を行うことができる。また、上記の消去方法を組み合わせて用いてもよい。
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"への消去、変化させないことを"0" への消去とし、電荷の状態を変化させる手段としてCHEを用いる場合を例とし、選択したセルに"1"を消去場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"への消去、変化させないことを"1"への消去としてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0" への消去、大きく変化させることを"1" への消去としてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0" への消去、正に変化させることを"1" への消去としてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はCHEに限らない。
図142は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第一の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図138の消去の電圧配置と同様である。
図146は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第一の電位を与える以外は図138の消去の電圧配置と同様である。
以上、消去動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される2個の直列に並んだメモリセルと、島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合の上述の消去動作の各電圧のタイミングチャートの一例について述べる。
図273に第1の配線に第一の電位及び第九の電位として、例えば接地電位を与え、メモリセルの消去状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、書き込み状態の定義を0.5V〜3.0Vとした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の消去とする場合、まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに第一の電位である接地電位を与えた状態から、第4の配線(4-i)に第四の電位として、例えば6Vを与え、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第四の電位として、例えば6Vを与え、選択セルと直列に配置されない非選択セルと接続される第3の配線(≠3-j-1〜 3-j-2)に第十二の電位として、例えば接地電位を与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線(3-j-2)に、例えば第十一の電位として、例えば8Vを与え、その後選択セルに接続される第3の配線(3-j-1)に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより"1"の消去を行う。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後、例えば第3の配線(3-j-1)を接地電位に戻してから第3の配線(3-j-2)を接地電位に戻し、第4の配線(4-1〜4-M)を接地電位に戻す。この際、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。
ここで最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の配線(3-j-1)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
図273に対して選択セルが第3の配線(3-j-2)に接続される全てのメモリセルの場合の消去時のタイミングチャートの一例を図274に示す。図274は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図273に準ずる。この時、第七の電位は第十一の電位と同じである。図141は選択セルが第3の電極 (3-j-2)に接続される全てのメモリセルとした時の等価回路を示す。
以上、第1の配線を第3の配線と平行に配置している場合の消去動作原理の一例を述べたが、続いて、第1の配線を第4の配線と平行に配置している場合の消去時のタイミングチャートの一例を図275に示す。図275は第一の電位として接地電位を与え、メモリセルの消去状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の消去における各電位に与える電位のタイミングの一例を示す。図275は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-i)に替わった以外は図273に準ずる。
図275に対して選択セルが第3の配線(3-j-2)に接続される全てのメモリセルの場合の消去時のタイミングチャートの一例を図276に示す。図276は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図275に準ずる。この時、第七の電位は第十一の電位と同じである。図145は選択セルが第3の電極 (3-j-2)に接続される全てメモリセルとした時の等価回路を示す。
第1の配線がアレイ全体で共通に接続している場合の消去時のタイミングチャートの一例を図277に示す。図277は第一の電位として接地電位を与え、メモリセルの消去状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の消去における各電位に与える電位のタイミングの一例を示す。図277は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-1)に替わった以外は図273に準ずる。
図277に対して選択セルが第3の配線(3-j-2)に接続されるメモリセルの場合の消去時のタイミングチャートの一例を図278に示す。図278は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図277に準ずる。この時、第七の電位は第十一の電位と同じである。図149は選択セルが第3の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
以上、P型半導体で形成される2個の直列に並んだメモリセルと、島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の消去動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
これまで電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を下げることを消去とし、電荷の状態を変化させる手段をとしてF-N電流を用いる場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体やMONOS構造の窒化膜などでもよい。また、電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はCHEに限らず、例えばホットホールを利用してもよい。以上、P型半導体で形成される2つの直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線がアレイに共通に配置している場合の消去動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
以上で述べたような電荷蓄積層として浮遊ゲートを有するメモリセル以外のものについて説明する。
図150及び図151は図65及び図101〜図110で示される一実施例のMONOS構造をとるメモリセルアレイの一部分を示す等価回路図である。図150は一つの島状半導体層110に配置されるMONOS構造をとるメモリセルアレイの等価回路図を示し、図151は、島状半導体層110が複数配置される場合の等価回路をそれぞれ示している。
以下、図150に示す等価回路について説明する。
ゲート電極として第12の電極12を備えるトランジスタとゲート電極として第15の電極15を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層として積層絶縁膜を有し制御ゲート電極として第13の電極(13-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個、直列に接続した島状半導体層110において、第14の電極14が該島状半導体層110の各々の一方の端部に接続し、他方の端部には第11の電極11が接続する。
続いて、図151に示す等価回路について説明する。
以下、複数の島状半導体層110が配置されるメモリセルアレイにおいて、図150で示される各島状半導体層110に配置される各回路素子の電極と各配線の接続関係を示す。
該島状半導体層110を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)、備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第14の配線が各々の島状半導体層110に備える上述の第14の電極14とそれぞれ接続する。半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN×L本の第13の配線は各々のメモリセルの上述の第13の電極(13-h)(hは1≦h≦Lの正の整数)と接続する。第14の配線と交差する方向に配置される複数本、例えばN本の第11の配線が各々の島状半導体層110に備える上述の第11の電極11と接続し、かつ、第11の配線を第13の配線と平行に配置する。半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN本の第12の配線は各々のメモリセルの上述の第12の電極12と接続し、かつ、同様に半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN本の第15の配線は各々のメモリセルの上述の第15の電極15と接続する。
図152及び図153は図66及び図117及び図118で示される一実施例のDRAM構造をとるメモリセルアレイの一部分を示す等価回路図である。図152は一つの島状半導体層110に配置されるDRAM構造をとるメモリセルアレイの等価回路図を示し、図153は、島状半導体層110が複数配置される場合の等価回路をそれぞれ示している。
以下、図152に示す等価回路について説明する。
一つのトランジスタと一つのMISキャパシタを直列に接続することで一つのメモリセルが構成される。該メモリセルの一方の端部には第23の電極23が接続し、もう一方の端部には第21の電極21が接続し、かつゲート電極として第22の電極22を備えるメモリセルを、例えば2組、図152に示されるように接続し、一つの島状半導体層110から2つの第21の電極(21-1)、(21-2)、及び2つの第22の電極(22-1)、(22-2)がそれぞれ備えられ、島状半導体層110の一方の端部に第23の電極23が備えられる。
図153に示す等価回路について説明する。
以下、複数の島状半導体層110が配置されるメモリセルアレイにおいて、図152で示される各島状半導体層110に配置される各回路素子の電極と各配線の接続関係を示す。
該島状半導体層110を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)、備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第23の配線が各々の島状半導体層110に備える上述の第23の電極23とそれぞれ接続する。また、半導体基板に平行で、かつ第23の配線23と交差する方向に配置される複数本、例えば2×N本の第22の配線は各々のメモリセルの上述の第22の電極(22-1)、(22-2)と接続する。また、第23の配線と交差する方向に配置される複数本、例えば2×N本の第21の配線が各々のメモリセルの上述の第21の電極(21-1)、(21-2)と接続する。
なお、図152及び図153では一つの島状半導体層110にメモリセルが2組配置される場合の一例を示したが、一つの島状半導体層110に配置するメモリセルの数は3組以上でも、あるいは1組だけでもよい。
図152及び図153で示した等価回路は島状半導体層110の底部から順に、MISキャパシタ、トランジスタ、MISキャパシタ、トランジスタを配置した場合の一例であるが、他の配置の一例として島状半導体層110の底部から順に、トランジスタ、MISキャパシタ、MISキャパシタ、トランジスタを配置した場合を以下説明する。
図154及び図155は図66及び図113〜図116で示される一実施例のDRAM構造をとるメモリセルアレイの一部分を示す等価回路図である。図154は一つの島状半導体層110に配置されるDRAM構造をとるメモリセルアレイの等価回路図を示し、図155は、島状半導体層110が複数配置される場合の等価回路をそれぞれ示している。
以下、図154に示す等価回路について説明する。
メモリセルの構成は先の例と同様、一つのトランジスタと一つのMISキャパシタが直列に接続することで一つのメモリセルが構成され、該メモリセルの一方の端部には第23の電極23が接続し、もう一方の端部には第21の電極21が接続し、かつゲート電極として第22の電極22が接続する。このメモリセルが、例えば2組、図154に示されるように接続し、一つの島状半導体層110から2つの第21の電極(21-1)、(21-2)、及び2つの第22の電極(22-1)、(22-2)がそれぞれ備えられ、島状半導体層110の一方の端部に第23の電極23が備えられ、もう一方の端部に第24の電極24が備えられる。
図155に示す等価回路について説明する。
以下、複数の島状半導体層110が配置されるメモリセルアレイにおいて、図154で示される各島状半導体層110に配置される各回路素子の電極と各配線の接続関係を示す。
該島状半導体層110を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)、備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第23の配線が各々の島状半導体層110に備える上述の第23の電極23とそれぞれ接続する。同様に半導体基板に平行に配置される複数本、例えばM本の第24の配線が各々の島状半導体層110に備える上述の第24の電極24とそれぞれ接続する。半導体基板に平行で、かつ第23の配線23及び第24の配線24と交差する方向に配置される複数本、例えば2×N本の第22の配線は各々のメモリセルの上述の第22の電極(22-1)、(22-2)と接続する。同様に第23の配線23及び第24の配線24と交差する方向に配置される複数本、例えば2×N本の第21の配線が各々のメモリセルの上述の第21の電極(21-1)、(21-2)と接続する。
図156及び図157は図93〜図96、図111及び図112で示される一実施例で、各トランジスタ間に拡散層720が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である500、510、520の間に配置する第三の導電膜である多結晶シリコン膜530を形成した場合のメモリセルアレイの一部分を示す等価回路図である。図156は一つの島状半導体層110に配置される構造として、各メモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極の間に配置する第三の導電膜である多結晶シリコン膜530が形成される場合のメモリセルアレイの等価回路図を示し、及び図157は、島状半導体層110が複数配置される場合の等価回路をそれぞれ示している。以下、図156に示す等価回路について説明する。
ゲート電極として第32の電極32を備えるトランジスタとゲート電極として第35の電極35を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第33の電極(33-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個、直列に配置し、かつ、各トランジスタの間にゲート電極として第36の電極を備えるトランジスタを配置した島状半導体層110において、第34の電極34が該島状半導体層110の各々の一方の端部に接続し、他方の端部には第31の電極31が接続し、かつ複数の36の電極が全て一つに接続し第36の電極36として島状半導体層110に備えられる。
図157に示す等価回路について説明する。
以下、複数の島状半導体層110が配置されるメモリセルアレイにおいて、図156で示される各島状半導体層110に配置される各回路素子の電極と各配線の接続関係を示す。
該島状半導体層110を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)、備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第34の配線が各々の島状半導体層110に備える上述の第34の電極34とそれぞれ接続する。半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN×L本の第33の配線は各々のメモリセルの上述の第33の電極(33-h)と接続する。また、第34の配線と交差する方向に配置される複数本、例えばN本の第31の配線が各々の島状半導体層110に備える上述の第31の電極31と接続し、かつ、第31の配線を第33の配線と平行に配置する。半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN本の第32の配線は各々のメモリセルの上述の第32の電極32と接続し、かつ、同様に半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN本の第35の配線は各々のメモリセルの上述の第35の電極35と接続する。各々の島状半導体層110に備える上述の第36の電極36は第36の配線によって全て一つに接続する。
なお、各々の島状半導体層110に備える上述の第36の電極36は第36の配線によって全て一つに接続しなくてもよく、第36の配線によってメモリセルアレイを2つ以上に分割して接続してもよい。つまり各々の第36の電極を、例えばブロック毎に接続するような構造をとってもよい。
図158及び図159は図67及び図119〜122で示される一実施例のSRAM構造をとるメモリセルアレイの一部分を示す等価回路図であり、メモリセルを構成するトランジスタはNMOSのみで構成される例を示している。図158は隣接する2つの島状半導体層110に配置される1つのSRAM構造をとるメモリセルの等価回路図を示し、図159は、該メモリセルが複数配置される場合の等価回路をそれぞれ示している。
以下、図158に示す等価回路について説明する。
ゲート電極として第43の電極及び第45の電極を備えるトランジスタをそれぞれ直列に配置した島状半導体層110が2つ隣接して配置され、かつ、これら4個のトランジスタが図158に示されるように互いに接続する。詳しくは、第43の電極(43-2)をゲート電極とするトランジスタの第46の電極(46-2)と第45の電極(45-1)が接続し、第43の電極(43-1)をゲート電極とするトランジスタの第46の電極(46-1)と第45の電極(45-2)が接続する。また、この隣接する2つの島状半導体層110において、一つの島状半導体層110の一方の端部に第44の電極(44-1)が接続し、もう一つの島状半導体層110の一方の端部に第44の電極(44-2)が接続する。この2つの島状半導体層110において、第44の電極(44-1)及び(44-2)が接続しない他方の端部には共通な電極として第41の電極41が接続する。また、2個の高抵抗素子がこれら4個のトランジスタと図158に示されるように接続し、トランジスタと接続しない側の端部には共通な電極として第42の電極42が接続する。
続いて、図159に示す等価回路について説明する。
以下、複数の島状半導体層110が配置されるメモリセルアレイにおいて、図158で示される隣接する2つの島状半導体層110を単位に配置される各回路素子の電極と各配線の接続関係を示す。
該島状半導体層110を複数個、例えば2×M×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)、備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えば2×M本の第44の配線が各々の島状半導体層110に備える上述の第44の電極(44-1)、(44-2)とそれぞれ接続する。また、半導体基板に平行で、かつ、第44の配線44と交差する方向に配置される複数本、例えばN本の第43の配線は各々のメモリセルの上述の第43の電極(43-1)、(43-2)と接続する。また、第44の配線と交差する方向に配置される複数本、例えばN本の第41の配線が各々の島状半導体層110に備える上述の第41の電極41と接続する。なお、第41の配線は各々の島状半導体層110に備える上述の第41の電極41に全て共通に接続を行ってもよい。また各々の高抵抗素子の上述の第42の電極42は第42の配線によって全て一つに接続してもよい。なお、メモリセルを構成するトランジスタはPMOSのみで構成してもよいし、上述の高抵抗素子に代わって、第43あるいは第45の電極をゲート電極とするトランジスタと反対の型のトランジスタと置き換えてもよい。
選択ゲートトランジスタと選択ゲートトランジスタに隣接するメモリセル及び隣接するメモリセル同士が不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセル及びメモリセル同士の間隔が約30nm以下と選択トランジスタとメモリセル及びメモリセル同士が不純物拡散層を介して接続されている場合に比べて非常に接近した構造をもつ場合の動作原理について述べる。隣接する素子が十分接近していると、選択ゲートトランジスタのゲートやメモリセルの制御ゲートに印加される閾値以上の電位により形成するチャネルは隣接する素子のチャネルと接続し、全ての素子のゲートに閾値以上の電位が与えられる場合、全ての素子をチャネルは繋がることになる。この状態は選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合とほぼ等価なため、動作原理も選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合と同様である。
選択ゲートトランジスタやメモリセルが不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルやメモリセルのゲート電極の間に第三の導電膜が配置された構造をもつ場合の動作原理について述べる。第三の導電膜は各素子の間に位置し、絶縁膜、例えばシリコン酸化膜を介して島状半導体層と接続している。即ち、第三の導電膜と該絶縁膜と島状半導体層はMISキャパシタを形成している。第三の導電膜に島状半導体層と該絶縁膜との界面に反転層が形成するような電位を与えるとチャネルが形成する。形成したチャネルは隣接する素子にとっては各素子を接続する不純物拡散層と同じ働きをする。そのため、第三の導電膜にチャネルを形成し得る電位が与えられている場合、 選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。また第三の導電膜にチャネルを形成し得る電位が与えられていなくても、例えば島状半導体層がP型半導体の場合、電荷蓄積層から電子を引き抜く場合には、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。
半導体記憶装置の製造方法における実施の形態
まず、従来例に対し柱状に加工された半導体基板もしくは半導体層に形成された各々のメモリセルの活性領域を半導体基板に対してフローテイング状態となるように不純物拡散層を形成し、さらに、該半導体基板もしくは該半導体層を最小加工寸法以下で形成する実施の形態を説明する。
製造例1
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する製造方法である。
なお、以下に示す図279〜図298及び図299〜図317は、それぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′及びB−B′断面図である。
まず、半導体基板として、例えばp型シリコン基板100の表面に、第一の絶縁膜として、例えばシリコン窒化膜310を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングして、マスク層としてレジストR1を形成する(図279及び図299)。なお、半導体基板としては、シリコン基板のほか、ゲルマニウム等の元素半導体基板、GaAs、ZnSe等の化合物半導体基板、シリコンゲルマニウム等の混晶の半導体基板等を使用することができるが、シリコン基板が好ましい。
レジストR1をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜310をエッチングする。そして第一の絶縁膜であるシリコン窒化膜310をマスクに用いて、反応性イオンエッチングにより半導体基板であるp型シリコン基板100を2000〜20000nmエッチングして、格子縞状の第一の溝部210を形成する。これにより、半導体基板であるp型シリコン基板100は、柱状をなして複数の島状半導体層110に分離される。その後、島状半導体層110の表面を酸化することで第二の絶縁膜となる、例えば熱酸化膜410を10nm〜100nm形成する。この時、島状半導体層110が最小加工寸法で形成されていた場合、熱酸化膜410の形成により島状半導体層110の大きさが小さくなる。つまり、最小加工寸法以下に形成される(図280及び図300)。
次に、例えば等方性エッチングにより各島状半導体層110の周囲の第二の絶縁膜である熱酸化膜410をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層110の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、硼素1×1011〜1×1013/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層110の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、CVD法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層110の表面からの不純物導入に関しては島状半導体層110の表面を第二の絶縁膜である熱酸化膜410で被覆する前に行ってもよいし、島状半導体層110を形成する前に導入を完了しておいてもよいし、島状半導体層110の不純物濃度分布が同等であれば手段を限定しない。続いて、例えば熱酸化法を用いて各島状半導体層110の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜420を形成する(図281及び図301)。この際、トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。また、この第三絶縁膜は、島状半導体層110の側面、上面、半導体基板100の表面の上全面に形成してもよいが、少なくとも島状半導体層100の活性領域となる領域上に形成されていればよい。
続いて第一の導電膜となる、例えば多結晶シリコン膜510を50nm〜200nm程度堆積する(図282及び図302)。この第一の導電膜は、島状半導体層110の側面、上面、半導体基板100の表面の上全面に形成してもよいが、少なくとも島状半導体層100の側壁上に形成されていればよい。
その後、CVD法により第四の絶縁膜として、例えばシリコン窒化膜321を5〜50nm堆積させる。続いて、第四の絶縁膜であるシリコン窒化膜321を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜510の側壁にサイドウォールスペーサ状に残存させる(図283及び図303)。
格子縞状の第一の溝部210にCVD法により第五の絶縁膜として、例えばシリコン酸化膜431を50nm〜500nm堆積する(図284及び図304)。
格子縞状の第一の溝部210の所望の深さまで第五の絶縁膜であるシリコン酸化膜431を埋めこむ(図285及び図305)。
第五の絶縁膜であるシリコン酸化膜431をマスクに第四の絶縁膜であるシリコン窒化膜321を等方性エッチングにより第五の絶縁膜であるシリコン酸化膜431と第一の導電膜である多結晶シリコン膜510の間にのみ第四の絶縁膜であるシリコン窒化膜321残存させるようエッチングを行う(図286及び図306)。この際、第五の絶縁膜であるシリコン酸化膜431の上面より第四の絶縁膜であるシリコン窒化膜321が窪みを生じた状態となり、この窪みに第六の絶縁膜としてシリコン酸化膜441を3〜30nm堆積する。この際、第六の絶縁膜であるシリコン酸化膜441の膜厚は第四の絶縁膜であるシリコン窒化膜321の約半分程度以上の膜であれば上記窪みが埋まる。また、第一の導電膜である多結晶シリコン膜510の側壁にも酸化膜441堆積するため、例えば等方性エッチングにより第一の導電膜である多結晶シリコン膜510の側壁の酸化膜441を除去する。前記窪み部には第六の絶縁膜であるシリコン酸化膜441が残存し、第四の絶縁膜であるシリコン窒化膜321は第五の絶縁膜であるシリコン酸化膜431、第六の絶縁膜であるシリコン酸化膜441によって埋没する。
続いて、同様にCVD法により第四の絶縁膜であるシリコン窒化膜322を5〜50nm堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜510の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜322を残存させる(図287及び図307)。
その後、同様に第五の絶縁膜であるシリコン酸化膜432を埋めこんだ後、サイドウォールスペーサ状の第四の絶縁膜であるシリコン窒化膜322の上部に、第六の絶縁膜と同様に第六の絶縁膜であるシリコン酸化膜442を配置する。次いで、同様に第一の導電膜である多結晶シリコン膜510の側壁に第四の絶縁膜であるシリコン窒化膜323のサイドウォールスペーサを形成する(図288及び図308)。
これらを繰り返すことにより第一の導電膜である多結晶シリコン膜510の側壁に複数の第四の絶縁膜であるシリコン窒化膜のサイドウォールスペーサを形成させる(図289及び図309)。
等方性エッチングにより第一の導電膜である多結晶シリコン膜510の分割を行う(図290及び図310)。第一の導電膜である多結晶シリコン膜510を第一の導電膜である多結晶シリコン膜511〜514に分割形成する手段として、 第四の絶縁膜であるシリコン窒化膜321〜324をマスクに、例えば熱酸化により分離形成を行ってもよい。また、エッチングと熱酸化を組み合わせて分離形成を行ってもよい。分割された第一の導電膜である多結晶シリコン膜511〜514及び第一の絶縁膜であるシリコン窒化膜310と自己整合で島状半導体層110、半導体基板100に不純物導入を行う。例えば拡散法(例えば固層拡散法もしくは気相拡散法等)を用いて710〜724のN型不純物拡散層として砒素1×1018〜1×1021/cm3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層710はイオン注入法などにより不純物濃度の調整を行ってもよい(図290及び図310)。例えば、0〜7°程度傾斜した方向から5〜100 keVの注入エネルギー、燐を1×1013〜1×1015/cm2程度のドーズが挙げられる。
第一の配線層である不純物拡散層710の形成するタイミングはN型半導体層721〜724の形成と同時でなくてもよい。例えば第二の絶縁膜である熱酸化膜410形成後に、例えばイオン注入法などにより第一の配線層である不純物拡散層710の形成を行ってもよいし、第三の絶縁膜であるシリコン酸化膜420の形成後に行ってもよい。また、先に述べたタイミングを組み合わせて複数回行ってもよい。
その後、第一の導電膜である多結晶シリコン膜511〜514の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜450を5nm〜50nm選択的に形成する。この際、熱処理を施すことにより不純物拡散層710〜724を拡散させ島状半導体層110のP型領域を電気的にフローティング状態とする(図291及び図311)。第一の導電膜である多結晶シリコン膜511〜514の不純物の導入は第一の導電膜である多結晶シリコン膜510の成膜時に行ってもよいし、島状半導体層110に不純物導入を行う際に行ってもよいし、導電膜となれば導入時期は制限されない。
その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ321〜324を、例えば等方性エッチングにより除去した後、CVD法により第八の絶縁膜となるシリコン酸化膜461を50nm〜500nm堆積し異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜511の側部を埋設するように酸化膜461を埋めこむ。次いで、第一の導電膜である多結晶シリコン膜512〜514及び第七の絶縁膜であるシリコン酸化膜450に第九の絶縁膜となる、例えばシリコン窒化膜331を5nm〜50nm堆積しサイドウォールスペーサを形成する(図292及び図312)。
続いて、第一の導電膜である多結晶シリコン膜511の側部を露出する程度に第八の絶縁膜であるシリコン酸化膜461をエッチバックして、第二の導電膜となる、例えば多結晶シリコン膜521を15nm〜150nm堆積する(図293)。その後、図313のように第二の導電膜である多結晶シリコン膜521と自己整合で半導体基板であるp型シリコン基板100に第二の溝部220を形成し、不純物拡散層710を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。続いて、第一の導電膜である多結晶シリコン膜511と接触しうる程度に、第二の導電膜である多結晶シリコン膜521をエッチバックし、選択ゲートとする。その際、島状半導体層110の間隔を、図1のA−A'方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。その後、第八の絶縁膜であるシリコン酸化膜462を50nm〜500nm堆積し異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜521の側部及び上部を埋設するように第八の絶縁膜であるシリコン酸化膜461を埋めこむ。その後、等方性エッチングにより第九の絶縁膜であるシリコン窒化膜331のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜512〜514の表面に層間絶縁膜612を形成する(図294及び図314)。この層間絶縁膜612は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とCVD法により5〜10nmのシリコン窒化膜と更に5〜10nmのシリコン酸化膜を順次堆積する。
続いて同様に第二の導電膜となる多結晶シリコン膜522を15nm〜150nm堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜512の側部に層間絶縁膜612を介して第二の導電膜である多結晶シリコン膜522を配置させる(図295及び図315)。このとき、図1のA−A'方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。その後、第八の絶縁膜であるシリコン酸化膜463を50nm〜500nm堆積し異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜522の側部及び上部を埋設するように第八の絶縁膜である酸化膜463を埋めこむ。同様に繰り返すことで第一の導電膜である多結晶シリコン膜513の側部に層間絶縁膜613を介して第二の導電膜である多結晶シリコン膜523を配置させる(図296及び図316)。
第二の導電膜である多結晶シリコン膜522の側部及び上部を埋設するように酸化膜463を埋めこむ。最上段第一の導電膜である多結晶シリコン膜514においては最下段第一の導電膜である多結晶シリコン膜511と同様に第一の導電膜である多結晶シリコン膜514と接触しうる程度に、第二の導電膜である多結晶シリコン膜524をエッチバックする。第二の導電膜である多結晶シリコン膜524の上層に第十の絶縁膜となる、例えばシリコン酸化膜465を100nm〜500nm堆積し、エッチバックもしくはCMP法などにより不純物拡散層724を備える島状半導体層110の上部を露出させ、ビット線として第四の配線層840を第二もしくは第三の配線層と方向が交差するよう形成し、島状半導体層110の上部と接続する(図297及び図317)。なお、図297では、第四の配線層840がアライメントズレなく不純物拡散層724上に配置されている状態を示しているが、アライメントズレが発生しても、図298に示すように、第四の配線層840は不純物拡散層724に接続させることができる(以下の製造例についても同様)。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、この実施例では第一の絶縁膜であるシリコン窒化膜310、第四の絶縁膜であるシリコン窒化膜321、322、323、324、第九の絶縁膜であるシリコン窒化膜331のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
シリコン酸化膜の埋め込みに用いる際のシリコン酸化膜の形成手段はCVD法に限らず、例えばシリコン酸化膜を回転塗布により形成してもよい。
なお、実施例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態すなわち、読み出し電圧が0Vであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
本製造例の一例としてp型半導体基板上に格子島状の第1の溝部210を形成しているが、n型半導体基板内に形成されたp型不純物拡散層内又はp型半導体基板内に形成されたn型不純物拡散層内に、半導体基板と同じ導電型の不純物拡散層が形成され、この不純物拡散層上に格子島状の第1の溝部210を形成してもよい。
また、島状半導体層内に形成された基板と逆導電型の不純物拡散層内に、半導体基板と同じ導電型の不純物拡散層が形成されていてもよい。
この製造例は、以降の種々の製造例に適用することができる。
本製造例の1例としてp型半導体基板上に格子島状の第1の溝部210を形成しているが、n型半導体基板内に形成されたp型不純物拡散層もしくはp型シリコン基板内に形成されたn型不純物拡散層内にさらに形成されたp型不純物拡散層に格子島状の第1の溝部210を形成しても構わない。また、各不純物拡散層の導電型は各々逆導電型でも構わない。また、本製造例は以降の種々の製造例に適用できる。
製造例2
先の実施例では、浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積を積層絶縁膜へのトラップにより実現している。例えばMNOS及びMONOS構造の場合においても本発明は有効である。ここでいう積層絶縁膜は、例えばトンネル酸化膜とシリコン窒化膜の積層構造もしくはそのシリコン窒化膜表面にさらにシリコン酸化膜を形成した構造とする。次にこのようなメモリセルの実施の形態について説明する。
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面に電荷蓄積層として積層絶縁膜を複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、各々のメモリ・トランジスタの制御ゲートを一括で形成する本発明の実施の形態を説明する。
なお、以下に示す図318〜図325及び図326〜図333は、それぞれMNOSもしくはMONOSのメモリセルアレイを示す平面図である図65のA−A′及びB−B′断面図である。また、図1に示す本実施例においては島状半導体層110が円柱である場合を示しているが、島状半導体層110の外形は円柱状でなくても四角パターンで形成してもよい。ただし、島状半導体層110の大きさが加工限界近くまで小さい場合には、設計パターンが四角形であっても、コーナーに丸みがつく結果、実質的には円柱と同様のものとなる。
本実施例では各半導体層110の側壁にトンネル酸化膜となる第三の絶縁膜として酸化膜420を形成する前(図280)までは先の実施例(図279〜図298及び図299〜図317)と同じである。
その後、各島状半導体層110の側壁電荷蓄積層となる積層絶縁膜620を形成する(図318及び図326)。ここで積層絶縁膜がMNOS構造の場合においては、例えばCVD法により島状半導体層110表面に4〜10nmのシリコン窒化膜と更に2〜5nmのシリコン酸化膜を順次堆積してもよいし、あるいは、CVD法により島状半導体層110表面に4〜10nmのシリコン窒化膜を堆積し該シリコン窒化膜の表面を酸化することで2〜5nmのシリコン酸化膜を形成してもよい。また、MONOS構造の場合においては、例えば島状半導体層110表面にCVD法により2〜5nmのシリコン酸化膜とCVD法により4〜8nmのシリコン窒化膜更に2〜5nmのシリコン酸化膜順次堆積してもよいし、あるいは、島状半導体層110表面に2〜5nmのシリコン酸化膜とCVD法により4〜10nmのシリコン窒化膜を順次堆積し、さらにシリコン窒化膜表面を酸化することで2〜5nmのシリコン酸化膜を形成してもよいし、島状半導体層110表面を酸化することで2〜5nmのシリコン酸化膜を形成してもよいし、以上の手法を種々組み合わせてもよい。
その後、後述するの製造例 (図350〜図369及び図370〜図389)と同様に第十一の絶縁膜となる、例えばシリコン酸化膜471を50nm〜500nm堆積し異方性エッチングもしくは等方性エッチングにより下部の選択ゲートの上端が位置する高さ程度に第一の溝部210に埋めこむ。その後、第十ニの絶縁膜となる、例えばシリコン窒化膜340を5nm〜50nm堆積しサイドウォールスペーサを形成する。続いて、第十一の絶縁膜と同様にシリコン酸化膜472を50nm〜500nm堆積し異方性エッチングもしくは等方性エッチングにより上部の選択ゲートの下端が位置する高さ程度に第一の溝部210に埋めこむ。その後、シリコン酸化膜472をマスクに等方性エッチングにより第十ニの絶縁膜であるシリコン窒化膜サイドウォールスペーサ340を部分的に除去する(図319及び図327)。
第十ニの絶縁膜であるシリコン窒化膜サイドウォールスペーサ340をマスクに等方性エッチングにより積層絶縁膜620を部分的に除去する(図320及び図328)。
続いて、例えば熱酸化法を用いて各島状半導体層110の周囲に熱酸化法を用いてゲート酸化膜となる第十三の絶縁膜として20〜30nm程度の酸化膜481を形成する。続いて、等方性エッチングにより第十ニの絶縁膜であるシリコン窒化膜サイドウォールスペーサ340を除去する(図321及び図329)。あるいは、積層絶縁膜620を部分的に除去した(図320及び図328)後、等方性エッチングにより第十ニの絶縁膜であるシリコン窒化膜サイドウォールスペーサ340を除去して各島状半導体層110の周囲に、例えば20〜30nm程度のゲート酸化膜となる第十三の絶縁膜として酸化膜481を形成してもよい。また、第十ニの絶縁膜であるシリコン窒化膜340を積層絶縁膜620の一部の絶縁膜を用いて代用してもよい。
続いて、第二の導電膜となる多結晶シリコン膜520を堆積し、異方性エッチングにより第二の導電膜である多結晶シリコン膜520をエッチバックし、半導体基板100に第二の溝部220を形成する(図322及び図330)。
第二の溝部220に第8の絶縁膜であるシリコン酸化膜460を埋めこんだ後、製造例4(図355〜図361、図375〜図381)と同様な手法を用いて行い、第二の導電膜である多結晶シリコン膜520の側壁に第四の絶縁膜であるシリコン窒化膜321、322、323、324のサイドウォールスペーサを形成する(図323及び図331)。
等方性エッチングにより第二の導電膜である多結晶シリコン膜520及び積層絶縁膜620の分割を行った後、分割された第二の導電膜である多結晶シリコン膜521〜524及び第一の絶縁膜であるシリコン窒化膜310、第八の絶縁膜であるシリコン酸化膜460と自己整合で島状半導体層110に不純物導入を行う。例えば拡散法(例えば固層拡散法もしくは気相拡散法等)を用いて710〜724のN型不純物拡散層として砒素1×1018〜1×1021/cm3程度のドーズで形成する。なお、多結晶シリコン膜521〜524の不純物の導入は多結晶シリコン膜520の成膜時もしくは成膜後に行ってもよいし、導電膜となれば導入時期は制限されない。第二の導電膜である多結晶シリコン膜521〜524の露出部を、例えば熱酸化法によって第七の絶縁膜である酸化膜450を5nm〜50nm選択的に形成する(図324及び図332)。
その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ321〜324を等方性エッチングにより除去した後、CVD法により第8の絶縁膜である酸化膜461を50nm〜500nm堆積し、エッチングバックを行い、第一の溝部210に酸化膜461を埋めこむ。その後、第一の絶縁膜であるシリコン窒化膜310を等方性エッチングにより除去し、不純物拡散層724を備える島状半導体層110の上部を露出させ、ビット線として第四の配線層840を第二もしくは第三の配線層と方向が交差するよう島状半導体層110の上部と接続する(図325及び図333)。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、電荷蓄積層として積層絶縁膜で構成されるMNOSもしくはMONOS構造で電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、MNOSもしくはMONOS構造の半導体記憶装置の製造方法の別の例を図334〜図336及び図337〜図339に示す。この製造例では第十二の絶縁膜であるシリコン窒化膜サイドウォールスペーサ340の除去を行うまで(図321及び図329)は上記(図318〜図325及び図326〜図333)と同様である。
その後、例えば熱酸化法を用いて各島状半導体層110の周囲に熱酸化法を用いてゲート酸化膜となる第十三の絶縁膜として20〜30nm程度の酸化膜481を形成し、第二の導電膜となる多結晶シリコン膜520を堆積し、第二の溝部220に第8の絶縁膜であるシリコン酸化膜460を埋めこんだ後、製造例4(図355〜図361及び図375〜図381)と同様な手法を行い、多結晶シリコン膜520の側壁に第四の絶縁膜であるシリコン窒化膜321、322、323、324のサイドウォールスペーサを形成する(図334及び図337)。
等方性エッチングにより多結晶シリコン膜520分割を行った後、分割された第二の導電膜である多結晶シリコン膜521〜524及び第一の絶縁膜であるシリコン窒化膜310と自己整合で島状半導体層110、半導体基板100に不純物導入を行う。例えば拡散法(例えば固層拡散法もしくは気相拡散法等)を用いて710〜724のN型不純物拡散層として砒素1×1018〜1×1021/cm3程度のドーズで形成する(図335及び図338)。なお、多結晶シリコン膜521〜524の不純物の導入は多結晶シリコン膜520の成膜時もしくは成膜後に行ってもよいし、導電膜としてなれば導入時期は制限されない。また、積層絶縁膜620は必ずしも多結晶シリコン膜520分割時に分割されなくてもよい。
続いて、多結晶シリコン膜521〜524の露出部を、例えば熱酸化法によって第七の絶縁膜である酸化膜450を5nm〜50nm選択的に形成する。その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ321〜324を等方性エッチングにより除去した後、シリコン窒化膜310及び多結晶シリコン膜521〜524をマスクとして異方性エッチングにより半導体基板100に第二の溝部220を形成する(図336及び図339)。
その後、CVD法により第8の絶縁膜である酸化膜461を50nm〜500nm堆積しエッチングバックを行い、第二の溝部220、第一の溝部210に酸化膜461を埋めこむ。第一の絶縁膜であるシリコン窒化膜310を等方性エッチングにより除去した後、不純物拡散層724を備える島状半導体層110の上部を露出させ、ビット線として第四の配線層840を第二もしくは第三の配線層と方向が交差するよう島状半導体層110の上部と接続する。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、電荷蓄積層として積層絶縁膜で構成されるMNOSもしくはMONOS構造で電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
なお、これらの製造例では、第一の絶縁膜であるシリコン窒化膜310、第十二の絶縁膜であるシリコン窒化膜340、第四の絶縁膜であるシリコン窒化膜321、322、323、324のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
またこれらの製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向である島状半導体層の隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスク無しで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
これらの製造例によっても、製造例1と同様の効果が得られる。
製造例3
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面に電荷蓄積層としてMISキャパシタを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とし、1つのメモリセルが1つのトランジスタと1つのキャパシタで構成される半導体記憶装置において、島状半導体層にメモリセルを複数個、例えば2個配置し、各々メモリセルを該島状半導体層に沿って直列に配置し、各々メモリセルのMISキャパシタ及びトランジスタは一括に形成され、且つ、メモリセルのトランジスタのゲート絶縁膜厚がメモリセルのキャパシタの容量絶縁膜厚と等しい構造である本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図340〜図344及び図345〜図349は、それぞれDRAMのメモリセルアレイを示す平面図である図66のA−A′及びB−B′断面図である。
本実施例では第十ニの絶縁膜となるシリコン窒化膜340を5nm〜50nm堆積し、製造例4(図350〜図352及び図370〜図372)と同様な手法を行い、将来不純物拡散層なる領域以外の島状半導体層110の側壁及び半導体基板100表面に第十二の絶縁膜であるシリコン窒化膜341、342、343を配置する。
続いて第十ニの絶縁膜であるシリコン窒化膜341、342、343をマスクに不純物拡散層となる不純物の導入を行う。例えば拡散法(例えば固層拡散法もしくは気相拡散法等)を用いて724、726、727のN型不純物拡散層として砒素1×1018〜1×1021/cm3程度のドーズで形成する。あるいは、上記不純物の導入として斜めイオン注入を利用して各島状半導体層110の側壁に不純物拡散層導入を行う。5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素を1×1014〜1×1016/cm2程度のドーズが挙げられる。斜めイオン注入の際には、島状半導体層110の多方向から注入される方が表面不純物濃度が均一となり好ましい。あるいは上記不純物の導入としてCVD法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。またこの際、先の実施例と同様に第一の配線層となる不純物拡散層710はイオン注入法などにより不純物濃度の調整を行ってもよい(図340及び図345)。
続いて、等方性エッチングにより第十ニの絶縁膜であるシリコン窒化膜341、342、343を除去した後、例えば熱酸化法を用いて各島状半導体層110の周囲に、例えば10nm程度のゲート酸化膜となる第三の絶縁膜として酸化膜420を形成する(図341及び図346)。ゲート酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。
続いて第一の導電膜となる、例えば多結晶シリコン膜510を50nm〜500nm程度堆積する。このとき、図342のように島状半導体層110の間隔が狭い方向のみの第一の溝部210が第一の導電膜である多結晶シリコン膜510で埋めこまれる膜厚とする。続いて、製造例4(図355〜図361及び図375〜図381)と同様な手法を用いて行い、第一の導電膜である多結晶シリコン膜510の側壁に第四の絶縁膜であるシリコン窒化膜321、322、323、324のサイドウォールスペーサを形成する(図342及び図347)。
等方性エッチングにより第一の導電膜である多結晶シリコン膜510の分割を行った後、第一の導電膜である多結晶シリコン膜510の露出部を、例えば熱酸化法によって第七の絶縁膜である酸化膜450を5nm〜50nm選択的に形成する。なお、第一の導電膜である多結晶シリコン膜521〜524の不純物の導入は第一の導電膜である多結晶シリコン膜510の成膜時もしくは成膜後に行ってもよいし、第一の導電膜である多結晶シリコン膜520の成膜時もしくは成膜後に行ってもよいし、導電膜としてなれば導入時期は制限されない。その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ321〜324を等方性エッチングにより除去した後、CVD法により第八の絶縁膜である酸化膜461を50nm〜500nm堆積しエッチングバックを行い、第一の溝部210に第八の絶縁膜である酸化膜461を埋めこむ(図343及び図348)。
その後、第一の絶縁膜であるシリコン窒化膜310を等方性エッチングにより除去した後、不純物拡散層724を備える島状半導体層110の上部を露出させ、ビット線として第四の配線層840を第二もしくは第三の配線層と方向が交差するよう島状半導体層110の上部と接続する(図344及び図349)。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、電荷蓄積層としてMISキャパシタで構成される1トランジスタ1キャパシタ構造のDRAMの素子を島状半導体層に複数、例えば2個、直列に配置することが実現する。
なお、この実施例では第一の絶縁膜であるシリコン窒化膜310、第十二の絶縁膜であるシリコン窒化膜341、342、343、第四の絶縁膜であるシリコン窒化膜321、322、323、324のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
また、この実施例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層の隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによるレジストのパターンニング工程により配線層の分離を行ってもよい。また、フォトリソグラフィによるレジストのパターンニング工程により半導体基板100に第二の溝部220を形成してもよい。
製造例4
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図350〜図369及び図370〜図389は、それぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′及びB−B′断面図である。
本実施例では各島状半導体層110の側壁にチャネルイオン注入を行うまでは製造例1と同じである。その後、第十一の絶縁膜となる、例えばシリコン酸化膜471を50nm〜500nm堆積し異方性エッチングもしくは等方性エッチングにより下部の選択ゲートの上端が位置する高さ程度に第一の溝部210に埋めこむ。その後、第十ニの絶縁膜となる、例えばシリコン窒化膜340を5nm〜50nm堆積しサイドウォールスペーサを形成する(図350及び図370)。
続いて、第十一の絶縁膜と同様にシリコン酸化膜472を50nm〜500nm堆積し異方性エッチングもしくは等方性エッチングにより上部の選択ゲートの下端が位置する高さ程度に第一の溝部210に埋めこむ。その後、第十一の絶縁膜であるシリコン酸化膜472をマスクに等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜サイドウォールスペーサ340を部分的に除去する(図351及び図371)。
続いて、例えば熱酸化法を用いて各島状半導体層110の周囲に熱酸化法を用いて第十三の絶縁膜となる15〜25nm程度の酸化膜480を形成する(図352及び図372)。
続いて、等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜サイドウォールスペーサ340を除去し、例えば熱酸化法を用いて各島状半導体層110の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として酸化膜420を形成する。この際、酸化膜480は膜厚が増加し、酸化膜481となりトンネル酸化膜420より厚膜化する。酸化膜481の膜厚は、酸化膜480の膜厚とトンネル酸化膜420の膜厚により任意に設定できる(図353及び図373)。また、トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。続いて第一の導電膜となる、例えば多結晶シリコン膜510を50nm〜200nm程度堆積する。
以降の工程は、製造例1(図282〜図298及び図302〜図317)に準ずる(図354〜図369及び374〜図389)。
また、先の実施例に加えて上述の第十二の絶縁膜となる、例えばシリコン窒化膜340のような半導体基板の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
この実施例によっても製造例1と同様の効果が得られる。
また、上記製造例(図350〜図369及び図370〜図389)に対して、第八の絶縁膜であるシリコン酸化膜461の埋め込みを行う場合は、異方性エッチングにより行ってもよい。
以下、第八の絶縁膜であるシリコン酸化膜461を異方性エッチングにより埋め込みを行う場合の具体的な製造工程例を示す。なお、図390〜図394及び図395〜図399は、それぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′及び及びB−B′断面図である。
本実施例ではCVD法により第八の絶縁膜となるシリコン酸化膜461を50nm〜500nm堆積するまでは上記製造例(図350〜図369及び図370〜図389)と同様である。
その後、第八の絶縁膜であるシリコン酸化膜461を異方性エッチングにより埋め込みを行う(図390及び図395)。その場合、図390及び図395に示すように第一の導電膜である多結晶シリコン511と512、第一の導電膜である多結晶シリコン512と513、第一の導電膜である多結晶シリコン513と514各間の窪みに第八の絶縁膜であるシリコン酸化膜461が残存する形状を呈する。
次いで、第一の導電膜である多結晶シリコン膜512〜514及び第七の絶縁膜であるシリコン酸化膜450に第九の絶縁膜となる、例えばシリコン窒化膜331を5nm〜50nm堆積する。
以降の工程は、上記製造例に準ずる(図391〜図394及び図396〜図399)。
第一の導電膜である多結晶シリコン511と512、第一の導電膜である多結晶シリコン512と513、第一の導電膜である多結晶シリコン513と514各間の窪みに第八の絶縁膜であるシリコン酸化膜461が残存しているため、第二の導電膜である多結晶シリコン521〜524をエッチバックする際は異方性エッチにより行うことが可能となる。
これにより先の製造例と同等の効果を有する半導体記憶装置が実現する。
製造例5
この実施の形態で形成する半導体記憶装置は、酸化膜が挿入された半導体基板、例えばSOI基板の酸化膜上の半導体部を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造である。選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
このような半導体記憶装置は、下の製造方法により形成することができる。なお、図400及び図402、図401及び図403は、それぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′、B−B′断面図である。
図400及び図401では、基板としてSOI基板を用いたこと以外は、製造例4(図391〜図394及び図396〜図399)とほぼ同様である。
この実施例によっても製造例1同様の効果が得られ、さらに、第一の配線層となる不純物拡散層710の接合容量が抑制もしくは除外される。
また、図402及び図403は、第一の配線層である不純物拡散層710が、SOI基板の酸化膜に達していない以外は、図400及び図401と同様である。また、本実施例では絶縁膜として基板に酸化膜が挿入されたSOI基板を用いたが、該絶縁膜は窒化膜でも構わないし、絶縁膜の種類は問わない。
製造例6
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造である。選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図404〜図412及び図413〜図421は、それぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′及びB−B′断面図である。
本実施例では分割された第一の導電膜である多結晶シリコン膜511〜514及び第一の絶縁膜であるシリコン窒化膜310と自己整合で島状半導体層110に不純物導入を行う工程(図404及び図413)までは製造例4(図350〜図362及び図370〜図382)と同じである。
その後、第一の導電膜である多結晶シリコン膜511〜514の露出部を、例えば熱酸化法によって第七の絶縁膜である酸化膜450を5nm〜50nm選択的に形成する。この際、不純物導入量の調整もしくは熱処理を調整することにより不純物拡散層710〜724の拡散を抑制し、島状半導体層110のP型領域を電気的に基板と導通される得る状態とする。
以降の工程は製造例4に準ずる(図405〜図412及び図414〜図421)。
また、この実施例において図411及び図420に示すように、第4の配線を形成する前に島状半導体層の上端部に不純物層724と同じ型の不純物層725を導入することで第4の配線を不純物層724、725のみに接続している。
この製造例によって、不純物導入量の調整もしくは熱処理の調整により不純物拡散層710〜724の拡散が抑制でき、島状半導体層の高さ方向の距離を短く設定することができ、コストの削減及びプロセスのばらつき抑制に貢献する。また、島状半導体層110において直列に接続されてなるメモリセルを読み出す際は、基板からのバックバイアス効果によるしきい値低下の影響があることを除けば製造例1と同様の効果が得られる。
また、島状半導体層110において直列に接続されてなるメモリセルを読み出す際は、基板からのバックバイアス効果によるしきい値低下を考慮して、各々のトランジスタのゲート長を変化させることで対応してもよい。この際、階層毎にゲート長である第一の導電膜の高さが制御できるため、各メモリセルの制御は容易に行える。ゲート長にのみならず各メモリセルの閾値を変化させることならばこれに変わってもよい。
また、選択トランジスタの活性化領域のみが半導体基板に対して電気的に共通となってもよい。
製造例7
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層にメモリ・トランジスタを2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、各々の浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図422〜図439及び図440〜図457はそれぞれEEPROMのメモリセルアレイを示す平面図である図50のA−A′線及びB−B′線断面図である。
本実施例ではp型シリコン基板100の表面にマスク層となる、例えば第一の絶縁膜としてシリコン窒化膜310を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジスト R1をマスクとして用いて(図422及び図440)、反応性イオンエッチングによりマスク層310をエッチングする。そしてマスク層310を用いて、反応性イオンエッチングによりp型半導体基板100を1000〜2000nmエッチングして、格子縞状の第一の溝部210を形成する。これにより、p型半導体基板100は、柱状をなして複数の島状半導体層110に分離される。
その後、島状半導体層110の表面を酸化することで第二の絶縁膜として熱酸化膜410を10nm〜100nm形成する。この時、島状半導体層110が最小加工寸法で形成されていた場合、熱酸化膜410の形成により島状半導体層110の大きさが小さくなる。つまり、最小加工寸法以下に形成される(図423及び図441)。
次に、等方性エッチングにより各島状半導体層110の周囲の酸化膜410をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層110の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、硼素1×1011〜1×1013/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層110の多方向から注入される方が表面不純物濃度を均一とでき好ましい。チャネルイオン注入に代って、CVD法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層110の表面からの不純物導入に関しては島状半導体層110の表面を第二の絶縁膜である熱酸化膜410で被覆する前に行ってもよいし、島状半導体層110を形成する前に導入を完了しておいてもよいし、島状半導体層110の不純物濃度分布が同等であれば手段を限定しない。
続いて、例えば熱酸化法を用いて各島状半導体層110の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として酸化膜420を形成する(図424及び図442)。トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。
次いで、第一の導電膜となる、例えば多結晶シリコン膜510を50nm〜200nm程度堆積した(図425及び図443)。
その後、CVD法により第四の絶縁膜として、例えばシリコン窒化膜321を5〜50nm堆積させる。続いて、第四の絶縁膜であるシリコン窒化膜321を反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜510の側壁にサイドウォールスペーサ状に残存させる(図426及び図444)。
格子縞状の第一の溝部210にCVD法により第五の絶縁膜として、例えばシリコン酸化膜431を50nm〜500nm堆積する(図427及び図445)。
格子縞状の第一の溝部210の所望の深さまで第五の絶縁膜であるシリコン酸化膜431を埋めこむ(図428及び図446)。
その後、第五の絶縁膜であるシリコン酸化膜431をマスクに第四の絶縁膜であるシリコン窒化膜321を等方性エッチングにより第五の絶縁膜であるシリコン酸化膜431と第一の導電膜である多結晶シリコン膜510の間にのみ第四の絶縁膜であるシリコン窒化膜321残存させるようエッチングを行う(図429及び図447)。
この際、第五の絶縁膜であるシリコン酸化膜431の上面より第四の絶縁膜であるシリコン窒化膜321が窪みを生じた状態となり、この窪みに第六の絶縁膜として、例えばシリコン酸化膜441を3〜30nm堆積する(図430及び図448)。この際、第六の絶縁膜であるシリコン酸化膜441の膜厚は第四の絶縁膜であるシリコン窒化膜321の約半分程度以上の膜であれば上記窪みが埋まる。また、第一の導電膜である多結晶シリコン膜510の側壁にも第六の絶縁膜であるシリコン酸化膜441が堆積するため、等方性エッチングにより第一の導電膜である多結晶シリコン膜510の側壁の第六の絶縁膜であるシリコン酸化膜441を除去する。この際、前記窪み部には第六の絶縁膜であるシリコン酸化膜441が残存し、第四の絶縁膜であるシリコン窒化膜321は第五の絶縁膜であるシリコン酸化膜431、第六の絶縁膜であるシリコン酸化膜441によって埋没する。
続いて、第四の絶縁膜と同様にCVD法により第四の絶縁膜であるシリコン窒化膜322を5〜50nm堆積させる(図431及び図449)。
反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜510の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜322を残存させる(図432及び図450)。
このように、第一の導電膜である多結晶シリコン膜510の側壁に複数のシリコン窒化膜のサイドウォールスペーサを形成させた後、等方性エッチングにより第一の導電膜である多結晶シリコン膜510の分割を行う。分割された第一の導電膜である多結晶シリコン膜511〜512及び第一の絶縁膜であるシリコン窒化膜310と自己整合で島状半導体層110、半導体基板100に不純物導入を行う。例えば、拡散法(例えば固層拡散法もしくは気相拡散法等)を用いて710〜724のN型不純物拡散層として砒素1×1018〜1×1021/cm3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層710はイオン注入法などにより不純物濃度の調整を行ってもよい(図433及び図451)。例えば、0〜7°程度傾斜した方向から5〜100 keVの注入エネルギー、燐を1×1013〜1×1015/cm2程度のドーズが挙げられる。
その後、第一の導電膜である多結晶シリコン膜511〜512の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜450を5nm〜50nm選択的に形成する。この際、熱処理を施すことにより不純物拡散層710〜722を拡散させ島状半導体層110のP型領域を電気的にフローティング状態とする(図434及び図452)。また、第一の導電膜である多結晶シリコン膜511〜512の不純物の導入は第一の導電膜である多結晶シリコン膜510の成膜時に行ってもよいし、島状半導体層110に不純物導入を行う際に行ってもよいし、導電膜としてなれば導入時期は制限されない。
その後、第一の導電膜である多結晶シリコン膜511〜512及び第七の絶縁膜であるシリコン酸化膜450に第九の絶縁膜であるシリコン窒化膜331を5nm〜50nm堆積する(図435及び図453)。
CVD法により第八の絶縁膜であるシリコン酸化膜461を50nm〜500nm堆積し、異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜511の側部を露出するように第八の絶縁膜であるシリコン酸化膜461を埋めこむ。その後、等方性エッチングにより第八の絶縁膜であるシリコン窒化膜331のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜511〜512の表面に層間絶縁膜611を形成する(図436及び図454)。この層間絶縁膜611は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とCVD法により5〜10nmのシリコン窒化膜とさらに5〜10nmのシリコン酸化膜を順次堆積する。
続いて同様に第二の導電膜となる多結晶シリコン膜521を15nm〜150nm堆積しエッチバックすることで、第一の導電膜である多結晶シリコン膜511の側部に層間絶縁膜611を介して第二の導電膜である多結晶シリコン膜521を配置させる(図437及び図455)。このとき、図455のように第二の導電膜である多結晶シリコン膜521と自己整合で半導体基板100に第二の溝部220を形成し、第八の絶縁膜であるシリコン酸化膜460を埋め込み不純物拡散層710を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。その際、島状110の間隔を、図50のA−A'方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。同様に繰り返すことで第一の導電膜である多結晶シリコン膜512の側部に層間絶縁膜612を介して第二の導電膜である多結晶シリコン膜522を配置させる。第二の導電膜である多結晶シリコン膜522の上層に第十の絶縁膜となる酸化膜465を100nm〜500nm堆積する(図438及び図456)。
エッチバックもしくはCMP法などにより不純物拡散層722を備える島状半導体層110の上部を露出させ、ビット線として第四の配線層840を第三の配線層と方向が交差するよう島状半導体層110の上部と接続する(図439及び図457)。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、この実施例では第一の絶縁膜であるシリコン窒化膜310、第四の絶縁膜であるシリコン窒化膜321、322、第九の絶縁膜であるシリコン窒化膜331のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
なお、実施例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第三の配線層方向において島状半導体層の隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、電荷蓄積層として浮遊ゲート以外の形態をとってもよい。
製造例8
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図458〜図462及び図463〜図467は、それぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
本実施例では、第一の導電膜である多結晶シリコン膜510の側壁に複数のシリコン窒化膜のサイドウォールスペーサを形成し(図459及び図464)、等方性エッチングにより第一の導電膜である多結晶シリコン膜510の分割を行う際、分割された第一の導電膜である多結晶シリコン膜511、512、513、514のスペースの間隔が20nm〜30nm以下となるように設定して不純物拡散層721、722、723、724を導入しない(図460及び465)こと以外は、図461〜図462及び図466〜図467に示すように、製造例4と同様に行う。
また、この実施例において図458及び図463に示すように、第一の配線層となる島状半導体層の下端部に不純物層710を導入する。例えば、イオン注入法の場合0〜7°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素を1×1013〜1×1015/cm2程度のドーズが挙げられる。さらに、図461及び図466に示すように第4の配線を形成する前に島状半導体層の上端部に不純物層725を導入する。例えば、イオン注入法の場合0〜7°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素を1×1013〜1×1015/cm2程度のドーズが挙げられる。その後、熱処理を施すことにより不純物拡散層725を活性化させる。あるいは、第一の絶縁膜であるシリコン窒化膜310を堆積する前に半導体基板全面に不純物拡散層725を導入しておいてもよい。
この際、不純物拡散層710の活性化を同時に行ってもまた、不純物拡散層710導入後行ってもよい。また、読み出しの際は図462もしくは図472に示すように各々のゲート電極、521、522、523、524もしくは521、522、523、524、530にD1からD4もしくはD1からD7に示す空乏層および反転層が電気的に接続することにより、不純物拡散層710と725の間に電流が流れ得る経路が設定できる。この状態において、電荷蓄積層512、513の状態によりD2、D3に反転層が形成されるかどうかを選択できるようゲート電極、521、522、523、524もしくは521、522、523、524、530の印加電圧を設定しておけば、メモリセルの情報を読み出すことが出来る。
また、図472に示すそれぞれの空乏層および反転層の関係はD4もしくはD3とD7のようにD7の幅が広くても構わないし、D3もしくはD2とD6のようにD6の幅が狭くてもかまわないし、D2もしくはD1とD5のようにそれぞれの幅が同等でも構わないし、メモリセルの情報を読み出すことが出来る状態であれば構わない。
この製造例によっても製造例4と同様の効果が得られる。また、製造工程が少なくなり、島状半導体層の必要な高さを小さくすることができプロセスばらつきが抑制される。
製造例9
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成し、各々のメモリ・トランジスタの活性領域に電位を伝達すべく各々のトランジスタの間に伝達ゲートを配置する本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図468〜図472及び図473〜図477はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
本実施例では第二の導電膜である多結晶シリコン膜521、522、523、524を形成した後、(図468〜図469及び図473〜図474)、第三の多結晶シリコン膜530によるゲート電極の形成を行う工程が追加されたこと以外は製造例4と同様に行う。
つまり、第二の導電膜である多結晶シリコン膜521、522、523、524を形成させた後(図469及び図474)、第二の導電膜である多結晶シリコン膜521と522の間の島状半導体層110が露出し得る程度に第八の絶縁膜であるシリコン酸化膜464〜462、層間絶縁膜612、613を等方性エッチングにより除去し、例えば熱酸化膜法を用いて第十六の絶縁膜であるシリコン酸化膜400を選択ゲート及びメモリセル間の島状半導体層110表面及び第一、第二の導電膜である多結晶シリコン膜511、512、513、514、521、522、523、524の露出部に形成する。その後、第三の導電膜である多結晶シリコン膜530を全面に堆積する。第二の導電膜である多結晶シリコン膜523と524のスペース部が露出しない程度に第三の導電膜である多結晶シリコン膜530を異方性エッチングによりエッチバックを行う。
以降の工程は、図470〜図472及び図475〜図477に示したように、製造例4と同様に行う。
製造例10
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一の配線層の方向と第四の配線層の方向が必然的に交差する実施例について述べてきたが、次に第一の配線層の方向と第四の配線層の方向が平行である構造を得るための具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図478〜図483及び図484〜図489はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
本実施例では第一の導電膜となる、例えば多結晶シリコン膜510を50nm〜200nm程度堆積する(図478及び図484)までは製造例4と同じである。
その後、CVD法により第十四の絶縁膜として、例えばシリコン窒化膜350を100〜300nm堆積させる(図479及び図485)。このとき、図479のように島状半導体層110の間隔が狭い方向のみの第二の溝部210が第十四の絶縁膜であるシリコン窒化膜350で埋めこまれる膜厚とする。
続いて、第十四の絶縁膜であるシリコン窒化膜350を等方性エッチングにより堆積した膜厚分相当のエッチバックを行う(図480及び図486)。このとき、図480のように第一の導電膜である多結晶シリコン膜510の上端部は露出するが、島状半導体層110の間隔が狭い方向のみの第一の溝部210が第十四の絶縁膜であるシリコン窒化膜350で埋めこまれている状態である。
続いて、第十五の絶縁膜として、例えばシリコン酸化膜490を50nm〜200nm程度堆積する(図481及び図487)。このとき、図487のように島状半導体層110の間隔が広い方向のみの第一の溝部210が第十五の絶縁膜であるシリコン酸化膜490で埋めこまれる膜厚とする。
続いて、第十五の絶縁膜であるシリコン酸化膜490を堆積した膜厚分相当のエッチバックを行い、図482の第一の溝部210の残存していた第十四の絶縁膜であるシリコン窒化膜350を等方性エッチングにより除去し、第一の導電膜である多結晶シリコン膜510を異方性エッチングによりエッチバックを行う。このとき、図488のように島状半導体層110の間隔が広い方向のみの第一の導電膜である多結晶シリコン膜510の上端部が露出し除去されるが第一の溝部210が第十五の絶縁膜であるシリコン酸化膜490で埋めこまれている状態であるため第一の導電膜である多結晶シリコン膜510の下端部は除去されない。続いて、サイドウォールスペーサ状となった第一の導電膜である多結晶シリコン膜510をマスクに半導体基板100に第二の溝部220を形成する(図482及び図488)。
つぎに、第二の溝部220に第八の絶縁膜であるシリコン酸化膜460を埋めこみ、第一の導電膜である多結晶シリコン膜510を分割するためのマスク材料となる第四の絶縁膜であるシリコン窒化膜321を5〜50nm堆積させる。
以降の工程は、図483及び489に示したように製造例4と同様に行う。
これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、この実施例では第一の絶縁膜であるシリコン窒化膜310、第十二の絶縁膜であるシリコン窒化膜341、342、343、第四の絶縁膜であるシリコン窒化膜321、322、323、324、第十四の絶縁膜であるシリコン窒化膜350のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
製造例11
製造例10で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一の配線層の方向と第四の配線層の方向が必然的に交差する実施例について述べてきたが、次に第一の配線層の方向と第四の配線層の方向が平行である構造を得るため、マスクを用いることなく島状半導体層110の間隔が狭い方向のみの第一の溝部210を開口し半導体基板100に第一の配線層の分離溝を形成した。これに対して、例えば、フォトリソグラフィによりレジストのパターンニング工程により第一の配線層の分離溝の形成を行った具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図490〜図495及び図496〜図501はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
本実施例では第一の導電膜となる、例えば多結晶シリコン膜510を50nm〜200nm程度堆積する(図490及び図496)までは製造例4と同じである。
その後、CVD法により第十五の絶縁膜として、例えばシリコン酸化膜490を100nm〜300nm程度堆積する。続いて、公知のフォトリソグラフィ技術によりパターンニングされたレジストR4を及び第一の導電膜である多結晶シリコン膜510をマスクとして用いて反応性イオンエッチングにより第十五の絶縁膜であるシリコン酸化膜490をエッチングする(図491及び図497)。
第十五の絶縁膜であるシリコン酸化膜490をマスクに第一の導電膜である多結晶シリコン膜510を異方性エッチングによりエッチバックを行い第一の溝部210底部の第一の導電膜である多結晶シリコン膜510を部分的に除去する。続いて、サイドウォールスペーサ状となった第一の導電膜である多結晶シリコン膜510と部分的に残存した第十五の絶縁膜であるシリコン酸化膜490をマスクに半導体基板100に第二の溝部220を形成する(図492及び図498)。もしくは、第一の溝部210に部分的に残存した第十五の絶縁膜であるシリコン酸化膜490を等方エッチングにより除去し、図493に示すように一方向は第一の溝部210に第十五の絶縁膜であるシリコン酸化膜490を残存させず、他方は第一の溝部210に第十五の絶縁膜であるシリコン酸化膜490を残存させる(図493及び図499)。
その後、第一の導電膜である多結晶シリコン膜510をマスクに半導体基板100に第二の溝部220を形成する(図494及び図500)。
つぎに、第二の溝部220に第八の絶縁膜として、例えばシリコン酸化膜460を埋めこみ、第一の導電膜である多結晶シリコン膜510を分割するためのマスク材料となる第四の絶縁膜であるシリコン窒化膜321を5〜50nm堆積させる。
この後は、図495及び図501に示したように、製造例4と同様に行う。これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
製造例12
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一の配線層の方向と第四の配線層の方向が必然的に交差する実施例について述べてきたが、次に第一の配線層がメモリアレイに対し電気的に共通である構造を得るための具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図502及び図503は、それぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
本実施例では、図502及び図503に示したように、半導体基板110に第二の溝部220を形成せず、製造例4からこれに関わる工程を省略したのと同じである。
これにより、少なくともアレイ内の第一の配線層が分割されずに共通となり、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
製造例13
製造例1〜9で形成する半導体記憶装置において、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、等方性エッチングにより行っていたが、異方性エッチにて行った場合において、具体的な製造工程例を次に示す。なお、図504及び図505はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
図504及び図505に示すように、第一の導電膜となる多結晶シリコン膜511〜514を分離形成する際、異方性エッチにて行ってもよい。
製造例14
製造例1〜9で形成する半導体記憶装置において、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、これらトランジスタのゲートの垂直な方向の長さが異なる場合において、具体的な製造工程例を次に示す。なお、図506及び図508、図507及び図509はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′線、B−B′線断面図である。
第一の導電膜である多結晶シリコン膜511〜514の垂直な方向の長さは、同じ長さでなくてもよい。
つまり、図506及び図507に示したように、メモリセルのゲートもしくは選択ゲートとなる第一の導電膜である多結晶シリコン膜511〜514の半導体基板100に対して垂直な方向の長さは、第一の導電膜である多結晶シリコン膜512、513のメモリセルのゲート長が異なってもよい。
また、図508及び図509に示したように、第一の導電膜である多結晶シリコン膜511、514の選択ゲート長が異なってもよい。
製造例15
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、第四の配線層840と接続される島状半導体層110の上端部に位置する不純物拡散層724の高さを大きく配置する場合において、具体的な製造工程例を次に示す。なお、図510及び図511はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′及びB−B′断面図である。
図510及び図511に示すように、第四の配線層840と接続される島状半導体層110の上端部に位置する不純物拡散層724の高さは大きくてもよい。このとき、第十の絶縁膜であるシリコン酸化膜465の膜厚を厚く設定でき、第二の導電膜である多結晶シリコン膜524と第四の配線層840との絶縁性が向上する。あるいは不純物拡散層724を露出させる際、露出面積を大きく設定できるため不純物拡散層724と第四の配線層840との接続性能が向上する。
製造例16
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、島状半導体層110の形状において、具体的な製造工程例を次に示す。なお、図512〜図513及び図514〜図515はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
反応性イオンエッチングにより第一の溝部210を形成する際、図512及び図514に示すように島状半導体層110の上端部と下端部の外形が異なってもよい。
また、図513及び図515に示すように、島状半導体層110の上端部と下端部の水平方向の位置がずれてもよい。
例えば、上面からの図1のように島状半導体層110が円形を呈している場合は図512では円錐形を呈しており、図513では斜め円柱を呈している構造となる。また、半導体基板100に対して垂直な方向に直列にメモリセルを配置できる構造であるならば島状半導体層110の形状は特に限定しない。
製造例17
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、島状半導体層110の底部の形状において、具体的な製造工程例を次に示す。図516〜図523及び図524〜図531はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
図516及び図524、図519及び図527に示すように、格子縞状の第一の溝部210の底部形状は部分的もしくは全体が丸みを帯びた傾斜構造を呈してもよい。
以降、製造例4に準じた後の断面を図517及び図525、図518及び図526、図520及び図528、図521及び529にそれぞれ示す。ここで図517及び図525、図520及び図528のように第一の導電膜となる多結晶シリコン膜511の下端部が第一の溝部210の底部の傾斜部にさしかかってもよい。
また、図518及び図526、図521及び図529のように第一の導電膜である多結晶シリコン膜511の下端部が第一の溝部210の底部の傾斜部にさしかからなくてもよい。
同様に格子縞状の第一の溝部210の底部形状は図522及び図530、図523及び図531に示すような傾斜構造を呈してもよい。
製造例18
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、島状半導体層110の形成後、第一の絶縁膜であるシリコン窒化膜310の形状において、具体的な製造工程例を次に示す。なお、図532〜図533及び図534〜図535はEEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
このように、製造例1(図279及び図299)において公知のフォトリソグラフィ技術によりパターンニングされたレジスト R1をマスクとして用いて、反応性イオンエッチングによりマスク層310をエッチングし、マスク層310を用いて反応性イオンエッチングによりp型半導体基板100を2000〜20000nmエッチングして格子縞状の第一の溝部210を形成する際、マスク層310は島状半導体層110の外形より小さくても(図532及び図534)、大きくても(図533及び図535)よく、マスク層310の形状は特に限定しない。
製造例19
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、島状半導体層110に被覆される多結晶シリコン膜の形状において、具体的な製造工程例を次に示す。なお、図536〜図537及び図538〜図539はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
図536及び図538、図537及び図539に示すように、島状半導体層110に被覆される第一の導電膜である多結晶シリコン膜510は、第一の溝部210の底部形状に沿って均一に堆積された構造を呈してもよい。
また、図282及び図302、図354及び図374に示すように、第一の溝部210の底部形状によっては部分的に不均一に堆積された構造を呈してもよい。
製造例20
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一の配線層である不純物拡散層710に周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図540〜図562及び図563〜図585はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のC−C′線及びD−D′線断面図である。
本実施例では半導体基板となる、例えばp型シリコン基板100の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜310を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジスト R1をマスクとして用いる(図540及び図563)。
反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜310をエッチングする。そして第一の絶縁膜であるシリコン窒化膜310をマスクに用いて、反応性イオンエッチングにより、例えば半導体基板であるp型シリコン基板100を2000〜20000nm程度エッチングして、格子縞状の第一の溝部210を形成する。これにより、半導体基板であるp型シリコン基板100は、柱状をなして複数の島状半導体層110に分離される。その後、島状半導体層110の表面を酸化することで第二の絶縁膜となる、例えば熱酸化膜410を10nm〜100nm形成する。この時、島状半導体層110が最小加工寸法で形成されていた場合、熱酸化膜410の形成により島状半導体層110の大きさが小さくなる。つまり、最小加工寸法以下に形成される(図541及び図564)。
次に、例えば等方性エッチングにより各島状半導体層110の周囲の第二の絶縁膜である熱酸化膜410をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層110の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、硼素1×1011〜1×1013/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層110の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、CVD法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層110の表面からの不純物導入に関しては島状半導体層110の表面を第二の絶縁膜である熱酸化膜410で被覆する前に行ってもよいし、島状半導体層110を形成する前に導入を完了しておいてもよいし、島状半導体層110の不純物濃度分布が同等であれば手段を限定しない。
続いて、例えば熱酸化法を用いて各島状半導体層110の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜420を形成する(図542及び図565)。この際、トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。
続いて第一の導電膜となる、例えば多結晶シリコン膜510を50nm〜200nm程度堆積する(図543及び図566)。
その後、CVD法により第四の絶縁膜として、例えばシリコン窒化膜321を5〜50nm堆積させる。続いて、第四の絶縁膜であるシリコン窒化膜321を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜510の側壁にサイドウォールスペーサ状に残存させる(図544及び図567)。
格子縞状の第一の溝部210にCVD法により第五の絶縁膜として、例えばシリコン酸化膜431を50nm〜500nm堆積する(図545及び図568)。
格子縞状の第一の溝部210の所望の深さまで第五の絶縁膜であるシリコン酸化膜431を埋めこむ(図546及び図569)。
その後、第五の絶縁膜であるシリコン酸化膜431をマスクに第四の絶縁膜であるシリコン窒化膜321を等方性エッチングにより第五の絶縁膜であるシリコン酸化膜431と第一の導電膜である多結晶シリコン膜510の間にのみ第四の絶縁膜であるシリコン窒化膜321残存させるようエッチングを行う(図547及び図570)。この際、第五の絶縁膜であるシリコン酸化膜431の上面より第四の絶縁膜であるシリコン窒化膜321が窪みを生じた状態となりこの窪みに第六の絶縁膜としてシリコン酸化膜441を3〜30nm堆積する。この際、第六の絶縁膜であるシリコン酸化膜441の膜厚は第四の絶縁膜であるシリコン窒化膜321の約半分程度以上の膜であれば上記窪みが埋まる。また、第一の導電膜である多結晶シリコン膜510の側壁にも酸化膜441が堆積するため、例えば等方性エッチングにより第一の導電膜である多結晶シリコン膜510の側壁の酸化膜441を除去する。この際、前記窪み部には第六の絶縁膜であるシリコン酸化膜441が残存し、第四の絶縁膜であるシリコン窒化膜321は第五の絶縁膜であるシリコン酸化膜431、第六の絶縁膜であるシリコン酸化膜441によって埋没する。
続いて、同様にCVD法により第四の絶縁膜であるシリコン窒化膜322を5〜50nm堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜510の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜322を残存させる(図548及び図571)。
その後、同様に第五の絶縁膜であるシリコン酸化膜432を埋めこんだ後、サイドウォールスペーサ状の第四の絶縁膜であるシリコン窒化膜322の上部に、同様に第六の絶縁膜であるシリコン酸化膜442を配置する。その後、同様に第一の導電膜である多結晶シリコン膜510の側壁に第四の絶縁膜であるシリコン窒化膜323のサイドウォールスペーサを形成する(図549及び図572)。
これらを繰り返すことにより第一の導電膜である多結晶シリコン膜510の側壁に複数の第四の絶縁膜であるシリコン窒化膜321〜324のサイドウォールスペーサを形成させる(図550及び図573)。
その後、第十五の絶縁膜として、例えばシリコン酸化膜499を50nm〜500nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジスト R20を形成する(図551及び574)。
これをマスクとして用いて、第一の配線層引き出し部のアレイ側に面していない部分について、反応性イオンエッチングにより第十五の絶縁膜であるシリコン酸化膜499をエッチング除去する(図552及び図575)。
続いて第一の導電膜である多結晶シリコン膜510をエッチング除去する。
その後、第十五の絶縁膜であるシリコン酸化膜499をエッチング除去し、続いて等方性エッチングにより第一の導電膜である多結晶シリコン膜510の分割を行う。この等方性エッチングによって第一の配線層引き出し部のアレイ側には第一の導電膜である多結晶シリコン膜510による浮遊ゲートを残し、その反対側には島状半導体層110の表面が露出する状態にする。
分割された第一の導電膜である多結晶シリコン膜511〜514及び第一の絶縁膜であるシリコン窒化膜310と自己整合で島状半導体層110、半導体基板100に不純物導入を行う。例えば拡散法(例えば固層拡散法もしくは気相拡散法等)を用いて710〜724のN型不純物拡散層として砒素1×1018〜1×1021/cm3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層710はイオン注入法などにより不純物濃度の調整を行ってもよい(図553及び図576)。例えば、0〜7°程度傾斜した方向から5〜100 keV注入エネルギー、燐を1×1013〜1×1015/cm2程度のドーズが挙げられる。
その後、第一の導電膜である多結晶シリコン膜511〜514の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜450を5nm〜50nm選択的に形成する。この際、熱処理を施すことにより不純物拡散層710〜724を拡散させ島状半導体層110のP型領域を電気的にフローティング状態にし、第一の配線層引き出し部では不純物拡散層710〜724の全てが一つに繋がる状態にする(図554及び図577)。
また、第一の導電膜である多結晶シリコン膜511〜514の不純物の導入は第一の導電膜である多結晶シリコン膜510の成膜時に行ってもよいし、島状半導体層110に不純物導入を行う際に行ってもよいし、導電膜としてなれば導入時期は制限されない。その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ321〜324を、例えば等方性エッチングにより除去した後、CVD法により第八の絶縁膜として、例えばシリコン酸化膜461を50nm〜500nm堆積し異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜511の側部を埋設するように第八の絶縁膜であるシリコン酸化膜461を埋めこむ。
その後、第一の導電膜である多結晶シリコン膜512〜514及び第七の絶縁膜であるシリコン酸化膜450に第九の絶縁膜として、例えばシリコン窒化膜331を5nm〜50nm堆積しサイドウォールスペーサを形成する(図555及び図578)。
続いて、第一の導電膜である多結晶シリコン膜511の側部を露出する程度に第八の絶縁膜であるシリコン酸化膜461をエッチバックして、第二の導電膜として、例えば多結晶シリコン膜521を15nm〜150nm堆積する。その後、第二の導電膜である多結晶シリコン膜521と自己整合で半導体基板であるp型シリコン基板100に第二の溝部220を形成し、不純物拡散層710を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する(図556及び図579)。
この際第一の配線層引き出し部の拡散層と第一の配線層とは、第一の配線層引き出し部のアレイ側に浮遊ゲートを残した分の幅を有することから分離されず、電気的に繋がった状態を保つ。この第一の配線層引き出し部の拡散層と第一の配線層との分離を回避するために、例えば図1におけるアレイと第一の配線層引き出し部とのC−C′方向の間隔を、アレイの島状半導体層C−C′方向の間隔よりも短く設定することによって電気的に繋がった状態を保ってもよい。
続いて、第一の導電膜である多結晶シリコン膜511と接触しうる程度に、第二の導電膜である多結晶シリコン膜521をエッチバックし選択ゲートとする(図557及び図580)。その際、島状半導体層110の間隔を、図1のC−C′方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
その後、等方性エッチングにより第九の絶縁膜であるシリコン窒化膜331のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜512〜514の表面に層間絶縁膜612を形成する。この層間絶縁膜612は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とCVD法により5〜10nmのシリコン窒化膜とさら5〜10nmのシリコン酸化膜を順次堆積する。
続いて同様に第二の導電膜となる多結晶シリコン膜522を15nm〜150nm堆積しエッチバックすることで、第一の導電膜である多結晶シリコン膜512の側部に層間絶縁膜612を介して第二の導電膜である多結晶シリコン膜522を配置させる(図558及び図581)。このとき、図1のC−C'方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
同様に繰り返すことで第一の導電膜である多結晶シリコン膜513の側部に層間絶縁膜613を介して第二の導電膜である多結晶シリコン膜523を配置させる(図559及び図582)。
最上段第一の導電膜である多結晶シリコン膜514においては最下段第一の導電膜である多結晶シリコン膜511と同様に第一の導電膜である多結晶シリコン膜514と接触しうる程度に、第二の導電膜である多結晶シリコン膜524をエッチバックする。
続いて第二の導電膜である多結晶シリコン膜524の上層に第十の絶縁膜として、例えばシリコン酸化膜465を100nm〜500nm堆積し、エッチバックもしくはCMP法などにより不純物拡散層724を備える島状半導体層110の上部及び第一の配線層引き出し部の上部を露出させ、ビット線として第四の配線層840を第二もしくは第三の配線層と方向が交差するよう島状半導体層110の上部と接続する(図560及び図583)。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。なお、図583には複数本の第一の配線層に同じ電位を与える場合の配線図を示しているが、第一の配線層一本毎に引き出しを行うようなメタル配線を形成してもよい。
これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に第一の配線層は他の配線層と電気的に接触することなく半導体上面へ引き出される。
また、第四の配線層を配置する前に公知の技術により層間絶縁膜を形成し、必要に応じてエッチバックあるいはCMPを施した後、第一のコンタクト910を形成し、その後第四の配線層を配置してもよいし(図561及び図584)、さらに、図561及び図584の構造に対して第一の配線層一本毎に引き出しを行うようなメタル配線を形成してもよい(図562及び図585)。
製造例21
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図586〜図605、図606〜図613及び図614〜図636はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のE−E′、F−F′及びG−G′線断面図である。
本実施例では半導体基板となる、例えばp型シリコン基板100の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜310を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストR1をマスクを形成する(図586及び図614)。
これをマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜310をエッチングする。そして第一の絶縁膜であるシリコン窒化膜310をマスクに用いて、反応性イオンエッチングにより半導体基板である、例えばp型シリコン基板100を2000〜20000nm程度エッチングして、格子縞状の第一の溝部210を形成する。これにより、半導体基板であるp型シリコン基板100は、柱状をなして複数の島状半導体層110に分離される。その後、島状半導体層110の表面を酸化することで第二の絶縁膜となる、例えば熱酸化膜410を10nm〜100nm形成する。この時、島状半導体層110が最小加工寸法で形成されていた場合、熱酸化膜410の形成により島状半導体層110の大きさが小さくなる。つまり、最小加工寸法以下に形成される(図587及び図615)。
次に、例えば等方性エッチングにより各島状半導体層110の周囲の第二の絶縁膜である熱酸化膜410をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層110の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、硼素1×1011〜1×1013/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層110の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、CVD法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。尚、島状半導体層110の表面からの不純物導入に関しては島状半導体層110の表面を第二の絶縁膜である熱酸化膜410で被覆する前に行ってもよいし、島状半導体層110を形成する前に導入を完了しておいてもよいし、島状半導体層110の不純物濃度分布が同等であれば手段を限定しない。
続いて、例えば熱酸化法を用いて各島状半導体層110の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜420を形成する(図588及び図616)。この際、トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。
続いて第一の導電膜となる、例えば多結晶シリコン膜510を50nm〜200nm程度堆積する(図589及び図617)。
その後、CVD法により第四の絶縁膜として、例えばシリコン窒化膜321を5〜50nm堆積させる。続いて、第四の絶縁膜であるシリコン窒化膜321を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜510の側壁にサイドウォールスペーサ状に残存させ(図590及び図618)、格子縞状の第一の溝部210にCVD法により第五の絶縁膜として、例えばシリコン酸化膜431を50nm〜500nm堆積する(図591及び図619)。
格子縞状の第一の溝部210の所望の深さまで第五の絶縁膜であるシリコン酸化膜431を埋めこむ(図592及び図620)。
その後、第五の絶縁膜であるシリコン酸化膜431をマスクに第四の絶縁膜であるシリコン窒化膜321を等方性エッチングにより第五の絶縁膜であるシリコン酸化膜431と第一の導電膜である多結晶シリコン膜510の間にのみ第四の絶縁膜であるシリコン窒化膜321残存させるようエッチングを行う(図593及び図621)。この際、第五の絶縁膜であるシリコン酸化膜431の上面より第四の絶縁膜であるシリコン窒化膜321が窪みを生じた状態となりこの窪みに第六の絶縁膜としてシリコン酸化膜441を3〜30nm堆積する。第六の絶縁膜であるシリコン酸化膜441の膜厚は第四の絶縁膜であるシリコン窒化膜321の約半分程度以上の膜であれば上記窪みが埋まる。第一の導電膜である多結晶シリコン膜510の側壁にも酸化膜441が堆積するため、例えば等方性エッチングにより第一の導電膜である多結晶シリコン膜510の側壁の酸化膜441を除去する。前記窪み部には第六の絶縁膜であるシリコン酸化膜441が残存し、第四の絶縁膜であるシリコン窒化膜321は第五の絶縁膜であるシリコン酸化膜431、第六の絶縁膜であるシリコン酸化膜441によって埋没する。
続いて、同様にCVD法により第四の絶縁膜であるシリコン窒化膜322を5〜50nm堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜510の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜322を残存させる(図594及び図622)。
その後、同様に第五の絶縁膜であるシリコン酸化膜432を埋めこんだ後、サイドウォールスペーサ状の第四の絶縁膜であるシリコン窒化膜322の上部に、同様に第六の絶縁膜であるシリコン酸化膜442を配置する。
その後、同様に第一の導電膜である多結晶シリコン膜510の側壁に第四の絶縁膜であるシリコン窒化膜323のサイドウォールスペーサを形成する(図595及び図623)。
これらを繰り返すことにより第一の導電膜である多結晶シリコン膜510の側壁に複数の第四の絶縁膜であるシリコン窒化膜のサイドウォールスペーサを形成する(図596及び図624)。
その後、等方性エッチングにより第一の導電膜である多結晶シリコン膜510の分割を行う。分割された第一の導電膜である多結晶シリコン膜511〜514及び第一の絶縁膜であるシリコン窒化膜310と自己整合で島状半導体層110、半導体基板100に不純物導入を行う。例えば拡散法(例えば固層拡散法もしくは気相拡散法等)を用いて710〜724のN型不純物拡散層として砒素1×1018〜1×1021/cm3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層710はイオン注入法などにより不純物濃度の調整を行ってもよい(図597及び図625)。例えば、0〜7°程度傾斜した方向から5〜100 keV注入エネルギー、燐を1×1013〜1×1015/cm2程度のドーズが挙げられる。
その後、第一の導電膜である多結晶シリコン膜511〜514の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜450を5nm〜50nm選択的に形成する。この際、熱処理を施すことにより不純物拡散層710〜724を拡散させ島状半導体層110のP型領域を電気的にフローティング状態とする(図598及び図626)。また、第一の導電膜である多結晶シリコン膜511〜514の不純物の導入は第一の導電膜である多結晶シリコン膜510の成膜時に行ってもよいし、島状半導体層110に不純物導入を行う際に行ってもよいし、導電膜となれば導入時期は制限されない。
その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ321〜324を、例えば等方性エッチングにより除去した後、CVD法により第八の絶縁膜となるシリコン酸化膜461を50nm〜500nm堆積し、異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜511の側部を埋設するように第八の絶縁膜であるシリコン酸化膜461を埋めこむ。その後、第一の導電膜である多結晶シリコン膜512〜514及び第七の絶縁膜であるシリコン酸化膜450に第九の絶縁膜として、例えばシリコン窒化膜331を5nm〜50nm堆積しサイドウォールスペーサを形成する(図599及び図627)。
続いて、第一の導電膜である多結晶シリコン膜511の側部を露出する程度に第八の絶縁膜であるシリコン酸化膜461をエッチバックして、第二の導電膜となる、例えば多結晶シリコン膜521を15nm〜150nm堆積する(図600)。次いで、図628のように第二の導電膜である多結晶シリコン膜521と自己整合で半導体基板であるp型シリコン基板100に第二の溝部220を形成し、不純物拡散層710を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。
その後、CVD法により第十五の絶縁膜として、例えばシリコン酸化膜491を50nm〜500nm堆積させ、第二の溝部220が埋没するように第十五の絶縁膜であるシリコン酸化膜491を埋め込み、続いて、第十四の絶縁膜として、例えばシリコン窒化膜351を5nm〜50nm堆積し、フォトリソグラフィ技術によりパターニングされたレジストR21(図601、図606及び図629)を用いて、反応性イオンエッチングにより第十四の絶縁膜であるシリコン窒化膜351をエッチングする。
そして第十四の絶縁膜であるシリコン窒化膜351をマスクに用いて、例えば反応性イオンエッチングによって第十五の絶縁膜であるシリコン酸化膜491及び第二の導電膜である多結晶シリコン膜521を、第一の導電膜である多結晶シリコン膜511の上端高さ程度までエッチバックしてもよいし、第十四の絶縁膜であるシリコン窒化膜351をマスクとせずレジストR21を引き続いてマスクとして用いてエッチバックしてもよい(図602、図607及び図630)。その際、島状半導体層110の間隔を、図1のE−E′方向について予め所定の値以下に設定しておくことによって、第二の導電膜である多結晶シリコン膜521は、その方向に連続する選択ゲート線となる第二の配線層として形成される。
その後、CVD法により第十四の絶縁膜としてシリコン窒化膜352を5nm〜50nm堆積し、続いて第八の絶縁膜であるシリコン酸化膜462を50nm〜500nm堆積し、異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜512の下端高さ程度まで第八の絶縁膜であるシリコン酸化膜462をエッチバックする(図603、図608及び図631)。
その後、等方性エッチングにより第五の絶縁膜であるシリコン窒化膜331のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜512〜514の表面に層間絶縁膜612を形成する。この層間絶縁膜612は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とCVD法により5〜10nmのシリコン窒化膜とさらに5〜10nmのシリコン酸化膜を順次堆積する。
続いて同様に第二の導電膜となる多結晶シリコン膜522を15nm〜150nm堆積し、その後第十五の絶縁膜であるシリコン酸化膜492をCVD法により50nm〜500nm堆積させ、続いて、第十四の絶縁膜として、例えばシリコン窒化膜353を5nm〜50nm堆積し、フォトリソグラフィ技術によりパターニングされたレジストR22(図604、図609及び図632)を用いて、反応性イオンエッチングにより第十四の絶縁膜であるシリコン窒化膜353をエッチングする。ここで、レジストR22でマスクする領域はレジストR21でマスクする領域の少なくとも一部は含むようにする。
そして第十四の絶縁膜であるシリコン窒化膜353をマスクに用いて、例えば反応性イオンエッチングによって第十五の絶縁膜であるシリコン酸化膜492及び第二の導電膜である多結晶シリコン膜522を、第一の導電膜である多結晶シリコン膜512の上端高さ程度までエッチバックしてもよいし、第十四の絶縁膜であるシリコン窒化膜353をマスクとせず、レジストR22を引き続いてマスクとして用いてエッチバックしてもよい(図605、図610及び図633)。
このとき、図1のE−E′方向について予め所定の値以下に設定しておくことによって、第二の導電膜である多結晶シリコン膜522は、その方向に連続する制御ゲート線となる第三の配線層として形成される。
以上の工程により図610のように、第二の導電膜である多結晶シリコン膜521が半導体上面より最も近い導電膜となるよう配置した領域と、第二の導電膜である多結晶シリコン膜522が半導体上面より最も近い導電膜となるよう配置した領域とを、層間絶縁膜612及び第八の絶縁膜であるシリコン酸化膜462を介して、それぞれ形成する。
同様に繰り返すことで第一の導電膜である多結晶シリコン膜513の側部に層間絶縁膜613を介して第二の導電膜である多結晶シリコン膜523を配置させ、第二及び第三の配線層引き出し部において第二の導電膜である多結晶シリコン膜523が半導体上面より最も近い導電膜となるよう配置した領域を、層間絶縁膜613及び第八の絶縁膜であるシリコン酸化膜463を介して形成する。
続いて第一の導電膜である多結晶シリコン膜514の側部に、例えば層間絶縁膜614を介して第二の導電膜である多結晶シリコン膜524を配置させ、第二及び第三の配線層引き出し部において第二の導電膜である多結晶シリコン膜524が半導体上面より最も近い導電膜となるよう配置した領域を、層間絶縁膜613及び第八の絶縁膜であるシリコン酸化膜464を介して形成し、フォトリソグラフィ技術によりパターニングされたレジストR23を用いて(図611及び図634)、反応性イオンエッチングにより層間絶縁膜614もしくは層間絶縁膜613もしくは層間絶縁膜612に達するまで第二の導電膜である多結晶シリコン膜522〜524をエッチングし、各配線層が互いにある距離を置いて配置される状態にする。
その後第十の絶縁膜として、例えばシリコン酸化膜465をCVD法により50nm〜500nm堆積し、所望の位置までエッチバックした後表面のシリコン窒化膜を除去し、フォトリソグラフィ技術によりパターニングされたレジストR24を用いて(図612及び図635)、公知の技術によりコンタクトホール及びメタル配線を形成する(図613及び図636)。
これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に、第二の配線層及び第三の配線層は互いに電気的に接触させることなく半導体上面へそれぞれ引き出される。
製造例22
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図637〜図647、図648〜図658及び図659〜図669はそれぞれEEPROMのメモリセルアレイを示す平面図である図1のE−E′、F−F′及びG−G′線断面図である。
本実施例はp型シリコン基板100に第二の溝部220を形成し、不純物拡散層710を分離するまで(図600及び図628)は製造例21と同じである。
その後CVD法により第十五の絶縁膜として、例えばシリコン酸化膜491を50nm〜500nm堆積させ、第二の溝部220が埋没するように第十五の絶縁膜であるシリコン酸化膜491を埋め込み、続いてフォトリソグラフィ技術によりパターニングされたレジストR25を用いて(図637、図648及び図659)、反応性イオンエッチングにより第十五の絶縁膜であるシリコン酸化膜491及び第二の導電膜である多結晶シリコン膜521を、第一の導電膜である多結晶シリコン膜511の上端高さ程度までエッチバックする(図638、図649及び図660)。
第九の絶縁膜としてシリコン窒化膜331を5nm〜50nm堆積し、サイドウォールスペーサを形成させた後、第八の絶縁膜であるシリコン酸化膜462を50nm〜500nm堆積し、フォトリソグラフィ技術によりパターニングされたレジストR26を用いて(図639、図650及び図661)、反応性イオンエッチングなどにより第八の絶縁膜であるシリコン酸化膜462を、第一の導電膜である多結晶シリコン膜512の下端高さ程度まで第八の絶縁膜であるシリコン酸化膜462をエッチバックする(図640、図651及び図662)。
レジストR26でマスクする領域はレジストR25でマスクする領域を含むようにする。
その後、等方性エッチングにより第九の絶縁膜であるシリコン窒化膜331のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜512〜514の表面に層間絶縁膜612を形成する。この層間絶縁膜612は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とCVD法により5〜10nmのシリコン窒化膜とさらに5〜10nmのシリコン酸化膜を順次堆積する。
続いて同様に第二の導電膜となる多結晶シリコン膜522を15nm〜150nm堆積し(図641、図652及び図663)、異方性エッチングによりエッチバックを行う。
サイドウォールスペーサ状になった第二の導電膜である多結晶シリコン膜522に第十五の絶縁膜であるシリコン酸化膜492をCVD法により50nm〜500nm堆積させ、フォトリソグラフィ技術によりパターニングされたレジストR27を用いて(図642、図653及び図664)、例えば反応性イオンエッチングによって第十五の絶縁膜であるシリコン酸化膜492及び第二の導電膜である多結晶シリコン膜522を、第一の導電膜である多結晶シリコン膜512の上端高さ程度までエッチバックする(図643、図654及び図665)。レジストR27でマスクする領域はレジストR26でマスクする領域を含むようにする。
以上の工程により図654のように、第一の導電膜である多結晶シリコン膜521が半導体上面より最も近い導電膜となるよう配置した領域と、第二の導電膜である多結晶シリコン膜522が半導体上面より最も近い導電膜となるよう配置した領域とを、層間絶縁膜612及び第八の絶縁膜であるシリコン酸化膜462を介して、それぞれ形成する。
同様に繰り返すことで第一の導電膜である多結晶シリコン膜513の側部に層間絶縁膜613を介して第二の導電膜である多結晶シリコン膜523を配置させ、第二及び第三の配線層引き出し部において第二の導電膜である多結晶シリコン膜523が半導体上面より最も近い導電膜となるよう配置した領域を、層間絶縁膜613及び第八の絶縁膜であるシリコン酸化膜463を介して形成する(図644、図655及び図666)。
続いて第一の導電膜である多結晶シリコン膜514の側部に、例えば層間絶縁膜614を介して第二の導電膜である多結晶シリコン膜524を配置させ、第二及び第三の配線層引き出し部において第二の導電膜である多結晶シリコン膜524が半導体上面より最も近い導電膜となるよう配置した領域を、層間絶縁膜614及び第八の絶縁膜であるシリコン酸化膜464を介して形成し、フォトリソグラフィ技術によりパターニングされたレジストR28を用いて(図645、図656及び図667)、反応性イオンエッチングなどにより層間絶縁膜614もしくは層間絶縁膜613もしくは層間絶縁膜612に達するまで第二の導電膜である多結晶シリコン522〜524をエッチングする(図646、図657及び図668)。
第十五の絶縁膜であるシリコン酸化膜495をCVD法により50nm〜500nm堆積することで第二及び第三の配線層引き出し部における第二の導電膜である多結晶シリコン膜521、522、523、524が互いに電気的に接触しないようにする。
その後、エッチバックもしくはCMP法などにより不純物拡散層724を備える島状半導体層110の上部を露出させ、第四の配線層を第二もしくは第三の配線層と方向が交差するよう島状半導体層110の上部と接続する。その後、シリコン酸化膜を堆積させ、必要に応じてCMPあるいはエッチバックを施した後、引き出し部において第二、第三の配線層921、932、933、924を形成する(図647、図658及び図669)。
これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に、第二の配線層及び第三の配線層は互いに電気的に接触させることなく、半導体上面へそれぞれ引き出される。なお、第四の配線層840と第二、第三の配線層921、932、933、924は同時に形成してもよい。
製造例23
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図670〜図675は、それぞれEEPROMのメモリセルアレイを示す平面図である図60のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線、I4−I4′線及びI5−I5′線断面図であり、図676〜図681は、それぞれEEPROMのメモリセルアレイを示す平面図である図61のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線、I4−I4′線及びI5−I5′線断面図であり、これらは埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層521、522、523、524、710とが電気的に結合する部位921、932、933、934、910がそれぞれ確認できる位置での断面図を示している。また、図682〜図687、図688〜図693及び図694〜図699は、それぞれ図676〜図681に対応する図を示している。
本実施例では第十の絶縁膜となる、例えばシリコン酸化膜465を100nm〜500nm堆積するまでは製造例1と同様である。
その後必要に応じて第十の絶縁膜であるシリコン酸化膜465の表面をエッチバック又はCMPなどにより平坦化を施した後、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、反応性イオンエッチングにより引き出す対称とする配線層に達するまでエッチングする。これを引き出す配線層の数だけ繰り返し行う。
より具体的には、例えば第一の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部のある領域のみを反応性イオンエッチングにより不純物拡散層710に達するまで第十の絶縁膜であるシリコン酸化膜465の上面からエッチングを行う。
続いて、例えば最下段第二の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部の、先にエッチングを行った領域以外のある範囲を反応性イオンエッチングにより第二の導電膜である多結晶シリコン膜521に達するまで第十の絶縁膜であるシリコン酸化膜465の上面からエッチングを行う。
半導体装置上面に配置された端子と埋設された配線層521、522、523、524、710とがそれぞれ電気的に接続するならば、921、932、933、924、910はどのように配置してもよい。また、配線層を引き出すためのエッチングを行う順番はどの配線層から行ってもよく、例えば配線層引き出し部に配線層へ達する2つの溝を同時に形成し、その後一方をレジストなどによりマスクし、もう一方を更にエッチングし、より下の配線層へ達するよう溝を形成してもよい。配線層引き出し部に、引き出す対称とする配線層の数だけ各配線層に達するような溝をそれぞれ独立に形成していれば手段は限定しない。
その後、第二十二の絶縁膜として、例えばシリコン酸化膜492を10〜100nm堆積し、続いて堆積膜厚分程度エッチバックすることにより、配線層引き出し部に形成した溝の内壁に第二十二の絶縁膜であるシリコン酸化膜492のサイドウォールスペーサを形成する。この際、第二十二の絶縁膜はシリコン酸化膜に限らずシリコン窒化膜でもよく、絶縁膜であれば限定しない。
以降の工程は製造例1に準じて、第四の配線層形成時に配線層引き出し部に形成した溝に、第二十二の絶縁膜であるシリコン酸化膜492のサイドウォールスペーサを介してメタルあるいは導電膜を埋め込むことにより、第一の配線層及び第二、第三の各配線層は半導体上面へ引き出される(図670〜図675)。
また、配線層引き出し部における第二、第三の配線層を図676〜図681のように配置し、配線層引き出し部に形成する溝が、引き出す対称としない他の配線層と絶縁膜を介してある距離を置くような構造をとってもよい。この場合、第二十二の絶縁膜であるシリコン酸化膜492のサイドウォールスペーサは形成しなくてもよく、また配線層引き出し部に形成する溝の周囲に余分な配線層が存在しないことから各配線層間の寄生容量が抑制される効果が期待される。
なお、以上の方法により第一の配線層及び第二、第三の配線層を半導体上面へ引き出すことが本発明における全ての実施例において適応できる。
また、図682〜図687は図676〜図681に対し、上述の引き出しを、まず第一の配線層についてのみ行い、第四の配線層840の形成時に第一の配線層の引き出しを行った後、シリコン酸化膜を堆積させ必要に応じてCMPあるいはエッチバックを施した後、引き出し部において第二、第三の配線層を引き出すための溝を形成し同様の引き出しを行った場合を示す。
図688〜図693は図676〜図681に対し、メモリセル部に第四の配線層840を形成した後、シリコン酸化膜を堆積させ必要に応じてCMPあるいはエッチバックを施した後、引き出し部において第一、第二及び第三の配線層を引き出すための溝を形成し同様の引き出しを行った場合をそれぞれ示している。
また、図694〜図699は図676〜図681に対し、第一のコンタクト910及び第二、第三のコンタクト821、832、833、824の径が互いに異なる場合の一例として、半導体装置上面より深く埋設される配線層と接続するコンタクトほど、より径を大きくした場合の例を示している。
より詳しくは、図694〜図699において第一のコンタクト910、第二のコンタクト921、第三のコンタクト932、第三のコンタクト933、第二のコンタクト924の順に径を大きくすることにより、コンタクト形成時により深くエッチングを行う必要がある場合においても埋設される所望の配線層が確実に露出するよう開口させ、所望の配線層とコンタクトとが十分な接触面積を確保できるようにしてもよい。
製造例24
製造例1に対して、第五の絶縁膜であるシリコン酸化膜431〜433を用いず、レジストを用いる場合の具体的な製造工程例を以下に示す。なお、図700〜図706及び図707〜図713は、それぞれ図1のA−A′及びB−B′断面図である。
本実施例では、第四の絶縁膜であるシリコン窒化膜321を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜510の側壁にサイドウォールスペーサ状に残存させるまで(図700及び図707)は製造例1と同じである。
その後レジストR81を塗布し、格子縞状の溝210の所望の深さまでレジストR81をエッチバックし埋めこみを行う(図701及び図708)。
次いで、レジストR81をマスクに第四の絶縁膜であるシリコン窒化膜321を等方性エッチングによりレジストR81と第一の導電膜である多結晶シリコン膜510の間にのみ第四の絶縁膜であるシリコン窒化膜321残存させるようエッチングを行う(図702及び図709)。
続いて、レジストR81を除去した後(図703及び図710)、第六の絶縁膜として、例えばシリコン酸化膜441を50〜500nm堆積し、第四の絶縁膜であるシリコン窒化膜321を埋没させ、所望の深さまで異方性エッチングもしくは等方性エッチングによりエッチバックを行う。
次に、同様にCVD法により第四の絶縁膜であるシリコン窒化膜322を5〜50nm堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜510の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜322を残存させる。
その後、レジストR82を塗布し、格子縞状の溝210の所望の深さまでレジストR82をエッチバックし埋めこみを行う(図704及び図711)。
このレジストR82をマスクに第四の絶縁膜であるシリコン窒化膜322を等方性エッチングによりレジストR82と第一の導電膜である多結晶シリコン膜510の間にのみ第四の絶縁膜であるシリコン窒化膜322残存させるようエッチングを行う。続いて、レジストR82を除去した後、第六の絶縁膜として、例えばシリコン酸化膜442を50〜500nm堆積し、第四の絶縁膜であるシリコン窒化膜322を埋没させ、所望の深さまで異方性エッチングもしくは等方性エッチングによりエッチバックを行う。
これらを繰り返すことにより第一の導電膜である多結晶シリコン膜510の側壁に複数の第四の絶縁膜であるシリコン窒化膜のサイドウォールスペーサを形成する(図705及び図712)。
その後、等方性エッチングにより第一の導電膜である多結晶シリコン膜510の分割を行う以降は先の実施例に準ずる。
これにより、先の実施例と同等の効果を有する半導体記憶装置が実現する(図706及び図713)。また、CVD法による第五の絶縁膜であるシリコン酸化膜431〜433の堆積工程を省くことから熱履歴を低減できる利点を有する。
なお、以上の方法により第一の導電膜である多結晶シリコン膜510、あるいは第二の導電膜である多結晶シリコン膜520の分割を行うために、例えばシリコン窒化膜のサイドウォールスペーサを複数形成することが本発明における全ての実施例において適応できる。また、本実施例のように第一の導電膜である多結晶シリコン膜510、あるいは第二の導電膜である多結晶シリコン膜520の分割を行うためだけに限定せず、所望の高さ以上のシリコン窒化膜、シリコン酸化膜あるいは多結晶シリコン膜などを除去する工程において、レジストを埋め込むことにより処理を実現することが本発明における全ての実施例において適応できる。
製造例25
製造例1に対して、各メモリセルの制御ゲートをどの方向についても連続しないように形成し、後に島状半導体層分離部にホール状の溝を形成し、その内部に導電膜を埋め込むことにより第二、第三の配線層を形成する場合の具体的な製造工程例を以下に示す。なお、図714〜図720及び図721〜図727は、ぞれぞれ図64のA−A′及びB−B′断面図である。
本実施例では、図64のA−A′及びB−B′方向における島状半導体層の配置間隔及び第二の導電膜の堆積膜厚を変えることにより各メモリセルの制御ゲートをA−A′方向にもB−B′方向にも連続しないように形成すること、及び第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成しないことを除くと、第二の導電膜である多結晶シリコン膜524の上層に第十の絶縁膜となる、例えばシリコン酸化膜465を100nm〜500nm堆積するまでは製造例1と同じである。
必要に応じて第十の絶縁膜であるシリコン酸化膜465をエッチバックもしくはCMP法などにより平坦化させる(図714及び図721)。
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストR8をマスクとして用いて(図715及び図722)、反応性イオンエッチングにより少なくとも第二の導電膜である多結晶シリコン膜521に達し、かつ、不純物拡散層710を分離しない深さまでエッチングを行い第五の溝部250を形成する(図716及び図723)。より具体的には将来接続される第二の配線層の低抵抗化のために第十の絶縁膜であるシリコン酸化膜461に達するまでエッチングを行うのが望ましい。なお第五の溝部250を形成する際は第二の導電膜である多結晶シリコン521〜524をエッチングせず、被エッチング材料をシリコン酸化膜のみに限定してもよい。
その後第五の溝部250に第七の導電膜として、例えば多結晶シリコン膜571を埋め込む(図717及び図724)。この際第七の導電膜である多結晶シリコン膜571は第二の導電膜である多結晶シリコン521と接し、かつ第二の導電膜である多結晶シリコン522とは接しないようエッチバックを行う。
続いて、同様に第二十四の絶縁膜であるシリコン窒化膜361、第七の導電膜である多結晶シリコン膜572、第二十四の絶縁膜であるシリコン窒化膜362、第七の導電膜である多結晶シリコン膜573、第二十四の絶縁膜であるシリコン窒化膜363、及び第七の導電膜である多結晶シリコン膜574を順次埋め込む(図718及び図725)。
第七の導電膜である多結晶シリコン膜572は第二の導電膜である多結晶シリコン膜522と接し、かつ他の導電膜とは接しないようにし、第七の導電膜である多結晶シリコン膜573は第二の導電膜である多結晶シリコン膜523と接し、かつ他の導電膜とは接しないようにし、第七の導電膜である多結晶シリコン膜574は第二の導電膜である多結晶シリコン膜524と接し、かつ他の導電膜とは接しないように埋め込みを行う。また第七の導電膜である多結晶シリコン膜574は島状半導体層110の高さより低くなる位置までエッチバックを行う。
その後第十の絶縁膜であるシリコン酸化膜465を等方性エッチ等により第二の導電膜である多結晶シリコン膜524の側壁程度までエッチバックした後、第二の導電膜である多結晶シリコン膜524をマスクにして異方性エッチによりp型シリコン基板100に達するまでエッチングを行い、第二の導電膜である多結晶シリコン膜と自己整合で半導体基板であるp型シリコン基板100に溝部220を形成し、不純物拡散層710を分離する(図719及び図726)。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。
続いて、第十五の絶縁膜として、例えばシリコン酸化膜495を100nm〜500nm堆積させ、エッチバックもしくはCMP法などにより不純物拡散層724を備える島状半導体層110の上部を露出させ、第四の配線層を第二もしくは第三の配線層と方向が交差するよう島状半導体層110の上部と接続する。その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する(図720及び図727)。
これにより、先の実施例と同等の効果を有する半導体記憶装置が実現し、さらに島状半導体層の配置が対称である場合においても本半導体記憶装置の形成が可能となる利点を有する。
なお、第一の配線層の分離部を形成する際は第二の導電膜の分離部と自己整合的に行わず、フォトリソグラフィによるレジストのパターンニング工程により配線層の分離を行ってもよい。また、以上の方法により第二、第三の配線層を形成することが本発明における全ての実施例において適応できる。
製造例26
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図728〜図736は、それぞれEEPROMのメモリセルアレイを示す平面図である図70のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線、I4−I4′線、J1−J1′線、J2−J2′線、J3−J3′線及びJ4−J4′線断面図であり、埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層521、522、523、524とが電気的に結合する部位921、932、933、924の配置がそれぞれ確認できる位置での断面図を示している。
本実施例では第二の導電膜である多結晶シリコン膜521を15nm〜150nm堆積し、第二の溝部220を形成するまでは製造例1と同じである。
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、反応性イオンエッチングにより引き出す対称とする配線層をエッチングする。これを引き出す配線層の数だけ繰り返し行う。
より具体的には、例えば最下段第二の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、引き出す対称である第二の導電膜である多結晶シリコン膜521をある領域のみを残して反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜511と接触しうる程度に、第二の導電膜である多結晶シリコン膜521をエッチバックする。各配線層を形成する導電膜について同様に行い、その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
これにより、図728〜図736に示したように、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に、第二の配線層及び第三の配線層は互いに電気的に接触させることなく半導体上面へそれぞれ引き出される。
製造例27
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図737〜図741は、それぞれEEPROMのメモリセルアレイを示す平面図である図71のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線及びI4−I4′線断面図であり、埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層521、522、523、524とが電気的に結合する部位921、932、933、924の配置がそれぞれ確認できる位置での断面図を示している。
本実施例では第二の導電膜である多結晶シリコン膜521、522、523、524は島状半導体層110に形成した不純物拡散層と電気的に接触している。これにより、引き出される配線層521、522、523、524の抵抗が低下する。また、第二及び第三のコンタクト部921、932、933、924は、島状半導体層又は配線層の少なくともいずれかと接触すればよいため、形成が容易となる。
図737〜図741に示したように、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に、第二の配線層及び第三の配線層は互いに電気的に接触させることなく半導体上面へそれぞれ引き出される。
製造例28
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図742〜図747はEEPROMのメモリセルアレイを示す平面図である図72のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線、I4−I4′線及びI5−I5′線断面図であり、埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層521、522、523、524、710とが電気的に結合する部位921、932、933、924、910の配置がそれぞれ確認できる位置での断面図を示している。
本実施例では第二の導電膜である多結晶シリコン膜524を15nm〜150nm堆積し、エッチバックするまでは製造例1と同じである。
その後、第二のコンタクト部である924を形成する位置に形成された島状半導体層を、例えば異方性エッチングにより少なくとも配線層524の下端部程度までエッチバックする。続いて第十四の絶縁膜であるシリコン窒化膜354を20nm〜200nm程度堆積した後、配線層524の上端部程度までエッチバックする。次いで第十五の絶縁膜であるシリコン酸化膜494を10nm〜100nm程度堆積し、サイドウォールスペーサを形成する。次に第十四の絶縁膜であるシリコン窒化膜354を、例えば、等方性エッチングにより島状半導体層110が露出しない程度までエッチバックする。さらに等方性エッチングにより第一の導電膜である多結晶シリコン膜514を露出し、第二のコンタクト部である924を形成する。この際、コンタクト部の材料は、導電性の材料であればよい。以降、同様に引き出す配線層の数だけ繰り返し行う。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成 する。なお、コンタクト部は必ずしも第二のコンタクト部である924から形成する必 要はなく、任意の順序及び配置でよい。
これにより、図742〜図747に示したように、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に、第二の配線層及び第三の配線層は互いに電気的に接触させることなく半導体上面へそれぞれ引き出される。
製造例29
製造例1に対して、第一の配線層及び第二、第三の配線層と周辺回路との電気的接続を実現するための各配線層引き出し部の具体的な製造工程例を以下に示す。なお図748は図68のH−H′線断面図であり、図749〜図753は図68のI−I′断面図の配線層引き出し部内でH−H′方向へ平行移動させたものであり、埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層521、522、523、524、710とが電気的に結合する部位921、932、933、934、910がそれぞれ確認できる位置での断面図をそれぞれ示している。
本実施例では、第一の導電膜である多結晶シリコン膜511〜514の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜450を5nm〜50nm選択的に形成するまでは製造例1と同じである。
その後第六の絶縁膜であるシリコン酸化膜1480を50nm〜500nm堆積し、必要に応じてエッチバックあるいはCMP処理を施しメモリセル部を埋没させた後、配線層引き出し部において、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、反応性イオンエッチングにより不純物拡散層710が露出する深さまで半導体基板であるp型シリコン基板100をエッチングする。この際エッチングする形状としては第二の導電膜である多結晶シリコン520〜524を堆積する膜厚の、例えば二倍以下の幅をもつスリット状で、島状半導体層110の高さ程度の深さを有し、また配線層引き出し部側に最も近い島状半導体層110と該スリット状溝との位置関係は、第二の導電膜である多結晶シリコン521〜524を堆積した際にスリット状溝に埋まる多結晶シリコンと第二あるいは第三の配線層とが電気的に接続する状態になるように配置する。
続いて、スリット状溝の底部に対しN型不純物の導入を行い、710のN型不純物拡散層を形成する。例えば、基板に対しほぼ垂直な方向から5〜100 keVの注入エネルギー、硼素1×1011〜1×1013/cm2程度のドーズが挙げられる。
その後第十五の絶縁膜として、例えばシリコン酸化膜490を20〜100nm堆積し、堆積膜厚分程度エッチバックすることにより、配線層引き出し部に形成した溝の内壁に第十五の絶縁膜であるシリコン酸化膜490のサイドウォールスペーサを形成する。
続いて、第二の導電膜である多結晶シリコン膜520を15nm〜150nm堆積する。この際該スリット上溝の幅は第二の導電膜である多結晶シリコン520〜524を堆積する膜厚の二倍以下程度であるので、第二の導電膜である多結晶シリコン膜520の堆積膜厚が該スリット状溝の深さ以下であっても該スリット上溝の内部には第二の導電膜である多結晶シリコン膜520で埋まり、第一の配線層は半導体上面へ引き出される。必要に応じてエッチバック等により第二の導電膜である多結晶シリコン膜520を後退させる。
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、島状半導体層110に近い側の配線層引き出し部の第二の導電膜である多結晶シリコン膜520を除去し、再び形成されるスリット状溝部に第八の絶縁膜であるシリコン酸化膜461を50nm〜500nm堆積する。続いて、例えば公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部に埋め込まれた第二の導電膜である多結晶シリコン膜520と将来形成する第四の導電膜である多結晶シリコン膜541との絶縁性が保たれる程度、例えば50nm〜500nm程度、第八の絶縁膜であるシリコン酸化膜461を残存させて配線層引き出し部のみエッチバックを行う。
次に、第十五の絶縁膜として、例えばシリコン酸化膜491を20〜100nm堆積し、スリット部に第四の導電膜として、例えば多結晶シリコン膜541を埋め込んだ後、メモリセル部における第十五の絶縁膜であるシリコン酸化膜491及び第八の絶縁膜であるシリコン酸化膜461を第一の導電膜である多結晶シリコン膜511の下端程度までエッチバックする。第四の導電膜である多結晶シリコン膜541を除去する。
その後、第二の導電膜である多結晶シリコン膜521を15nm〜150nm堆積する。この際該スリット上溝の幅は第二の導電膜である多結晶シリコン520〜524を堆積する膜厚の二倍以下程度であるので、第二の導電膜である多結晶シリコン膜521の堆積膜厚が該スリット状溝の深さ以下であっても該スリット上溝の内部には第二の導電膜である多結晶シリコン膜521で埋まり、第二の配線層は半導体上面へ引き出される。必要に応じてエッチバック等により第二の導電膜である多結晶シリコン膜521及び第十五の絶縁膜であるシリコン酸化膜491を後退させる。
次いで、例えば公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、島状半導体層110に近い側の配線層引き出し部の第二の導電膜である多結晶シリコン膜521を除去し、再び形成されるスリット状溝部に第八の絶縁膜であるシリコン酸化膜462を50nm〜500nm堆積する。
その後、例えば公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部に埋め込まれた第二の導電膜である多結晶シリコン膜542と将来形成する第四の導電膜である多結晶シリコン膜541との絶縁性が保たれる程度、例えば50nm〜500nm程度、第八の絶縁膜であるシリコン酸化膜462を残存させて配線層引き出し部のみエッチバックを行う。
続いて、第十五の絶縁膜として、例えばシリコン酸化膜492を20〜100nm堆積し、スリット部に第四の導電膜として、例えば多結晶シリコン膜542を埋め込んだ後、メモリセル部における第十五の絶縁膜であるシリコン酸化膜492及び第八の絶縁膜であるシリコン酸化膜462を第一の導電膜である多結晶シリコン膜512の下端程度までエッチバックする。その後第四の導電膜である多結晶シリコン膜542を除去する。
次に、層間絶縁膜612を堆積させた後、第二の導電膜である多結晶シリコン膜522を15nm〜150nm堆積する。この際該スリット上溝の幅は第二の導電膜である多結晶シリコン520〜524を堆積する膜厚の二倍以下程度であるので、第二の導電膜である多結晶シリコン膜522の堆積膜厚が該スリット状溝の深さ以下であっても該スリット上溝の内部には第二の導電膜である多結晶シリコン膜522で埋まり、第三の配線層は半導体上面へ引き出される。必要に応じてエッチバック等により層間絶縁膜612、第二の導電膜である多結晶シリコン膜522及び第五の絶縁膜であるシリコン酸化膜492を後退させる。
上述の工程を繰り返し、残る第二、第三の配線層も同様に半導体上面へ引き出すことにより各配線層の引き出し部が実現する(図748〜図753)。
なお、図748〜図753では、まず第四の配線層840を形成した後公知の技術により層間絶縁膜を堆積させ必要に応じてCMPあるいはエッチバックを施した後、第一及び第二、第三のコンタクト910、921、932、933、924を形成し、その後第一及び第二、第三の配線層810、821、832、833、824を形成した場合を示しているが、層間絶縁膜を介さず、かつ第一及び第二、第三のコンタクト910、921、932、933、924を形成せずに第一及び第二、第三の配線層810、821、832、833、824を形成してもよく、あるいは第四の配線層840の形成時に同時に第一及び第二、第三の配線層810、821、832、833、824を形成してもよい。また、コンタクトを形成する場合、所望の配線層との電気的接触が行えるのであればコンタクトの形状や大きさは限定しない。さらに図69に示すように該スリット状溝を複数本形成し、それぞれから引き出しを行ってもよい。この場合スリットの長さは短縮でき、引き出し部に必要となる面積を削減できる利点を有する。なお各スリットの長さは図69に示されるようにすべて同じである必要はなく、また配線層521、522、523、524、710と電気的に結合する部位921、932、933、934、910の位置も図69に示される配置に限定せず、どのスリット状溝にどの配線層と電気的に結合する部位を配置してもよい。例えば一つのスリット状溝を第一の配線層の引き出し専用に用い、他方を第二、第三の配線層の引き出しに用いるように割り当てし、第一の配線層引き出し専用のスリット状溝はN型不純物拡散層710、721〜724を形成する前に作っておくことで、スリット状溝の底部にN型不純物拡散層を形成する工程を省くようにしてもよい。この場合スリット状溝の内面にN型不純物拡散層710が形成されるため第一の配線層の引き出しにとってはより好都合となる。また、以上の方法により第一の配線層及び第二、第三の配線層を半導体上面へ引き出すことが本発明における全ての実施例において適応できる。
製造例30
製造例1〜9で形成する半導体記憶装置は、不純物拡散層を形成する手法において、半導体基板100と島状半導体層110が不純物拡散層により絶縁される実施例について述べてきたが、次に半導体基板100と島状半導体層110が不純物拡散層によって絶縁されず、不純物拡散層と半導体基板100もしくは島状半導体層110の接合に存在する空乏層により電気的に絶縁することが可能な構造の具体的な例を次に示す。
なお、図754及び図755は、それぞれEEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
図754及び図755は島状半導体層110と半導体基板100とが構造上接続している状態であるが、本実施例においては、例えば読み出し又は消去時に第一の配線層である不純物拡散層710に与えられる電位と島状半導体層110又は半導体基板100に与えられる電位との電位差により、第一の配線層である不純物拡散層710と島状半導体層110又は半導体基板100とで形成するPN接合の島状半導体層110又は半導体基板100側に形成される空乏層により島状半導体層110と半導体基板100とが電気的に絶縁される。詳しくは島状半導体層110又は半導体基板100側に形成される空乏層の幅をWとした時、図754及び図755に示した第一の配線層である不純物拡散層710のスペースSa1もしくはSb1の少なくともどちらか一方がWの2倍以下であれば電気的に絶縁される。また、N型半導体層である不純物拡散層721〜723も第一の配線層である不純物拡散層710と同様にSa2もしくはSb2、Sa3もしくはSb3、Sa4もしくはSb4のそれぞれの少なくともどちらか一方がWの2倍以下であれば、各トランジスタの活性領域が電気的に絶縁される。
読み出し時及び消去時に上記の状態でもよいし、消去時にのみ上記の状態でもよい。書き込み時に上記の状態になってもよい。また、種々組み合わせて上記の状態としてもよい。
本実施の形態は、本発明のどの実施の形態に適用してもよい。
製造例31
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面に電荷蓄積層としてMISキャパシタを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とし、1つのメモリセルが1つのトランジスタと1つのキャパシタで構成される半導体記憶装置において、島状半導体層にメモリセルを複数個、例えば2個配置し、各々メモリセルを該島状半導体層に沿って直列に配置し、各々メモリセルのMISキャパシタ及びトランジスタは一括に形成され、且つ、メモリセルのトランジスタのゲート絶縁膜厚がメモリセルのキャパシタの容量絶縁膜厚と等しい構造である本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図756〜図764及び図765〜図773はそれぞれDRAMのメモリセルアレイを示す平面図である図66のA−A′線及びB−B′線断面図である。
本実施例では第十ニの絶縁膜となるシリコン窒化膜340を5nm〜50nm堆積し製造例4(図350〜352及び図370〜図372)と同様な手法を用いて行い、将来不純物拡散層なる領域以外の島状半導体層110の側壁に第十ニの絶縁膜であるシリコン窒化膜のサイドウォールスペーサ341、342、343を配置する。続いて第十ニの絶縁膜であるシリコン窒化膜341、342、343をマスクに不純物拡散層となる不純物の導入を行う。例えば拡散法(例えば固層拡散法もしくは気相拡散法等)を用いて710、724、726、727のN型不純物拡散層として砒素1×1018〜1×1021/cm3程度のドーズで形成する。あるいは、上記不純物の導入として斜めイオン注入を利用して各島状半導体層110の側壁に不純物拡散層導入を行う。5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素を1×1014〜1×1016/cm2程度のドーズが挙げられる。斜めイオン注入の際には、島状半導体層110の多方向から注入される方が表面不純物濃度が均一となり好ましい。あるいは上記不純物の導入としてCVD法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。またこの際、先の実施例と同様に第一の配線層となる不純物拡散層710はイオン注入法などにより不純物濃度の調整を行ってもよい(図756及び図765)。
続いて、等方性エッチングにより第十ニの絶縁膜であるシリコン窒化膜341、342、343を除去した後、例えば熱酸化法を用いて各島状半導体層110の周囲に、例えば10nm程度のゲート酸化膜となる第三の絶縁膜として酸化膜420を形成する(図757及び図766)。ゲート酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。
続いて第一の導電膜となる、例えば多結晶シリコン膜510を50nm〜200nm程度堆積した後、CVD法により第十四の絶縁膜として、例えばシリコン窒化膜350を20〜100nm堆積させる(図758及び図767)。このとき図758のように島状半導体層110の間隔が狭い方向のみの第一の溝部210が第十四の絶縁膜であるシリコン窒化膜350で埋めこまれる膜厚とする。
第十四の絶縁膜であるシリコン窒化膜350を等方性エッチングにより堆積した膜厚分相当のエッチバックを行う(図759及び図768)。このとき、図759のように第一の導電膜である多結晶シリコン膜510の上端部は露出するが島状半導体層110の間隔が狭い方向のみの第一の溝部210が第十四の絶縁膜であるシリコン窒化膜350で埋めこまれている状態である。
続いて、第十五の絶縁膜としてシリコン酸化膜490を50nm〜200nm程度堆積する(図760及び図769)。このとき図769のように島状半導体層110の間隔が広い方向のみの第一の溝部210が第十五の絶縁膜であるシリコン酸化膜490で埋めこまれる膜厚とする。
次いで、第十五の絶縁膜であるシリコン酸化膜490を堆積した膜厚分相当のエッチバックを行い、図761の第一の溝部210の残存していた第十四の絶縁膜であるシリコン窒化膜350を等方性エッチングにより除去し、第一の導電膜である多結晶シリコン膜510を異方性エッチングによりエッチバックを行う。このとき、図770のように島状半導体層110の間隔が広い方向のみの第一の導電膜である多結晶シリコン膜510の上端部が露出し除去されるが第一の溝部210が第十五の絶縁膜であるシリコン酸化膜490で埋めこまれている状態であるため第一の導電膜である多結晶シリコン膜510の下端部は除去されない。
続いて、サイドウォールスペーサ状となった第一の導電膜である多結晶シリコン膜510をマスクに半導体基板100に第二の溝部220を形成して第一の配線層となる不純物拡散層710の分離を行う(図761及び図770)。
次に、第二の溝部220に第八の絶縁膜である酸化膜460を埋めこみ第二の導電膜である多結晶シリコン膜520を堆積する。この時、第一の導電膜である多結晶シリコン膜510と第二の導電膜である520は電気的に接続されて構成される。
続いて、製造例4(図355〜図361及び図375〜図381)と同様な手法を用いて行い、第二の導電膜である多結晶シリコン膜520の側壁に第四の絶縁膜であるシリコン窒化膜321、322、323、324のサイドウォールスペーサを形成する(図762及び図771)。
等方性エッチングにより第一の導電膜である多結晶シリコン膜510、第二の導電膜である520の分割を行った後、第二の導電膜である多結晶シリコン膜521〜524の露出部を、例えば熱酸化法によって第七の絶縁膜である酸化膜450を5nm〜50nm選択的に形成する。なお、第二の導電膜である多結晶シリコン膜521〜524の不純物の導入は第一の導電膜である多結晶シリコン膜510の成膜時もしくは成膜後に行ってもよいし、第二の導電膜である多結晶シリコン膜520の成膜時もしくは成膜後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ321〜324を等方性エッチングにより除去した後、CVD法により第八の絶縁膜である酸化膜461を50nm〜500nm堆積しエッチングバックを行い、第一の溝部210に第八の絶縁膜である酸化膜461を埋めこむ(図763及び図772)。
第一の絶縁膜であるシリコン窒化膜310を等方性エッチングにより除去した後、不純物拡散層724を備える島状半導体層110の上部を露出させ、ビット線として第四の配線層840を第二もしくは第三の配線層と方向が交差するよう島状半導体層110の上部と接続する(図764及び図773)。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
これにより、電荷蓄積層としてMISキャパシタで構成される1トランジスタ1キャパシタ構造のDRAMの素子が島状半導体層に2対形成することが実現する。
なお、この実施の形態で形成する半導体記憶装置を、酸化膜が挿入された半導体基板、例えばSOI基板の酸化膜上の半導体部に形成してもよい(図774及び図775)。
この実施例によっても同様の効果が得られ、さらに、不純物拡散層710の接合容量が抑制もしくは除外される効果を有する。
また、この実施例では第一の絶縁膜であるシリコン窒化膜310、第十二の絶縁膜であるシリコン窒化膜341、342、343、第四の絶縁膜であるシリコン窒化膜321、322、323、324、第十四の絶縁膜であるシリコン窒化膜350のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層の隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスク無しで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによるレジストのパターンニング工程により配線層の分離を行ってもよい。また、フォトリソグラフィによるレジストのパターンニング工程により半導体基板100に第二の溝部220を形成してもよい。
製造例32
製造例1〜9で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図776〜図781は、それぞれEEPROMのメモリセルアレイを示す平面図である図62のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線、I4−I4′線及びI5−I5′線断面図であり、埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層521、522、523、524、710とが電気的に結合する部位921、932、933、934、910がそれぞれ確認できる位置での断面図を示している。また、図782〜図787、図788〜図793及び図794〜図799は、それぞれ図776〜図781に対応する図を示している。
本実施例では第十の絶縁膜となる、例えばシリコン酸化膜465を100nm〜500nm堆積するまでは製造例1と同じである。その後必要に応じて第十の絶縁膜であるシリコン酸化膜465の表面をエッチバック又はCMPなどにより平坦化を施した後、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、反応性イオンエッチングにより引き出す対称とする配線層に達するまでエッチングする。これを引き出す配線層の数だけ繰り返し行う。
より詳しくは、例えば第一の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部のある領域のみを反応性イオンエッチングにより不純物拡散層710が露出するまで第十の絶縁膜であるシリコン酸化膜465の上面からエッチングを行う。続いて、例えば最下段第二の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部の、先にエッチングを行った領域以外のある範囲を反応性イオンエッチングにより第二の導電膜である多結晶シリコン膜521に達するまで第十の絶縁膜であるシリコン酸化膜465の上面からエッチングを行う。
半導体装置上面に配置された端子と埋設された配線層配線層521、522、523、524、710がそれぞれ電気的に接続するならば921、932、933、924、910はどのように配置してもよい。また、配線層を引き出すためのエッチングを行う順番はどの配線層から行ってもよく、例えば配線層引き出し部に配線層へ達する2つの溝を同時に形成し、その後一方をレジストなどによりマスクし、もう一方を更にエッチングしより下の配線層へ達するよう溝を形成してもよい。配線層引き出し部に、引き出す対称とする配線層の数だけ各配線層に達するような溝をそれぞれ独立に形成していれば手段は限定しない。
その後、第二十二の絶縁膜として、例えばシリコン酸化膜492を10〜100nm堆積し、続いて堆積膜厚分程度エッチバックすることにより、配線層引き出し部に形成した溝の内壁に第二十二の絶縁膜であるシリコン酸化膜492のサイドウォールスペーサを形成する。この際、第二十二の絶縁膜はシリコン酸化膜に限らずシリコン窒化膜でもよく、絶縁膜であれば限定しない。
次に第十の絶縁膜であるシリコン酸化膜460〜465及び第二十二の絶縁膜であるシリコン酸化膜492に対して異方性エッチングを行い、引き出す対称とする配線層の露出する面積を増加させる。この際、他の配線層が露出しないようエッチングを行う。また、第一の配線層を引き出す溝においては半導体基板100に達しないようエッチングを行う。また上述のように、第二十二の絶縁膜であるシリコン酸化膜492を堆積し、そのサイドウォールスペーサを形成し、シリコン酸化膜に対して異方性エッチングを施す工程を全ての溝について一括に行っても、あるいは各溝ごとに行ってもよい。
以降の工程は製造例1に準じて、第四の配線層形成時に、配線層引き出し部に形成した溝に第二十二の絶縁膜であるシリコン酸化膜492のサイドウォールスペーサを介してメタルあるいは導電膜を埋め込むことにより、第一の配線層及び第二、第三の各配線層は半導体上面へ引き出される(図776〜図781)。
このように、埋設された配線層と、引き出し部の溝に埋め込まれるメタルあるいは導電膜との接触面積を増加させることにより、これらの接触抵抗を減少させる利点を有する。
また、図782〜図787は、図776〜図781に対し、上述の引き出しを、まず第一の配線層についてのみ行い、第四の配線層840の形成時に第一の配線層の引き出しを行った後、シリコン酸化膜を堆積させ必要に応じてCMPあるいはエッチバックを施した後、引き出し部において第二、第三の配線層を引き出すための溝を形成し同様の引き出しを行った場合を示す。
図788〜図793は、図776〜図781に対し、メモリセル部に第四の配線層840を形成した後シリコン酸化膜を堆積させ必要に応じてCMPあるいはエッチバックを施した後、引き出し部において第一、第二及び第三の配線層を引き出すための溝を形成し同様の引き出しを行った場合をそれぞれ示す。
図794〜図799は、図776〜図781に対し、半導体装置上面に配置された端子と埋設された配線層521、522、523、524、710とが電気的に結合する部位921、932、933、924、910の配置を変えた一例として、メモリセルに近い側から順に924、933、932、921、910を配置した場合を示している。
また、以上の方法により第一の配線層及び第二、第三の配線層を半導体上面へ引き出すことが本発明における全ての実施例において適応できる。
以上の製造例では、半導体基板を加工することにより形成した島状半導体層1110の側面に電荷蓄積層の加工を一括で形成する本発明の実施の形態について述べてきたが、種々組み合わせて用いてもよい。
さらに、上記の製造例では、半導体基板面の垂線方向に電荷蓄積層及び制御ゲートを有する複数のメモリセルを直列に接続し、該メモリセルは半導体基板と該半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に形成され、該島状半導体層に配置された不純物拡散層をメモリセルのソースもしくはドレインとし、該不純物拡散層により半導体基板と島状半導体層が電気的に絶縁しており、前記制御ゲートが一方向の複数の島状半導体層について連続的に、且つ、半導体基板面に対し水平方向に配置されてなる制御ゲート線を有し、該制御ゲート線と交差する方向に不純物拡散層と電気的に接続し、且つ、半導体基板面に対し水平方向に配置されてなるビット線を有する本発明の実施の形態について述べてきたが、種々組み合わせて用いてもよい。