JPH0653513A - 半導体装置および半導体集積回路装置 - Google Patents
半導体装置および半導体集積回路装置Info
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- JPH0653513A JPH0653513A JP4204052A JP20405292A JPH0653513A JP H0653513 A JPH0653513 A JP H0653513A JP 4204052 A JP4204052 A JP 4204052A JP 20405292 A JP20405292 A JP 20405292A JP H0653513 A JPH0653513 A JP H0653513A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 微細でかつ高性能のＳＧＴ（ゲート電極取巻
き型トランジスタ）を提供すると共に、集積化が容易で
製造の極めて容易なＦＥＴ集積回路を提供する。 【構成】 Ｐ−型Ｓｉ半導体基板１０表面に形成された
溝によって分離された半導体柱状突起１の頂部と、下部
とに、拡散層からなるソース領域１３及びドレイン領域
１４を形成し、半導体柱状突起の側壁にゲート電極１２
を形成したＳＧＴ構造のトランジスタにおいて、基板１
０と半導体柱状突起１との境界部分近傍は、柱状突起と
同一導電型低濃度の領域１７で構成され、境界部分のコ
ーナー部を覆うように形成される下部拡散層１４が低濃
度領域１７内に配設されるようにし、この低濃度領域
に、前記下部拡散層１４とは異なる電位が印加されたと
き、空乏層１８の伸びによって基板１０と柱状突起１と
が完全に分離されるように構成している。
き型トランジスタ）を提供すると共に、集積化が容易で
製造の極めて容易なＦＥＴ集積回路を提供する。 【構成】 Ｐ−型Ｓｉ半導体基板１０表面に形成された
溝によって分離された半導体柱状突起１の頂部と、下部
とに、拡散層からなるソース領域１３及びドレイン領域
１４を形成し、半導体柱状突起の側壁にゲート電極１２
を形成したＳＧＴ構造のトランジスタにおいて、基板１
０と半導体柱状突起１との境界部分近傍は、柱状突起と
同一導電型低濃度の領域１７で構成され、境界部分のコ
ーナー部を覆うように形成される下部拡散層１４が低濃
度領域１７内に配設されるようにし、この低濃度領域
に、前記下部拡散層１４とは異なる電位が印加されたと
き、空乏層１８の伸びによって基板１０と柱状突起１と
が完全に分離されるように構成している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置および半導
体集積回路装置に係り、特にＭＯＳキャパシタとＭＯＳ
ＦＥＴによりメモリセルを構成するダイナミック型ＲＡ
Ｍ（ＤＲＡＭ）およびこれを用いた集積回路に関する。
体集積回路装置に係り、特にＭＯＳキャパシタとＭＯＳ
ＦＥＴによりメモリセルを構成するダイナミック型ＲＡ
Ｍ（ＤＲＡＭ）およびこれを用いた集積回路に関する。
【０００２】
【従来の技術】近年、半導体技術の進歩、特に微細加工
技術の進歩により、ＭＯＳ型ＤＲＡＭの高集積化、大容
量化が急速に進められている。
技術の進歩により、ＭＯＳ型ＤＲＡＭの高集積化、大容
量化が急速に進められている。
【０００３】そして、高集積化、大容量化を目指してい
ろいろなＤＲＡＭ構造が提案されている。このようなＤ
ＲＡＭ構造の１つに、半導体基板に縦横に溝を形成し、
この溝によって分離される半導体柱状突起を配列形成
し、その各柱状突起の側面にＭＯＳキャパシタとＭＯＳ
ＦＥＴとを縦積みするものが提案されている。
ろいろなＤＲＡＭ構造が提案されている。このようなＤ
ＲＡＭ構造の１つに、半導体基板に縦横に溝を形成し、
この溝によって分離される半導体柱状突起を配列形成
し、その各柱状突起の側面にＭＯＳキャパシタとＭＯＳ
ＦＥＴとを縦積みするものが提案されている。
【０００４】このＤＲＡＭのトランジスタ構造の１つ
に、ゲート電極取り巻き型ＭＩＳ電界効果トランジスタ
（Surrounding Gate Transistor: 以下ＳＧＴと指称
す）がある。これは一例を図１３(a) または(b) に示す
ように、異方性エッチングによりｐ型シリコン基板１０
の表面を縦横に走るように形成した溝によって分離され
たｐ型の柱状突起１の頂部および底部にｎ型拡散層から
なるソース・ドレイン領域１３，１４を形成し、さらに
この柱状突起１の周囲に誘電体層１１を介してゲート電
極１２を形成したものである。
に、ゲート電極取り巻き型ＭＩＳ電界効果トランジスタ
（Surrounding Gate Transistor: 以下ＳＧＴと指称
す）がある。これは一例を図１３(a) または(b) に示す
ように、異方性エッチングによりｐ型シリコン基板１０
の表面を縦横に走るように形成した溝によって分離され
たｐ型の柱状突起１の頂部および底部にｎ型拡散層から
なるソース・ドレイン領域１３，１４を形成し、さらに
この柱状突起１の周囲に誘電体層１１を介してゲート電
極１２を形成したものである。
【０００５】このＳＧＴ構造は、溝の側壁をチャネルと
して用いているため、占有面積の低減をはかることがで
き、特性が良好で、高集積化に極めて適した構造であ
る。
して用いているため、占有面積の低減をはかることがで
き、特性が良好で、高集積化に極めて適した構造であ
る。
【０００６】
【発明が解決しようとする課題】このように、ＳＧＴ構
造によれば、微細化に伴い、ゲート電極のチャネルに対
する制御性が向上し、その制御性の度合いを表す指数で
あるＳファクタが向上することが理論的に予測されてい
る（例えば、ＩＥＤＭ´８８．Ｔｅｃｈ．Ｄｉｇｅｓｔ
ｐ．２２２−２２５を参照）が、前記ソース・ドレイ
ン拡散層領域をどのような形状に形成することが望まし
いのかあるいは前記半導体柱状突起の上部および下部に
形成された双方の拡散層領域のどちら側をソースとして
用いればよいのか、というような点についての明らかな
指針が与えられていない。
造によれば、微細化に伴い、ゲート電極のチャネルに対
する制御性が向上し、その制御性の度合いを表す指数で
あるＳファクタが向上することが理論的に予測されてい
る（例えば、ＩＥＤＭ´８８．Ｔｅｃｈ．Ｄｉｇｅｓｔ
ｐ．２２２−２２５を参照）が、前記ソース・ドレイ
ン拡散層領域をどのような形状に形成することが望まし
いのかあるいは前記半導体柱状突起の上部および下部に
形成された双方の拡散層領域のどちら側をソースとして
用いればよいのか、というような点についての明らかな
指針が与えられていない。
【０００７】さらにまた、図１３(a) に示したような拡
散層形状を用いた場合、下部拡散層基板との間の接合容
量が非常に大きくなるのみならず、柱状突起内に多数キ
ャリアが大量に蓄積されて閾値電圧が過渡的に変動する
可能性がある。
散層形状を用いた場合、下部拡散層基板との間の接合容
量が非常に大きくなるのみならず、柱状突起内に多数キ
ャリアが大量に蓄積されて閾値電圧が過渡的に変動する
可能性がある。
【０００８】また、高集積化に際して、閾値電圧の異な
る多種のトランジスタを集積化するに際し、占有面積が
小さい上に、異なる濃度の不純物注入を行わなければな
らないため、製造工程が複雑となるという問題がある。
る多種のトランジスタを集積化するに際し、占有面積が
小さい上に、異なる濃度の不純物注入を行わなければな
らないため、製造工程が複雑となるという問題がある。
【０００９】本発明は、前記実情に鑑みてなされたもの
で、微細でかつ高性能のＳＧＴを提供することを目的と
する。
で、微細でかつ高性能のＳＧＴを提供することを目的と
する。
【００１０】また本発明は、集積化が容易で製造の極め
て容易なＦＥＴ集積回路を提供することを目的とする。
て容易なＦＥＴ集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】そこで本発明の第１で
は、半導体基板表面に形成された溝によって分離された
半導体柱状突起の頂部と、下部とに、拡散層を形成し、
該半導体柱状突起の側壁にゲート電極を形成したＳＧＴ
構造のトランジスタにおいて、基板と半導体柱状突起と
の境界部分近傍は、該半導体柱状突起と同一導電型低濃
度の領域で構成され、該境界部分のコーナー部を覆うよ
うに形成される下部拡散層が該低濃度領域内に配設され
るようにし、この低濃度領域に、前記下部拡散層とは異
なる電位が印加されたとき、空乏層の伸びによって基板
と柱状突起とが完全に分離されるように構成している。
は、半導体基板表面に形成された溝によって分離された
半導体柱状突起の頂部と、下部とに、拡散層を形成し、
該半導体柱状突起の側壁にゲート電極を形成したＳＧＴ
構造のトランジスタにおいて、基板と半導体柱状突起と
の境界部分近傍は、該半導体柱状突起と同一導電型低濃
度の領域で構成され、該境界部分のコーナー部を覆うよ
うに形成される下部拡散層が該低濃度領域内に配設され
るようにし、この低濃度領域に、前記下部拡散層とは異
なる電位が印加されたとき、空乏層の伸びによって基板
と柱状突起とが完全に分離されるように構成している。
【００１２】また本発明の第２では、前記ＳＧＴ構造の
トランジスタを同一基板上に複数個配列し、頂部の拡散
層がソース領域となるものとドレイン領域となるものと
が混在するように配線接続し、トランジスタ集積回路を
構成している。
トランジスタを同一基板上に複数個配列し、頂部の拡散
層がソース領域となるものとドレイン領域となるものと
が混在するように配線接続し、トランジスタ集積回路を
構成している。
【００１３】
【作用】上記構成によれば、柱状突起の下部に形成され
た拡散層電極が柱状突起と基板との接続部分のコーナー
部を覆うように形成されているため、コーナー部におけ
るゲート電極からの電気力線が発散することに起因する
チャネルコンダクタンスの低下を防止することが可能と
なり、ＳＧＴの優れた電気的特性を十分に活用すること
が可能となる。
た拡散層電極が柱状突起と基板との接続部分のコーナー
部を覆うように形成されているため、コーナー部におけ
るゲート電極からの電気力線が発散することに起因する
チャネルコンダクタンスの低下を防止することが可能と
なり、ＳＧＴの優れた電気的特性を十分に活用すること
が可能となる。
【００１４】また、半導体柱状突起内部と基板とが同一
導電型低濃度領域によって接続されているため、柱状突
起内部でイオン化によって発生した過剰なキャリアを半
導体基板側に配設した基板電極から抜き出すことが可能
であり、従来技術にかかる薄膜ＳＯＩトランジスタなど
で問題となっていた基板電位の過渡的上昇に伴う電気的
特性の劣化を防止することが可能となる。
導電型低濃度領域によって接続されているため、柱状突
起内部でイオン化によって発生した過剰なキャリアを半
導体基板側に配設した基板電極から抜き出すことが可能
であり、従来技術にかかる薄膜ＳＯＩトランジスタなど
で問題となっていた基板電位の過渡的上昇に伴う電気的
特性の劣化を防止することが可能となる。
【００１５】また望ましくはＳＧＴの下部拡散層電極を
ドレインとし、ドレイン電圧によって下部拡散層電極か
ら空乏層を延在させ、その空乏層によって半導体柱状突
起構造内部の電位を基板電位から切り離すことにより、
ＳＧＴのカットオフ特性が改善されて理想的なＳファク
タが実現され、かつ閾値電圧に対する基板電位の影響を
なくすことができる。
ドレインとし、ドレイン電圧によって下部拡散層電極か
ら空乏層を延在させ、その空乏層によって半導体柱状突
起構造内部の電位を基板電位から切り離すことにより、
ＳＧＴのカットオフ特性が改善されて理想的なＳファク
タが実現され、かつ閾値電圧に対する基板電位の影響を
なくすことができる。
【００１６】さらに本発明の第２によれば、柱状突起の
頂部の拡散層と下部の拡散層とのいずれをドレインにす
るかによって閾値電圧が異なるため、配線回路のみを変
更することによって２種類の閾値をもつトランジスタ集
積回路をそれぞれ所望の位置に配設することができる。
頂部の拡散層と下部の拡散層とのいずれをドレインにす
るかによって閾値電圧が異なるため、配線回路のみを変
更することによって２種類の閾値をもつトランジスタ集
積回路をそれぞれ所望の位置に配設することができる。
【００１７】
【実施例】次に、本発明の実施例について、図面を参照
しつつ詳細に説明する。
しつつ詳細に説明する。
【００１８】図１(a) および(b) は、一実施例のＳＧＴ
を示す断面図および平面図である。このＳＧＴは、濃度
１０12〜１０19cm-3のｐ- 型シリコン基板１０の表面
に、該基板濃度よりも高濃度である濃度１０15〜１０19
cm-3の直径０．３μm 円柱状の微小な柱状突起１が配設
され、この柱状突起１の頂部および底部にそれぞれｎ型
拡散層からなるソース領域１３およびドレイン領域１４
（拡散深さ０．１μm）が形成され、さらにこのｐ- 型
シリコン基板１０に形成されたｐ+ 拡散層からなる基板
電極１６によって基板に電位をかけ、ドレイン領域１４
からの空乏層の伸びによって図２(b) に示すように、基
板電位と柱状突起とが切り離されるようにする一方、非
動作時には図２(a) に示すように、ソース電位、ドレイ
ン電位、基板電位、柱状突起１の電位の全てを同電位に
したとき、基板電位と柱状突起１の電位とが接続される
ようにしたことを特徴とする。
を示す断面図および平面図である。このＳＧＴは、濃度
１０12〜１０19cm-3のｐ- 型シリコン基板１０の表面
に、該基板濃度よりも高濃度である濃度１０15〜１０19
cm-3の直径０．３μm 円柱状の微小な柱状突起１が配設
され、この柱状突起１の頂部および底部にそれぞれｎ型
拡散層からなるソース領域１３およびドレイン領域１４
（拡散深さ０．１μm）が形成され、さらにこのｐ- 型
シリコン基板１０に形成されたｐ+ 拡散層からなる基板
電極１６によって基板に電位をかけ、ドレイン領域１４
からの空乏層の伸びによって図２(b) に示すように、基
板電位と柱状突起とが切り離されるようにする一方、非
動作時には図２(a) に示すように、ソース電位、ドレイ
ン電位、基板電位、柱状突起１の電位の全てを同電位に
したとき、基板電位と柱状突起１の電位とが接続される
ようにしたことを特徴とする。
【００１９】他部については、図１３に示した従来例の
ＳＧＴと同様に形成されており、柱状突起１の周囲には
誘電体層１１を介してゲート電極１２が形成され、また
この柱状突起１のまわりは所定の間隔を隔てて、素子分
離絶縁膜１５で覆われて、柱状突起とともに素子領域を
構成する。そして、柱状突起１の頂部のソース領域１３
にはソース電極、底部のドレイン領域１４にはドレイン
電極、基板には基板電極１６が形成され、それぞれ独立
して電位をかけられるようになっている。
ＳＧＴと同様に形成されており、柱状突起１の周囲には
誘電体層１１を介してゲート電極１２が形成され、また
この柱状突起１のまわりは所定の間隔を隔てて、素子分
離絶縁膜１５で覆われて、柱状突起とともに素子領域を
構成する。そして、柱状突起１の頂部のソース領域１３
にはソース電極、底部のドレイン領域１４にはドレイン
電極、基板には基板電極１６が形成され、それぞれ独立
して電位をかけられるようになっている。
【００２０】かかる構成により、ドレイン電圧によって
ドレイン領域１４から空乏層を延在させ、その空乏層に
よって半導体柱状突起構造内部の電位を基板電位から切
り離す（ｐ- 領域の幅Ｌp ＝０）ように構成されている
ため、ＳＧＴのカットオフ特性が改善されて理想的なＳ
ファクタが実現され、かつ閾値電圧に対する基板電位の
影響もない。また、柱状突起内部と基板とが空乏層を介
して接続されているため、柱状突起内部で発生した過剰
なキャリアを半導体基板１０に配設した基板電極１６か
ら抜き出すことが可能であり、柱状突起内部の電位の過
渡的変動に伴う電気的特性の劣化を防止することができ
る。
ドレイン領域１４から空乏層を延在させ、その空乏層に
よって半導体柱状突起構造内部の電位を基板電位から切
り離す（ｐ- 領域の幅Ｌp ＝０）ように構成されている
ため、ＳＧＴのカットオフ特性が改善されて理想的なＳ
ファクタが実現され、かつ閾値電圧に対する基板電位の
影響もない。また、柱状突起内部と基板とが空乏層を介
して接続されているため、柱状突起内部で発生した過剰
なキャリアを半導体基板１０に配設した基板電極１６か
ら抜き出すことが可能であり、柱状突起内部の電位の過
渡的変動に伴う電気的特性の劣化を防止することができ
る。
【００２１】なお、このトランジスタの閾値電圧は柱状
突起の濃度とゲート電極材料とによって決定され、柱状
突起の濃度はトランジスタの閾値電圧を決定する重要な
ファクタであり、１０15〜１０19cm-3とするのが望まし
い。
突起の濃度とゲート電極材料とによって決定され、柱状
突起の濃度はトランジスタの閾値電圧を決定する重要な
ファクタであり、１０15〜１０19cm-3とするのが望まし
い。
【００２２】また素子分離領域につてついてはＬＯＣＯ
Ｓ，ＢＯＸ，ＭＯＡＴなど適宜選択可能である。
Ｓ，ＢＯＸ，ＭＯＡＴなど適宜選択可能である。
【００２３】さらに基板濃度は少なくとも柱状突起との
接続部で、図２(b) に示すようなバイアスを印加された
場合に柱状突起内部と基板とが空乏層によって切り離さ
れるように、設定される。この濃度は閾値電圧は無関係
である。ただし、図２(a) に示すようにソース電位、ド
レイン電位、ゲート電位、基板電位全てを同一電位にし
たとき、接続部１７のｐ- 領域の幅Ｌp が０よりも大き
いことが必要である。ここでは濃度１０12〜１０19cm-3
望ましくは、１０15〜１０19cm-3とするのが望ましい。
接続部で、図２(b) に示すようなバイアスを印加された
場合に柱状突起内部と基板とが空乏層によって切り離さ
れるように、設定される。この濃度は閾値電圧は無関係
である。ただし、図２(a) に示すようにソース電位、ド
レイン電位、ゲート電位、基板電位全てを同一電位にし
たとき、接続部１７のｐ- 領域の幅Ｌp が０よりも大き
いことが必要である。ここでは濃度１０12〜１０19cm-3
望ましくは、１０15〜１０19cm-3とするのが望ましい。
【００２４】なおこの接続部１７の濃度はここでは基板
濃度と同一（図３(b) ）となるようにしたが、図３(a)
に示すように接続部のみ基板濃度と同一になるようにし
てもよい。
濃度と同一（図３(b) ）となるようにしたが、図３(a)
に示すように接続部のみ基板濃度と同一になるようにし
てもよい。
【００２５】また図２(c) は比較のために頂部の拡散層
をドレインにしたときのＬp を示す。 さらに、図４は
それぞれ下部のドレイン領域１４が柱状突起のコーナー
Ｃを覆うように形成されているか否かによるドレイン電
流とゲート電圧との関係を示し、図５は電子濃度をシミ
ュレートした結果を示す図である。
をドレインにしたときのＬp を示す。 さらに、図４は
それぞれ下部のドレイン領域１４が柱状突起のコーナー
Ｃを覆うように形成されているか否かによるドレイン電
流とゲート電圧との関係を示し、図５は電子濃度をシミ
ュレートした結果を示す図である。
【００２６】これらの図からあきらかなように、下部の
拡散層領域１４が柱状突起のコーナーＣを覆うように形
成することにより、コーナー部におけるゲート電極から
の電気力線の発散に起因する電子濃度の低下を防止し、
チャネルコンダクタンスの低下を防止しドレイン電流の
向上をはかることができる。
拡散層領域１４が柱状突起のコーナーＣを覆うように形
成することにより、コーナー部におけるゲート電極から
の電気力線の発散に起因する電子濃度の低下を防止し、
チャネルコンダクタンスの低下を防止しドレイン電流の
向上をはかることができる。
【００２７】なお、このように拡散層が柱状突起と基板
との接続部のコーナー部を覆うように形成する際、微細
化が進むと拡散層が接触しやすいという問題があるた
め、製造時に工夫が必要である。例えば図６に示すよう
に接続部の濃度をやや高め（１０16cm-3以上）に設定し
ておき、拡散層形成に際し、拡散長が大きくならないよ
うにすることが必要である。
との接続部のコーナー部を覆うように形成する際、微細
化が進むと拡散層が接触しやすいという問題があるた
め、製造時に工夫が必要である。例えば図６に示すよう
に接続部の濃度をやや高め（１０16cm-3以上）に設定し
ておき、拡散層形成に際し、拡散長が大きくならないよ
うにすることが必要である。
【００２８】さらにまた図７に変形例を示すようにｐ-
型シリコン基板１０上にエピタキシャル成長によりｐ型
シリコン層を形成し、縦横に溝を形成し、柱状突起１を
残すようにした後、ＣＶＤ法により高濃度の不純物を含
有したｎ+ 多結晶シリコン層２０を形成し、熱処理を行
うことにより、このｎ+ 多結晶シリコン層２０からの拡
散によりソースドレイン領域を形成するようにしてもよ
い。これにより微細化に際しても、浅い不純物拡散層を
形成することができる。
型シリコン基板１０上にエピタキシャル成長によりｐ型
シリコン層を形成し、縦横に溝を形成し、柱状突起１を
残すようにした後、ＣＶＤ法により高濃度の不純物を含
有したｎ+ 多結晶シリコン層２０を形成し、熱処理を行
うことにより、このｎ+ 多結晶シリコン層２０からの拡
散によりソースドレイン領域を形成するようにしてもよ
い。これにより微細化に際しても、浅い不純物拡散層を
形成することができる。
【００２９】加えて、拡散層の構造については、前記実
施例に限定されることなく、図８(a) 乃至(c) に示すよ
うにＬＤＤ構造とする等適宜変更可能である。ただしバ
イアス条件下でＬp ＝０となるようにする必要がある。
施例に限定されることなく、図８(a) 乃至(c) に示すよ
うにＬＤＤ構造とする等適宜変更可能である。ただしバ
イアス条件下でＬp ＝０となるようにする必要がある。
【００３０】次に本発明の第２の実施例として、このト
ランジスタを半導体集積回路に用いた場合について説明
する。
ランジスタを半導体集積回路に用いた場合について説明
する。
【００３１】この集積回路装置は、図９に示すように前
記第１の実施例で示したのと同様のＳＧＴ構造のトラン
ジスタを複数個配列したものである。
記第１の実施例で示したのと同様のＳＧＴ構造のトラン
ジスタを複数個配列したものである。
【００３２】全てのトランジスタは下部の拡散層をドレ
イン領域として用い、良好なカットオフ特性を得るよう
にしたものである。
イン領域として用い、良好なカットオフ特性を得るよう
にしたものである。
【００３３】次に本発明の第３の実施例として、このト
ランジスタを半導体集積回路に用いた場合について説明
する。
ランジスタを半導体集積回路に用いた場合について説明
する。
【００３４】この集積回路装置は、図１０に示すように
前記第１の実施例で示したのと同様のＳＧＴ構造のトラ
ンジスタを複数個配列したもので、あるものは下部また
あるものは頂部の拡散層をそれぞれドレイン領域として
用いるように構成している。図１１および図１２はそれ
ぞれｎチャネルトランジスタおよびｐチャネルトランジ
スタの閾値変化を測定した結果を示す図である。この結
果から下部拡散層をドレインとしたとき、閾値電圧が低
くなることがわかる。
前記第１の実施例で示したのと同様のＳＧＴ構造のトラ
ンジスタを複数個配列したもので、あるものは下部また
あるものは頂部の拡散層をそれぞれドレイン領域として
用いるように構成している。図１１および図１２はそれ
ぞれｎチャネルトランジスタおよびｐチャネルトランジ
スタの閾値変化を測定した結果を示す図である。この結
果から下部拡散層をドレインとしたとき、閾値電圧が低
くなることがわかる。
【００３５】かかる構成によれば、同一工程で形成し、
配線接続を変えるのみで２種類の閾値をもつトランジス
タを集積化することができる。また基板電位を調整する
ことにより、閾値の差は調整可能である。
配線接続を変えるのみで２種類の閾値をもつトランジス
タを集積化することができる。また基板電位を調整する
ことにより、閾値の差は調整可能である。
【００３６】
【発明の効果】以上説明してきたように、本発明の第１
によれば、柱状突起内電極の過渡的変動に伴う電気的特
性の劣化を防止し、信頼性の高いＳＧＴ構造のトランジ
スタを提供することが可能となる。
によれば、柱状突起内電極の過渡的変動に伴う電気的特
性の劣化を防止し、信頼性の高いＳＧＴ構造のトランジ
スタを提供することが可能となる。
【００３７】また本発明の第２によれば、柱状突起の頂
部の拡散層と下部の拡散層とのいずれをドレインにする
かによって閾値電圧が異なるため、同一構造のトランジ
スタを配列し、配線回路のみを変更することによって２
種類の閾値をもつトランジスタ集積回路を配設すること
ができる。
部の拡散層と下部の拡散層とのいずれをドレインにする
かによって閾値電圧が異なるため、同一構造のトランジ
スタを配列し、配線回路のみを変更することによって２
種類の閾値をもつトランジスタ集積回路を配設すること
ができる。
【図１】本発明の第１の実施例の半導体装置を示す図
【図２】同半導体装置の動作を示す図
【図３】同半導体装置の変形例を示す図
【図４】本発明実施例の半導体装置と従来例の半導体装
置との特性を示す比較図
置との特性を示す比較図
【図５】本発明実施例の半導体装置と従来例の半導体装
置との電子濃度分布を示す比較図
置との電子濃度分布を示す比較図
【図６】本発明の他の実施例を示す図
【図７】本発明の他の実施例を示す図
【図８】本発明の他の実施例を示す図
【図９】本発明の第２の実施例を示す図
【図１０】本発明の第３の実施例を示す図
【図１１】本発明の半導体装置の特性を示す図
【図１２】本発明の半導体装置の特性を示す図
【図１３】従来例の半導体装置を示す図
１ 柱状突起 １０ シリコン基板 １１ 酸化シリコン膜 １２ ゲート電極 １３ 拡散層 １４ 拡散層 １５ 素子分離領域 １６ 電極 １７ 接続部（低濃度領域） １８ 空乏層
Claims (3)
- 【請求項１】 半導体基板表面に形成された溝によって
分離された半導体柱状突起と前記半導体基板と半導体柱
状突起との境界部分近傍に位置し、前記半導体柱状突起
と同一導電型低濃度の接続領域と前記半導体柱状突起の
頂部に配設された第１の拡散層と該境界部分のコーナー
部を覆うように前記接続領域内に配設された第２の拡散
層と前記半導体柱状突起の側壁に配設されたゲート電極
とを具備し前記接続領域に、前記第２の拡散層とは異な
る電位が印加されたとき、空乏層の伸びによって基板と
柱状突起とが完全に分離されるように前記接続領域の不
純物濃度が選択されていることを特徴とするＳＧＴ構造
の半導体装置。 - 【請求項２】 前記第２の拡散層はドレインであること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板表面に形成された溝によって
分離された半導体柱状突起と前記半導体基板と半導体柱
状突起との境界部分近傍に位置し、前記半導体柱状突起
と同一導電型低濃度の接続領域と前記半導体柱状突起の
頂部に配設された第１の拡散層と該境界部分のコーナー
部を覆うように前記接続領域内に配設された第２の拡散
層と前記半導体柱状突起の側壁に配設されたゲート電極
とを具備し前記接続領域に、前記下部拡散層とは異なる
電位が印加されたとき、空乏層の伸びによって基板と柱
状突起とが完全に分離されるように前記接続領域の不純
物濃度が選択されたＳＧＴ構造のトランジスタを同一基
板上に複数個配列し、前記トランジスタの内少なくとも
１つが第２の拡散層をドレインとし、残るトランジスタ
が第２の拡散層をソースとして集積化されていることを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20405292A JP3230846B2 (ja) | 1992-07-30 | 1992-07-30 | 半導体装置および半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20405292A JP3230846B2 (ja) | 1992-07-30 | 1992-07-30 | 半導体装置および半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653513A true JPH0653513A (ja) | 1994-02-25 |
| JP3230846B2 JP3230846B2 (ja) | 2001-11-19 |
Family
ID=16483955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20405292A Expired - Fee Related JP3230846B2 (ja) | 1992-07-30 | 1992-07-30 | 半導体装置および半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230846B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232576A (ja) * | 1995-06-16 | 1997-09-05 | Interuniv Micro Electro Centrum Vzw | 垂直ｍｉｓｆｅｔディバイス，ｃｍｏｓプロセスインテグレイション，ｒａｍアプリケイション |
| US6642575B1 (en) | 1998-12-04 | 2003-11-04 | Kabushiki Kaisha Toshiba | MOS transistor with vertical columnar structure |
| JP2004319808A (ja) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| EP1482562A2 (en) * | 2003-05-28 | 2004-12-01 | Fujio Masuoka | Vertical mosfet |
| JP2009033103A (ja) * | 2007-07-27 | 2009-02-12 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| JP2009099997A (ja) * | 2008-09-25 | 2009-05-07 | Fujio Masuoka | 半導体記憶装置 |
| KR101255411B1 (ko) * | 2008-09-02 | 2013-04-17 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 반도체 장치의 제조방법 |
| US8569830B2 (en) | 2007-09-07 | 2013-10-29 | Elpida Memory, Inc. | Semiconductor device having vertical MOS transistor and method for manufacturing the semiconductor device |
| US8734583B2 (en) | 2006-04-04 | 2014-05-27 | Micron Technology, Inc. | Grown nanofin transistors |
| US9893072B2 (en) | 2006-04-04 | 2018-02-13 | Micron Technology, Inc. | DRAM with nanofin transistors |
-
1992
- 1992-07-30 JP JP20405292A patent/JP3230846B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232576A (ja) * | 1995-06-16 | 1997-09-05 | Interuniv Micro Electro Centrum Vzw | 垂直ｍｉｓｆｅｔディバイス，ｃｍｏｓプロセスインテグレイション，ｒａｍアプリケイション |
| US6642575B1 (en) | 1998-12-04 | 2003-11-04 | Kabushiki Kaisha Toshiba | MOS transistor with vertical columnar structure |
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| EP1482562A2 (en) * | 2003-05-28 | 2004-12-01 | Fujio Masuoka | Vertical mosfet |
| EP1482562A3 (en) * | 2003-05-28 | 2005-08-31 | Fujio Masuoka | Vertical mosfet |
| US8734583B2 (en) | 2006-04-04 | 2014-05-27 | Micron Technology, Inc. | Grown nanofin transistors |
| US9893072B2 (en) | 2006-04-04 | 2018-02-13 | Micron Technology, Inc. | DRAM with nanofin transistors |
| JP2009033103A (ja) * | 2007-07-27 | 2009-02-12 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
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| KR101255411B1 (ko) * | 2008-09-02 | 2013-04-17 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 반도체 장치의 제조방법 |
| JP2009099997A (ja) * | 2008-09-25 | 2009-05-07 | Fujio Masuoka | 半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
| JP3230846B2 (ja) | 2001-11-19 |
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