JPH07106436A

JPH07106436A - 半導体メモリ装置及びその製造方法

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Publication number: JPH07106436A
Application number: JP5257520A
Authority: JP
Inventors: Sun Zon Ze; ゼ・スン・ゾン; Ha Baku Min; ミン・ハ・バク
Original assignee: Goldstar Electron Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1993-09-22
Filing date: 1993-09-22
Publication date: 1995-04-21
Anticipated expiration: 2019-06-07
Also published as: JP3535542B2

Abstract

(57)【要約】【目的】ＳＯＩ構造とトレンチとを利用したＤＲＡＭ
セル構造の利点のみを取って素子特性が優れ、高集積化
の可能な大きいキャパシタ容量を得られるＤＲＡＭセル
を提供する。【構成】半導体基板上の絶縁層２３の所定部分に埋設
されて形成された前記トランジスタのゲート電極２５、
前記絶縁層２３の所定部分を介して前記半導体基板に形
成されたトレンチ１０１、前記トランジスタゲート電極
２５が埋設されて形成された絶縁層２３上部および前記
トレンチ１０１内面上の所定領域に形成された不純物ド
ーピング領域２７，３１Ａ，３１Ｂを含む半導体層によ
り構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置及び
その製造方法に関し、特にＤＲＡＭの構造及び形成方法
に関する。

【０００２】

【従来の技術】半導体素子の集積度が向上するにしたが
って製造工程時に要求される事項がだんだん増えてい
る。特に、半導体メモリ装置の中、ＤＲＡＭの場合、高
集積化のために要求される事項は個別素子間の隔離と容
量の増大が代表的なものである。素子の特性を向上しつ
つ素子間の隔離も容易にする技術の一１つがＳＯＩ（Ｓ
ｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）技術であ
る。ＳＯＩ技術は絶縁層上に形成された半導体層にトラ
ンジスタを形成するもので、最も一般的なＳＯＩ構造は
シリコン酸化膜上にシリコン単結晶層を形成したもので
ある。

【０００３】図１は従来のＳＯＩトランジスタの断面構
造図である。ＳＯＩ技術はバルク半導体に形成される集
積回路における存在する寄生要素を低減させることがで
きるので、高性能、高密度の集積回路を達成することが
できる。バルクシリコン基板に形成されるＭＯＳトラン
ジスタを例えば、ソース／ドレーン領域と基板間に寄生
容量が存在するだけではなく、ソース／ドレーン領域と
基板領域にブレークダウンを生じる可能性も存在する。
また、バルクシリコン基板にＣＭＯＳを形成する技術に
おいては、隣接したウェルにおけるｎチャネルとｐチャ
ネルトランジスタによる寄生バイポーラトランジスタが
ラッチアップ（ｌａｔｃｈ−ｕｐ）を起こす。逆に、Ｓ
ＯＩ構造は寄生要素を非常に減少でき、接合ブレークダ
ウンによる抵抗力を増加できるので高性能の高集積素子
の製造に適当したものと知られている。

【０００４】しかしＳＯＩ構造の下部絶縁層４によるい
くつかの問題がある。バルクトランジスタ１において、
電気的な接続は基板を介してＭＯＳトランジスタのチャ
ネルであるボディノード（ｂｏｄｙｎｏｄｅ）１２に
よって容易になされる。ボディノードが下部絶縁層４に
より基板２から絶縁されているのでボディノード１２は
電気的に浮遊（ｆｌｏａｔｉｎｇ）状態である。十分な
ドレーン８−ソース６間のバイアス下においては、多数
キャリヤがボディノードへ移動し、小数キャリヤがドレ
ーンへ移動することにより、ドレーン近所にイオン衝突
による電子−正孔対が生成され、これによりボディノー
ド１２とトランジスタのソース６間の電圧差が発生す
る。

【０００５】この電圧差により有効しきい値電圧は減少
され、ドレーン電流は増加されてドレーン電流対電圧特
性における「キンク（ｋｉｎｋ）」現象が発生すること
となる。またＳＯＩ構造は基板２がゲートとして使用さ
れ、トランジスタ下方の絶縁層４がゲート絶縁層として
使用される寄生「バックチャネル（ｂａｃｋｃｈａｎ
ｎｅｌ）」トランジスタが形成される問題がある。これ
により、トランジスタ動作特性が不安定となる欠点を有
している。ここで、図１の符号１０はゲート、１６はゲ
ート側壁サイドウェル、１８はＬＤＤ接合領域をそれぞ
れ示す。

【０００６】一方、ＤＲＡＭを高集積化させるために
は、ＤＲＡＭセルの大きさを縮小しなければならない。
したがって容量の面積もやはり小さくなる。しかし、安
定した回路動作を維持するためにはキャパシタ容量が信
号を生成できる程度に充分に大きくなければならないの
で、自然にキャパシタ面積の大形化を招来する。これに
より、狭い面積においても大きいキャパシタ容量を得る
ための種々の方法が提案されてきた。その中で、米国特
許第５，１０２，８１７号に開示された垂直ＤＲＡＭセ
ルの構造について説明する。

【０００７】図２は前記垂直ＤＲＡＭセルの断面構造図
である。前記垂直ＤＲＡＭセルはｐ型シリコン基板３２
の上にｎウェル３４が形成されている。さらにこのＤＲ
ＡＭはフィールド酸化膜３６、酸化膜３８、窒化膜４
０、ワードライン１４、ビットライン２０、ビットライ
ンストラップ２４、ｎ⁺ キャパシタプレート領域４４、
キャパシタ絶縁酸化膜４６、キャパシタプレート４８、
トランジスタチャネル５８、ゲート酸化膜５６、埋設隔
離酸化膜５２を有している。

【０００８】前記構造においてセルキャパシタは、キャ
パシタプレート４８とｎ⁺ キャパシタプレート領域４４
により形成され、キャパシタ絶縁膜は酸化膜４６にな
る。電荷はキャパシタプレート４８に蓄積される。セル
トランジスタはキャパシタプレート４８となるソース
と、ビットライン２０となるドレーンと、ポリシリコン
チャネル５８となるチャネルと、ワードライン１４とな
るゲートを、ゲート酸化膜５６とにより形成される。こ
のような垂直構造のＤＲＡＭセルはセル当たり占有面積
が小さいという利点がある。

【０００９】

【発明が解決しようとする課題】しかしながら、トレン
チ側壁に全体的に濃度が同一の一つの導電層４８を形成
して下部をキャパシタプレートとして、上部をトランジ
スタチャネルとして用いている。このように同一の一層
が二つの役割を共に行うようにしているので、動作が不
安定となる虞がある。本発明は、上述したＳＯＩ構造と
トレンチとを利用したＤＲＡＭセル構造の利点のみを取
って素子特性が優れ、高集積化が可能で、大きい容量を
得られるＤＲＡＭセルを提供することにその目的があ
る。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体メモリ装置は、半導体基板上の絶
縁層２３の所定部分に埋設されて形成された前記トラン
ジスタのゲート電極２５、前記絶縁層２３の所定部分を
通して前記半導体基板に形成されたトレンチ１０１、前
記トランジスタゲート電極２５が埋設されて形成された
絶縁層２３の上部及び前記トレンチ１０１内面上の所定
領域に形成された不純物ドーピング領域２７，３１Ａ，
３１Ｂを含む半導体層により構成される。

【００１１】前記半導体メモリ装置を製造するための本
発明の半導体メモリ装置の製造方法は、半導体基板上に
形成された絶縁層２３の所定部分に前記トランジスタゲ
ート電極２５を埋設させて形成する第１段階、前記絶縁
層２３の所定部分を介して前記半導体基板にトレンチを
形成する第２段階、前記トランジスタゲート電極２５が
埋設されて形成された絶縁層２３の上部及び前記トレン
チ内面の所定部分にトランジスタチャネル領域４７とソ
ース３１Ａ及びドレーン２７、かつキャパシタストリッ
ジノード３１Ｂのそれぞれを一つの同一の層で形成する
第３段階とから構成される。本発明は半導体基板上に形
成された絶縁層にトランジスタのゲートを埋設形成する
ことにより、トランジスタの特性を改善するものであ
る。また、ＤＲＡＭセルキャパシタを、２個のトレンチ
型キャパシタを並列連結することにより、キャパシタ容
量を増大させる。

【００１２】

【実施例】以下、添付図面に基づいて本発明の実施例を
説明する。図３は、本発明の実施例によるＤＲＡＭセル
の平面図で、一つのトランジスタと一つのキャパシタと
からなる単位メモリセルの２個がトランジスタのドレー
ン（ビットラインコンタクト４１の下部領域）を共通と
して対向する形態で配列された構造である。

【００１３】図４は図３のＡ−Ａ′線による断面構造図
である。本発明のＤＲＡＭセルは、高濃度のドーピング
領域、例えばｐ⁺ 型基板領域１００を有し、このｐ⁺ 型
基板領域１００上にｐ^- エピタキシャル層２１が形成さ
れ、ｐ^- エピタキシャル層２１とｐ⁺ 型基板領域１００
の所定部分にトレンチ１０１が形成されている。セルト
ランジスタは、前記ｐ^- 型エピタキシャル層２１上に形
成された絶縁層２３の所定部分に埋設されて形成される
ゲート（ワードライン）２５と、その上方に形成された
ゲート絶縁膜２９Ａ、ゲート絶縁膜２９Ａ上に形成され
たチャネル領域４７、前記絶縁層２３上方に形成された
ｎ型シリコン層の所定部分に不純物のドーピングされた
ドレーン２７及びソース３１Ａとからなる。

【００１４】前記トレンチ１０１の周辺の基板領域１０
０の領域と、前記トレンチ内壁に形成された第１誘電体
膜２９Ｂと、この誘電体膜２９Ｂ上にかつ前記セルトラ
ンジスタのドレーン２７及びソース３１Ａが形成された
層と同一の層に形成されたキャパシタストリッジノード
３１Ｂとからなる第１キャパシタと、前記キャパシタス
トリッジノード３１Ｂとキャパシタストリッジノード３
１Ｂとの上方に形成された第２誘電体膜３３と、第２誘
電体膜３３上に形成されたキャパシタプレート電極３５
とからなる第２キャパシタが並列接続されてセルキャパ
シタを構成する。

【００１５】前記セルトランジスタのソース３１Ａとセ
ルトランジスタストリッジノード３１Ｂは、図４に示す
ように、一つの同じの層で形成する。ここでソース３１
Ａは前記ゲート２５の上の一方の側から前記トレンチ１
０１の上部に至る領域となり、ストリッジノード３１Ｂ
は前記絶縁層２３からトレンチの下端に至る領域とな
る。前記トランジスタのドレーン２７上には絶縁層３７
に形成されたコンタクトホールを介してドレーン２７に
接続されるビットライン３９が形成されている。

【００１６】図５は本発明のＤＲＡＭセルの等価回路図
である。トランジスタのソース３１Ａと同一の層に連結
されたキャパシタストリッジノード３１Ｂを共通とし
て、基板１００とストリッジノード３１Ｂ、プレート電
極３５とストリッジノード３１Ｂがそれぞれ形成する第
１、第２キャパシタが並列接続された状態を示してい
る。

【００１７】図６乃至図１１は本発明の実施例によるＤ
ＲＡＭセルの製造方法を示す工程順序図である。図６を
参照すると、半導体基板１００の上部に高濃度の不純物
のドーピング領域として、例えばｐ⁺ 型基板領域を少な
くとも１μｍ以上形成し、この上にｐ^- 型エピタキシャ
ルシリコン層２１を成長させた後、その上に絶縁層３３
を形成する。

【００１８】前記絶縁層３３としては、酸化膜を使用す
ることがある。また、前記絶縁層３３として、酸化膜上
に不純物のドーピングされた酸化膜として、例えば、Ｐ
ＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅｇｌａｓ
ｓ）を蒸着して形成するか、もしくは酸化膜上にドーピ
ングされたポリシリコンを蒸着して形成した多層膜を利
用することもある。

【００１９】前記絶縁層２３上にホトレジスト（ＰＲ）
を塗布した後、ホトリソグラフィ工程によりワードライ
ンパターンでパターニングした後パターニングされた前
記ホトレジストパターン（ＰＲ）をマスクとして前記絶
縁層２３の所定部分を異方性エッチングしてワードライ
ン領域を形成する。絶縁層２３の異方性のエッチング工
程の際、前記ｐ^- 型エピタキシャル層２１の表面が露出
されるまで、絶縁層の所定部分を完全除去してもよく、
所定の厚さ程残存するようにしてもよい。ｐ^- 型エピタ
キシャル層２１の表面が露出される時までエッチングす
る場合には露出されたエピタキシャル層の表面に酸化工
程により薄い酸化膜２３Ａを形成する。

【００２０】図７に示すように、前記絶縁層２３上にド
ーピングされたポリシリコンを蒸着した後、エッチング
バックして絶縁層に形成されたワードライン（ゲート）
領域にドーピングされたポリシリコンを埋設してワード
ライン（ゲート）２５を形成する。

【００２１】図８に示すように、前記絶縁層２３とｐ^-
型エピタキシャル層２１及びｐ⁺ 型基板領域１００の所
定部分をエッチングしてワードライン（ゲート）２５の
一側にワードラインから所定距離離してトレンチ１０１
を形成する。前記トレンチ１０１は必要とするキャパシ
タ容量に応じて深さを調節して形成するが、少なくとも
ｐ⁺ 型基板領域１００に接触するように形成しなければ
ならない。

【００２２】上記したようにして得られたものの全面に
第１誘電体膜２９を非常に薄い厚さで形成する。このよ
うに形成された第１誘電体膜２９は、ゲート（ワードラ
イン）２５上ではゲート絶縁膜２９Ａとして用いられ、
トレンチ部では第１キャパシタ誘電体膜２９Ｂとして用
いられる。

【００２３】図９に示すように、前記第１誘電体膜２９
上にｎ^- シリコン層３１として例えばｎ^- ポリシリコン
を蒸着した後、ゲート（ワードライン）２５の上部のゲ
ートチャネルにされるべき領域４７以外の領域に不純物
をドーピングさせて、トランジスタのドレーン２７とト
ランジスタのソース及びキャパシタのストリッジノード
になる導電層３１を形成する。不純物のドーピングはワ
ードライン（ゲート）部分をホトレジストとしてマスキ
ングした後不純物をイオン注入することにより行われ
る。この時トレンチ深さが深い場合には絶縁層２３の表
面部位は通常の垂直イオン注入を行い、トレンチ部位は
斜イオン注入を行う。

【００２４】また、ｎ^- シリコン層３１の下方の絶縁層
２３が、ＰＳＧまたはドーピングされたポリシリコンを
含む場合には、ＰＳＧまたはドーピングされたポリシリ
コンの不純物が拡散工程によりｎ^- シリコン層３１に拡
散され、その層３１がドーピングされる。この場合に
は、ワードライン（ゲート）によってゲートチャネル領
域の以外の領域にのみドーピングされる。

【００２５】前述したように、トランジスタのソース／
ドレーン領域３１，２７とキャパシタのストリッジノー
ド３１が所定部分に形成されたｎ^- シリコン層をホトリ
ソグラフィ工程により所定パターンでパターニングして
アクチブ領域を定義する。

【００２６】このように、本発明は従来工程のように、
別の素子分離の工程によらず、トランジスタのソース／
ドレーンとキャパシタのストリッジノードが形成された
シリコン層をパターニングすることにより、アクチブ領
域を定義し、隣接するアクチブ領域と分離させる。この
ようにして得られたものの全面に第２誘電体膜３３を薄
く形成した後、その上にキャパシタプレート電極として
利用されるべき導電層としてドーピングされたポリシリ
コン３５を蒸着する。

【００２７】図１０に示すように、前記ドーピングされ
たポリシリコン３５を所定パターンでパターニングして
キャパシタプレート電極を形成する。前記キャパシタプ
レート電極３５を形成のためのパターニング工程の時、
その下方の第２誘電体膜３３の露出される部分はエッチ
ングするか、またはエッチングしないで残存することも
ある。図１０にはエッチングされた状態を示している。
ついでその上に絶縁層３７を形成する。

【００２８】図１１に示すように、前記絶縁層３７の所
定部分を選択的にエッチングしてトランジスタのドレー
ン２７を露出させるビットラインコンタクトホールを形
成した後、絶縁層３７の上に導電物質として例えばドー
ピングされたシリコンまたはポリサイド（ドーピングさ
れたポリシリコン＋シリサイド）Ａｌのいずれかを蒸着
し、所定パターンでパターニングしてビットラインを形
成することによりＤＲＡＭセルを完成する。

【００２９】

【発明の効果】以上説明したように、本発明によれば、
公知のＳＯＩトランジスタ構造と同様に、絶縁層上にト
ランジスタを形成しているが、キンク現象やバックチャ
ネルトランジスタ現象は発生しないトランジスタを形成
することができ、素子特性を向上させることができる。
また、キャパシタをトレンチ内壁に形成された一つのス
トリッジノードを共通として２つのプレート電極、すな
わち基板とストリッジノード上に第２誘電体膜を介在し
て形成されたポリシリコン層を並列接続した形態で構成
することにより、同一の面積に対するキャパシタ容量を
極大化させることができる。さらに、トランジスタのソ
ース／ドレーン、ゲートチャネル、キャパシタストリッ
ジノードを一つの層で形成することにより、情報の伝達
経路を最小化して構造及び製造方法を単純化させること
ができる。また、素子の形成されるアクチブ領域を別の
素子分離工程によらず、容易に形成することにより工程
の単純化を図り、かつ小さいサイズのものにも適用可能
である。結論的に本発明は素子の特性向上のみならず、
製造工程の単純化と共に製造の時全てのマスクを低減し
て製造コストを節減することができる。

【図面の簡単な説明】

【図１】従来のＳＯＩトランジスタの断面構造図であ
る。

【図２】従来の垂直ＤＲＡＭセルの断面構造図である。

【図３】本発明のＤＲＡＭセルの平面構造図である。

【図４】本発明のＤＲＡＭセルの垂直構造図である。

【図５】本発明のＤＲＡＭセルの等価回路図である。

【図６】ＤＲＡＭセルの製造方法を示す工程順序図であ
る。

【図７】ＤＲＡＭセルの製造方法を示す工程順序図であ
る。

【図８】ＤＲＡＭセルの製造方法を示す工程順序図であ
る。

【図９】ＤＲＡＭセルの製造方法を示す工程順序図であ
る。

【図１０】ＤＲＡＭセルの製造方法を示す工程順序図で
ある。

【図１１】ＤＲＡＭセルの製造方法を示す工程順序図で
ある。

【符号の説明】

１００ｐ⁺ 基板領域２１ｐ^- エピタキシャルシリコン層２３絶縁層２５ゲート（ワードライン）２７ドレーン２９第１誘電体膜３３第２誘電体膜３５プレート電極３７絶縁層３９ビットライン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 9056−4ＭＨ０１Ｌ 29/78 ３１１Ｃ (72)発明者ミン・ハ・バク大韓民国・チュンチョンブク−ド・チョンズ−シ・ボミョン−ドン・（番地なし）・ズゴン２ダンジアパートメント・105 −202

Claims

【特許請求の範囲】

【請求項１】一つのトランジスタと一つのキャパシタ
とからなるメモリセルがマトリックス形態で配列されて
構成する半導体メモリ装置において、半導体基板上の絶縁層（２３）の所定部分に埋設されて
形成された前記トランジスタのゲート電極（２５）；前
記絶縁層（２３）の所定部分を通して前記半導体基板に
形成されたトレンチ（１０１）；前記トランジスタゲー
ト電極（２５）が埋設された絶縁層（２３）の上部及び
前記トレンチ（１０１）内面上の所定領域に形成された
不純物ドーピング領域（２７），（３１Ａ），（３１
Ｂ）を含む半導体層；を備えることを特徴とする半導体
メモリ装置。
【請求項２】前記半導体基板は、高濃度の不純物ドー
ピング領域（１００）と高濃度の不純物ドーピング領域
（１００）上に形成されたエピタキシャル層（２１）と
からなることを特徴とする請求項１記載の半導体メモリ
装置。
【請求項３】前記不純物領域（２７），（３１Ａ），
（３１Ｂ）は、前記トランジスタのソース（３１Ａ）／
ドレーン（２７）、キャパシタストリッジノード（３１
Ｂ）であることを特徴とする請求項１記載の半導体メモ
リ装置。
【請求項４】前記トランジスタのゲート電極（２５）
の上部の前記半導体層領域が、トランジスタチャネル領
域（４７）となることを特徴とする請求項１記載の半導
体メモリ装置。
【請求項５】第１導電型の高濃度基板領域（１０
０）；前記第１導電型の高濃度基板領域（１００）上部
に形成された第１導電型エピタキシャル層（２１）；前
記第１導電型エピタキシャル層（２１）上に形成された
絶縁層（２３）；前記絶縁層の所定部分に埋設形成され
たトランジスタのゲート電極（２５）；前記絶縁層（２
３）の所定部分を通して第１導電型のエピタキシャル層
（２１）及び第１導電型の高濃度の基板領域（１００）
に形成されたトレンチ（１０１）；前記ゲート電極（２
５）の上部の一側面及びトレンチ（１０１）上部に形成
されたソース領域（３１Ａ）；前記ゲート電極（２５）
の上部の他の側面に形成されたドレーン領域（２７）；
前記ゲート電極（２５）上部にゲート絶縁膜（２９Ａ）
を介して形成された第２導電型のトランジスタチャネル
領域（４７）；第１誘電体膜（２９Ｂ）を介して前記ト
レンチ（１０１）内壁に形成され、その一端は前記ソー
ス領域（３１Ａ）の下部に至り、他端は前記絶縁層（２
３）上部の所定部分に至るように形成されたキャパシタ
ストリッジノード（３１Ｂ）；第２誘電体膜（３３）を
介して前記キャパシタストリッジノード（３１Ｂ）上に
形成されたキャパシタプレート電極（３５）とからなる
ことを特徴とする半導体メモリ装置。
【請求項６】前記ソース（３１Ａ）、ドレーン（２
７）、チャネル領域（４７）及びストリッジノード（３
１Ｂ）が一つの同一の層に形成されることを特徴とする
請求項１記載の半導体メモリ装置。
【請求項７】前記第１誘電体膜（２９Ｂ）を介して高
濃度の基板領域（１００）とストリッジノード（３１
Ｂ）とが第１キャパシタを構成し、前記第２誘電体膜
（３３）を介してストリッジノード（３１Ｂ）とプーレ
ト電極（３５）とが第２キャパシタを構成することによ
り、ストリッジノード（３１Ｂ）を共通として第１キャ
パシタと第２キャパシタとが並列接続されたキャパシタ
構造を形成させることを特徴とする請求項１記載の半導
体メモリ装置。
【請求項８】前記トランジスタ及びキャパシタの上部
に形成された絶縁層（３７）の所定部分に形成されたコ
ンタクトホールを介して前記ドレーン（２７）に接続さ
れるビットライン（３９）をさらに含むことを特徴とす
る請求項１記載の半導体メモリ装置。
【請求項９】一つのトランジスタと一つのキャパシタ
とからなるメモリセルがマトリックス形態で配列されて
構成する半導体メモリ装置の製造方法において、半導体基板上に形成された絶縁層（２３）の所定部分に
前記トランジスタゲート電極（２５）を埋設して形成す
る第１段階，前記絶縁層（２３）の所定部分を通して前記半導体基板
にトレンチを形成する第２段階，前記トランジスタゲート電極（２５）が埋設されて形成
された絶縁層（２３）の上部及び前記トレンチ内面の所
定部位にトランジスタチャネル領域（４７）とソース
（３１Ａ）及びドレーン（２７）、かつキャパシタスト
リッジノード（３１Ｂ）のそれぞれを一つの同一の層で
形成する第３段階とから構成されることを特徴とする半
導体メモリ装置の製造方法。
【請求項１０】前記半導体基板は、高濃度の不純物ド
ーピング領域（１００）と、高濃度の不純物ドーピング
領域（１００）上に形成されたエピタキシャル層（２
１）とを含むことを特徴とする請求項９記載の半導体メ
モリ装置の製造方法。
【請求項１１】前記第３段階は、前記トランジスタゲ
ート電極が埋設形成された絶縁層（２３）の上部及びト
レンチ（１０１）内面上に誘電体膜（２９）を形成する
工程；前記誘電体膜（２９）上に半導体層を形成する工
程；前記トランジスタゲート電極（２５）の上部の前記
半導体層領域を除外した領域に不純物をドーピングさせ
る工程とからなることを特徴とする請求項９記載の半導
体メモリ装置の製造方法。
【請求項１２】前記トランジスタゲート電極上部の前
記半導体層領域が、トランジスタチャネル領域（４７）
であることを特徴とする請求項１１記載の半導体メモリ
装置の製造方法。
【請求項１３】前記トランジスタチャネル領域（４
７）両側の不純物がドーピングされた半導体層領域が、
トランジスタのソース（３１Ａ）及びドレーン（２７）
であることを特徴とする請求項１１記載の半導体メモリ
装置の製造方法。
【請求項１４】前記キャパシタストリッジノード（３
１Ｂ）は、トレンチ（１０１）内面上に形成された前記
不純物のドーピングされた半導体層に形成されることを
特徴とする請求項１１記載の半導体メモリ装置の製造方
法。
【請求項１５】前記ストリッジノード（３１Ｂ）及び
ソース（３１Ａ）は、前記半導体層の同一の不純物がド
ーピングされた領域に形成されることを特徴とする請求
項１１記載の半導体メモリ装置の製造方法。
【請求項１６】前記キャパシタストリッジノード（３
１Ｂ）上に誘電体膜（３３）を介在してキャパシタプレ
ート電極（３５）を形成する段階が、さらに含まれるこ
とを特徴とする請求項９記載の半導体メモリ装置の製造
方法。
【請求項１７】第１導電型の高濃度の基板領域（１０
０）上に第１導電型のエピタキシャル層（２１）を形成
する段階；前記第１導電型エピタキシャル層（２１）上
に絶縁層（２３）を形成する段階；前記絶縁層の所定部
分を異方性エッチングにより除去してトランジスタのゲ
ート電極領域を形成する段階；前記絶縁層（２３）のゲ
ート電極領域に導電物質を充填してトランジスタのゲー
ト電極（２５）を形成する段階；前記絶縁層（２３）と
第１導電型のエピタキシャル層（２１）及び第１導電型
の所定部分にトレンチ（１０１）を形成する段階；得ら
れたものの表面に第１誘電体膜（２９）を形成する段
階；前記第１誘電体膜（２９）上に第２導電型の半導体
層（３１）を形成する段階；前記ゲート電極（２５）の
上部領域以外の前記第２導電型の半導体層（３１）に不
純物をドーピングさせてトランジスタのソース領域（３
１Ａ）／ドレーン領域（２７）及びストリッジノード
（３１Ｂ）を形成する段階；前記半導体層（３１）を所
定パターンでパターニングしてアクチブ領域を定義する
段階；前記パターニングされた半導体層（３１）全面に
第１誘電体膜（３３）を形成する段階；前記得られたも
のの全面に導電層を形成した後、所定パターンでパター
ニングしてキャパシタプレート電極（３５）を形成する
段階；を含むことを特徴とする半導体メモリ装置の製造
方法。
【請求項１８】前記トランジスタのゲート電極領域を
形成するために前記絶縁層の所定部分を異方性エッチン
グする段階において前記エピタキシャル層（２１）の表
面が、露出されるように完全エッチングすることを特徴
とする請求項１７記載の半導体メモリ装置の製造方法。
【請求項１９】前記トランジスタのゲート電極（２
５）を形成するために、前記絶縁層（２３）の所定部分
を異方性エッチングする段階において絶縁層（２３）が
所定の厚さ残存するようにエッチングすることを特徴と
する請求項１７記載の半導体メモリ装置の製造方法。
【請求項２０】前記絶縁層を異方性エッチングした
後、露出されたエピタキシャル層（２１）の表面に薄い
酸化膜（２３Ａ）を形成する段階を、さらに含むことを
特徴とする請求項１８記載の半導体メモリ装置の製造方
法。
【請求項２１】前記絶縁層（２３）は、単一の膜また
は多層膜で形成することを特徴とする請求項２１記載の
半導体メモリ装置の製造方法。
【請求項２２】前記絶縁層（２３）は、酸化膜である
ことを特徴とする請求項２１記載の半導体メモリ装置の
製造方法。
【請求項２３】前記絶縁層（２３）は、酸化膜上に不
純物がドーピングされた酸化膜（ＰＳＧ）を蒸着形成す
るか、もしくは酸化膜上にドーピングされたポリシリコ
ンを蒸着形成することを特徴とする請求項１７記載の半
導体メモリ装置の製造方法。
【請求項２４】前記ワードライン（２５）は、ドーピ
ングされたポリシリコンを、前記ワードライン領域に形
成された絶縁層（２３）上に蒸着した後エッチングバッ
クして形成することを特徴とする請求項１７記載の半導
体メモリ装置の製造方法。
【請求項２５】前記第２導電型の半導体層（３１）
は、ポリシリコンで形成することを特徴とする請求項１
７記載の半導体メモリ装置の製造方法。
【請求項２６】前記第２導電型の半導体層（３１）に
不純物をドーピングさせる段階は、イオン注入または拡
散工程のいずれかで行うことを特徴とする請求項１７記
載の半導体メモリ装置の製造方法。
【請求項２７】前記キャパシタプレート電極（３５）
を形成した後、その表面に絶縁層（３７）を形成する段
階；前記絶縁層（３７）の所定部分を選択的にエッチン
グして前記ドレーン領域（２７）を露出させるコンタク
トホールを形成する段階；前記絶縁層（３７）上に導電
物質を蒸着し所定パターンでパターニングして前記コン
タクトホールを介して前記ドレーン領域（２７）に接続
されるビットライン（３９）を形成する段階；を、さら
に含むことを特徴とする請求項１７記載の半導体メモリ
装置の製造方法。
【請求項２８】前記ビットライン（３９）は、ドーピ
ングされたポリシリコン、ポリサイド、Ａｌのいずれか
で形成することを特徴とする請求項２７記載の半導体メ
モリ装置の製造方法。