JPH02130872A - ポリシリコントランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

允尻豊丘団 本発明はＭＯＳ｝ランジスタデバイス（装置）の製造方
法に関し、さらにより具体的には、ポリシリコン中に形
成されたソース及びドレインを具備するＭＯＳ｝ランジ
スクの製造方法によるポリシリコントランジスタの製造
方法に関する。 ２１ｕｌｔ最 ＣＭＯＳスタティックランダムアクセスメモリ（ＲＡＭ
）セルにおいて用いられるポリシリコントランジスタの
利点については、最近のここしばらくの間、極めてよく
知られて来ている。このタイプのメモリセルは、一般的
には、第２のポリシリコン層内に形成された２つのＰチ
ャネルトランジスタとともに、基板内において形成され
た４つのＮチャネルトランジスタを具備している。２つ
のＰチャネルトランジスタは、一般的に用いられた（ｃ
　ｏｍｍｏ　ｎ　ｌ　ｙ−ｕ　ｓ　ｅ　ｄ）抵抗負荷の
代わりの負荷として動作している．Ｐチャネルトランジ
スタを用いることによって、電力消費を減少させ、一方
またメモリセルの安定性をも改善できる。これらの利点
は、基板内に形成されたＰチャネル負荷によっても得る
ことができるが、しかしメモリセル当りに必要とされる
メモリセルの占有面積におけるかなりの増加が存在する
ことになる。 第２のポリシリコン層内にＰチャネル負荷を形成するこ
とによって、結果的には抵抗負荷を用いるメモリセルと
ほぼ同じサイズのセルを実現できることになる。このよ
うな強力なる利点を有するにもかかわらず、このような
Ｐチャネル負荷ＳＲＡＭセルを実際に製造する上におけ
る困難さ故に断然最も広く製造されているメモリセルで
ある抵抗負荷を用いるメモリセルを結果として製造する
ことに帰着している。 Ｐチャネル負荷メモリセルにおいて本来持っている問題
点の１つは、Ｎ型領域がＰ空領域に対して、ブロッキン
グ（阻止）ＰＮ接合を形成することなしに接続されなけ
ればならないということである．この問題に対する１つ
の解は、Ｗ　ａ　ｎ　ｇによる米国特許箱４，５８１，
６２３号明細書におて開示されている。別の問題点は第
１のポリシリコン層と第２のポリシリコン層との間のゲ
ート絶縁物（ｇａｔｅ　　ｔｎｓｕｌａｔｏｒ）の完全
性（ｔｎｔｅｇｒｔｔｙ）の問題である。ポリシリコン
トランジスタのゲートは第１のポリシリコン層内に形成
されている。ソース、ドレイン、及びチャネルは第２の
ポリシリコン層内に形成されている。ゲート絶縁物は、
従って、第１及び第２のポリシリコン層の間の眉間絶縁
物である。ゲート絶縁層は、ゲート上の電圧が望まれた
効果を与えるためにチャネル上に充分な影響を与えるこ
とができるように充分薄いことが必要である。しかしな
がら、ゲート絶縁層が薄ければ薄いほど、絶縁層材料は
全膜厚を通して高い完全性（ｉｎｔｅｇｒ　ｉ　ｔ　ｙ
）が要求されているということがさらにもつと、クリテ
ィカル（ｃｒｔｌｃａｌ）になる。 第１のポリシリコン層が堆積された後でしかも層間絶縁
層が形成される以前に、ソース及びドレインは基板内部
に形成される。眉間絶縁層はその後形成されるが、高い
完全性（ｉｎｔｅｇｒｉｔｙ）の要求されるゲートを形
成するために必要な高温プロセスは、既に基板内に形成
されていたソース及びドレイン領域の不必要な望ましく
ない過剰な拡散現像を引き起こし、短チヤネル効果（ｓ
ｈｏｒｔ　　ｃｈａｎｎｅｌ　　ｅｆｆｅｃｔｓ）を引
き起こすであろう。従って、１つの妥協点として、眉間
絶縁層はよりもつと厚く形成され、しかし低温プロセス
にて成長もしくは堆積されることになる。第１のポリシ
リコン層をアニール（熱処理）することは、追加の熱（
ｈｅａｔ）サイクルを必要とするが、ポリシリコントラ
ンジスタの動作性能を改善するために、ポリシリコンの
グレインサイズ（ｇｒａｉｎ　　５ｉｚｅ）を大きくす
る目的で、望ましく行なわれてもいることである。追加
の熱（ｈｅａｔ）サイクルは、また基板内へのソース及
びドレイン領域の拡散を増大させるため、熱処理プロセ
スもまた妥協点を見出さなければならない。最適な温度
よりも低い温度で行なわれた熱処理プロセスは、結果的
に温度に対する制限のない時に得られるべきグレインサ
イズ（ｇｒａｉｎ　　５ｉｚｅ）よりも小さなグレイン
サイズ（ｇｒａｉｎ　　５ｉｚｅ）を発生させることに
なる。 厚い層間絶縁層でかつ小さいグレインサイズは結果的に
は、非導通状態になされた時には高いリーク電流を示し
、導通状態になされた時には高い抵抗性特性を示すポリ
シリコントランジスタを与えることになる。従って、様
々なプロセス変動上において、第２のポリシリコン層内
に形成されたＰチャネル負荷トランジスタの性能は非常
に幅広く変動するために抵抗負荷における性能改善は信
頼できず、結果的にプロセスの複雑さが増大するにつれ
てさらに歩留りが低下する。従って、抵抗負荷によるメ
モリセルは、市販の存続可能な（ｖｉａｂｌｅ）ＳＲＡ
Ｍ製品に対して選択の手段（ｄｅｓｉｇｎ　　ｏｆ　　
ｃｈｏｉｃｅ）を残している。 発１戸

【許 従って、ポリシリコントランジスタを製造するために１
つの改善された方法を提供することが本発明の目的の１
つである。 本発明のこれらのそして他の目的を実行する上において
、フィールド酸化膜によって囲まれた能動領域（ａｃｔ
ｉｖｅ　　ｒｅｇｉｏｎ）を具備す中 る半導体基板上に第のトランジスタ及び第２のトランジ
スタを製造するためのプロセスが１つの形において提供
されている。第１の絶縁層は能動領域上において形成さ
れている。第１のポリシリコン層は第１の絶縁層及びフ
ィールド酸化膜上において形成されている。第２の絶縁
層は第１のポリシリコン層上において形成されている。 第２のポリシリコン層は第２の絶縁層上において形成さ
れている。第２のポリシリコン層、第２の絶縁層、及び
第１のポリシリコン層は選択的にエツチングされて、第
１のポリシリコン層のエツチングされていない部分と、
第２の絶縁層のエツチングされていない部分と、及び第
２のポリシリコン層のエツチングされていない部分とか
ら構成される自己整合化ストリップを形成する。エツチ
ングプロセスは、能動領域上のエツチングを含んでおり
、自己整合化ストリップは能動領域の中間部分上の一部
分を具備し、しかも能動領域の第２の部分は自己整合化
ストリップによって互いに分離され、しかも被覆されて
はいないという特徴を持つ。第１のトランジスタのソー
スは能動領域の第１の部分内において形成されている。 第１のトランジスタのドレインは能動領域の第２の部分
内において形成されており、結果として能動領域の第１
の部分と第２の部分の間に第１のトランジスタのチャネ
ルを形成することになる。第２のトランジスタのソース
及びドレインは、第２のポリシリコン層の２つの互いに
隣接しない（ｎｏｎ−ａｄ　ｊｏ　ｉｎｉｎｇ）部分内
において形成されている。２つの互いに隣接していない
部分（ｎｏｎ−ａｄ　ｊｏ　ｉｎｉｎｇ　　ｐｏｒｔｉ
ｏｎｓ）は第２のポリシリコン層のエツチングされてい
ない部分の一部分内において配置されている。第２のト
ランジスタのチャネルは、従って、２フの互いに隣接し
ていない（ｎｏｎ−ａｄ　ｊｏ　ｉｎ　ｉｎｇ）部分の
間に形成されている。第１のトランジスタは従って、第
１の能動領域内に形成されたソース及びドレインとを含
み、かつ第１の能動領域を被覆する（ｏｖｅｒｌｉｅｓ
）第１のポリシリコン層のエツチングされていない部分
の一部分から形成されたゲートを含んでいる。第２のト
ランジスタは第２のポリシリコン層のエツチングされて
いない部分内に形成されたソース及びドレインとを含み
、かつ第２のポリシリコン層のエツチングされていない
部分内に形成されたチャネルの下側に存在する第１のポ
リシリコン層の゛エツチングされていない部分の一部分
から形成されたゲートとを含んでいる。 溌Ｉ坏口ｌ斐 １つのＮチャネルトランジスタが基板の能動領域内にお
いて形成され、かつ１つのＰチャネルトランジスタが、
Ｎチャネル、Ｐチャネルの両方のトランジスタに対する
ゲートを形成する第１のポリシリコン層とともに第２の
ポリシリコン層内に形成されている。第１及び第２のポ
リシリコン層の間の眉間酸化膜はＰチャネルトランジス
タに対するゲート絶縁層として用いられている。第１及
び第２のポリシリコン層は、Ｎチャネルトランジスタの
ソース及びドレインが能動領域内に形成される以前に形
成されている。第１及び第２のポリシリコン層は選択的
にエツチングされ、第１及び第２のポリシリコンの自己
整合化ストリップを形成する。自己整合化ストリップは
能動領域の一部分を覆い、自己整合化ストリップの両側
の能動領域の部分を露出させている。能動領域の露出さ
れた部分はＮチャネルトランジスタのソース及びドレイ
ンを、それらの間のチャネルとともに形成するために不
純物添加（ドープ）されている。自己整合化ストリップ
の第２のポリシリコン部分は選択的に不純物添加（ドー
プ）されて、ソース及びドレインを、それらの間のチャ
ネルとともに形成している。Ｎチャネルトランジスタの
ソース及びドレインの形成前に眉間酸化膜が形成される
ことから、層間酸化膜は、Ｎチャネルトランジスタのソ
ース及びドレインに逆の反対方向の悪い影響を与えるこ
となしに、最適なる完全性（緊密性）（ｉｎｔｅｇｒｔ
ｔｙ）をもって形成することかできる。 〔実施例〕 第１図には従来のスタティックＲＡ　Ｍセル１０の回路
図が図示されており、Ｎチャネルトランジスタ１１．Ｐ
チャネルトランジスタ１２．Ｎチャネルトランジスタ１
３．Ｐチャネルトランジスタ１４、Ｎチャネルトランジ
スタ】５．及びＮチャネルトランジスタ１６から形成さ
れている。トランジスタ１５及び１６は伝達トランジス
タ（ｐａｓｓ　　ｔｒａｎｓｉｓｔｏｒ）として動作し
、ＭＯＳトランジスタの双方向特性を利用して第１及び
第２の電流電極としてのドレイン及びソースの機能が相
互に変換される。第１図において、ビット線１７及び１
８は、セル１０への或いはセル１０からのデータビット
信号としての真価及びコンプリメンタリの真価を与える
ためのものである。 第１図において図示されたワード線１９はデータビット
信号を受信し、或いは出力するためにセル１０をイネー
ブル信号を伝達するためのものである。 トランジスタ１１は、典型的には接地レベルである負の
電源端子■。に結合されたソース、ノード２１へ結合さ
れたドレイン及びノード２２へ結合されたゲートを具備
している。トランジスタ１２は典型的には５ｖである正
の電源端子■。に結合されたソースと、ノード２１に結
合されたドレインと、ノード２２に結合されたゲートを
具備している。トランジスタ１３はＶＳＳに結合された
ソースと、ノード２２に結合されたドレインと、ノード
２１に結合されたゲートを具備している。トランジスタ
１４は■。、に結合されたソースと、ノード２２に結合
されたドレインと、ノード２１に結合されたゲートを具
備している。トランジスタ１５はノード２１に結合され
た第１の電流電極と、ビット線１７に結合された第２の
電流電極と、ワード′ｆａ１９に結合された制御電極を
具備している。 トランジスタ１６はノード２２に結合された第１の電流
電極と、ビット線１８に結合された第２の電流電極と、
及びワード線１９に結合された制御電極とを具備してい
る。 第２図Ａ乃至第２図Ｋにおいては、例えばそれぞれＰチ
ャネルトランジスタ１２或いは１４及びＮチャネルトラ
ンジスタ１１或いは１３のような用いられうるＰチャネ
ルトランジスタ及びＮチャネルトランジスタの断面構造
図が図示されている。 第２図Ａ乃至第２図Ｋに図示されるようにＰ型シリコン
基板３０内にＮチャネルトランジスタが形成されている
。能動領域はフィールド酸化膜によって囲まれて形成さ
れている。能動領域３１は第２図Ａ乃至第２図Ｋにおい
てこのような能動領域の一例として図示されている。能
動領域３１上には、ゲート酸化膜３２が形成されている
。ゲート酸化膜３２上には第１のポリシリコン層３３が
形成されている。第１のポリシリコン層３３はＮ゛に不
純物添加（ドープ）されて比較的高い導電率を具備して
いる。第１のポリシリコン層３３上には、眉間酸化膜３
４が形成されている。層間酸化膜３４上には第２のポリ
シリコン層３５が形成されている。第２のポリシリコン
層３５上には、酸化膜層３７．窒化膜層３８及び酸化膜
層３９からなる酸化膜−窒化膜一酸化１１１（ＯＮＯ）
多層構造が形成されている。このようなプロセスステッ
プの結果として第２図Ａに図示される構造が形成される
。ゲート酸化膜３２は第１のポリシリコン層３３から基
板３０を絶縁するための絶縁物として動作している。眉
間酸化膜３４は第２のポリシリコン層３５から第１のポ
リシリコン層３３を絶縁するための絶縁物として動作し
ている。 ＯＮＯ層３６及び第２のポリシリコン層３５は選択的に
エツチングされて第２のポリシリコンのエツチングされ
ていない部分４１とＯＮＯのエツチングされていない部
分４２を形成する。この選択エツチングによる工程の結
果としての構造は第２図Ｂに図示されている。側壁スペ
ーサ４３及び４４は上記部分４１及び４２の側面（壁）
上に形成されている。層間酸化膜３４は上記部分４１及
び４２を用いてエツチングされ、側壁スペーサ４３及び
４４をマスクとして眉間酸化膜部分４５を残している。 このプロセス工程の結果としての構造は第２図Ｃ図示さ
れる通りである。第１のポリシリコン層３３は上記部分
４１．４２及び４５からなる構造を用いて選択的にエツ
チングされ、側壁スペーサ４３及び４４をマスクとして
第１のポリシリコン部分４６を残している。このプロセ
ス工程の結果としての構造は第２図りに図示される通り
である。エツチングされていない第２のポリシリコン層
を用いること及び関連した構造をマスクとして用いるこ
とに加えて、追加としてのマスクを加えることができ、
それを用いて、第１のポリシリコンの他の部分がエツチ
ングされていない第２のボ°リシリコンの下側の第１の
ポリシリコンに加えてエツチングされずに残されること
になる。 エツチングされずに残されているが、第２のポリシリコ
ンの下側にはない第１のポリシリコンの部分は他の回路
素子からのゲート接続を行なうために用いることができ
る。追加のマスクは、眉間酸化膜３４の選択的な除去の
前の第２図Ｂの構造に加えることができる。 酸化膜部分４７及び４８は第１のポリシリコン部分４６
の側壁上に形成され、第２図已に図示される構造を残し
ている。薄く不純物添加（ドープ）されたＮ型ソース／
ドレイン領域は、その後、イオン注入されて領域５１及
び５２を形成し、それらの間にチャネル領域５３を残す
。側壁スペーサ４３及び４４は、第２のポリシリコン部
分４１を保護して、ソース／ドレイン領域をイオン注入
するために用いられるＮ型ドーパントを不純物添加され
ることを防止している。もちろん、ＯＮＯ部分４２は、
また第２のポリシリコン部分４１をこのＮ型イオン注入
から防護している。薄（ドープされたソース／ドレイン
領域５１及び５２を形成したのちの結果としての構造は
第２図Ｆに図示される通りである。 薄くドープされたドレイン領域を形成することは従来技
術として周知であるが、側壁スペーサはソース／ドレイ
ン領域の部分へイオン注入するためのマスクを提供する
ために形成されており、これらのソース／ドレイン領域
はソース／ドレイン領域の導電率を増加して相互接続抵
抗を減少させるためにチャネルからオフセット（ｏｆｆ
ｓｅｔ＃ｈている。側壁スペーサ５４及び５５は第２図
Ｇに図示されている。側壁スペーサ５４及び５５の形成
の後、Ｎ型イオン注入が実施されて、結果として、各々
Ｎ型部分及びＮ゛型部分を具備する領域に変換される第
２図Ｆの薄くドープされた領域５１及び５２が形成され
る。結果としての第２図Ｇに図示される構造は、薄くド
ープされた領域５１をＮ″領域５６及びチャネル５３を
隣接する（相互に接続する）残りのＮ−領域５７へ変換
すること、及び薄くドープされた領域５２をＮ゛領域５
８及びチャネル５３を相互に接続する（ａｄｊｏｉｎｉ
ｎｇ）残りのＮ−９ｆＪ域５９へ変換することを図示し
ている。薄くドープされたドレイン構造（ｌｉｇｈｔｌ
ｙ−ｄｏｐｅｄ　　ｄｒａｉｎ　　５ｔｒｕｃｔｕｒｅ
）にはよく知られた利点が存在するが、しかしそのため
にプロセスを増加してプロセスを複雑化するという犠牲
も払う必要が出てくる。薄くドープされたドレイン構造
を実行する代わりに、領域５１を薄くドープすることの
代わりにＮ゛にドープすることも可能であろう。 その場合には、第２図Ｇに図示される側壁スペーサ５４
及び５５は形成される必要性はないであろう。いずれの
場合においても、能動領域内におけるゲート絶縁物上の
第１のポリシリコン、第１のポリシリコン上の眉間絶縁
層、及び基板内のソース及びドレインを形成するための
マスクを形成する層間絶縁層上の第２のポリシリコンか
らなるチャネル上の自己整合化構造が開発されている。 第２のポリシリコン層は基板内にソース及びドレインを
形成する期間中にドープされることから保護されている
。この構造は本質的にもともと以下のような利点を持っ
ている。即ち、ソース及びドレインの形成の前に、眉間
絶縁層の形成が実施されることを可能にしている点であ
る。従って、眉間絶縁層の形成が、ソース及びドレイン
に与える不都合な効果（影響）を具備するこのような最
適化に関係なく、最適化することができるという理由か
らこのことは重要な利点となっている。例えば、もしも
酸化膜が意図された眉間絶縁層であるならば、酸化膜は
様々な温度で形成できるであろう。 しかしながら、このような酸化膜の緊密性（完全性）（
ｉｎｔｅｇｒｉｔｙ）は、もしもそれが形成される温度
がミソース及びドレインが充分にマイグレート（ｍｉｇ
ｒａｔｅ）してチャネルの下側方向及びチャネルの中の
両方に侵入する温度よりも高い温度であるならば、実質
的によりよくなり改善されるであろう。このようなプロ
セス温度による結果として引き起こされることはいずれ
の場合においても、望ましいことではない。従って、眉
間酸化膜の完全性（緊密性）とソース及びドレインの深
さとの間にはトレードオフ関係が存在していた。その解
決方法は必要とされる緊密性（完全性）が達成されるま
で眉間酸化膜の厚さを増加させることであった。しかし
ながら、このことは次のような場合にはあまり望ましい
ことではない。 即ち、トランジスタのソース及びドレインが第２のポリ
シリコン層内に形成されることになっている時に、眉間
絶縁層がゲート絶縁層として動作する場合である。別の
利点は以下の通りである。即ち、第２のポリシリコン層
が第１のポリシリコン層の鋭い角部分の上を通過する必
要がないということである。従来は、典型的には、第２
のポリシリコンは、第１のポリシリコンのエツチングさ
れた角（コーナー）部分において第１のポリシリコン上
に重なり、オーバーラツプしなければならなかった。本
発明では、第２のポリシリコン層がエツチングされた第
１のポリシリコンの鋭い角（コーナー）部分でオーバー
ラツプする必要のないポリシリコントランジスタを実現
することを可能にしている。 Ｐチャネルトランジスタの形成を完成するためには、追
加のプロセスが実行されている。Ｐチャネルトランジス
タを形成するために本質的なことではないけれども、１
つの工程（ｓｔｅｐ）はソース及びドレイン領域の高濃
度にドープされた部分をチタンシリサイドで被覆するこ
とである。チタンシリサイドは、またエツチング後に残
され、第２のポリシリコンによっては被覆されていない
第１のポリシリコンの部分上においても形成可能である
。第２図Ｈに図示されるように、領域５６及び５８上の
絶縁層は除去され、しかも第２図Ｉにおいて図示される
ように、チタンシリサイドの部分６１及び６２はそれぞ
れ領域５６及び５８上に形成されている。このソース及
びドレイン上におけるチタンシリサイドの形成は抵抗を
減少させかつ素子の相互接続を改善することが知られて
いる。第２図Ｊに図示される構造は第２のポリシリコン
部分４１内に形成されるＰ−領域６３を図示しており、
第２のポリシリコン内に形成されるＰチャネルトランジ
スタのソースもしくはドレインのいずれか一方であって
もよい。第２図Ｊにおいて図示されるソース／ドレイン
領域６３は選択された部分上のＯＮＯを除去することに
よって、Ｐ型にドーピングするために選択されている。 チャネルの配（位）置は、意図されたチャネル配置を被
覆するＯＮＯ部分を除去せずに選択されている。 第２図（の構造、特に第２のポリシリコン４１は、本発
明の望ましい実施例の方法に従って第２のポリシリコン
内にソース及びドレインを形成した後に、断面構造にお
いてＰチャネルトランジスタのチャネルがいかにして見
えるかを図示している。 その後の後続するＰ型イオン注入は、ＯＮＯを残すこと
によって意図されたチャネル部分に到達することを回避
しており、一方、第２のポリシリコンの露出された部分
はＰ型にドープされている。 Ｎ型ソース／ドレインはチタンシリサイドによってＰ型
イオン注入から保護されている。第２図Ｊに図示される
ように、チタンシリサイド領域６１及び６２はＰ型イオ
ン注入がＮ”ｆｆｉ域５６及び５８に到達することを防
止している。Ｐ型イオン注入からＮ゛ソース／ドレイン
領域保護するために用いられうる他の技術はフォトレジ
スト応用とエッチバックとスピンオングラスの使用を含
んでいる。図示されてはいないが、Ｐ型ドピーングにさ
らされていて、しかも第１ポリシリコンの露出された部
分はＮ゛に留まるようにＮ゛に濃くドープされた第１の
ポリシリコン部分が存在している。 第１のポリシリコンの露出された部分は、単純には、第
１のポリシリコン内に形成されたゲートへコンタクトを
取ることのために用いられる。相対的に薄いＰ型ドーピ
ングの効果は従ってあまり重要ではない。さらに加えて
、チタンシリサイドは、また、第１のポリシリコンの露
出された部分に適用されていて、Ｐ型イオン注入をブロ
ックすることを援助する。 Ｐチャネルトランジスタのドレインは、また第１図にお
いてノード２１及び２２として図示されるように、Ｎチ
ャネルトランジスタのドレインに接続できなければなら
ない、このことはチタンナイトライドでもって達成され
る。即ち、チタンナイトライド（窒化チタン）はＰ型頭
域をＮ型領域へＰＮ接合を形成することなく接続する目
的のために有効に用いることができる。第２図Ｋに図示
されるのは窒化チタンの一部分６４であって、チタンシ
リサイド部分６２を介してドレイン領域６３をドレイン
領域５８へ接続している。第２図■及び第２図Ｊにおい
て図示されるように、ソース／ドレイン領域６３及び第
２のポリシリコン部分４１のチャネル部分は両方ともに
能動領域３１の上側に位置している。このことは必ずし
も望ましい実施例の方法を実行するということにはなら
ない。第１のポリシリコン層は、その中にＮチャネルト
ランジスタが形成される能動領域上に越えて延長（拡張
）するであろう。従って、Ｐチャネルトランジスタのソ
ース、ドレイン及びチャネルの内の１つもしくはそれ以
上或いは、それらの部分はフィールド酸化膜上或いはフ
ィールド酸化膜と能動領域との組み合わせ上に形成する
ことができるようになる。同様に、Ｐチャネル及びＮチ
ャネルトランジスタのドレイン間の結合を実現するため
に用いられる窒化チタンは、望ましい結合を実現するた
めに充分にフィールド酸化膜上に延長（拡張）すること
ができる。ここに記載（開示）された方法は、眉間酸化
膜が形成された後に形成されるべく、基板内にトランジ
スタのソース及びドレインが形成されることを可能にし
ている０本発明の望ましい実施例は薄（ドープされたド
レイン（Ｉ　ｉｇｈｔ　１ｙ−ｄｏｐｅｄ　　ｄｒａ　
ｉｎ）手法とＮ型にドープされることから第２のポリシ
リコン層を保護するための側壁スペーサを備えることを
含んでいる。Ｎ型イオン注入から第２のポリシリコンを
保護するために用いることができる別の手法は、第２の
ポリシリコンをエツチングする期間中に第２のポリシリ
コンをアンダーカット（ｕｎｄｅｒｃｕｔ）することで
あり、従って、ＯＮｏ構造はエツチングされていない第
２のポリシリコン上にオーバーハング（ｏ　ｖ　ｅ　ｒ
　ｈ　ａ　ｎ　ｇ）することになるであろう。さらに別
の手法は第２のポリシリコンのエツチングの後、第２の
ポリシリコンを酸化することができるということであろ
う。そして、それによって、ポリシリコンの側面に酸化
膜を形成でき、ＯＮＯの下側にポリシリコンの境界（ｂ
ｏｕｎｄａｒｙ）が移動できることになる。さらにまた
、これらの手法は組み合わせても用いることができる。 ポリシリコントランジスタを最適化するためには、ポリ
シリコントランジスタのチャネル領域は薄くドープされ
たＮ型或いはＰ塑成いはアンドープ層であることが望ま
しい、ソース及びドレインを形成するための後に続くＰ
型イオン注入のドーズ量は第２のポリシリコンが既に薄
くＮ型、或いはＰ型にドープされるか、或いはアンドー
プであるということを考慮に入れた方がよいであろう。 第３図は、望ましい実施例の方法に従って形成できる１
つのＮチャネルトランジスタと１つのＰチャネルトラン
ジスタの簡単化されたレイアウト図面を図示している。 能動領域３１はフィールド酸化膜によって囲まれている
。自己整合化ストリップの第２のポリシリコン層は、そ
の上のＯＮＯが除去されていない第２のポリシリコン部
分４１の一部分である、Ｐチャネルトランジスタのチャ
ネル６６、ドレイン６３及びソース６５に分割される。 能動領域３１内には、Ｎチャネルトランジスタのソース
及びドレインをコンタクトするための領域５６及び５８
が図示されている。窒化チタン部分６４は、Ｎチャネル
及びＰチャネルトランジスタ間のドレインとドレインの
接触を実現するために、Ｐチャネルトランジスタのドレ
イン６３をＮチャネルトランジスタの領域５８に接続す
るように図示されている。自己整合化ストリップは能動
領域３１の少なくとも２つの部分を被覆されない状態で
残すように能動領域３１上を交叉するように図示されて
おり、従って、Ｎチャネルトランジスタのソース及びド
レインは自己整合化ストリップの形成後、能動領域３１
内において形成することができる。第３図から明らかな
ように、ポリシリコントランジスタのソース、ドレイン
及びチャネルの配置はフィールド酸化膜上か或いは能動
領域上のいずれか或いは、両方であってもよい。 ポリシリコントランジスタのソース及びドレインは、基
板ソース及びドレインがエツチングされる以前に、或い
は第１のポリシリコンがエッチイブされる以前において
すら、形成できるであろう。 第２のポリシリコン内のソース及びドレインは、第２の
ポリシリコンがエツチングされる以前にマスクを介して
形成することもできるであろう。第２のポリシリコンが
エツチングされる以前に、或いは後に、ソース及びドレ
インがドープされるかどうかいずれにせよ、ソース及び
ドレインはもちろん第２のポリシリコンのエツチングさ
れていない部分内に配置されるであろう。別の可能性は
、第２のポリシリコンが、別々にドープされたソース及
びドレインを具備するのではなく、すべての第２のポリ
シリコンがＰ−となりうるということである。ポリシリ
コントランジスタにおけるソース及びドレインの形成は
特定のポリシリコンストリップの端においてコンタクト
を取ることによって実現されるであろう。同様の方式で
、基板内におけるソース及びドレインの形成はショット
キーバリアダイオードの手法を用いることによって達成
でいるであろう。 ここに開示された方法は、従ってポリシリコントランジ
スタとバルクトランジスタ（基板内にそのソース及びド
レインを具えるトランジスタ）の両方に共通の第１のポ
リシリコン内におけるゲートを具備する、ポリシリコン
トランジスタとバルクトランジスタを提供することであ
る。従って、セルレイアウトと潜在的な性能を実現でき
るポリシリコントランジスタを用いて、ＳＲＡＭセルが
形成できる方法が提供されている。このようなＳＲＡＭ
セルの潜在性能は今まで知られてきたが、今まで製造上
の成功を実現できなかったことである。 本発明は特定の実施例を用いて開示されているが、５業
技術者であれば、開示された発明が数々の方法で変更で
き、特定的に設定されかつ上記に記述された実施例以外
の数多くの実施例を仮定できるということは明らかであ
ろう。従って、本発明の真の精神と展望の範囲内に入り
込む本発明のすべての変更・改良を網羅するために添付
の特許請求の範囲が意図されている。

【図面の簡単な説明】

第１図は技術的に周知の従来のＣＭＯＳスタティックＲ
ＡＭセルの回路図であり、 第２図Ａ乃至第２図には本発明の望ましい実施例に従う
製造工程における様々な段階において描かれたポリシリ
コントランジスタの断面構造図であり、 第３図は望ましい実施例の製造方法に従って形成された
ポリシリコントランジスタの簡単化されたレイアウト図
である。 １０・・・スタティックＲＡＭセル １１．１３・・・Ｎチャネルトランジスタ１２．１４・
・・Ｐチャネルトランジスタ１５．１６・・・Ｎチャネ
ル伝達トランジスタ１７．１８・・・ビット線 １９・・・ワード線 ２１．２２・・・ノード ３０・・・Ｐ型シリコン基板 ３１・・・能動領域 ３２・・・ゲート酸化膜 ３３・・・第１のポリシリコン層 ３４・・・層間酸化膜 ３５・・・第２のポリシリコン層、 ３６・・・ＯＮＯ層 ３７：・１酸化膜層 ３８・・・窒化膜層 ９・・・酸化膜層 １・・・第２のポリシリコン部分 ２・・・ＯＮＯ部分 ３．４４・・・側壁スペーサ ５・・・層間酸化膜部分 ６・・・第１のポリシリコン部分 ７．４８・・・酸化膜部分 １・・・薄（ドープされた領域 ２・・・薄くドープされた領域 ３・・・チャネル傾城 ４．５５・・・側壁スペーサ ６・・・Ｎ″領 域・・・Ｎ−領域 ８・・・Ｎ″領 域・・・Ｎ−領域 １．６２・・・チタンシリサイド部分 ３・・・Ｐチャネルトランジスタのドレイン領域４・・
・窒化チタン部分 ５・・・Ｐチャネルトランジスタのソース領域６・・・
Ｐチャネルトランジスタのチャネル領域Ｂ −先行技術− ＦＩＧ−２Ａ ＦＩＧ、２Ｅ ＦＩＧ−２Ｇ ＦＩＧ、２Ｄ ＦＩＧ、２１ ＦＩＧ−２Ｊ

Claims (10)

【特許請求の範囲】
1. （１）フィールド酸化膜によつて囲まれた能動領域（ａ
   ｃｔｉｖｅｒｅｇｉｏｎ）を具備する半導体基板上に第
   １のトランジスタ及び第２のトランジスタを製造するプ
   ロセスであつて、 能動領域上に第１の絶縁層を形成する工程と、第１の絶
   縁層及びフィールド酸化膜上に第１のポリシリコン層を
   形成する工程と、 第１のポリシリコン層上に第２の絶縁層を形成する工程
   と、 第２の絶縁層上に第２のポリシリコン層を形成する工程
   と、 第２のポリシリコン層、第２の絶縁層及び第１のポリシ
   リコン層を選択的にエッチングして、第１のポリシリコ
   ン層のエッチングされていない部分、第２の絶縁層のエ
   ッチングされていない部分及び第１のポリシリコン層の
   エッチングされていない部分からなる自己整合化ストリ
   ップを形成する工程であつて、前記エッチング工程は能
   動領域上をエッチングする工程を含み、前記自己整合化
   ストリップは能動領域の中間部分上の一部分を具備し、
   能動領域の第１の部分及び第２の部分は互いに分離され
   自己整合化ストリップによつて被覆されていないことを
   特徴とする選択的なエッチング工程と、 能動領域の、第１及び第２の部分内において、第１の部
   分内に第１のトランジスタのソースを形成し、第２の部
   分内に第１のトランジスタのドレインを形成し、ここで
   第１のトランジスタのチャネルは前記第１の部分と前記
   第２の部分との間に形成される工程と、 第２のポリシリコン層の２つの相互に隣接しない部分内
   に、第２のトランジスタのソース及びドレインを形成す
   る工程であつて、前記ソース及びドレインは第２のポリ
   シリコン層のエツチングされていない部分の一部分内に
   配置され、これによつて、第２のトランジスタのチャネ
   ルはそれらの間に形成される工程との工程の組み合わせ
   により構成される製造方法であつて、第１のトランジス
   タは能動領域内に形成されるソース及びドレインと、能
   動領域を覆う第１のポリシリコン層のエッチングされて
   いない部分の一部分から形成されたゲートとを含み、第
   ２のトランジスタは第２のポリシリコン層のエッチング
   されていない部分内に形成されたソース及びドレインと
   、第２のポリシリコン層のエッチングされていない部分
   内に形成されたチャネルの下側の第１のポリシリコン層
   のエッチングされていない部分の一部分から形成された
   ゲートとを含むことを特徴とするポリシリコントランジ
   スタの製造方法。
2. （２）第２のトランジスタのドレインの一部分上及び第
   １のトランジスタのドレインの一部分上に窒化チタン（
   チタンナイトライド）領域を形成する工程をさらに含む
   ことを特徴とする前記請求項１記載のポリシリコントラ
   ンジスタの製造方法。
3. （３）第１のソース及び第１のドレインの部分上にチタ
   ンシリサイドを形成する工程をさらに含むことを特徴と
   する前記請求項１記載のポリシリコントランジスタの製
   造方法。
4. （４）第２のドレイン領域の一部分及び第１のドレイン
   領域上のチタンシリサイドの一部分上に窒化チタン領域
   を形成する工程をさらに含むことを特徴とする前記請求
   項３記載のポリシリコントランジスタの製造方法。
5. （５）第２の絶縁層は比較的高温において形成された酸
   化膜であることを特徴とする前記請求項１記載のポリシ
   リコントランジスタの製造方法。
6. （６）第１のトランジスタのソース及びドレインはＮ型
   にドープされ、第２のトランジスタのソース及びドレイ
   ンはＰ型にドープされることを特徴とする前記請求項５
   記載のポリシリコントランジスタの製造方法。
7. （７）フィールド酸化膜によつて囲まれた能動領域（ａ
   ｃｔｉｖｅｒｅｇｉｏｎ）を具備する半導体基板上に第
   １のトランジスタ及び第２のトランジスタを製造するプ
   ロセスであつて、前記能動領域は中間領域と中間領域に
   よつて互いに分離された第１及び第２の領域を具備し、 能動領域上に第１の絶縁層を形成する工程と、絶縁層及
   びフィールド酸化膜上に第１のポリシリコン層を形成す
   る工程と、 第１のポリシリコン層上に第２の絶縁層を形成する工程
   と、 第２の絶縁層上に第２のポリシリコン層を形成する工程
   と、 第２のポリシリコン層上に第３の絶縁層を形成する工程
   と、 第３の絶縁層及び第２のポリシリコン層を選択的にエッ
   チングして、第３の絶縁層のエッチングされていない部
   分及び第２のポリシリコン層のエッチングされていない
   部分からなる第１のストリップを形成する工程であつて
   、前記エッチング工程は能動領域の第１及び第２の領域
   上をエッチングする工程を含み、前記第１のストリップ
   は能動領域の中間部分上の部分を具備することを特徴と
   する選択的なエッチング工程と、 第１のストリップ上に第１の側壁スペーサを形成する工
   程と、 第１のポリシリコン層の部分上にマスクを選択的に形成
   する工程と、 第１のストリップによつて被覆されていない領域内の第
   １のポリシリコン層、第１の側壁スペーサ及び前記マス
   クをエッチングして第１のポリシリコンのエッチングさ
   れない部分を残し、能動領域の第１及び第２の領域の部
   分を露出させる工程と、 能動領域の第１及び第２の部分の露出された部分に不純
   物をドープして第１の領域内に第１のソースと、第２の
   領域内に第１のドレインを形成し、それによつて第１の
   チャネルが第１及び第２の領域の前記ドープされた部分
   の間に形成される工程と、 第１のポリシリコン層のエッチングされていない部分上
   に第２の側壁スペーサを形成し、第１のチャネルに隣接
   する第１及び第２の領域のドープされた部分の一部分を
   被覆する工程と、第２の側壁スペーサによつて被覆され
   ていない第１及び第２の領域のドープされた部分にさら
   に不純物をドープする工程と、 第２のポリシリコン層のエッチングされていない部分の
   ２つの相互に隣接しない部分内に不純物ドープして第２
   のソース及びドレインを形成し、それによつてそれらの
   間に第２のチャネルを形成する工程との工程の組み合わ
   せにより構成される製造方法であつて、 第１のトランジスタは能動領域内に形成される第１のソ
   ース及び第１のドレインと、能動領域を覆う第１のポリ
   シリコン層のエッチングされていない部分の一部分から
   形成されたゲートとを含み、第２のトランジスタは第２
   のポリシリコン層のエッチングされていない部分内に形
   成された第２のソース及び第２のドレインと、第２のポ
   リシリコン層のエッチングされていない部分内に形成さ
   れた第２のチャネルの下側の第１のポリシリコン層のエ
   ッチングされていない部分の一部分から形成されたゲー
   トとを含むことを特徴とするポリシリコントランジスタ
   の製造方法。
8. （８）第２の絶縁層は比較的高温において形成された酸
   化膜であることを特徴とする前記請求項７記載のポリシ
   リコントランジスタの製造方法。
9. （９）第２のドレイン領域及び第１のドレイン領域を被
   覆する窒化チタン（チタンナイトライド）領域を形成す
   る工程をさらに含むことを特徴とする前記請求項７記載
   のポリシリコントランジスタの製造方法。
10. （１０）第１のソース及び第１のドレインの部分上にチ
    タンシリサイドを形成する工程をさらに含むことを特徴
    とする前記請求項９記載のポリシリコントランジスタの
    製造方法。