JPS62104071A - 垂直方向に集積した半導体装置を形成する方法 - Google Patents
垂直方向に集積した半導体装置を形成する方法Info
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- JPS62104071A JPS62104071A JP61182877A JP18287786A JPS62104071A JP S62104071 A JPS62104071 A JP S62104071A JP 61182877 A JP61182877 A JP 61182877A JP 18287786 A JP18287786 A JP 18287786A JP S62104071 A JPS62104071 A JP S62104071A
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は全般的にＣＭＯＳトランジスタの製造、更に具
体的に云えば、積重ねＣＭＯ８Ｉ−ランジスタの製造に
関する。
体的に云えば、積重ねＣＭＯ８Ｉ−ランジスタの製造に
関する。
従来の技術及び問題点
集積回路技術が進歩するにつれて、集積密度を高くし、
１平方センチあたりの消費電力を少なくすると共に、種
々の技術の両立性を持たせる要求が高まっている。古い
集積密度は、普通は装置を縮小することによって達成さ
れるが、その為にはＥ−ビーム製版法、反応性イオン・
エツチング、過渡的なアニーリング等の非常に高級な処
理技術が必要である。普通、０ＭＯ８構造を用いて消費
電力を小さくするが、この構造では、０ＭＯ３の対のプ
ルアップ装置を相補形負荷装置に置き換えることが出来
る。
１平方センチあたりの消費電力を少なくすると共に、種
々の技術の両立性を持たせる要求が高まっている。古い
集積密度は、普通は装置を縮小することによって達成さ
れるが、その為にはＥ−ビーム製版法、反応性イオン・
エツチング、過渡的なアニーリング等の非常に高級な処
理技術が必要である。普通、０ＭＯ８構造を用いて消費
電力を小さくするが、この構造では、０ＭＯ３の対のプ
ルアップ装置を相補形負荷装置に置き換えることが出来
る。
ＶＬＳＩ用の集積密度を高くすることは、主に装置の寸
法のスケールダウンによって達成される。
法のスケールダウンによって達成される。
寸法のスケールダウンを行なう１つの方法は、能動層を
互いに上下に積重ね、その中に装置を構成することによ
り、チップを「垂直方向に」集積化することである。こ
れは普通「積重ねＣＭＯ３Ｊ装置と呼ばれており、０Ｍ
Ｏ８の対にあるｐチャンネル・トランジスタをｐチヤン
ネル・トランジスタの上に積重ねる。積重ね０ＭＯ３装
置の概観が、ユニベルシテ・カトリク・ドウ・ルーベン
・ファキュルテ・デ・シアンス・アプリケ、１９８４年
９月号、第４７頁乃至第６５頁所載のＪ、Ｐ。
互いに上下に積重ね、その中に装置を構成することによ
り、チップを「垂直方向に」集積化することである。こ
れは普通「積重ねＣＭＯ３Ｊ装置と呼ばれており、０Ｍ
Ｏ８の対にあるｐチャンネル・トランジスタをｐチヤン
ネル・トランジスタの上に積重ねる。積重ね０ＭＯ３装
置の概観が、ユニベルシテ・カトリク・ドウ・ルーベン
・ファキュルテ・デ・シアンス・アプリケ、１９８４年
９月号、第４７頁乃至第６５頁所載のＪ、Ｐ。
コリシンの論文ｒｓｏｒ及び３Ｄ集積回路用の装置価値
を持つ材料としてのレーザによる再結晶化シリコンＪ
（Ｊ、Ｐ、ＣｏＣｏ１１ｎ、 Ｌａ５ｅｒ−Ｒｅｃｒ
ｙｓｔａｌｌｉｚｅｄ−−・−・ ” Ｕｎｉｖｅｒ
ｓｉｔｅ Ｃａｔｈｏｌｉｑｕｅ ＤｅＬｏｕｖａ
ｉｎ Ｆａｃｕｌｔｅ Ｄｅｓ ５ｃｉｅｎｃｅｓ Ａ
ｐｐｌｉｑｕｅｃｓ。
を持つ材料としてのレーザによる再結晶化シリコンＪ
（Ｊ、Ｐ、ＣｏＣｏ１１ｎ、 Ｌａ５ｅｒ−Ｒｅｃｒ
ｙｓｔａｌｌｉｚｅｄ−−・−・ ” Ｕｎｉｖｅｒ
ｓｉｔｅ Ｃａｔｈｏｌｉｑｕｅ ＤｅＬｏｕｖａ
ｉｎ Ｆａｃｕｌｔｅ Ｄｅｓ ５ｃｉｅｎｃｅｓ Ａ
ｐｐｌｉｑｕｅｃｓ。
Ｓｅｐｔｅｍｂｅｒｌ ９８４．１）ｌ）、４７−６５
）及びＩＥＥＥエレクトロニック・デバイセズ・レター
ズ、第４．２７２頁（１９８３年）所載のＣ，Ｅ。
）及びＩＥＥＥエレクトロニック・デバイセズ・レター
ズ、第４．２７２頁（１９８３年）所載のＣ，Ｅ。
チェン、Ｈ，Ｗ、ラム、Ｓ、Ｄ、Ｓ、マリ−１Ｒ１Ｆ、
ビニジットの論文（Ｃ，Ｅ、Ｃｈｃｎ、ｅｔ ａｌ、Ｉ
Ｅ［ＥＥｌｅｃｔｒｏｎ Ｄｅｖ、 Ｌｅｔｔ、
４． ２７２ （１９８３） にみられる。
ビニジットの論文（Ｃ，Ｅ、Ｃｈｃｎ、ｅｔ ａｌ、Ｉ
Ｅ［ＥＥｌｅｃｔｒｏｎ Ｄｅｖ、 Ｌｅｔｔ、
４． ２７２ （１９８３） にみられる。
積重ね０ＭＯ８装置は最初にｎチャンネル領域のパター
ンを定めることによって製造するのが普通である。次に
１．ｎチャンネル領域の上にゲート酸化物を形成した後
、第１の多結晶シリコン層を設番プて、ｎチャンネル装
置及び種々の相互接続部の第１層を形成する。次にその
上に多結晶材料の第２層をデポジットする。第２の多結
晶層のパターンを定めて、第２層のｐチャンネル・トラ
ンジスタのソース及びドレインを形成すると共に、第１
層のｎチャンネル・トランジスタの選ばれたものの上に
そのｐチャンネル領域をも形成する。ｎチャンネル・ト
ランジスタのゲートはｐチャンネル装置と共通である。
ンを定めることによって製造するのが普通である。次に
１．ｎチャンネル領域の上にゲート酸化物を形成した後
、第１の多結晶シリコン層を設番プて、ｎチャンネル装
置及び種々の相互接続部の第１層を形成する。次にその
上に多結晶材料の第２層をデポジットする。第２の多結
晶層のパターンを定めて、第２層のｐチャンネル・トラ
ンジスタのソース及びドレインを形成すると共に、第１
層のｎチャンネル・トランジスタの選ばれたものの上に
そのｐチャンネル領域をも形成する。ｎチャンネル・ト
ランジスタのゲートはｐチャンネル装置と共通である。
最後の処理工程は、金属の相互接続部のパターンを定め
て、種々の積重ねられた装置を所定の回路に相互接続す
ることである。
て、種々の積重ねられた装置を所定の回路に相互接続す
ることである。
積重ね０ＭＯ８を使うと、相互接続部及び接点孔の数が
減少する。然し、メタライズ・パターンを設ける為に余
分の処理工程が必要である。積重ね０Ｍ０８回路に相互
接続部を形成する為に必要な工程の数を少なくする処理
方法を提供することが望ましい。積重ね０ＭＯ８装置は
一般的に米国特許出願番号箱５０５．５３４＠（出願人
番号Ｔｌ−９５６７＞及び同第６５６．０５５号（同Ｔ
ｌ−１００００＞に記載されている。
減少する。然し、メタライズ・パターンを設ける為に余
分の処理工程が必要である。積重ね０Ｍ０８回路に相互
接続部を形成する為に必要な工程の数を少なくする処理
方法を提供することが望ましい。積重ね０ＭＯ８装置は
一般的に米国特許出願番号箱５０５．５３４＠（出願人
番号Ｔｌ−９５６７＞及び同第６５６．０５５号（同Ｔ
ｌ−１００００＞に記載されている。
問題点を解決する為の手段及び作用
ここで説明する方法は、積重ねＣＭＯ３半導体装置を形
成する方法である。この方法は最初に多結晶シリコンの
ゲート及びポリシリコンの種々の相互接続部を持つ第１
層の複数個のトランジスタを基板の上に形成することを
含む。次に第１層の選ばれたトランジスタの上に第２層
のトランジスタを形成し、第１層のトランジスタのゲー
トは関連する第２層のトランジスタと共通にする。次に
第２層のトランジスタをカプセル封じし、第１層の残っ
ている露出したシリコン面を２珪化ヂタンで珪化して、
その導電度を高める。その後、最後の相互接続パターン
を形成する。
成する方法である。この方法は最初に多結晶シリコンの
ゲート及びポリシリコンの種々の相互接続部を持つ第１
層の複数個のトランジスタを基板の上に形成することを
含む。次に第１層の選ばれたトランジスタの上に第２層
のトランジスタを形成し、第１層のトランジスタのゲー
トは関連する第２層のトランジスタと共通にする。次に
第２層のトランジスタをカプセル封じし、第１層の残っ
ている露出したシリコン面を２珪化ヂタンで珪化して、
その導電度を高める。その後、最後の相互接続パターン
を形成する。
本発明の別の実施例では、最初に基板の上にグー１−酸
化物をデポジットした後、第２層のポリシリコンを形成
することにより、第２層のトランジスタ及びマスクが形
成される。次に第２層のポリシリコンの中にチャンネル
領域を画定し、それに隣接してソース及びドレイン領域
を画定する。次に基板を酸化物マスク層で覆い、そのパ
ターンを定める。酸化物マスク層並びに第２のポリシリ
コン層の内、パターンの中に画定されていない部分を除
去し、その下にある第１層のシリコン区域を露出する。
化物をデポジットした後、第２層のポリシリコンを形成
することにより、第２層のトランジスタ及びマスクが形
成される。次に第２層のポリシリコンの中にチャンネル
領域を画定し、それに隣接してソース及びドレイン領域
を画定する。次に基板を酸化物マスク層で覆い、そのパ
ターンを定める。酸化物マスク層並びに第２のポリシリ
コン層の内、パターンの中に画定されていない部分を除
去し、その下にある第１層のシリコン区域を露出する。
次に周縁を側壁酸化物で覆って、第２層のトランジスタ
を完全にカプセル封じし、その後、露出したシリコン区
域を珪化過程にかけて、その上に２珪化チタンを形成す
る。
を完全にカプセル封じし、その後、露出したシリコン区
域を珪化過程にかけて、その上に２珪化チタンを形成す
る。
本発明並びにその利点が更に完全に理解される様に、次
に図面について説明する。
に図面について説明する。
友皇旦
第１図にはスタチック・ランダム・アクセス・−メモリ
（Ｓ ＲＡ Ｍ、）の典型的なメモリ・セルの回路図が
示されている。ＳＲＡＭセルは単にこの発明の１６重ね
０ＭＯ８装置及び製造方法を例示することにすぎない。
（Ｓ ＲＡ Ｍ、）の典型的なメモリ・セルの回路図が
示されている。ＳＲＡＭセルは単にこの発明の１６重ね
０ＭＯ８装置及び製造方法を例示することにすぎない。
ＳＲＡＭセルの基本的な記憶素子はｎチャンネル・トラ
ンジスタＴ１及びｎチャンネル・トランジスタＴ２でＮ
ＩＩ成される。トランジスタＴ１、Ｔ２のソースをアー
スに結合し、トランジスタＴ１のドレインを節１０に結
合し、トランジスタＴ２のドレインを節第２に結合する
。
ンジスタＴ１及びｎチャンネル・トランジスタＴ２でＮ
ＩＩ成される。トランジスタＴ１、Ｔ２のソースをアー
スに結合し、トランジスタＴ１のドレインを節１０に結
合し、トランジスタＴ２のドレインを節第２に結合する
。
ｐチャンネル・トランジスタＴ３のドレインを節１０に
接続し、そのソースを■。０に結合する。
接続し、そのソースを■。０に結合する。
ｐチャンネル・トランジスタＴ４のドレインを節第２に
接続し、そのソースをＶ。０に接続する。
接続し、そのソースをＶ。０に接続する。
トランジスタＴ１及びＴ３のゲートを節第２に接続し、
トランジスタＴ２、Ｔ４のゲートを節１０に接続する。
トランジスタＴ２、Ｔ４のゲートを節１０に接続する。
トランジスタＴ１、Ｔ３が１つのトランジスタ対を形成
し、トランジスタＴ２、Ｔ４が２番目のトランジスタ対
を形成する。各々のトランジスタ対は積重ね０ＭＯ８装
置として製造される。情報が節１０又は第２に記憶され
る。この情報は相補形である。節１ｏに記憶された情報
がｎチャンネル・トランジスタＴ５を介してビット線層
に出力される。節第２の情報がｎチャンネル・トランジ
スタＴ６を介して反転ピッ１−線１６に出力される。ト
ランジスタＴ５、Ｔ６のゲートがワード線１８に接続さ
れる。
し、トランジスタＴ２、Ｔ４が２番目のトランジスタ対
を形成する。各々のトランジスタ対は積重ね０ＭＯ８装
置として製造される。情報が節１０又は第２に記憶され
る。この情報は相補形である。節１ｏに記憶された情報
がｎチャンネル・トランジスタＴ５を介してビット線層
に出力される。節第２の情報がｎチャンネル・トランジ
スタＴ６を介して反転ピッ１−線１６に出力される。ト
ランジスタＴ５、Ｔ６のゲートがワード線１８に接続さ
れる。
装置を製造する際、トランジスタ対は「垂直方向」に集
積する。即ち、トランジスタＴ３を物理的にトランジス
タＴ１の真上に配置し、トランジスタＴ４を物理的にト
ランジスタＴ２の真上に配置する。種々の相互接続部等
のパターンを定める為に、多数のパターンぎめ層が必要
である。普通に槓重ねた０ＭＯ３装置では、トランジス
タＴ１、Ｔ２のソースに対する相互接続部及びワード線
１８の他にトランジスタＴ１、Ｔ２、■５、Ｔ６が、単
一層内に製造される。次の製造工程で、トランジスタＴ
３、Ｔ４をトランジスタＴ１、Ｔ２の上に形成し、その
後導電層を形成して、トランジスタＴ３、Ｔ４のソース
を相互接続する。最後の製造工程は、ビット線及び■
及びＶｓｓに対す Ｃ る種々の相互接続部を形成することを必要とする。
積する。即ち、トランジスタＴ３を物理的にトランジス
タＴ１の真上に配置し、トランジスタＴ４を物理的にト
ランジスタＴ２の真上に配置する。種々の相互接続部等
のパターンを定める為に、多数のパターンぎめ層が必要
である。普通に槓重ねた０ＭＯ３装置では、トランジス
タＴ１、Ｔ２のソースに対する相互接続部及びワード線
１８の他にトランジスタＴ１、Ｔ２、■５、Ｔ６が、単
一層内に製造される。次の製造工程で、トランジスタＴ
３、Ｔ４をトランジスタＴ１、Ｔ２の上に形成し、その
後導電層を形成して、トランジスタＴ３、Ｔ４のソース
を相互接続する。最後の製造工程は、ビット線及び■
及びＶｓｓに対す Ｃ る種々の相互接続部を形成することを必要とする。
後で説明するが、ｐチャンネル・トランジスタＴ３、Ｔ
４を製造した後、それらを隔離し、多結晶シリコン（ポ
リシリコン）の線の上に２珪化チタンを形成するセルフ
ァライン過程により、ワード線１８の導電度を高める。
４を製造した後、それらを隔離し、多結晶シリコン（ポ
リシリコン）の線の上に２珪化チタンを形成するセルフ
ァライン過程により、ワード線１８の導電度を高める。
トランジスタＴ３、Ｔ４を隔離しない場合、珪化過程は
、ｐチャンネル・トランジスタのドレイン・ソース及び
ゲートを隔離する為に別の製版工程を必要とする。この
発明の方法では、ポリシリコンの相互接続部を珪化する
荊に、トランジスタＴ３、Ｔ４が隔離され、この為、セ
ルファライン珪化過程を用いて積重ね０ＭＯ８装置を製
造するのに必要な工程の総数が減少する。
、ｐチャンネル・トランジスタのドレイン・ソース及び
ゲートを隔離する為に別の製版工程を必要とする。この
発明の方法では、ポリシリコンの相互接続部を珪化する
荊に、トランジスタＴ３、Ｔ４が隔離され、この為、セ
ルファライン珪化過程を用いて積重ね０ＭＯ８装置を製
造するのに必要な工程の総数が減少する。
第２に図は１つの対Ｔ１−７３で構成された積重ねＣＭ
Ｏ８％Ｎ置の製造方法の１つの工程の断面図が示されて
いる。ＣＭＯ８集積回路を普通に製造する場合、半導体
材料の薄いウェーハは、第２図に参照数字２０で示す様
に、一方の導電型であって、最初に厚い酸化物層によっ
てマスクされる。
Ｏ８％Ｎ置の製造方法の１つの工程の断面図が示されて
いる。ＣＭＯ８集積回路を普通に製造する場合、半導体
材料の薄いウェーハは、第２図に参照数字２０で示す様
に、一方の導電型であって、最初に厚い酸化物層によっ
てマスクされる。
その後、「モート」を形成する為に導電度に影響を与え
る不純物を拡散すべき区域だけを露出する様なパターン
で、酸化物を除去する。次に基板２０を適当なｍ度に於
ける所望の不純物の拡散にかけ、所望の滲透及び濃度が
達成された後、モートの上に酸化物を再成長させる。ウ
ェーハを拡散用の環境から取出す。この方法の酸化物の
成長並びに拡散工程により、フィールド酸化物と呼ぶシ
リコンの表面絶縁層２２が得られ、こうして後で、薄い
メタライズ層を適用する時、装置の誘過の動作中に発生
するどんな電界も、絶縁層をわざと薄くした所以外の半
導体素子の部分の動作に悪影響しない様に、十分な厚さ
を持つ層を作る。
る不純物を拡散すべき区域だけを露出する様なパターン
で、酸化物を除去する。次に基板２０を適当なｍ度に於
ける所望の不純物の拡散にかけ、所望の滲透及び濃度が
達成された後、モートの上に酸化物を再成長させる。ウ
ェーハを拡散用の環境から取出す。この方法の酸化物の
成長並びに拡散工程により、フィールド酸化物と呼ぶシ
リコンの表面絶縁層２２が得られ、こうして後で、薄い
メタライズ層を適用する時、装置の誘過の動作中に発生
するどんな電界も、絶縁層をわざと薄くした所以外の半
導体素子の部分の動作に悪影響しない様に、十分な厚さ
を持つ層を作る。
フィールド酸化物層２２を形成した後、モートの上に簿
い酸化物層を形成し、その後薄い窒化物層を形成する。
い酸化物層を形成し、その後薄い窒化物層を形成する。
その後、窒化物層のパターンを定めて、第１層のトラン
ジスタのゲート区域を画定し、ソース及びドレイン領域
を露出する。次に砒素を打込み、その後のアユ−リング
工程により、ｎ＋÷ソース領域２４及びｎ＋＋ドレイン
領域２６を形成する。次に、この後の酸化工程を用いて
、ソース２４及びドレイン２６の酸化物層の厚さを厚く
する。その後窒化物層を除去する。
ジスタのゲート区域を画定し、ソース及びドレイン領域
を露出する。次に砒素を打込み、その後のアユ−リング
工程により、ｎ＋÷ソース領域２４及びｎ＋＋ドレイン
領域２６を形成する。次に、この後の酸化工程を用いて
、ソース２４及びドレイン２６の酸化物層の厚さを厚く
する。その後窒化物層を除去する。
ソース及びドレイン領域２４．２６を形成した後、基板
の上に約１，５００人の厚さに薄いポリシリコン層を形
成する。この薄いポリシリコン層とその下にあってドレ
イン領域２６を覆っている酸化物層の中に接点３ｏを形
成し、その模に別のポリシリコン層をデポジットして、
厚さを約５゜０００人に増加する。このポリシリコン層
を「第１のポリシリコン層」と呼ぶ。次に９５０℃で、
ＰＯＣｌ３の源から燐を拡散して、ポリシリコン層をｎ
＋にドープすることにより、第１のポリシリコン層をド
ープする。この第１のポリシリコン層のパターンを定め
て、ゲート３２と、１つのトランジスタのドレインと第
１層の別のトランジスタのゲートの間のドレイン・ゲー
ト間延長部３４とを形成するが、これは後で更に説明す
る。ドレイン・ゲート間延長部３４が第１図の節１０．
第２の一方を構成する。その中にグー１〜３２とドレイ
ン・ゲート間延長部３４を形成した第１のポリシリコン
層は、その中にワード線１８を形成する層をも構成する
。これは後で第７図について更に説明する。
の上に約１，５００人の厚さに薄いポリシリコン層を形
成する。この薄いポリシリコン層とその下にあってドレ
イン領域２６を覆っている酸化物層の中に接点３ｏを形
成し、その模に別のポリシリコン層をデポジットして、
厚さを約５゜０００人に増加する。このポリシリコン層
を「第１のポリシリコン層」と呼ぶ。次に９５０℃で、
ＰＯＣｌ３の源から燐を拡散して、ポリシリコン層をｎ
＋にドープすることにより、第１のポリシリコン層をド
ープする。この第１のポリシリコン層のパターンを定め
て、ゲート３２と、１つのトランジスタのドレインと第
１層の別のトランジスタのゲートの間のドレイン・ゲー
ト間延長部３４とを形成するが、これは後で更に説明す
る。ドレイン・ゲート間延長部３４が第１図の節１０．
第２の一方を構成する。その中にグー１〜３２とドレイ
ン・ゲート間延長部３４を形成した第１のポリシリコン
層は、その中にワード線１８を形成する層をも構成する
。これは後で第７図について更に説明する。
第１のポリシリコン層のパターンを定めた後、第３図に
示す様に、基板の上に第２のゲート酸化物層３６を形成
する。第２のゲート酸化物Ｊｌｉ３６はゲート３２の上
の厚さが約６００人であり、ソース及びドレイン領域２
４．２６を夫々覆う酸化物とフィールド酸化物層２２の
厚さもそれに対応して厚くなる。その後、基板全体の上
に約１，５００人の厚さに第２のポリシリコン層３８を
ドープする。次に硼素を打込むことにより、第２のポリ
シリコン層３８を軽くドープしてｐ形層を形成する。ポ
リシリコン層３８は同形層であって、ゲート２８、フィ
ールド酸化！ＩＪ層２２及び延長部３０の間に低い領域
が形成され、これらはゲート３２の上のポリシリコン層
３８の部分よりも若干低い。
示す様に、基板の上に第２のゲート酸化物層３６を形成
する。第２のゲート酸化物Ｊｌｉ３６はゲート３２の上
の厚さが約６００人であり、ソース及びドレイン領域２
４．２６を夫々覆う酸化物とフィールド酸化物層２２の
厚さもそれに対応して厚くなる。その後、基板全体の上
に約１，５００人の厚さに第２のポリシリコン層３８を
ドープする。次に硼素を打込むことにより、第２のポリ
シリコン層３８を軽くドープしてｐ形層を形成する。ポ
リシリコン層３８は同形層であって、ゲート２８、フィ
ールド酸化！ＩＪ層２２及び延長部３０の間に低い領域
が形成され、これらはゲート３２の上のポリシリコン層
３８の部分よりも若干低い。
第２のポリシリコン１３８をドープした後、基板の表面
に硼素含浸酸化物の平面化層を回転付着して、平面上の
層を形成する。平面状にした硼素含浸酸化物が、ドレイ
ン領域２６の上の区域４０に約１．５００人の比較的厚
い層、及びソース領域２４の上に比較的厚い部分４２を
形成する。ゲ−Ｉ−３２の上には、約５００人の厚さを
持つ一層薄い領域４４が形成される。ドレイン・ゲート
間延長部３４の上にある部分ｂｎい領域である。
に硼素含浸酸化物の平面化層を回転付着して、平面上の
層を形成する。平面状にした硼素含浸酸化物が、ドレイ
ン領域２６の上の区域４０に約１．５００人の比較的厚
い層、及びソース領域２４の上に比較的厚い部分４２を
形成する。ゲ−Ｉ−３２の上には、約５００人の厚さを
持つ一層薄い領域４４が形成される。ドレイン・ゲート
間延長部３４の上にある部分ｂｎい領域である。
平面状にした硼素含浸酸化物を回転付者した後、基板を
異方性プラズマ・エッチにかけて、薄い部分４４をエツ
チングによって除き、第４図に示寸様に、ｎ十ゲート３
２の真上の第２のポリシリコンＪｉ！３８を露出する。
異方性プラズマ・エッチにかけて、薄い部分４４をエツ
チングによって除き、第４図に示寸様に、ｎ十ゲート３
２の真上の第２のポリシリコンＪｉ！３８を露出する。
このエッチは、夫々ドレイン領域２６及びソース領域２
４の真上にある部分４０．４２の硼素含浸酸化物層を残
ず様に制御される。次に基板を３０分間約９５０℃の温
度にすることにより、部分４０．４２にあるＩｎ！素を
第２のポリシリコン層３８へ熱的に駆動する。これによ
ってドレイン領域２６の真上のｐ十領域４６及びソース
領第２４の真上のｐ＋領域４８が形成される。ｐ十領域
４６．４８がｐチャンネル領域５０を画定し、このｐチ
ャンネル領域がｎ＋ゲート３２の真上にあり、第２のゲ
ート酸化物ＪＩ３６によって隔てられている。この過程
は米国特許出願番号 （出願人番号Ｔｌ−
１０４４４）に記載されている。
４の真上にある部分４０．４２の硼素含浸酸化物層を残
ず様に制御される。次に基板を３０分間約９５０℃の温
度にすることにより、部分４０．４２にあるＩｎ！素を
第２のポリシリコン層３８へ熱的に駆動する。これによ
ってドレイン領域２６の真上のｐ十領域４６及びソース
領第２４の真上のｐ＋領域４８が形成される。ｐ十領域
４６．４８がｐチャンネル領域５０を画定し、このｐチ
ャンネル領域がｎ＋ゲート３２の真上にあり、第２のゲ
ート酸化物ＪＩ３６によって隔てられている。この過程
は米国特許出願番号 （出願人番号Ｔｌ−
１０４４４）に記載されている。
これまで説明した方法は垂直方向に集積されたｐチＸ７
ンネル及びｎチャンネル装置を限定する普通の方法であ
り、ｎ十ゲー１〜３２は両方の装置に共通である。回路
を完成する為、普通の方法を用いて、第２のポリシリコ
ン層３８のパターンを定め、接点を形成し、適当な相互
接続部を作る。この発明では、これから説明するが、ｐ
影領域５０及びｐ十領域４６．４８によって形成された
ｐチャンネル装置をマスクし、その後中間の酸化物層と
共に第２のポリシリコン層３８をエツチングによって除
いて、その下にある第１のポリシリコン層と、Ｓ ＲＡ
Ｍ ｔルの周辺部分にあるｎチャンネル装置のソース
及びドレイン領域とを露出する。
ンネル及びｎチャンネル装置を限定する普通の方法であ
り、ｎ十ゲー１〜３２は両方の装置に共通である。回路
を完成する為、普通の方法を用いて、第２のポリシリコ
ン層３８のパターンを定め、接点を形成し、適当な相互
接続部を作る。この発明では、これから説明するが、ｐ
影領域５０及びｐ十領域４６．４８によって形成された
ｐチャンネル装置をマスクし、その後中間の酸化物層と
共に第２のポリシリコン層３８をエツチングによって除
いて、その下にある第１のポリシリコン層と、Ｓ ＲＡ
Ｍ ｔルの周辺部分にあるｎチャンネル装置のソース
及びドレイン領域とを露出する。
次に、露出したポリシリコン層の上に２珪化チタンを形
成してその導電度を高める。積重ね０Ｍ装置内にある垂
直方向に集積されたｐチャンネル・トランジスタをマス
クすることにより、相互接続部を作るのに必要な製版工
程を軽減することが可能である。ｐチャンネル・トラン
ジスタをマスクしない場合、珪化工程が領ｈｉ４６．４
８を短絡する慣れがある。
成してその導電度を高める。積重ね０Ｍ装置内にある垂
直方向に集積されたｐチャンネル・トランジスタをマス
クすることにより、相互接続部を作るのに必要な製版工
程を軽減することが可能である。ｐチャンネル・トラン
ジスタをマスクしない場合、珪化工程が領ｈｉ４６．４
８を短絡する慣れがある。
本発明では、第４図の残っている硼素含浸領域４０．４
２を溶媒を用いて除去し、第２のポリシリコン層３８を
露出する。次に第２のポリシリコン層３８の上に約２．
０００人の厚さに酸化物のマスク層５６をデポジットす
る。この酸化物は普通のＬＰＣＶＤ方法を用いてデポジ
ットする。次に、フォトレジスト層５８を用いて酸化物
マスク１ｉ！１５６のパターンを定める。フォトレジス
ト層５８を第５図に承り様に基板に対してパターンを定
めた後、フオトレジスｌ−１１Ｊ ５８が酸化物層５６
の上に配置されていない全ての区域で酸化物層５６を除
去する為の第１のエッチに基板をかける。次に第２のポ
リシリコン層３８の露出部分をエッチして、ポリシリコ
ン層３８の露出部分を除去すると共に、ｎ÷領域２４．
２６、ゲート３２の露出部分及びドレイン・ゲート間延
長部３４の様な残っている全てのシリコン区域をも露出
するが、これは後で更に説明する。第２のエツチング過
程は異なるプラズマ・エッチを利用する。然し、酸化物
マスク及び第２のポリシリコン層３８の露出部分を除去
する為に利用するエツチング過程は、共に弗素をベース
としたエツチング方法であり、これは業界で普通のこと
である。
２を溶媒を用いて除去し、第２のポリシリコン層３８を
露出する。次に第２のポリシリコン層３８の上に約２．
０００人の厚さに酸化物のマスク層５６をデポジットす
る。この酸化物は普通のＬＰＣＶＤ方法を用いてデポジ
ットする。次に、フォトレジスト層５８を用いて酸化物
マスク１ｉ！１５６のパターンを定める。フォトレジス
ト層５８を第５図に承り様に基板に対してパターンを定
めた後、フオトレジスｌ−１１Ｊ ５８が酸化物層５６
の上に配置されていない全ての区域で酸化物層５６を除
去する為の第１のエッチに基板をかける。次に第２のポ
リシリコン層３８の露出部分をエッチして、ポリシリコ
ン層３８の露出部分を除去すると共に、ｎ÷領域２４．
２６、ゲート３２の露出部分及びドレイン・ゲート間延
長部３４の様な残っている全てのシリコン区域をも露出
するが、これは後で更に説明する。第２のエツチング過
程は異なるプラズマ・エッチを利用する。然し、酸化物
マスク及び第２のポリシリコン層３８の露出部分を除去
する為に利用するエツチング過程は、共に弗素をベース
としたエツチング方法であり、これは業界で普通のこと
である。
ｐチャンネル・トランジスタのドレイン並びにソースに
対するｐ÷領域４６．４８の縁を限定する他に、フォト
レジスト層５８を除去して、積重ねＣＭＯ８形式のｐチ
ャンネル・トランジスタの上にハード・マスク６０を残
す。ＬＰＧＶＤａ！化物の別の同形層を４．５００人の
厚さに基板の上にデポジットする。その後、この層を酸
素中で２０分間アニールし、その後異方性エッチにかけ
て、平坦な面から酸化物を除く、このエッチがｐチャン
ネル・トランジスタの片側にあるｐ十領１１！４８及び
ハード・マスク６０の露出部分に隣接する側壁酸化物６
２を残すと共に、ｐ十領域４６及びマスク６０の露出し
た縁の上に側壁酸化物６４を残す。側壁酸化物６２．６
４の目的は、ｐチャンネル・トランジスタの全ての部分
を密封することである。従って、側壁酸化物６２．６４
の他にハード・マスク６ｏを用いることにより、各々の
積重ねＣＭＯ８形式の装置にあるｐチャンネル・トラン
ジスタが完全にカプセル封じされる。側壁酸化物６２．
６４及びマスク６０が第６図に示されている。
対するｐ÷領域４６．４８の縁を限定する他に、フォト
レジスト層５８を除去して、積重ねＣＭＯ８形式のｐチ
ャンネル・トランジスタの上にハード・マスク６０を残
す。ＬＰＧＶＤａ！化物の別の同形層を４．５００人の
厚さに基板の上にデポジットする。その後、この層を酸
素中で２０分間アニールし、その後異方性エッチにかけ
て、平坦な面から酸化物を除く、このエッチがｐチャン
ネル・トランジスタの片側にあるｐ十領１１！４８及び
ハード・マスク６０の露出部分に隣接する側壁酸化物６
２を残すと共に、ｐ十領域４６及びマスク６０の露出し
た縁の上に側壁酸化物６４を残す。側壁酸化物６２．６
４の目的は、ｐチャンネル・トランジスタの全ての部分
を密封することである。従って、側壁酸化物６２．６４
の他にハード・マスク６ｏを用いることにより、各々の
積重ねＣＭＯ８形式の装置にあるｐチャンネル・トラン
ジスタが完全にカプセル封じされる。側壁酸化物６２．
６４及びマスク６０が第６図に示されている。
側壁酸化物６２．６４を形成した侵、真空装置内で、％
Ｎ置の表面の上に約９００人の厚さにチタンをスパッタ
リングする。その後、チタンを水素、アルゴン又は真空
の様な不活性雰囲気内で、３０分間、約６７５℃の温度
で反応させる。この反応により、このチタンが接触して
いる所でだけ、シリコン又はポリシリコンを消費して、
２珪化チタンを形成する。この結果、２珪化チカンの厚
さは約１．５００人になる。次に基板を酸溶液内でエッ
チして、２珪化チタンに影響せずに、チタンを除去する
。例えば、チタンの場合の適当なエッチャントは、ＨＳ
ｏ 及びＨ２Ｏ２の溶液で構成された湿式エッチであ
る。チタンはシリコンとだけ反応するから、ｐチャンネ
ル・トランジスタ及びフィールド酸化物領域２２の様に
、酸化物によって覆われている全ての区域からチタンが
除去される。この後基板を約８００℃で３０分間アニー
ルして、安定化させると共に、２珪化チタンの抵抗率を
更に下げる。２珪化チタンが、その上にこの２珪化チタ
ンを形成した全てのシリコン区域の導電度を高め、セル
ファライン過程を構成する。
Ｎ置の表面の上に約９００人の厚さにチタンをスパッタ
リングする。その後、チタンを水素、アルゴン又は真空
の様な不活性雰囲気内で、３０分間、約６７５℃の温度
で反応させる。この反応により、このチタンが接触して
いる所でだけ、シリコン又はポリシリコンを消費して、
２珪化チタンを形成する。この結果、２珪化チカンの厚
さは約１．５００人になる。次に基板を酸溶液内でエッ
チして、２珪化チタンに影響せずに、チタンを除去する
。例えば、チタンの場合の適当なエッチャントは、ＨＳ
ｏ 及びＨ２Ｏ２の溶液で構成された湿式エッチであ
る。チタンはシリコンとだけ反応するから、ｐチャンネ
ル・トランジスタ及びフィールド酸化物領域２２の様に
、酸化物によって覆われている全ての区域からチタンが
除去される。この後基板を約８００℃で３０分間アニー
ルして、安定化させると共に、２珪化チタンの抵抗率を
更に下げる。２珪化チタンが、その上にこの２珪化チタ
ンを形成した全てのシリコン区域の導電度を高め、セル
ファライン過程を構成する。
２珪化チタン層を参照数字６６で示しである。２珪化チ
タン方法が出願人の米国特許出顆番号第４９２．０６９
号に記載されている。
タン方法が出願人の米国特許出顆番号第４９２．０６９
号に記載されている。
第７図には、第２図乃至第６図の積重ねＣＭＯ８形式を
利用した第１図の回路の平面図が示されている。第２図
乃至第６図は第１図の線Ａ−Ａで切った断面を表わす。
利用した第１図の回路の平面図が示されている。第２図
乃至第６図は第１図の線Ａ−Ａで切った断面を表わす。
館に述べた様に、最初の工程はシリコン・モート７０を
画定することである。
画定することである。
次にトランジスタＴ１に対するグー１−酸化物区域７２
をマスクし、トランジスタＴ４に対するゲート酸化物区
域７４をマスクし、トランジスタＴ５に対するグー１〜
酸化物区域７６をマスクし、トランジスタＴ６に対する
ゲート酸化物区域７８をマスクする。モート７０の残っ
ている区域をｎ＋十にドープする。次にトランジスタＴ
１のドレインとトランジスタＴ２のゲートの間に接点３
０を形成する。次に第１のポリシリコン層をデポジット
し、パターンを定めて、トランジスタＴ１のゲート領域
３２を形成し、これが接点８０を介してトランジスタＴ
２のドレインと相互接続される。接点８０が節第２を構
成する。同様に、ソース・ゲート間延長部３４が形成さ
れ、接点３ｏを介してトランジスタＴ１のドレインに接
続されると共にトランジスタＴ２のゲートに接続される
。接点３０が節１０を構成する。トランジスタＴ１、Ｔ
２のゲートが形成されて夫々のドレインに相互接続され
る時、ワード線１８及びトランジスタＴ５、Ｔ６のゲー
トも形成される。
をマスクし、トランジスタＴ４に対するゲート酸化物区
域７４をマスクし、トランジスタＴ５に対するグー１〜
酸化物区域７６をマスクし、トランジスタＴ６に対する
ゲート酸化物区域７８をマスクする。モート７０の残っ
ている区域をｎ＋十にドープする。次にトランジスタＴ
１のドレインとトランジスタＴ２のゲートの間に接点３
０を形成する。次に第１のポリシリコン層をデポジット
し、パターンを定めて、トランジスタＴ１のゲート領域
３２を形成し、これが接点８０を介してトランジスタＴ
２のドレインと相互接続される。接点８０が節第２を構
成する。同様に、ソース・ゲート間延長部３４が形成さ
れ、接点３ｏを介してトランジスタＴ１のドレインに接
続されると共にトランジスタＴ２のゲートに接続される
。接点３０が節１０を構成する。トランジスタＴ１、Ｔ
２のゲートが形成されて夫々のドレインに相互接続され
る時、ワード線１８及びトランジスタＴ５、Ｔ６のゲー
トも形成される。
第８図には、第２のポリシリコン層３８のパターンを定
めた後の回路の平面図が示されており、ハード・マスク
６０はそのままである。このパターンぎめは、トランジ
スタＴ３、Ｔ４のソースが相互接続される様にする。ト
ランジスタＴ３のドレインを延長して、それが接点３０
に接近する様にし、トランジスタＴ４のドレインを延長
して、それが接点８０で節第２に隣接する様にする。後
で説明するが、簡単な金属パターンぎめ工程により、ト
ランジスタＴ３のドレインの節１０に対する相互接続と
モート７０に対するトランジスタＴ４の相互接続が行な
われる。前に述べた様に、そのパターンぎめをした後の
ハード・マスク層６゜の全ての周辺が側１１’ｌｌ化物
によって保護され、ｐチャンネル・トランジスタＴ３、
Ｔ４を完全にカプセル封じする。その後、全ての露出し
たシリコン区域の上に２珪化チタンを形成する。第７図
に見られる様に、ワード線が露出しており、モート７０
の成る部分が露出している。更に、ドレイン・ゲート問
延長部３４の一部分が露出し、トランジスタＴ１のゲー
トと接点８０の間のドレイン・ゲート間延長部の成る部
分も露出する。セルファライン珪化過程により、これら
の導電喚が高められる。
めた後の回路の平面図が示されており、ハード・マスク
６０はそのままである。このパターンぎめは、トランジ
スタＴ３、Ｔ４のソースが相互接続される様にする。ト
ランジスタＴ３のドレインを延長して、それが接点３０
に接近する様にし、トランジスタＴ４のドレインを延長
して、それが接点８０で節第２に隣接する様にする。後
で説明するが、簡単な金属パターンぎめ工程により、ト
ランジスタＴ３のドレインの節１０に対する相互接続と
モート７０に対するトランジスタＴ４の相互接続が行な
われる。前に述べた様に、そのパターンぎめをした後の
ハード・マスク層６゜の全ての周辺が側１１’ｌｌ化物
によって保護され、ｐチャンネル・トランジスタＴ３、
Ｔ４を完全にカプセル封じする。その後、全ての露出し
たシリコン区域の上に２珪化チタンを形成する。第７図
に見られる様に、ワード線が露出しており、モート７０
の成る部分が露出している。更に、ドレイン・ゲート問
延長部３４の一部分が露出し、トランジスタＴ１のゲー
トと接点８０の間のドレイン・ゲート間延長部の成る部
分も露出する。セルファライン珪化過程により、これら
の導電喚が高められる。
露出面を２珪化チタンで覆った後、第９図に示す様に、
保護酸化物層をデポジットした後、最終的な相互接続パ
ターンが形成される。トランジスタＴ５のドレインが接
点８４を介してビット線相互接続部８２と接続される。
保護酸化物層をデポジットした後、最終的な相互接続パ
ターンが形成される。トランジスタＴ５のドレインが接
点８４を介してビット線相互接続部８２と接続される。
トランジスタＴ６のドレインが相互接続部８６及び接点
８８を介して反転ビット線と相互接続される。トランジ
スタＴ１のゲート及びｌ−ランジスタＴ２のドレインに
対するゲート・ドレイン間延長部に対する接点９０が形
成され、相互接続部９１を介して接続が行なわれる。同
様に、節１０とトランジスタＴ３のドレインの間に接点
９２が形成され、相ｑ＠統部９４が形成される。
８８を介して反転ビット線と相互接続される。トランジ
スタＴ１のゲート及びｌ−ランジスタＴ２のドレインに
対するゲート・ドレイン間延長部に対する接点９０が形
成され、相互接続部９１を介して接続が行なわれる。同
様に、節１０とトランジスタＴ３のドレインの間に接点
９２が形成され、相ｑ＠統部９４が形成される。
要約すれば、積重ねＣＭＯ８形式の垂直方向に集積され
た装置にセルファライン珪化過程を利用する方法を説明
した。この方法は積重ね０ＭＯ８対の垂直方向に集積さ
れたｐチャンネル装置をマスクするマスク工程を利用す
る。一旦ｐチャンネル装置がマスクされたら、露出した
シリコンを珪化してその導電度を高め、マスクがｐチャ
ンネル装置のソース、ゲート及びドレインを保護する。
た装置にセルファライン珪化過程を利用する方法を説明
した。この方法は積重ね０ＭＯ８対の垂直方向に集積さ
れたｐチャンネル装置をマスクするマスク工程を利用す
る。一旦ｐチャンネル装置がマスクされたら、露出した
シリコンを珪化してその導電度を高め、マスクがｐチャ
ンネル装置のソース、ゲート及びドレインを保護する。
この保護作用により、珪化過程でドレインとゲートを短
絡することが防止される。
絡することが防止される。
好ましい実施例を詳しく説明したが、特許請求の範囲に
よって定められた本発明の範囲内で、種棒の変更を加え
ることが出来ることを承知されたい。
よって定められた本発明の範囲内で、種棒の変更を加え
ることが出来ることを承知されたい。
以上の説明にＩＩｌ達して更に下記の項を開示する。
（１）垂直集積半導体装置を形成する方法に於て、半導
体基板の上に予定の第１層パターンに従って第１の導電
型を持つトランジスタ並びに関連した多結晶シリコンの
相互接続部を持つ第１層を形成し、該第１層の各々のト
ランジスタはソース、ドレイン及びゲートを持っており
、前記第１の導電型と反対の第２の導電型を持つｌ−ラ
ンジスタを有する第２層を形成し、該第２層の各々のト
ランジスタは、第１層の１−ランジスタの内の選ばれた
ものの上の第２層内に、積重ねた形で形成されたソース
、ドレイン及びチャンネル領域を持っており、第１層の
トランジスタに関連するゲートはそれにＩＩＱ連する第
２層のトランジスタと共通であり、第１ＦＦＩの多結晶
シリコンの相互接続部及びシリコンの選ばれた部分が露
出する様に、前記第２層のトランジスタをカプセル封じ
し、′Ｘ′５ｉ層の露出した多結晶シリコン及びシリコ
ンの上に２珪化チタンを形成してその４電度を高め、カ
プセル封じされた第２層のトランジスタの上に２珪化チ
タンが形成されない様に保護する工程を含む方法。
体基板の上に予定の第１層パターンに従って第１の導電
型を持つトランジスタ並びに関連した多結晶シリコンの
相互接続部を持つ第１層を形成し、該第１層の各々のト
ランジスタはソース、ドレイン及びゲートを持っており
、前記第１の導電型と反対の第２の導電型を持つｌ−ラ
ンジスタを有する第２層を形成し、該第２層の各々のト
ランジスタは、第１層の１−ランジスタの内の選ばれた
ものの上の第２層内に、積重ねた形で形成されたソース
、ドレイン及びチャンネル領域を持っており、第１層の
トランジスタに関連するゲートはそれにＩＩＱ連する第
２層のトランジスタと共通であり、第１ＦＦＩの多結晶
シリコンの相互接続部及びシリコンの選ばれた部分が露
出する様に、前記第２層のトランジスタをカプセル封じ
し、′Ｘ′５ｉ層の露出した多結晶シリコン及びシリコ
ンの上に２珪化チタンを形成してその４電度を高め、カ
プセル封じされた第２層のトランジスタの上に２珪化チ
タンが形成されない様に保護する工程を含む方法。
（２）第（１）項に記載した方法に於て、カプセル封じ
する工程が、第２層のトランジスタの全ての露出部分の
周りに酸化物マスクを形成することを含む方法。
する工程が、第２層のトランジスタの全ての露出部分の
周りに酸化物マスクを形成することを含む方法。
（３）第（１）項に記載した方法に放て、第１層のトラ
ンジスタを形成する工程が、予定の第１層パターンに従
って、半導体基板の中に第１の導電型の複数個のドレイ
ン及びソース領域を形成し、８各のソース及びドレイン
領域はチャンネル領域によって隔てられており、前記チ
ャンネル領域の上に予定の厚さを持つゲート酸化物を形
成し、前記基板の上に多結晶シリコン層をデポジットし
、第１の多結晶シリコン層のパターンを定めて第１ｗＪ
のトランジスタのゲートと、第１１のトランジスタのゲ
ートと第１ｇ４の他のトランジスタのゲート、ソース又
はドレインの何れかの間の相互接続部を第１層パターン
に従って定める工程を含む方法。
ンジスタを形成する工程が、予定の第１層パターンに従
って、半導体基板の中に第１の導電型の複数個のドレイ
ン及びソース領域を形成し、８各のソース及びドレイン
領域はチャンネル領域によって隔てられており、前記チ
ャンネル領域の上に予定の厚さを持つゲート酸化物を形
成し、前記基板の上に多結晶シリコン層をデポジットし
、第１の多結晶シリコン層のパターンを定めて第１ｗＪ
のトランジスタのゲートと、第１１のトランジスタのゲ
ートと第１ｇ４の他のトランジスタのゲート、ソース又
はドレインの何れかの間の相互接続部を第１層パターン
に従って定める工程を含む方法。
（４）第（３）項に記載した方法に於て、第２Ｆｒ１の
１−ランジスタを形成してカプセル封じする工程が、第
１の多結晶シリコン層を第１の導電型にドープし、積重
ね形式になっている第１層の選ばれたトランジスタのゲ
ートの上で予定の厚さにゲート酸化物層を前記基板の上
にデポジットし、前記基板の上に、ゲート酸化物によっ
て第１ｇ１のトランジスタから隔てて、第２層の多結晶
シリコンをデポジットし、積重ね形式になっている第１
層の選ばれたトランジスタのゲートの上で、第２の多結
晶シリコン層内に第２の導電型を持つチャンネル領域を
形成して、その下にある第１層の関連したトランジスタ
のゲートが関連した第２層のトランジスタと共通になる
様にし、チャンネル領域に隣接して第２層のトランジス
タのソース及びドレインを形成して、チャンネル領域に
隣接する全ての区域が第２Ｗ！Ｊのトランジスタのソー
ス及びドレイン領域の半導体の性質を持つ様にし、基板
の上に予定の厚さに酸化物層をデポジットし、該酸化物
層のパターンを定めて、第２層のトランジスタ及びｍ２
ＷＩの選ばれたトランジスタのソースの間の相互接続部
を定め、このパターンを定める工程が、第２層のトラン
ジスタによって覆われていない、第１層のトランジスタ
及び多結晶シリコンの相互接続部を露出し、第２の多結
晶シリコン層及び酸化物層の限定されたパターンの周縁
の周りに側壁酸化物を形成して、限定された第２居の１
〜ランジスタを完全にカプセル封じする工程を含む方法
。
１−ランジスタを形成してカプセル封じする工程が、第
１の多結晶シリコン層を第１の導電型にドープし、積重
ね形式になっている第１層の選ばれたトランジスタのゲ
ートの上で予定の厚さにゲート酸化物層を前記基板の上
にデポジットし、前記基板の上に、ゲート酸化物によっ
て第１ｇ１のトランジスタから隔てて、第２層の多結晶
シリコンをデポジットし、積重ね形式になっている第１
層の選ばれたトランジスタのゲートの上で、第２の多結
晶シリコン層内に第２の導電型を持つチャンネル領域を
形成して、その下にある第１層の関連したトランジスタ
のゲートが関連した第２層のトランジスタと共通になる
様にし、チャンネル領域に隣接して第２層のトランジス
タのソース及びドレインを形成して、チャンネル領域に
隣接する全ての区域が第２Ｗ！Ｊのトランジスタのソー
ス及びドレイン領域の半導体の性質を持つ様にし、基板
の上に予定の厚さに酸化物層をデポジットし、該酸化物
層のパターンを定めて、第２層のトランジスタ及びｍ２
ＷＩの選ばれたトランジスタのソースの間の相互接続部
を定め、このパターンを定める工程が、第２層のトラン
ジスタによって覆われていない、第１層のトランジスタ
及び多結晶シリコンの相互接続部を露出し、第２の多結
晶シリコン層及び酸化物層の限定されたパターンの周縁
の周りに側壁酸化物を形成して、限定された第２居の１
〜ランジスタを完全にカプセル封じする工程を含む方法
。
（５）第（１）項に記載した方法に於て、前記第１の導
電型がｎ形半導体材料で構成され、第２の導電型がｎ形
半導体材料で構成されている方法。
電型がｎ形半導体材料で構成され、第２の導電型がｎ形
半導体材料で構成されている方法。
（６） 第（１）項に記載した方法に於て、２珪化チ
タンを形成する工程が、基板の上に予定の厚さにチタン
をデポジットして、それが第１層のトランジスタ及び相
互接続部にある全ての露出したシリコン及び多結晶シリ
コン区域と接触する様にし、該チタンを露出した多結晶
シリコン及びシリコン面と反応させて２珪化チタンを形
成し、基板からチタンを選択的に除去して、２珪化チタ
ンを残し、該２珪化チタンはカプセル封じされた区域の
上に形成されない様にすることを含む方法。
タンを形成する工程が、基板の上に予定の厚さにチタン
をデポジットして、それが第１層のトランジスタ及び相
互接続部にある全ての露出したシリコン及び多結晶シリ
コン区域と接触する様にし、該チタンを露出した多結晶
シリコン及びシリコン面と反応させて２珪化チタンを形
成し、基板からチタンを選択的に除去して、２珪化チタ
ンを残し、該２珪化チタンはカプセル封じされた区域の
上に形成されない様にすることを含む方法。
（７）積重ねＣＭＯ８半導体装置を形成する方法に於て
、半導体基板の上に第１の導電型を持つチャンネル領域
によって隔てられた複数個のソース及びドレイン領域を
形成し、選ばれたソース及びドレインは予定の第１層パ
ターンに従って別の選ばれたソース及びドレインと相互
接続され、前記チャンネル領域の上で前記基板の表面に
予定の厚さに第１のゲート酸化物層をデポジットし、前
記第１のゲート酸化物層によってソース、ドレイン及び
ヂ）７ンネル領域から隔離して、前記基板の上に前記第
１の導電型を持つ多結晶シリコンの第１層をデポジット
し、前記第１のゲート酸化物層の中には選ばれた場所に
接点が形成されていて、第１の多結晶シリコン層が選ば
れたソース及びドレインと接触することが出来る様にし
、前記第１の多結晶シリコン層のパターンを定めて前記
チャンネル領域の上にゲート区域を限定して、第１層ト
ランジスタを限定すると共に、第１の多結晶シリコン層
パターンに従って相互接続パターンをも限定し、前記チ
ャンネル領域に隣接して当該用２の導電型を持つ多結晶
シリコンのソース及びドレイン領域によって区切られた
、選ばれたゲート区域の上に第２の導電型の多結晶シリ
コンのチャンネル領域を形成して、垂直方向に集積され
た第２層トランジスタを形成し、関連する第１層のトラ
ンジスタのゲートは第２層のトランジスタと共通であり
、第２層のトランジスタの選ばれたドレイン及びソース
が第２の多結晶シリコン層パターンに従って相互接続さ
れ、第２層トランジスタを酸化物マスクでカプセル封じ
し、該酸化物マスクによってカプセル封じされていない
全ての多結晶シリコン及びシリコン面を露出し、全ての
露出している多結晶シリコン及びシリコン而の上に２珪
化チタンを形成してその導電度を高め、予定の第２層相
互接続パターンに従って、前記第２層トランジスタの選
ばれたドレイン及びソースを選ばれた場所で前記第１の
多結晶シリコン層と相互接続して、第１層トランジスタ
の選ばれたソース、ドレイン及びゲートとインターフェ
ース接続し、前記第２層トランジスタの選ばれたドレイ
ン及びソースと前記第１層トランジスタの選ばれたソー
ス、ドレイン及びゲートを外部パッドと相互接続して、
外部インターフェースが出来る様にする工程を含む方法
。
、半導体基板の上に第１の導電型を持つチャンネル領域
によって隔てられた複数個のソース及びドレイン領域を
形成し、選ばれたソース及びドレインは予定の第１層パ
ターンに従って別の選ばれたソース及びドレインと相互
接続され、前記チャンネル領域の上で前記基板の表面に
予定の厚さに第１のゲート酸化物層をデポジットし、前
記第１のゲート酸化物層によってソース、ドレイン及び
ヂ）７ンネル領域から隔離して、前記基板の上に前記第
１の導電型を持つ多結晶シリコンの第１層をデポジット
し、前記第１のゲート酸化物層の中には選ばれた場所に
接点が形成されていて、第１の多結晶シリコン層が選ば
れたソース及びドレインと接触することが出来る様にし
、前記第１の多結晶シリコン層のパターンを定めて前記
チャンネル領域の上にゲート区域を限定して、第１層ト
ランジスタを限定すると共に、第１の多結晶シリコン層
パターンに従って相互接続パターンをも限定し、前記チ
ャンネル領域に隣接して当該用２の導電型を持つ多結晶
シリコンのソース及びドレイン領域によって区切られた
、選ばれたゲート区域の上に第２の導電型の多結晶シリ
コンのチャンネル領域を形成して、垂直方向に集積され
た第２層トランジスタを形成し、関連する第１層のトラ
ンジスタのゲートは第２層のトランジスタと共通であり
、第２層のトランジスタの選ばれたドレイン及びソース
が第２の多結晶シリコン層パターンに従って相互接続さ
れ、第２層トランジスタを酸化物マスクでカプセル封じ
し、該酸化物マスクによってカプセル封じされていない
全ての多結晶シリコン及びシリコン面を露出し、全ての
露出している多結晶シリコン及びシリコン而の上に２珪
化チタンを形成してその導電度を高め、予定の第２層相
互接続パターンに従って、前記第２層トランジスタの選
ばれたドレイン及びソースを選ばれた場所で前記第１の
多結晶シリコン層と相互接続して、第１層トランジスタ
の選ばれたソース、ドレイン及びゲートとインターフェ
ース接続し、前記第２層トランジスタの選ばれたドレイ
ン及びソースと前記第１層トランジスタの選ばれたソー
ス、ドレイン及びゲートを外部パッドと相互接続して、
外部インターフェースが出来る様にする工程を含む方法
。
（８）第 （６）項に記載した方法に於て、第１の導電
型がｎ形半導体材料であり、第２の導電型がｎ形半導体
材料である方法。
型がｎ形半導体材料であり、第２の導電型がｎ形半導体
材料である方法。
（９）第（７）項に記載した方法に於いて、第２層のト
ランジスタを形成してカプセル封じする工程が、基板の
ゲート区域の上に予定の厚さにゲート酸化物の第２層を
デポジットし、ゲート酸化物の第２層によって基板から
隔離して、基板の上に第２の多結晶シリコン層をデボジ
ツ１−すると共に、該第２の多結晶シリコン層を選択的
にドープしてゲート区域の上にチャンネル領域を限定す
ると共に、形成されたチャンネル領域の両側にソース及
びドレイン領域を限定し、このドーピングは第２のＩＪ
導電型し、前記第２の多結晶シリコン層の上に酸化物層
をデポジットし、エツチング過程により、第２のポリシ
リコン層の一部分を選択的に除去して第２層のトランジ
スタを限定し、第２の多結晶シリコン層のパターンに従
って選ばれたソース及びドレインを相互接続し、第２の
多結晶シリコン層の残っている部分の周縁を側壁酸化物
で密封する工程を含む方法。
ランジスタを形成してカプセル封じする工程が、基板の
ゲート区域の上に予定の厚さにゲート酸化物の第２層を
デポジットし、ゲート酸化物の第２層によって基板から
隔離して、基板の上に第２の多結晶シリコン層をデボジ
ツ１−すると共に、該第２の多結晶シリコン層を選択的
にドープしてゲート区域の上にチャンネル領域を限定す
ると共に、形成されたチャンネル領域の両側にソース及
びドレイン領域を限定し、このドーピングは第２のＩＪ
導電型し、前記第２の多結晶シリコン層の上に酸化物層
をデポジットし、エツチング過程により、第２のポリシ
リコン層の一部分を選択的に除去して第２層のトランジ
スタを限定し、第２の多結晶シリコン層のパターンに従
って選ばれたソース及びドレインを相互接続し、第２の
多結晶シリコン層の残っている部分の周縁を側壁酸化物
で密封する工程を含む方法。
（１０）第（７）項に記載した方法に於て、第２の多結
晶シリコン層をデポジットする工程が、同形の多結晶シ
リコン層をデポジットすることを含み、選択的にドープ
する工程が、基板の表面にドーパントを含浸した回転付
着酸化物を適用して平面化した層を形成し、該回転付着
酸化物の厚さが、第２のポリシリコン層の内、ゲート区
域に隣接した部分の近くで一層薄くなる様にし、ゲート
区域の真上にある第２のポリシリコン層の部分は、第１
層のトランジスタのソース及びドレイン領域に接近する
第２の多結晶シリコン層の部分よりも地形的に一層高く
なる様にし、回転付着酸化物層の予定の厚さを除去して
、ゲート区域の真上にある第２のポリシリコン層の部分
を露出し、残っている回転付１Ｍ化物層にあるドーパン
トを第２のポリシリコン層に追込んで、第２層トランジ
スタのソース及びドレイン領域を限定し、回転付着酸化
物を除去することを含む方法。
晶シリコン層をデポジットする工程が、同形の多結晶シ
リコン層をデポジットすることを含み、選択的にドープ
する工程が、基板の表面にドーパントを含浸した回転付
着酸化物を適用して平面化した層を形成し、該回転付着
酸化物の厚さが、第２のポリシリコン層の内、ゲート区
域に隣接した部分の近くで一層薄くなる様にし、ゲート
区域の真上にある第２のポリシリコン層の部分は、第１
層のトランジスタのソース及びドレイン領域に接近する
第２の多結晶シリコン層の部分よりも地形的に一層高く
なる様にし、回転付着酸化物層の予定の厚さを除去して
、ゲート区域の真上にある第２のポリシリコン層の部分
を露出し、残っている回転付１Ｍ化物層にあるドーパン
トを第２のポリシリコン層に追込んで、第２層トランジ
スタのソース及びドレイン領域を限定し、回転付着酸化
物を除去することを含む方法。
（１１）第（γ）項に記載した方法に於て、２珪化チタ
ンを形成する工程が、基板の上に予定の厚さにチタンを
デポジットし、露出した多結晶シリコン又はシリコンと
接触している全てのチタンが２珪化チタンを形成する様
にチタンを反応させ、２珪化チタンを形成する様に反応
しなかったチタンを除去し、２珪化チタンをアニールす
る工程を含む方法。
ンを形成する工程が、基板の上に予定の厚さにチタンを
デポジットし、露出した多結晶シリコン又はシリコンと
接触している全てのチタンが２珪化チタンを形成する様
にチタンを反応させ、２珪化チタンを形成する様に反応
しなかったチタンを除去し、２珪化チタンをアニールす
る工程を含む方法。
第１図は積重ね０ＭＯ８技術を用いた回路を例示するＳ
ＲＡＭセルの回路図、第２図は第１のポリシリコン層の
パターンを定めた後のシリコン基板の断面図、第３図は
第２のポリシリコン層をドープする前に、第２のポリシ
リコン層をその上に形成した基板の断面図、第４図は基
板の断面図で第２のポリシリコン層内にｐチャンネル・
トランジスタのｐ＋ドレイン及びソースを形成すること
を示す。第５図はｐチャンネル・ｉ−ランジスタを限定
する為に形成された酸化物のハード、マスクを設けた状
態の断面図、第６図はｐチャンネル・トランジスタにＭ
壁酸化物を設電ノだ積重ね０ＭＯ８装置の断面図、第７
図は第１図の第１のポリシリコン層を形成した後のＳＲ
ＡＭセルの平面図、第８図はｐｆｔンネル・トランジス
タを形成し、第５図に示す様に酸化物マスクを形成した
後のＳＲＡＭセルの平面図、第９図はビット線を形成し
たＳＲＡＭセルの平面図である。 主な符号の説明 ２０：基板 ２４．４８：ソース ２６，４６：ドレイン ３２：ゲート ５０：チャンネル領域 ６０ニハード・マスク ６６：２珪化チタン
ＲＡＭセルの回路図、第２図は第１のポリシリコン層の
パターンを定めた後のシリコン基板の断面図、第３図は
第２のポリシリコン層をドープする前に、第２のポリシ
リコン層をその上に形成した基板の断面図、第４図は基
板の断面図で第２のポリシリコン層内にｐチャンネル・
トランジスタのｐ＋ドレイン及びソースを形成すること
を示す。第５図はｐチャンネル・ｉ−ランジスタを限定
する為に形成された酸化物のハード、マスクを設けた状
態の断面図、第６図はｐチャンネル・トランジスタにＭ
壁酸化物を設電ノだ積重ね０ＭＯ８装置の断面図、第７
図は第１図の第１のポリシリコン層を形成した後のＳＲ
ＡＭセルの平面図、第８図はｐｆｔンネル・トランジス
タを形成し、第５図に示す様に酸化物マスクを形成した
後のＳＲＡＭセルの平面図、第９図はビット線を形成し
たＳＲＡＭセルの平面図である。 主な符号の説明 ２０：基板 ２４．４８：ソース ２６，４６：ドレイン ３２：ゲート ５０：チャンネル領域 ６０ニハード・マスク ６６：２珪化チタン
Claims (2)
- （１）垂直方向に集積した半導体装置を形成する方法に
於て、 半導体基板の上に所定の第１層パターンに従つて第１の
導電型を持つトランジスタ並びに関連した多結晶シリコ
ンの相互接続部を持つ第１層を形成する工程、ここで該
第１層の各々のトランジスタはソース、ドレイン及びゲ
ートを持つている、前記第１の導電型と反対の第２の導
電型を持つトランジスタを有する第２層を形成する工程
、ここで該第２層の各々のトランジスタは、第１層のト
ランジスタの内の選ばれたものの上の第２層内に、積重
ねた形で形成されたソース、ドレイン及びチャンネル領
域を持つており、対応する第１層のトランジスタのゲー
トは対応する第２層のトランジスタにも共通である、 第１層の多結晶シリコンの相互接続部及びシリコンの選
ばれた部分が露出する様に、前記第２層のトランジスタ
をカプセル封じする工程、 第１層の露出した多結晶シリコン及びシリコンの上に２
珪化チタンを形成してその導電度を高め、カプセル封じ
された第２層のトランジスタの上に２珪化チタンが形成
されない様に保護する工程を含む方法。 - （２）積重ねＣＭＯＳ半導体装置を形成する方法に於て
、 半導体基板の上に第１の導電型を持つチャンネル領域に
よつて隔てられた複数個のソース及びドレイン領域を形
成し、選ばれたソース及びドレインは予定の第１層パタ
ーンに従つて別の選ばれたソース及びドレインと相互接
続されるようにする工程、 前記チャンネル領域の上で前記基板の表面に予定の厚さ
に第１のゲート酸化物層をデポジットする工程、 前記第１のゲート酸化物層によつてソース、ドレイン及
びチャンネル領域から隔離した状態で前記基板の上に前
記第１の導電型を持つ多結晶シリコンの第１層をデポジ
ットし、前記第１のゲート酸化物層の中には選ばれた場
所に接点が形成されていて、第１の多結晶シリコン層が
選ばれたソース及びドレインと接触することができる様
にした工程、 前記第１の多結晶シリコン層のパターンを定めて前記チ
ャンネル領域の上にゲート区域を限定して、第１層トラ
ンジスタを画定すると共に、第１の多結晶シリコン層パ
ターンに従つて相互接続パターンをも画定する工程、 前記チャンネル領域に隣接して当該第２の導電型を持つ
多結晶シリコンのソース及びドレイン領域によつて区切
られた、選ばれたゲート区域の上に第２の導電型の多結
晶シリコンのチャンネル領域を形成して、垂直方向に集
積された第２層トランジスタを形成し、関連する第１層
のトランジスタのゲートは第２層のトランジスタと共用
であり、第２層のトランジスタの選ばれたドレイン及び
ソースが第２の多結晶シリコン層パターンに従つて相互
接続される工程、 第２層トランジスタを酸化物マスクでカプセル封じする
工程、 該酸化物マスクによつてカプセル封じされていない全て
の多結晶シリコン及びシリコン面を露出する工程、 全ての露出している多結晶シリコン及びシリコン面の上
に２珪化チタンを形成してその導電度を高める工程、 所定の第２層相互接続パターンに従つて、前記第２層ト
ランジスタの選ばれたドレイン及びソースを選ばれた場
所で前記第１の多結晶シリコン層と相互接続して第１層
トランジスタの選ばれたソース、ドレイン及びゲートと
インターフェース接続する工程、 前記第２層トランジスタの選ばれたドレイン及びソース
と前記第１層トランジスタの選ばれたソース、ドレイン
及びゲートを外部パッドと相互接続して、外部インター
フェースが出来る様にする工程 を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US762657 | 1985-08-05 | ||
| US06/762,657 US4656731A (en) | 1985-08-05 | 1985-08-05 | Method for fabricating stacked CMOS transistors with a self-aligned silicide process |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003163A Division JPH03268459A (ja) | 1985-08-05 | 1991-01-16 | 積層ｃｍｏｓ半導体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104071A true JPS62104071A (ja) | 1987-05-14 |
| JPH065712B2 JPH065712B2 (ja) | 1994-01-19 |
Family
ID=25065717
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61182877A Expired - Lifetime JPH065712B2 (ja) | 1985-08-05 | 1986-08-05 | 垂直方向に集積した半導体装置を形成する方法 |
| JP3003163A Pending JPH03268459A (ja) | 1985-08-05 | 1991-01-16 | 積層ｃｍｏｓ半導体の製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP3003163A Pending JPH03268459A (ja) | 1985-08-05 | 1991-01-16 | 積層ｃｍｏｓ半導体の製造方法 |
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