JPH09191112A - 低パワーメモリ装置用スペーサ型薄膜ポリシリコントランジスタ - Google Patents
低パワーメモリ装置用スペーサ型薄膜ポリシリコントランジスタInfo
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- JPH09191112A JPH09191112A JP8232034A JP23203496A JPH09191112A JP H09191112 A JPH09191112 A JP H09191112A JP 8232034 A JP8232034 A JP 8232034A JP 23203496 A JP23203496 A JP 23203496A JP H09191112 A JPH09191112 A JP H09191112A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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Abstract
(57)【要約】
【課題】 薄膜トランジスタ（ＴＦＴ）の断面積を減少
させてＴＦＴのビット線から供給電圧へのリークを最小
とさせることを目的とする。 【解決手段】 本発明によれば、制御可能な態様で非常
に幅狭で且つ薄いチャンネル（２０ａ）を持ったＴＦＴ
を製造するためにスペーサエッチプロセスを使用する。
ＴＦＴのスペーサ（２０ｂ）の寸法は、単に、ポリシリ
コンゲート（１５）及びチャンネルポリシリコン（２
０）の厚さを変更することによって調節することが可能
である。チャンネルの厚さは約３００Å乃至５００Å程
度の薄さとすることの可能な付着形成したチャンネルポ
リシリコン（２０）の厚さによって制限され、且つＴＦ
Ｔのチャンネル幅は、約０．１５乃至０．２５μｍ程度
に小さくすることの可能な本装置のポリシリコンゲート
（１５）に沿ってエッチングしたスペーサ（２０ｂ）の
高さに対応している。
させてＴＦＴのビット線から供給電圧へのリークを最小
とさせることを目的とする。 【解決手段】 本発明によれば、制御可能な態様で非常
に幅狭で且つ薄いチャンネル（２０ａ）を持ったＴＦＴ
を製造するためにスペーサエッチプロセスを使用する。
ＴＦＴのスペーサ（２０ｂ）の寸法は、単に、ポリシリ
コンゲート（１５）及びチャンネルポリシリコン（２
０）の厚さを変更することによって調節することが可能
である。チャンネルの厚さは約３００Å乃至５００Å程
度の薄さとすることの可能な付着形成したチャンネルポ
リシリコン（２０）の厚さによって制限され、且つＴＦ
Ｔのチャンネル幅は、約０．１５乃至０．２５μｍ程度
に小さくすることの可能な本装置のポリシリコンゲート
（１５）に沿ってエッチングしたスペーサ（２０ｂ）の
高さに対応している。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、集積回路メ
モリ装置に関するものであって、更に詳細には、薄膜ト
ランジスタ（ＴＦＴ）技術を使用する集積回路メモリ装
置に関するものである。
モリ装置に関するものであって、更に詳細には、薄膜ト
ランジスタ（ＴＦＴ）技術を使用する集積回路メモリ装
置に関するものである。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）は、特にス
タティックランダムアクセスメモリ（ＳＲＡＭ）セルに
おいて多数の集積回路メモリ装置において選択される負
荷装置となりつつある。ＴＦＴは本来的にオフ電流が低
いという利点を有しており、それはバッテリ動作を長期
化させることを特徴とする低パワー及びゼロパワーのＳ
ＲＡＭ適用例において特に重要であるという点におい
て、ＴＦＴは標準的なポリシリコン抵抗負荷装置よりも
勝れたものである。然しながら、このような利点にも拘
らず、現在の技術水準における技術で設計され且つ製造
されたＴＦＴのビット線から供給電圧（Ｖｃｃ）へのリ
ークは長時間にわたって例えばＳＲＡＭなどの高密度メ
モリ装置のバッテリ動作を可能とするのには尚且つ大き
過ぎるものである。
タティックランダムアクセスメモリ（ＳＲＡＭ）セルに
おいて多数の集積回路メモリ装置において選択される負
荷装置となりつつある。ＴＦＴは本来的にオフ電流が低
いという利点を有しており、それはバッテリ動作を長期
化させることを特徴とする低パワー及びゼロパワーのＳ
ＲＡＭ適用例において特に重要であるという点におい
て、ＴＦＴは標準的なポリシリコン抵抗負荷装置よりも
勝れたものである。然しながら、このような利点にも拘
らず、現在の技術水準における技術で設計され且つ製造
されたＴＦＴのビット線から供給電圧（Ｖｃｃ）へのリ
ークは長時間にわたって例えばＳＲＡＭなどの高密度メ
モリ装置のバッテリ動作を可能とするのには尚且つ大き
過ぎるものである。
【０００３】このビット線から供給電圧へのリークを減
少させるためにとられた最も一般的なアプローチは、例
えばＴＦＴチャンネルを可及的に薄く且つ幅狭に形成す
るなどのＴＦＴチャンネルの断面積を減少させることで
あった。この目的のために、例えば約１００Åの厚さを
もった極めて薄いポリシリコン層を付着形成することの
可能な技術が開発されている。然しながら、これらの層
の結果的に得られるポリシリコンのグレイン（粒界）寸
法も非常に小さなものである。一方、メモリセルのＴＦ
Ｔの幅は、回路内のその他の臨界的寸法（ＣＤ）よりも
著しく小さなものとさせることが可能である。従って、
他の全てのＣＤが０．５μｍ又はそれ以上であるが、
０．３乃至０．４μｍのチャンネル幅を持ったＴＦＴを
特徴とする製品が現在入手可能である。この幅寸法とメ
モリ装置のその他のＣＤとの間のこのような差は製造上
のホトリソグラフィの側面にかなりの圧力を与え、従っ
てこのような幾何学的形状を使用する装置を製造するこ
とを非常に困難なものとさせている。更に、装置のゲー
トによってＴＦＴチャンネルを完全に取囲むプロセスが
存在している。このことは、プロセスを複雑化させ、妥
当な製造上のアプローチを生みだすものではない。
少させるためにとられた最も一般的なアプローチは、例
えばＴＦＴチャンネルを可及的に薄く且つ幅狭に形成す
るなどのＴＦＴチャンネルの断面積を減少させることで
あった。この目的のために、例えば約１００Åの厚さを
もった極めて薄いポリシリコン層を付着形成することの
可能な技術が開発されている。然しながら、これらの層
の結果的に得られるポリシリコンのグレイン（粒界）寸
法も非常に小さなものである。一方、メモリセルのＴＦ
Ｔの幅は、回路内のその他の臨界的寸法（ＣＤ）よりも
著しく小さなものとさせることが可能である。従って、
他の全てのＣＤが０．５μｍ又はそれ以上であるが、
０．３乃至０．４μｍのチャンネル幅を持ったＴＦＴを
特徴とする製品が現在入手可能である。この幅寸法とメ
モリ装置のその他のＣＤとの間のこのような差は製造上
のホトリソグラフィの側面にかなりの圧力を与え、従っ
てこのような幾何学的形状を使用する装置を製造するこ
とを非常に困難なものとさせている。更に、装置のゲー
トによってＴＦＴチャンネルを完全に取囲むプロセスが
存在している。このことは、プロセスを複雑化させ、妥
当な製造上のアプローチを生みだすものではない。
【０００４】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、薄膜トランジスタ（ＴＦＴ）のビット線か
ら供給電圧（Ｖｃｃ）へのリークを最小とさせることを
目的とする。更に、本発明の別の目的とするところは、
薄膜トランジスタ（ＴＦＴ）のビット線から供給電圧
（Ｖｃｃ）へのリークを最小とさせるためにＴＦＴチャ
ンネルの断面積を減少させることを可能とする技術を提
供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、薄膜トランジスタ（ＴＦＴ）のビット線か
ら供給電圧（Ｖｃｃ）へのリークを最小とさせることを
目的とする。更に、本発明の別の目的とするところは、
薄膜トランジスタ（ＴＦＴ）のビット線から供給電圧
（Ｖｃｃ）へのリークを最小とさせるためにＴＦＴチャ
ンネルの断面積を減少させることを可能とする技術を提
供することを目的とする。
【０００５】
【課題を解決するための手段】本発明によれば、薄膜ト
ランジスタ（ＴＦＴ）のビット線から供給電圧へのリー
クを最小とさせるために、ＴＦＴの断面積を減少させて
いる。このことは、制御可能な態様で非常に幅狭で薄い
チャンネルを持ったＴＦＴを製造するためのスペーサエ
ッチプロセスを使用することによって達成される。ＴＦ
Ｔのスペーサ寸法は、単にポリシリコンゲート及びチャ
ンネルポリシリコンの厚さを変更することによって調節
することが可能である。チャンネル厚さは、付着形成し
たチャンネルポリシリコンの厚さによって制限され、該
ポリシリコンは約３００Å乃至５００Å程度の薄さとす
ることが可能であり、且つＴＦＴのチャンネル幅は装置
のポリシリコンゲートに沿ってエッチングしたスペーサ
の高さに対応しており、それは約０．１５乃至０．２５
μｍ程度に小さくすることが可能である。
ランジスタ（ＴＦＴ）のビット線から供給電圧へのリー
クを最小とさせるために、ＴＦＴの断面積を減少させて
いる。このことは、制御可能な態様で非常に幅狭で薄い
チャンネルを持ったＴＦＴを製造するためのスペーサエ
ッチプロセスを使用することによって達成される。ＴＦ
Ｔのスペーサ寸法は、単にポリシリコンゲート及びチャ
ンネルポリシリコンの厚さを変更することによって調節
することが可能である。チャンネル厚さは、付着形成し
たチャンネルポリシリコンの厚さによって制限され、該
ポリシリコンは約３００Å乃至５００Å程度の薄さとす
ることが可能であり、且つＴＦＴのチャンネル幅は装置
のポリシリコンゲートに沿ってエッチングしたスペーサ
の高さに対応しており、それは約０．１５乃至０．２５
μｍ程度に小さくすることが可能である。
【０００６】本発明の第一好適実施例では、スペーサエ
ッチプロセスを行なうために少なくとも２つのポリシリ
コン層を使用し、該プロセスはＴＦＴのトランジスタチ
ャンネルの断面積を制御可能な態様で最小とすることを
可能とし、その際にＴＦＴのビット線から供給電圧への
リークを減少させている。この第一好適実施例ではオプ
ションとして平坦化を与える。本発明の第二好適実施例
も所望のチャンネル長さを得るために第一ポリシリコン
ゲート層の周りに形成したスペーサ−ＴＦＴ負荷構成体
のポリシリコンスペーサを選択的にエッチングすること
によってスペーサエッチプロセスを利用している。この
第二好適実施例は単に２つのポリシリコン層を必要とす
るに過ぎない利点を提供しており、平坦化は必要ではな
い。
ッチプロセスを行なうために少なくとも２つのポリシリ
コン層を使用し、該プロセスはＴＦＴのトランジスタチ
ャンネルの断面積を制御可能な態様で最小とすることを
可能とし、その際にＴＦＴのビット線から供給電圧への
リークを減少させている。この第一好適実施例ではオプ
ションとして平坦化を与える。本発明の第二好適実施例
も所望のチャンネル長さを得るために第一ポリシリコン
ゲート層の周りに形成したスペーサ−ＴＦＴ負荷構成体
のポリシリコンスペーサを選択的にエッチングすること
によってスペーサエッチプロセスを利用している。この
第二好適実施例は単に２つのポリシリコン層を必要とす
るに過ぎない利点を提供しており、平坦化は必要ではな
い。
【０００７】
【発明の実施の形態】本発明は、ＴＦＴのトランジスタ
チャンネルを制御可能な態様で非常に幅狭で且つ薄くさ
せるスペーサエッチプロセスを利用している。チャンネ
ル厚さは付着形成したチャンネルポリシリコンの厚さに
よって制限され、それは約３００乃至５００Å程度に小
さくすることが可能であり、且つチャンネル幅は装置の
ポリシリコンゲートに沿ってエッチングしたスペーサの
高さに対応している。該スペーサの高さは約０．１５乃
至０．２５μｍ程度とすることが可能である。本発明に
おいて可能なこれらの幾何学的形状は、標準的な製品を
製造するために使用される光学的リソグラフィ技術の能
力の２倍を超える改良を表わしている。ＴＦＴのスペー
サ寸法は、単に、ポリシリコンゲート及びチャンネルポ
リシリコンの厚さを変更することによって調節すること
が可能である。
チャンネルを制御可能な態様で非常に幅狭で且つ薄くさ
せるスペーサエッチプロセスを利用している。チャンネ
ル厚さは付着形成したチャンネルポリシリコンの厚さに
よって制限され、それは約３００乃至５００Å程度に小
さくすることが可能であり、且つチャンネル幅は装置の
ポリシリコンゲートに沿ってエッチングしたスペーサの
高さに対応している。該スペーサの高さは約０．１５乃
至０．２５μｍ程度とすることが可能である。本発明に
おいて可能なこれらの幾何学的形状は、標準的な製品を
製造するために使用される光学的リソグラフィ技術の能
力の２倍を超える改良を表わしている。ＴＦＴのスペー
サ寸法は、単に、ポリシリコンゲート及びチャンネルポ
リシリコンの厚さを変更することによって調節すること
が可能である。
【０００８】本発明の第一好適実施例は、非常に幅狭で
且つ薄いチャンネルを持ったＴＦＴ装置を提供し、ビッ
ト線から供給電圧へのリークが著しく減少されるように
ＴＦＴチャンネルの断面積が小さくされる。図１乃至１
４は本発明の第一好適実施例の方法及び構成体（装置）
を示している。
且つ薄いチャンネルを持ったＴＦＴ装置を提供し、ビッ
ト線から供給電圧へのリークが著しく減少されるように
ＴＦＴチャンネルの断面積が小さくされる。図１乃至１
４は本発明の第一好適実施例の方法及び構成体（装置）
を示している。
【０００９】ＴＦＴを形成する前に、当該技術分野にお
いて公知の集積回路装置用の標準的な層の付着形成及び
コンタクトのエッチングが行なわれる。これらの標準的
な処理ステップは、典型的に、集積回路メモリ装置が形
成される箇所のシリコン基板の上部上に１つ又は２つの
ポリシリコン（ポリ）層を形成することを包含する。こ
れらの標準的なステップに続いて、図１のＴＦＴ構成体
１０において示したように、装置基板１２の平坦化を行
なう。図１に示した装置基板１２の平坦化はオプション
のステップである。然しながら、ストリンガーが形成さ
れることを回避するようにＴＦＴ用の平坦なベースを与
えるためには平坦化を行なうことが望ましい場合があ
る。約１５００Å乃至２５００Åの厚さを有するＴＦＴ
ポリシリコンゲート層１４を、図２に示した如く、基板
１２の上に形成する。ＴＦＴポリシリコンゲート層１４
は、例えば多結晶又は後の段階で再結晶化させることの
可能なアモルファスシリコン等の典型的に導電性物質の
付着形成によって形成する。ＴＦＴポリシリコンゲート
層１４の付着速度は、それが付着形成される温度に依存
し、それは、付着形成した物質の好適な構造に依存して
約５２０℃乃至６２０℃の間で変化することが可能であ
る。次いで、ＴＦＴポリシリコンゲート層１４を、図３
に示したように、パターン形成及びエッチングステップ
を行なってＴＦＴポリシリコンゲート１５を形成する。
いて公知の集積回路装置用の標準的な層の付着形成及び
コンタクトのエッチングが行なわれる。これらの標準的
な処理ステップは、典型的に、集積回路メモリ装置が形
成される箇所のシリコン基板の上部上に１つ又は２つの
ポリシリコン（ポリ）層を形成することを包含する。こ
れらの標準的なステップに続いて、図１のＴＦＴ構成体
１０において示したように、装置基板１２の平坦化を行
なう。図１に示した装置基板１２の平坦化はオプション
のステップである。然しながら、ストリンガーが形成さ
れることを回避するようにＴＦＴ用の平坦なベースを与
えるためには平坦化を行なうことが望ましい場合があ
る。約１５００Å乃至２５００Åの厚さを有するＴＦＴ
ポリシリコンゲート層１４を、図２に示した如く、基板
１２の上に形成する。ＴＦＴポリシリコンゲート層１４
は、例えば多結晶又は後の段階で再結晶化させることの
可能なアモルファスシリコン等の典型的に導電性物質の
付着形成によって形成する。ＴＦＴポリシリコンゲート
層１４の付着速度は、それが付着形成される温度に依存
し、それは、付着形成した物質の好適な構造に依存して
約５２０℃乃至６２０℃の間で変化することが可能であ
る。次いで、ＴＦＴポリシリコンゲート層１４を、図３
に示したように、パターン形成及びエッチングステップ
を行なってＴＦＴポリシリコンゲート１５を形成する。
【００１０】図４を参照すると、ＴＦＴポリシリコンゲ
ート１５及び基板１２の上に約１００乃至３００Åの厚
さをもったゲート酸化物層１６の付着形成を行なう。ゲ
ート酸化物層１６は、テトラエチルオルトシリケート
（ＴＥＯＳ）又は例えば高温度酸化物（ＨＴＯ）等のそ
の他のゲート酸化物物質とすることが可能である。ゲー
ト酸化物層１６の付着速度は約１０Å／分乃至１００Å
／分である。次いで、図５に示したように、窒化物付着
ステップを行なう。約１００乃至３００Åの窒化物１８
を約１０Å／分乃至１００Å／分の付着速度でゲート酸
化物１６の上に付着形成し、且つ爾後のエッチングステ
ップ期間中にストリンガーが形成されることを回避する
ための過剰エッチ保護層として作用する。この窒化物の
付着形成はオプションの処理ステップであり、且つスト
リンガーが形成されることが問題でない箇所においては
必要でない場合がある。
ート１５及び基板１２の上に約１００乃至３００Åの厚
さをもったゲート酸化物層１６の付着形成を行なう。ゲ
ート酸化物層１６は、テトラエチルオルトシリケート
（ＴＥＯＳ）又は例えば高温度酸化物（ＨＴＯ）等のそ
の他のゲート酸化物物質とすることが可能である。ゲー
ト酸化物層１６の付着速度は約１０Å／分乃至１００Å
／分である。次いで、図５に示したように、窒化物付着
ステップを行なう。約１００乃至３００Åの窒化物１８
を約１０Å／分乃至１００Å／分の付着速度でゲート酸
化物１６の上に付着形成し、且つ爾後のエッチングステ
ップ期間中にストリンガーが形成されることを回避する
ための過剰エッチ保護層として作用する。この窒化物の
付着形成はオプションの処理ステップであり、且つスト
リンガーが形成されることが問題でない箇所においては
必要でない場合がある。
【００１１】次いで、ＴＦＴチャンネルを形成する。図
６を参照すると、ＴＦＴチャンネルアモルファスシリコ
ン付着ステップが行なわれる。約２００Å乃至５００Å
のＴＦＴチャンネルアモルファスシリコン２０を窒化物
１８の上に付着形成させる。ＴＦＴチャンネルアモルフ
ァスシリコン２０の付着形成は、ＴＦＴポリシリコンゲ
ート１４を形成する場合に上述した条件と類似した条件
の下で行なうことが可能である。ＴＦＴチャンネルアモ
ルファスシリコン２０を付着形成した後に、通常、適切
なグレイン寸法を有するポリシリコン層を形成するため
に、約８乃至１５０時間の間約５５０℃乃至７００℃に
おいてＴＦＴチャンネルアモルファスシリコン２０の再
結晶化アニーリングを行なう。例えば、典型的な再結晶
化アニーリングステップは、２４時間の間６００℃で行
なうことが可能である。グレイン寸法が問題ではない場
合には、窒化物１８の上に２００Å乃至５００ÅのＴＦ
Ｔチャンネルポリシリコン２０を付着形成し且つ再結晶
化アニーリングステップを行なわないことが可能であ
る。図７を参照すると、ＴＦＴ装置１０をパターン形成
し且つ異方性エッチングを行なって、チャンネル２０ａ
及びストリンガーと呼ばれる第二の寄生スペーサ２０ｂ
を図示した如くＴＦＴポリシリコンゲート側部に隣接し
て形成する。次いで、ストリンガー２０ｂのようなスト
リンガーの除去を付加的なマスキングステップを介して
行なう。それに続いて、適宜のイオン注入によってＴＦ
ＴのＶＴ（スレッシュホールド電圧）の調節を行なう
か、又は本来的なＴＦＴのＶＴを使用することが可能で
ある。従って、装置のＴＦＴのＶＴ（スレッシュホール
ド電圧）を調節することが望ましい場合には、約２０乃
至４０ＫｅＶのエネルギにおいて約１乃至１０ｅ１２の
ドーズで燐、砒素又はＢＦ２を使用してイオン注入する
ことが可能である。最後に、ソース／ドレインマスク及
びイオン注入を行なって、図８のメモリ装置とさせる。
更に、所望により標準的なＴＦＴ後処理ステップを実施
する。これらの付加的な処理ステップとしては、ＴＦＴ
を保護するか又は封止するステップ等がある。
６を参照すると、ＴＦＴチャンネルアモルファスシリコ
ン付着ステップが行なわれる。約２００Å乃至５００Å
のＴＦＴチャンネルアモルファスシリコン２０を窒化物
１８の上に付着形成させる。ＴＦＴチャンネルアモルフ
ァスシリコン２０の付着形成は、ＴＦＴポリシリコンゲ
ート１４を形成する場合に上述した条件と類似した条件
の下で行なうことが可能である。ＴＦＴチャンネルアモ
ルファスシリコン２０を付着形成した後に、通常、適切
なグレイン寸法を有するポリシリコン層を形成するため
に、約８乃至１５０時間の間約５５０℃乃至７００℃に
おいてＴＦＴチャンネルアモルファスシリコン２０の再
結晶化アニーリングを行なう。例えば、典型的な再結晶
化アニーリングステップは、２４時間の間６００℃で行
なうことが可能である。グレイン寸法が問題ではない場
合には、窒化物１８の上に２００Å乃至５００ÅのＴＦ
Ｔチャンネルポリシリコン２０を付着形成し且つ再結晶
化アニーリングステップを行なわないことが可能であ
る。図７を参照すると、ＴＦＴ装置１０をパターン形成
し且つ異方性エッチングを行なって、チャンネル２０ａ
及びストリンガーと呼ばれる第二の寄生スペーサ２０ｂ
を図示した如くＴＦＴポリシリコンゲート側部に隣接し
て形成する。次いで、ストリンガー２０ｂのようなスト
リンガーの除去を付加的なマスキングステップを介して
行なう。それに続いて、適宜のイオン注入によってＴＦ
ＴのＶＴ（スレッシュホールド電圧）の調節を行なう
か、又は本来的なＴＦＴのＶＴを使用することが可能で
ある。従って、装置のＴＦＴのＶＴ（スレッシュホール
ド電圧）を調節することが望ましい場合には、約２０乃
至４０ＫｅＶのエネルギにおいて約１乃至１０ｅ１２の
ドーズで燐、砒素又はＢＦ２を使用してイオン注入する
ことが可能である。最後に、ソース／ドレインマスク及
びイオン注入を行なって、図８のメモリ装置とさせる。
更に、所望により標準的なＴＦＴ後処理ステップを実施
する。これらの付加的な処理ステップとしては、ＴＦＴ
を保護するか又は封止するステップ等がある。
【００１２】図８の最終的なＴＦＴ構成体１０は図９に
平面図で示した従来のＴＦＴ構成体と著しく異なってい
る。図９の平面図レイアウトはＳＲＡＭ又はその他の集
積回路メモリ装置におけるＴＦＴに対して典型的なもの
である。本発明の利点は、図９の従来技術を図１０に示
した本発明のＴＦＴの平面図と比較することによって明
らかなものとなる。図１０の本発明のＴＦＴチャンネル
は図９の従来のＴＦＴチャンネルよりも小さな断面積を
有している。本発明のＴＦＴチャンネルは従来技術のＴ
ＦＴチャンネルよりも著しく幅狭で且つ厚さが薄いもの
である。このように小さな断面積は、ビットラインから
供給電圧（Ｖｃｃ）へのリークを減少させる効果を有し
ている。例えば高密度ＳＲＡＭ等の集積回路メモリ装置
を長期間の間バッテリ動作させるためにはビットライン
から供給電圧のリークが非常に小さなものであることが
重要である。
平面図で示した従来のＴＦＴ構成体と著しく異なってい
る。図９の平面図レイアウトはＳＲＡＭ又はその他の集
積回路メモリ装置におけるＴＦＴに対して典型的なもの
である。本発明の利点は、図９の従来技術を図１０に示
した本発明のＴＦＴの平面図と比較することによって明
らかなものとなる。図１０の本発明のＴＦＴチャンネル
は図９の従来のＴＦＴチャンネルよりも小さな断面積を
有している。本発明のＴＦＴチャンネルは従来技術のＴ
ＦＴチャンネルよりも著しく幅狭で且つ厚さが薄いもの
である。このように小さな断面積は、ビットラインから
供給電圧（Ｖｃｃ）へのリークを減少させる効果を有し
ている。例えば高密度ＳＲＡＭ等の集積回路メモリ装置
を長期間の間バッテリ動作させるためにはビットライン
から供給電圧のリークが非常に小さなものであることが
重要である。
【００１３】図１１を参照すると、チャンネルポリシリ
コンマスクと図２のＴＦＴポリシリコンゲート付着に対
応するポリシリコンゲートマスクとの間のマスク整合が
示されている。ＴＦＴチャンネルポリシリコンパターン
形成ステップの後に、ＴＦＴチャンネルはエッチングさ
れ且つスペーサ及びストリンガーがＴＦＴゲートの端部
に沿って形成される。図１２に示したように、これらの
不所望のスペーサ又はストリンガーは点線で示した別個
のマスキングステップを使用して除去される。図１３の
従来のＴＦＴ構成体の断面図を図１４に示した本発明の
断面図と比較することによって、本発明の第一好適実施
例をよりよく理解することが可能である。従来のＴＦＴ
チャンネルの断面積は約０．３乃至０．５μｍ×約３０
０乃至５００Åとして示してあり、それは上述したよう
に特別のリソグラフィ装置を必要とする。本発明の第一
実施例のＴＦＴのチャンネルの断面積はそれよりかなり
小さく、即ち約０．１５乃至０．２μｍ×約３００乃至
５００Åである。これは何らリソグラフィに関連した拘
束条件なしで達成される。
コンマスクと図２のＴＦＴポリシリコンゲート付着に対
応するポリシリコンゲートマスクとの間のマスク整合が
示されている。ＴＦＴチャンネルポリシリコンパターン
形成ステップの後に、ＴＦＴチャンネルはエッチングさ
れ且つスペーサ及びストリンガーがＴＦＴゲートの端部
に沿って形成される。図１２に示したように、これらの
不所望のスペーサ又はストリンガーは点線で示した別個
のマスキングステップを使用して除去される。図１３の
従来のＴＦＴ構成体の断面図を図１４に示した本発明の
断面図と比較することによって、本発明の第一好適実施
例をよりよく理解することが可能である。従来のＴＦＴ
チャンネルの断面積は約０．３乃至０．５μｍ×約３０
０乃至５００Åとして示してあり、それは上述したよう
に特別のリソグラフィ装置を必要とする。本発明の第一
実施例のＴＦＴのチャンネルの断面積はそれよりかなり
小さく、即ち約０．１５乃至０．２μｍ×約３００乃至
５００Åである。これは何らリソグラフィに関連した拘
束条件なしで達成される。
【００１４】図１乃至１４に示した本発明の第一好適実
施例の処理ステップ及び構成体は、幅及び厚さの両方が
非常に小さなチャンネルを有するＴＦＴ装置を示してい
る。然しながら、本発明の第一好適実施例は、少なくと
も２つのポリシリコン層を必要としており、即ち、図１
のオプションとしての平坦化の前に実施される標準的な
処理ステップにおいて形成される１つ又は２つのポリシ
リコン層と、図２に示したＴＦＴゲートポリシリコン付
着である。
施例の処理ステップ及び構成体は、幅及び厚さの両方が
非常に小さなチャンネルを有するＴＦＴ装置を示してい
る。然しながら、本発明の第一好適実施例は、少なくと
も２つのポリシリコン層を必要としており、即ち、図１
のオプションとしての平坦化の前に実施される標準的な
処理ステップにおいて形成される１つ又は２つのポリシ
リコン層と、図２に示したＴＦＴゲートポリシリコン付
着である。
【００１５】図１５乃至２５を参照すると、単に２つの
ポリシリコン層を必要とするに過ぎず平坦化を必要とす
ることのない本発明の第二好適実施例が示されている。
この第二好適実施例のＴＦＴ構成体３０は、第一ポリシ
リコン（ゲート）層の周りに形成されており且つ選択的
にエッチングされて必要なチャンネル長を与えるスペー
サ−ＴＦＴ負荷構成体のポリシリコンスペーサを特徴と
している。ＴＦＴは構成体３０のフィールド酸化膜の上
に形成されており、従って、それは標準的なスペーサ酸
化物エッチング及び基板内のトランジスタの形成と干渉
することはない。
ポリシリコン層を必要とするに過ぎず平坦化を必要とす
ることのない本発明の第二好適実施例が示されている。
この第二好適実施例のＴＦＴ構成体３０は、第一ポリシ
リコン（ゲート）層の周りに形成されており且つ選択的
にエッチングされて必要なチャンネル長を与えるスペー
サ−ＴＦＴ負荷構成体のポリシリコンスペーサを特徴と
している。ＴＦＴは構成体３０のフィールド酸化膜の上
に形成されており、従って、それは標準的なスペーサ酸
化物エッチング及び基板内のトランジスタの形成と干渉
することはない。
【００１６】ＴＦＴスペーサの画定を行なう前に、最初
に、幾つかの標準的な処理ステップを行なう。最初に、
図１５を参照すると、活性領域３２及び活性領域２３に
隣接する分離領域３４の画定を行なう。この活性領域及
び分離領域の画定に続いて、当該技術分野において公知
の埋込コンタクトをオプションとして形成することが可
能であり、埋込コンタクトマスク／イオン注入に続いて
埋込コンタクト開口を形成する。一方、レイアウトに依
存して、共用コンタクトを使用することも可能であり、
その場合には、ゲート酸化膜を成長させ且つパターン形
成した後にポリシリコンの第一層（ポリ１）を直接的に
付着形成する。共用コンタクトを有するレイアウトは多
少より多くの面積を使用する場合がある。図１６を参照
すると、ゲート３６を標準的な方法で形成することが可
能であり、例えば、約１０００乃至２０００Åの厚さで
約６２０℃においてポリシリコンを付着形成し、次いで
燐（ＰＯＣｌ）付着及びドライブイン（例えば、約３０
分間の間９００℃）又はイオン注入（例えば、約３０乃
至５０ＫｅＶのエネルギレベルにおいて約１０乃至１０
ｅ１５のドーズでＰ３１）を行ない、次いで約８００乃
至９００℃において約３０分間の間アニールを行なうこ
とが可能である。
に、幾つかの標準的な処理ステップを行なう。最初に、
図１５を参照すると、活性領域３２及び活性領域２３に
隣接する分離領域３４の画定を行なう。この活性領域及
び分離領域の画定に続いて、当該技術分野において公知
の埋込コンタクトをオプションとして形成することが可
能であり、埋込コンタクトマスク／イオン注入に続いて
埋込コンタクト開口を形成する。一方、レイアウトに依
存して、共用コンタクトを使用することも可能であり、
その場合には、ゲート酸化膜を成長させ且つパターン形
成した後にポリシリコンの第一層（ポリ１）を直接的に
付着形成する。共用コンタクトを有するレイアウトは多
少より多くの面積を使用する場合がある。図１６を参照
すると、ゲート３６を標準的な方法で形成することが可
能であり、例えば、約１０００乃至２０００Åの厚さで
約６２０℃においてポリシリコンを付着形成し、次いで
燐（ＰＯＣｌ）付着及びドライブイン（例えば、約３０
分間の間９００℃）又はイオン注入（例えば、約３０乃
至５０ＫｅＶのエネルギレベルにおいて約１０乃至１０
ｅ１５のドーズでＰ３１）を行ない、次いで約８００乃
至９００℃において約３０分間の間アニールを行なうこ
とが可能である。
【００１７】ポリシリコンの抵抗値を減少させるため
に、ポリサイド層を、通常、付着形成させるか又はサリ
サイド（自己整合型シリサイド）プロセスによって形成
する。噴出を回避するためには、このゲートポリサイド
は、ＴａＳｉ2 （タンタルシリサイド）ではなくＷＳｉ
2 （タングステンシリサイド）とすべきである。ポリサ
イドの厚さは約１０００乃至２０００Åとすることが可
能である。ポリサイド又はサリサイドの形成に続いてエ
ッチングステップを行なうことが可能である。図１６の
ゲートポリシリコン層３６を形成した後に、構成体３０
のゲートポリシリコン層３６及び分離領域３４を適宜の
マスクを使用してＮ−／Ｐ−イオン注入に露呈させる。
Ｎ−ドーパントは、例えば、約２５乃至４５ＫｅＶのエ
ネルギレベルにおける約１乃至１０ｅ１３のドーズの燐
であり、且つＰ−ドーパントは、例えば、約３０乃至５
０ＫｅＶのエネルギレベルにおける約１乃至１０ｅ１３
のドーズにおいてのＢＦ２か又はＢ１１である。セル区
域においてはＮ−イオン注入のみが実施され、従って、
マスキングステップは添付の図面には示していない。Ｎ
−／Ｐ−イオン注入に続いて、ゲートポリシリコン層３
６の端部及び分離領域３４の一部の上に窒化物ライナー
３８を付着形成し、その後にパターン形成する。図１７
を参照すると、窒化物ライナー３８を約１０乃至１００
Å／分の付着速度で約１００乃至３００Åの厚さに付着
形成し、下側に存在するフィールド酸化膜を酸化物スペ
ーサ除去期間中に過剰にエッチングされることから保護
する。次いで、後の段階で形成されるバルクトランジス
タ領域内の酸化物スペーサの下側において不所望のもの
である場合には、窒化物ライナーをパターン形成する。
このオプションとしてのパターン形成のために使用され
るマスクを図２５に示してある。窒化物ライナー３８を
付着形成することはオプションのステップであり、それ
は後の酸化物スペーサの過剰エッチングに対する保護を
与えるものである。次いで、スペーサ酸化物層を付着形
成し、次いでエッチングを行なってゲートポリシリコン
層３６の端部に隣接した酸化物スペーサ４０を形成する
ことによって、酸化物スペーサ４０を形成する。酸化物
スペーサ４０は、使用されるポリ１ゲート３６の種類、
即ちＷＳｉ2 又はＴａＳｉ2 に依存して単一層又は二重
層として、例えば、約５０乃至２５０Å／分の高速付着
速度で約７００℃においてＴＥＯＳから付着形成させ
る。これに続いて標準的なスペーサ酸化物エッチングを
行なってスペーサを形成する。
に、ポリサイド層を、通常、付着形成させるか又はサリ
サイド（自己整合型シリサイド）プロセスによって形成
する。噴出を回避するためには、このゲートポリサイド
は、ＴａＳｉ2 （タンタルシリサイド）ではなくＷＳｉ
2 （タングステンシリサイド）とすべきである。ポリサ
イドの厚さは約１０００乃至２０００Åとすることが可
能である。ポリサイド又はサリサイドの形成に続いてエ
ッチングステップを行なうことが可能である。図１６の
ゲートポリシリコン層３６を形成した後に、構成体３０
のゲートポリシリコン層３６及び分離領域３４を適宜の
マスクを使用してＮ−／Ｐ−イオン注入に露呈させる。
Ｎ−ドーパントは、例えば、約２５乃至４５ＫｅＶのエ
ネルギレベルにおける約１乃至１０ｅ１３のドーズの燐
であり、且つＰ−ドーパントは、例えば、約３０乃至５
０ＫｅＶのエネルギレベルにおける約１乃至１０ｅ１３
のドーズにおいてのＢＦ２か又はＢ１１である。セル区
域においてはＮ−イオン注入のみが実施され、従って、
マスキングステップは添付の図面には示していない。Ｎ
−／Ｐ−イオン注入に続いて、ゲートポリシリコン層３
６の端部及び分離領域３４の一部の上に窒化物ライナー
３８を付着形成し、その後にパターン形成する。図１７
を参照すると、窒化物ライナー３８を約１０乃至１００
Å／分の付着速度で約１００乃至３００Åの厚さに付着
形成し、下側に存在するフィールド酸化膜を酸化物スペ
ーサ除去期間中に過剰にエッチングされることから保護
する。次いで、後の段階で形成されるバルクトランジス
タ領域内の酸化物スペーサの下側において不所望のもの
である場合には、窒化物ライナーをパターン形成する。
このオプションとしてのパターン形成のために使用され
るマスクを図２５に示してある。窒化物ライナー３８を
付着形成することはオプションのステップであり、それ
は後の酸化物スペーサの過剰エッチングに対する保護を
与えるものである。次いで、スペーサ酸化物層を付着形
成し、次いでエッチングを行なってゲートポリシリコン
層３６の端部に隣接した酸化物スペーサ４０を形成する
ことによって、酸化物スペーサ４０を形成する。酸化物
スペーサ４０は、使用されるポリ１ゲート３６の種類、
即ちＷＳｉ2 又はＴａＳｉ2 に依存して単一層又は二重
層として、例えば、約５０乃至２５０Å／分の高速付着
速度で約７００℃においてＴＥＯＳから付着形成させ
る。これに続いて標準的なスペーサ酸化物エッチングを
行なってスペーサを形成する。
【００１８】次に、適宜のマスクを使用して、Ｎ＋及び
Ｐ＋イオン注入によってバルクトランジスタ形成を完了
することが必要であり、この場合にも、Ｐ＋イオン注入
はセル区域の周辺部においてのみ行なわれ、従ってマス
クは図面中に示していない。Ｎ＋イオン注入は、設計基
準及び回路の所望の最終的な電気的特性に依存して、当
該技術分野において公知の如く、約３０乃至５０ＫｅＶ
のエネルギにおいて、１乃至１０ｅ１５のドーズでの砒
素とそれに続く１乃至１０ｅ１４のドーズでの燐で実施
することが可能である。Ｐ＋イオン注入は、この場合に
も、所望の接合深さ／駆動電流等に依存して、例えば３
０ＫｅＶの適宜のエネルギで１−１０ｅ１５のドーズで
のＢＦ２又はボロンとすることが可能である。図１５乃
至１７に関連して説明し且つ図示した処理ステップに対
応するマスク層を図１８に示してある。ポリ１ゲート層
３６及び活性領域３２の両方が示されている。
Ｐ＋イオン注入によってバルクトランジスタ形成を完了
することが必要であり、この場合にも、Ｐ＋イオン注入
はセル区域の周辺部においてのみ行なわれ、従ってマス
クは図面中に示していない。Ｎ＋イオン注入は、設計基
準及び回路の所望の最終的な電気的特性に依存して、当
該技術分野において公知の如く、約３０乃至５０ＫｅＶ
のエネルギにおいて、１乃至１０ｅ１５のドーズでの砒
素とそれに続く１乃至１０ｅ１４のドーズでの燐で実施
することが可能である。Ｐ＋イオン注入は、この場合に
も、所望の接合深さ／駆動電流等に依存して、例えば３
０ＫｅＶの適宜のエネルギで１−１０ｅ１５のドーズで
のＢＦ２又はボロンとすることが可能である。図１５乃
至１７に関連して説明し且つ図示した処理ステップに対
応するマスク層を図１８に示してある。ポリ１ゲート層
３６及び活性領域３２の両方が示されている。
【００１９】図１９を参照すると、第一ポリシリコンゲ
ート層３６のパターンを上側に存在する第二ポリシリコ
ン層から分離するために（特に、供給電圧Ｖｃｃからワ
ード線を分離するために）、図示したように、ポリシリ
コンゲート層３６及び分離領域３４の上にＩＰＯ（ポリ
シリコン間酸化物）層４２を付着形成させることが可能
である。これはオプションであるが推奨される処理ステ
ップである。そうでない場合には、薄いＴＦＴゲート酸
化膜がポリ１をポリ２から分離するが、このような分離
は不充分な場合がある。
ート層３６のパターンを上側に存在する第二ポリシリコ
ン層から分離するために（特に、供給電圧Ｖｃｃからワ
ード線を分離するために）、図示したように、ポリシリ
コンゲート層３６及び分離領域３４の上にＩＰＯ（ポリ
シリコン間酸化物）層４２を付着形成させることが可能
である。これはオプションであるが推奨される処理ステ
ップである。そうでない場合には、薄いＴＦＴゲート酸
化膜がポリ１をポリ２から分離するが、このような分離
は不充分な場合がある。
【００２０】図２０を参照すると、厚いＩＰＯ酸化物層
４２及びスペーサ４０は、ポリシリコンスペーサがＴＦ
Ｔチャンネルとして作用すべく形成される箇所の領域か
ら局所的に除去されねばならない。従って、ＩＰＯ酸化
物層４２及びスペーサ４２の一部が除去されてポリシリ
コンゲート層３６の端部に隣接した分離領域３４上にお
いてＩＰＯ酸化物層４２内に開口４３を形成する。この
目的のためのマスクを図１８に示してある。フィールド
酸化膜領域においては、エッチングは窒化物ライナー３
８において停止する。共用コンタクト用の開口も設けら
れている。窒化物ライナー３８はＴＦＴゲート酸化膜の
所望の目標とする厚さに依存して、この時点で除去する
ことが可能である（オプションとしての処理ステッ
プ）。窒化物ライナー３８が薄いので、窒化物ライナー
３８を除去するのにドライ又はウエットの剥離プロセス
で充分である。
４２及びスペーサ４０は、ポリシリコンスペーサがＴＦ
Ｔチャンネルとして作用すべく形成される箇所の領域か
ら局所的に除去されねばならない。従って、ＩＰＯ酸化
物層４２及びスペーサ４２の一部が除去されてポリシリ
コンゲート層３６の端部に隣接した分離領域３４上にお
いてＩＰＯ酸化物層４２内に開口４３を形成する。この
目的のためのマスクを図１８に示してある。フィールド
酸化膜領域においては、エッチングは窒化物ライナー３
８において停止する。共用コンタクト用の開口も設けら
れている。窒化物ライナー３８はＴＦＴゲート酸化膜の
所望の目標とする厚さに依存して、この時点で除去する
ことが可能である（オプションとしての処理ステッ
プ）。窒化物ライナー３８が薄いので、窒化物ライナー
３８を除去するのにドライ又はウエットの剥離プロセス
で充分である。
【００２１】次に、本発明の第二好適実施例に基づい
て、ＴＦＴ用のポリシリコンスペーサを形成するのに必
要な処理ステップが実施される。図２１を参照すると、
ポリシリコンゲート３６、ＩＰＯ酸化物層４２及び開口
４３上に酸化物を付着形成させてＴＦＴゲート酸化物層
４４を形成する。次いで、図２２に示したように、共用
コンタクト開口を形成する。ＴＦＴゲート酸化物層４４
の上にＴＦＴチャンネルポリシリコン層４６を付着形成
する。次いで、直列抵抗を減少させるためにＴＦＴチャ
ンネルポリシリコン層４６の上にタンタル（Ｔａ）を付
着形成し、そのタンタルは、電圧供給線Ｖｓｓ及びＶｃ
ｃ上のものを除いて全ての箇所においてマスクを使用し
て後にエッチング除去する。次いで、タンタルが付着形
成されている箇所においてＲＴＡ（迅速熱アニール）に
よってＴａＳｉ2 層を形成することが可能である。同時
的にサリサイド化させたＶｓｓ及びＶｃｃ供給線は直列
抵抗を減少させることを可能とする。最後に、ＴＦＴチ
ャンネルポリシリコン層４６をパターン形成する。図２
３を参照すると、次いで、ＴＦＴチャンネルポリシリコ
ン層４６をエッチングしてポリシリコンスペーサ４８ａ
及び第二寄生（不所望の）スペーサ４８ｂ（ストリンガ
ーと呼ばれる）を形成する。次いで、図２４に示したよ
うに、付加的なマスキングステップによってストリンガ
ーを除去する。従って、ストリンガー４８ｂは除去され
る。これに続いて、約３０乃至４０ＫｅＶのエネルギで
１乃至１０ｅ１１のドーズで燐、砒素又はＢＦ２で本装
置のＴＦＴ ＶＴ（スレッシュホールド電圧）イオン注
入を行なうことが可能である。最後に、この段階におい
てか又はタンタル付着直前の早い段階においてソース／
ドレインマスク及びソース／ドレインイオン注入を実施
する。所望により、付加的な標準的ＴＦＴ後処理ステッ
プを実施する。これらの付加的な処理ステップは、ＴＦ
Ｔを保護するか又は封止することを助けるために行なう
ことが可能である。例えば、上述したステップに続いて
標準的な平坦化処理を行なうことが可能である。第二好
適実施例のＴＦＴスペーサ構成体３０は図２５のマスク
レイアウトの平面図にも示してある。
て、ＴＦＴ用のポリシリコンスペーサを形成するのに必
要な処理ステップが実施される。図２１を参照すると、
ポリシリコンゲート３６、ＩＰＯ酸化物層４２及び開口
４３上に酸化物を付着形成させてＴＦＴゲート酸化物層
４４を形成する。次いで、図２２に示したように、共用
コンタクト開口を形成する。ＴＦＴゲート酸化物層４４
の上にＴＦＴチャンネルポリシリコン層４６を付着形成
する。次いで、直列抵抗を減少させるためにＴＦＴチャ
ンネルポリシリコン層４６の上にタンタル（Ｔａ）を付
着形成し、そのタンタルは、電圧供給線Ｖｓｓ及びＶｃ
ｃ上のものを除いて全ての箇所においてマスクを使用し
て後にエッチング除去する。次いで、タンタルが付着形
成されている箇所においてＲＴＡ（迅速熱アニール）に
よってＴａＳｉ2 層を形成することが可能である。同時
的にサリサイド化させたＶｓｓ及びＶｃｃ供給線は直列
抵抗を減少させることを可能とする。最後に、ＴＦＴチ
ャンネルポリシリコン層４６をパターン形成する。図２
３を参照すると、次いで、ＴＦＴチャンネルポリシリコ
ン層４６をエッチングしてポリシリコンスペーサ４８ａ
及び第二寄生（不所望の）スペーサ４８ｂ（ストリンガ
ーと呼ばれる）を形成する。次いで、図２４に示したよ
うに、付加的なマスキングステップによってストリンガ
ーを除去する。従って、ストリンガー４８ｂは除去され
る。これに続いて、約３０乃至４０ＫｅＶのエネルギで
１乃至１０ｅ１１のドーズで燐、砒素又はＢＦ２で本装
置のＴＦＴ ＶＴ（スレッシュホールド電圧）イオン注
入を行なうことが可能である。最後に、この段階におい
てか又はタンタル付着直前の早い段階においてソース／
ドレインマスク及びソース／ドレインイオン注入を実施
する。所望により、付加的な標準的ＴＦＴ後処理ステッ
プを実施する。これらの付加的な処理ステップは、ＴＦ
Ｔを保護するか又は封止することを助けるために行なう
ことが可能である。例えば、上述したステップに続いて
標準的な平坦化処理を行なうことが可能である。第二好
適実施例のＴＦＴスペーサ構成体３０は図２５のマスク
レイアウトの平面図にも示してある。
【００２２】３つのポリシリコン層ではなく単に２つの
ポリシリコン層を使用し且つ平坦化を必要としないこと
に加えて、本発明のこの第二実施例はその他の効果を提
供している。即ち、第二好適実施例の同時的にサリサイ
ド化したＶｓｓ及びＶｃｃ電圧供給線は直列抵抗を減少
させることを可能としている。更に、ＴａＳｉ又はＷＳ
ｉ層を介してプルダウンゲート（Ｎ＋）へ接続している
ＴＦＴソース（Ｐ＋）は、問題と成りうるＮ＋／Ｐ＋寄
生接合が存在しないことを確保している。
ポリシリコン層を使用し且つ平坦化を必要としないこと
に加えて、本発明のこの第二実施例はその他の効果を提
供している。即ち、第二好適実施例の同時的にサリサイ
ド化したＶｓｓ及びＶｃｃ電圧供給線は直列抵抗を減少
させることを可能としている。更に、ＴａＳｉ又はＷＳ
ｉ層を介してプルダウンゲート（Ｎ＋）へ接続している
ＴＦＴソース（Ｐ＋）は、問題と成りうるＮ＋／Ｐ＋寄
生接合が存在しないことを確保している。
【００２３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の第一好適実施例に基づいてＴＦＴ構
成体を製造する方法の一段階における状態を示した概略
図。
成体を製造する方法の一段階における状態を示した概略
図。
【図２】 本発明の第一好適実施例に基づいてＴＦＴ構
成体を製造する方法の一段階における状態を示した概略
図。
成体を製造する方法の一段階における状態を示した概略
図。
【図３】 本発明の第一好適実施例に基づいてＴＦＴ構
成体を製造する方法の一段階における状態を示した概略
図。
成体を製造する方法の一段階における状態を示した概略
図。
【図４】 本発明の第一好適実施例に基づいてＴＦＴ構
成体を製造する方法の一段階における状態を示した概略
図。
成体を製造する方法の一段階における状態を示した概略
図。
【図５】 本発明の第一好適実施例に基づいてＴＦＴ構
成体を製造する方法の一段階における状態を示した概略
図。
成体を製造する方法の一段階における状態を示した概略
図。
【図６】 本発明の第一好適実施例に基づいてＴＦＴ構
成体を製造する方法の一段階における状態を示した概略
図。
成体を製造する方法の一段階における状態を示した概略
図。
【図７】 本発明の第一好適実施例に基づいてＴＦＴ構
成体を製造する方法の一段階における状態を示した概略
図。
成体を製造する方法の一段階における状態を示した概略
図。
【図８】 本発明の第一好適実施例に基づいてＴＦＴ構
成体を製造する方法の一段階における状態を示した概略
図。
成体を製造する方法の一段階における状態を示した概略
図。
【図９】 本発明の第一好適実施例に基づいてＴＦＴ構
成体を製造する方法の一段階における状態を示した概略
図。
成体を製造する方法の一段階における状態を示した概略
図。
【図１０】 本発明の第一好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図１１】 本発明の第一好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図１２】 本発明の第一好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図１３】 従来のＴＦＴ構成体のＴＦＴチャンネルの
断面積を示した概略図。
断面積を示した概略図。
【図１４】 本発明の第一好適実施例に基づくＴＦＴ構
成体の断面積を示した概略図。
成体の断面積を示した概略図。
【図１５】 本発明の第二好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図１６】 本発明の第二好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図１７】 本発明の第二好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図１８】 本発明の第二好適実施例に基づくＴＦＴ構
成体のマスクレイアウトを示した概略図。
成体のマスクレイアウトを示した概略図。
【図１９】 本発明の第二好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図２０】 本発明の第二好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図２１】 本発明の第二好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図２２】 本発明の第二好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図２３】 本発明の第二好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図２４】 本発明の第二好適実施例に基づいてＴＦＴ
構成体を製造する方法の一段階における状態を示した概
略図。
構成体を製造する方法の一段階における状態を示した概
略図。
【図２５】 本発明の第二好適実施例に基づくＴＦＴ構
成体のマスクレイアウトを示した概略図。
成体のマスクレイアウトを示した概略図。
１０ ＴＦＴ構成体 １２ 基板 １４ ＴＦＴポリシリコンゲート層 １５ ＴＦＴポリシリコンゲート １６ ゲート酸化物層 １８ 窒化物 ２０ ＴＦＴチャンネルアモルファスシリコン ２０ａ チャンネル ２０ｂ ストリンガー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーサー ピイ． バラシンスキー アメリカ合衆国， テキサス 75287， ダラス， ハーバーウッド レーン 4849， アパートメント 306 (72)発明者 ウエイ−ウ フアン アメリカ合衆国， テキサス 75063， アービング， ウエスト バレイ ランチ パークウエイ 9825， ナンバー 1220
Claims (55)
- 【請求項１】 ＴＦＴ（薄膜トランジスタ）のビット線
から供給電圧へのリークを最小とするためにＴＦＴのチ
ャンネルの断面積を最小とする方法において、 基板上にＴＦＴポリシリコンゲート層を形成し、 前記ＴＦＴポリシリコンゲート層をパターン形成し且つ
エッチングしてＴＦＴポリシリコンゲートを形成し、 前記ＴＦＴポリシリコンゲート及び前記基板上にゲート
酸化物層を付着形成し、 前記ゲート酸化物層上にＴＦＴチャンネル層を付着形成
し、 前記ＴＦＴチャンネル層をパターン形成し、 前記ＴＦＴチャンネル層を異方性エッチングして前記Ｔ
ＦＴポリシリコンゲートの側部に隣接してＴＦＴチャン
ネルを形成する、上記各ステップを有することを特徴と
する方法。 - 【請求項２】 請求項１において、前記ＴＦＴポリシリ
コンゲート層が約１５００Å乃至２５００Åの厚さを有
していることを特徴とする方法。 - 【請求項３】 請求項１において、前記ＴＦＴポリシリ
コンゲート層を前記基板上に導電性物質を付着形成する
ことによって形成することを特徴とする方法。 - 【請求項４】 請求項３において、前記導電性物質が多
結晶であることを特徴とする方法。 - 【請求項５】 請求項３において、前記導電性物質が再
結晶化可能なアモルファスシリコンであることを特徴と
する方法。 - 【請求項６】 請求項３において、前記導電性物質の付
着形成が、前記導電性物質が付着形成される温度の関数
である付着速度で実施されることを特徴とする方法。 - 【請求項７】 請求項６において、前記導電性物質が付
着形成される前記温度が約５２０℃から６２０℃へ変化
することが可能であることを特徴とする方法。 - 【請求項８】 請求項１において、前記ゲート酸化物層
がテトラエチルオルトシリケート（ＴＥＯＳ）であるこ
とを特徴とする方法。 - 【請求項９】 請求項１において、前記ゲート酸化物層
が高温酸化物（ＨＴＯ）であることを特徴とする方法。 - 【請求項１０】 請求項１において、前記ゲート酸化物
層の付着形成が約１０Å／分乃至１００Å／分の付着速
度で実施されることを特徴とする方法。 - 【請求項１１】 請求項１において、前記ＴＦＴチャン
ネル層を形成するために約２００Å乃至５００Åのアモ
ルファスシリコンを付着形成させることを特徴とする方
法。 - 【請求項１２】 請求項１１において、前記ＴＦＴチャ
ンネル層を形成するためにアモルファスシリコンを付着
形成した後に、前記アモルファスシリコンの再結晶化ア
ニールステップを実施してポリシリコンＴＦＴチャンネ
ル層を形成することを特徴とする方法。 - 【請求項１３】 請求項１２において、前記アモルファ
スシリコンの再結晶化アニールを約８乃至１５０時間の
間約５５０℃乃至７００℃において実施して適切なグレ
イン寸法を持ったポリシリコンＴＦＴチャンネル層を形
成することを特徴とする方法。 - 【請求項１４】 請求項１において、前記ＴＦＴチャン
ネル層を形成するために約２００Å乃至５００Åのポリ
シリコンを付着形成させることを特徴とする方法。 - 【請求項１５】 請求項１において、前記ＴＦＴチャン
ネル層を位相性エッチングするステップが寄生スペーサ
も形成することを特徴とする方法。 - 【請求項１６】 請求項１５において、前記寄生スペー
サがマスキングステップを介して除去されることを特徴
とする方法。 - 【請求項１７】 請求項１において、前記ＴＦＴチャン
ネル層を異方性エッチングするステップが前記ＴＦＴポ
リシリコンゲートの第二側部に隣接して寄生スペーサを
形成することを特徴とする方法。 - 【請求項１８】 請求項１７において、前記寄生スペー
サがマスキングステップによって除去されることを特徴
とする方法。 - 【請求項１９】 請求項１において、前記基板上に前記
ＴＦＴポリシリコンゲート層を形成するステップの前
に、前記基板を平坦化させるステップを実施することを
特徴とする方法。 - 【請求項２０】 請求項１９において、前記基板を平坦
化させるステップが、ストリンガーの形成を最小とする
ために前記ＴＦＴ用の平坦なベースを与えるために実施
されることを特徴とする方法。 - 【請求項２１】 請求項１において、前記ＴＦＴポリシ
リコンゲート及び前記基板上に前記ゲート酸化物層を付
着形成するステップの後に、過剰エッチ保護層として作
用する窒化物層を前記ゲート酸化物層の上に付着形成さ
せることを特徴とする方法。 - 【請求項２２】 請求項２１において、前記ゲート酸化
物層の上に窒化物層を付着形成するステップの後に、前
記窒化物層の上の前記ＴＦＴチャンネル層を付着形成さ
せることを特徴とする方法。 - 【請求項２３】 請求項２１において、前記窒化物層の
付着形成を約１０Å／分乃至１００Å／分の付着速度で
実施することを特徴とする方法。 - 【請求項２４】 請求項１において、前記ＴＦＴチャン
ネル層を異方性エッチングしてＴＦＴチャンネルを形成
するステップの後に、前記ＴＦＴをスレッシュホールド
電圧（ＶＴ）注入物でイオン注入することを特徴とする
方法。 - 【請求項２５】 請求項２４において、前記ＴＦＴを約
２０乃至４０ＫｅＶのエネルギにおいて約１乃至１０ｅ
１２のドーズで燐をイオン注入することを特徴とする方
法。 - 【請求項２６】 請求項２４において、前記ＴＦＴを約
２０−４０ＫｅＶのエネルギで約１乃至１０ｅ１２のド
ーズで砒素をイオン注入することを特徴とする方法。 - 【請求項２７】 請求項２４において、前記ＴＦＴを、
約２０乃至４０ＫｅＶのエネルギで約１乃至１０ｅ１２
のドーズでＢＦ２でイオン注入することを特徴とする方
法。 - 【請求項２８】 薄膜トランスジスタ（ＴＦＴ）のビッ
ト線から供給電圧へのリークを最小とするためにチャン
ネル区域の断面を減少させたＴＦＴ構成体において、 基板が設けられており、 ＴＦＴポリシリコンゲートが前記基板の上に形成されて
おり、 ゲート酸化物層が前記基板及び前記ＴＦＴポリシリコン
ゲート上に形成されており、 ＴＦＴポリシリコンチャンネルが前記ＴＦＴポリシリコ
ンゲートの側部に隣接して形成されており、前記ＴＦＴ
ポリシリコンチャンネルは前記ＴＦＴポリシリコンチャ
ンネルのみを残存させるべく選択的に除去されている付
着形成したチャンネルポリシリコン層の厚さによって制
限されているチャンネル厚さを有しており、且つ前記Ｔ
ＦＴポリシリコンチャンネルは前記ＴＦＴポリシリコン
ゲートに沿ってエッチングした前記ＴＦＴポリシリコン
チャンネルの高さに対応するチャンネル幅を有している
ことを特徴とする構成体。 - 【請求項２９】 請求項２８において、前記チャンネル
厚さが約３００乃至５００Åであり且つ前記チャンネル
幅が約０．１５乃至０．２５μｍであることを特徴とす
る構成体。 - 【請求項３０】 請求項２８において、前記ＴＦＴポリ
シリコンチャンネルのチャンネル厚さ及びチャンネル幅
が前記ＴＦＴポリシリコンゲートの厚さを変更すること
によって調節することが可能であることを特徴とする構
成体。 - 【請求項３１】 薄膜トランジスタ（ＴＦＴ）のビット
線から供給電圧へのリークを最小とするためにＴＦＴの
チャンネルの断面積を最小とする方法において、 活性領域に隣接して分離領域を画定し、 前記活性領域及び前記分離領域の第一部分の上にポリシ
リコンゲート領域を形成し、尚活性領域は前記分離領域
の第一部分に隣接しており、 前記ポリシリコンゲート領域及び前記ポリシリコンゲー
ト領域によって被覆されていない前記分離領域をＮ−／
Ｐ−注入物でイオン注入し、 前記ポリシリコンゲート領域及び前記分離領域の上に第
一酸化物層を付着形成し、 前記第一酸化物層を選択的にエッチングして前記ポリシ
リコンゲート領域の端部に隣接する酸化物スペーサを形
成し、 前記ポリシリコンゲート領域、前記酸化物スペーサ及び
前記分離領域をＮ＋／Ｐ＋注入物でイオン注入し、 前記ポリシリコンゲート領域、前記酸化物スペーサ及び
前記分離領域の上に第二酸化物層を付着形成し、 前記第二酸化物層の一部及び前記酸化物スペーサを選択
的に除去して前記ポリシリコンゲート領域の端部に隣接
する分離領域の第二部分上で前記第二酸化物層内に開口
を形成し、 前記第二酸化物層、前記ポリシリコンゲート領域及び前
記第二酸化物層内の開口上に第三酸化物層を形成し、 前記第三酸化物層の上にＴＦＴチャンネルポリシリコン
層を付着形成し、 前記ＴＦＴチャンネルポリシリコン層を選択的にパター
ン形成すると共にエッチングして前記ポリシリコンゲー
ト領域の端部に隣接して前記第二酸化物層の開口内にＴ
ＦＴポリシリコンスペーサを形成する、上記各ステップ
を有することを特徴とする方法。 - 【請求項３２】 請求項３１において、活性領域に隣接
して分離領域を画定するステップの後に、埋込コンタク
トを形成することを特徴とする方法。 - 【請求項３３】 請求項３１において、活性領域に隣接
して分離領域を画定するステップの後に、共用コンタク
トを形成することを特徴とする方法。 - 【請求項３４】 請求項３１において、前記ポリシリコ
ンゲート領域を形成するステップを約１０００乃至２０
００Åの厚さで約６２０℃におけるポリシリコン付着に
よって実施し、次いで燐を付着形成し且つ約３０分間の
間約９００℃においてドライブインを行なうか又は約３
０乃至５０ＫｅＶのエネルギにおいて約１乃至１０ｅ１
５のドーズにおいてＰ３１をイオン注入し、次いで約８
００乃至９００℃において約３０分間の間アニールを行
なうことを特徴とする方法。 - 【請求項３５】 請求項３１において、前記活性領域及
び前記分離領域の第一部分の上に前記ポリシリコンゲー
ト領域を形成するステップの後に、前記ポリシリコンゲ
ート領域の上にポリサイド層を形成することを特徴とす
る方法。 - 【請求項３６】 請求項３５において、前記ポリサイド
層を形成するステップが前記ポリシリコンゲート領域の
抵抗を減少させることを特徴とする方法。 - 【請求項３７】 請求項３５において、前記ポリサイド
層がタングステンシリサイド（ＷＳｉ2 ）であることを
特徴とする方法。 - 【請求項３８】 請求項３５において、前記ポリサイド
層の厚さが約１０００Å乃至２０００Åであることを特
徴とする方法。 - 【請求項３９】 請求項３５において、前記ポリサイド
層が付着形成によって形成されることを特徴とする方
法。 - 【請求項４０】 請求項３５において、前記ポリサイド
層がサリサイドプロセスによって形成されることを特徴
とする方法。 - 【請求項４１】 請求項３１において、前記Ｎ−／Ｐ−
イオン注入が約２５乃至４５ＫｅＶのエネルギレベルに
おいて約１乃至１０ｅ１３のドーズで燐のＮ−ドーパン
ト及び約３０乃至５０ＫｅＶのエネルギレベルにおいて
約１乃至１０ｅ１３のドーズでのＢＦ２又はＢ１１のＰ
−ドーパントから構成されることを特徴とする方法。 - 【請求項４２】 請求項３１において、前記ポリシリコ
ンゲート領域及び前記ポリシリコンゲート領域によって
被覆されていない前記分離領域をＮ−／Ｐ−注入物でイ
オン注入するステップの後に、前記ポリシリコンゲート
領域の端部に隣接した前記ポリシリコンゲート領域の上
表面の一部及び前記ポリシリコンゲート領域の端部を窒
化物層で被覆するように前記ポリシリコンゲート領域の
端部の上に窒化物層を付着形成すると共に前記ポリシリ
コンゲート領域の端部に隣接する前記分離領域の第三部
分の上に窒化物層を付着形成することを特徴とする方
法。 - 【請求項４３】 請求項４２において、前記窒化物層が
約１００Å乃至３００Åの厚さであることを特徴とする
方法。 - 【請求項４４】 請求項４２において、前記窒化物層を
付着形成するステップを約１０Å／分乃至１００Å／分
の付着速度において実施することを特徴とする方法。 - 【請求項４５】 請求項３１において、前記第一酸化物
層が約５０Å／分乃至２５０Å／分の高速付着速度で約
７００℃においてＷＳｉ2 又はＴａＳｉ2 として前記第
一酸化物層を付着形成させることを特徴とする方法。 - 【請求項４６】 請求項３１において、前記Ｎ＋／Ｐ＋
イオン注入が、約１乃至１０ｅ１５のドーズでの砒素及
びそれに続く約３０乃至５０ＫｅＶのエネルギでの約１
乃至１０ｅ１４のドーズでの燐のＮ＋イオン注入及び約
３０ＫｅＶのエネルギでの約１乃至１０ｅ１５のドーズ
でのＢＦ２又はボロンの前記ポリシリコンゲート領域、
前記酸化物スペーサ及び前記分離領域の周辺部における
Ｐ＋イオン注入を有することを特徴とする方法。 - 【請求項４７】 請求項３１において、前記第二酸化物
層がポリシリコン間酸化物（ＩＰＯ）層であることを特
徴とする方法。 - 【請求項４８】 請求項３１において、ＴＦＴポリシリ
コンスペーサを形成するために前記ＴＦＴチャンネルポ
リシリコン層を選択的にパターン形成すると共にエッチ
ングするステップの後に、前記ＴＦＴをスレッシュホー
ルド電圧（ＶＴ）注入物でイオン注入することを特徴と
する方法。 - 【請求項４９】 請求項４８において、前記ＴＦＴを約
３０乃至４０ＫｅＶのエネルギにおいて約１乃至１０ｅ
１１のドーズで燐をイオン注入することを特徴とする方
法。 - 【請求項５０】 請求項４８において、前記ＴＦＴを約
３０乃至４０ＫｅＶのエネルギにおいて約１乃至１０ｅ
１１のドーズで砒素でイオン注入することを特徴とする
方法。 - 【請求項５１】 請求項４８において、前記ＴＦＴを約
３０乃至４０ＫｅＶのエネルギにおいて約１乃至１０ｅ
１１のドーズでＢＦ２でイオン注入することを特徴とす
る方法。 - 【請求項５２】 請求項３１において、前記第三酸化物
層の上に前記ＴＦＴチャンネルポリシリコン層を付着形
成するステップの後で且つ前記ポリシリコンゲート領域
の端部に隣接する前記第二酸化物層の開口内にＴＦＴポ
リシリコンスペーサを形成するために前記ＴＦＴチャン
ネルポリシリコン層を選択的にパターン形成し且つエッ
チングするステップの前に、 前記ＴＦＴチャンネルポリシリコン層の上にタンタル層
を付着形成し、 第一電圧供給領域及び第二電圧供給領域を除いて前記タ
ンタル層をエッチング除去し、 第一電圧供給領域及び第二電圧供給領域を同時的にサリ
サイド化させるために前記タンタル層を迅速熱アニール
（ＲＴＡ）へ露呈させる、上記各ステップを有すること
を特徴とする方法。 - 【請求項５３】 薄膜トランジスタ（ＴＦＴ）のビット
線から供給電圧へのリークを最小とさせるためにチャン
ネル区域の断面積を減少させたＴＦＴ構成体において、 活性領域に隣接して分離領域が設けられており、 ポリシリコンゲート領域が前記活性領域及び前記分離領
域の第一部分の上に形成されており、尚前記活性領域は
前記分離領域の第一部分と隣接しており、 第一酸化物層が前記活性領域の第一部分の上及び前記分
離領域の第二部分の上に形成されており、 前記ポリシリコンゲート領域の端部に隣接した前記分離
領域の第三部分の上側において前記第一酸化物層内に開
口が形成されており、 前記第一酸化物層、前記ポリシリコンゲート領域及び前
記第一酸化物層内に形成した前記開口上に第二酸化物層
が形成されており、 ＴＦＴポリシリコンチャンネルが前記ポリシリコンゲー
ト領域の端部に隣接する前記第一酸化物層の開口内に形
成されており、尚前記ＴＦＴポリシリコンチャンネルは
選択的に除去された付着形成したチャンネルポリシリコ
ン層の厚さによって制限されるチャンネル厚さを有して
いることを特徴とする構成体。 - 【請求項５４】 請求項５３において、前記チャンネル
厚さが約３００乃至５００Åであり且つ前記ＴＦＴポリ
シリコンチャンネルのチャンネル幅が約０．１５乃至
０．２５μｍであることを特徴とする構成体。 - 【請求項５５】 請求項５３において、前記ＴＦＴポリ
シリコンチャンネルのチャンネル厚さ及びチャンネル幅
は前記ポリシリコンゲート領域の厚さを変更することに
よって調節することが可能であることを特徴とする構成
体。
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|---|---|---|---|
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| US08/521,709 US5640023A (en) | 1995-08-31 | 1995-08-31 | Spacer-type thin-film polysilicon transistor for low-power memory devices |
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Families Citing this family (29)
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|---|---|---|---|---|
| US6773971B1 (en) * | 1994-07-14 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having lightly-doped drain (LDD) regions |
| US6906383B1 (en) * | 1994-07-14 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| KR0170311B1 (ko) * | 1995-06-23 | 1999-02-01 | 김광호 | 스태틱 랜덤 억세스 메모리 및 그 제조방법 |
| US5751630A (en) * | 1996-08-29 | 1998-05-12 | Micron Technology, Inc. | SRAM cell employing substantially vertically elongated pull-up resistors |
| US5699292A (en) * | 1996-01-04 | 1997-12-16 | Micron Technology, Inc. | SRAM cell employing substantially vertically elongated pull-up resistors |
| US6043129A (en) * | 1997-06-09 | 2000-03-28 | Integrated Device Technology, Inc. | High density MOSFET with raised source and drain regions |
| US6063676A (en) * | 1997-06-09 | 2000-05-16 | Integrated Device Technology, Inc. | Mosfet with raised source and drain regions |
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
| US6271568B1 (en) * | 1997-12-29 | 2001-08-07 | Utmc Microelectronic Systems Inc. | Voltage controlled resistance modulation for single event upset immunity |
| US6242354B1 (en) | 1998-02-12 | 2001-06-05 | National Semiconductor Corporation | Semiconductor device with self aligned contacts having integrated silicide stringer removal and method thereof |
| US6004878A (en) * | 1998-02-12 | 1999-12-21 | National Semiconductor Corporation | Method for silicide stringer removal in the fabrication of semiconductor integrated circuits |
| US6191446B1 (en) | 1998-03-04 | 2001-02-20 | Advanced Micro Devices, Inc. | Formation and control of a vertically oriented transistor channel length |
| US6656779B1 (en) * | 1998-10-06 | 2003-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor apparatus having semiconductor circuits made of semiconductor devices, and method of manufacture thereof |
| US6392302B1 (en) | 1998-11-20 | 2002-05-21 | Micron Technology, Inc. | Polycide structure and method for forming polycide structure |
| US6188107B1 (en) * | 1999-01-07 | 2001-02-13 | Advanced Micro Devices, Inc. | High performance transistor fabricated on a dielectric film and method of making same |
| DE10219361B4 (de) * | 2002-04-30 | 2008-04-30 | Advanced Micro Devices, Inc., Sunnyvale | Ein Halbleiterelement mit einer verbesserten lokalen Verbindungsstruktur und ein Verfahren zur Herstellung eines derartigen Elements |
| JP4674544B2 (ja) * | 2005-12-27 | 2011-04-20 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
| US8558654B2 (en) | 2008-09-17 | 2013-10-15 | Stmicroelectronics (Grenoble 2) Sas | Vialess integration for dual thin films—thin film resistor and heater |
| US8242876B2 (en) * | 2008-09-17 | 2012-08-14 | Stmicroelectronics, Inc. | Dual thin film precision resistance trimming |
| US8786396B2 (en) | 2008-09-17 | 2014-07-22 | Stmicroelectronics Pte. Ltd. | Heater design for heat-trimmed thin film resistors |
| US8400257B2 (en) | 2010-08-24 | 2013-03-19 | Stmicroelectronics Pte Ltd | Via-less thin film resistor with a dielectric cap |
| US8436426B2 (en) | 2010-08-24 | 2013-05-07 | Stmicroelectronics Pte Ltd. | Multi-layer via-less thin film resistor |
| US8659085B2 (en) | 2010-08-24 | 2014-02-25 | Stmicroelectronics Pte Ltd. | Lateral connection for a via-less thin film resistor |
| US8927909B2 (en) | 2010-10-11 | 2015-01-06 | Stmicroelectronics, Inc. | Closed loop temperature controlled circuit to improve device stability |
| US8809861B2 (en) | 2010-12-29 | 2014-08-19 | Stmicroelectronics Pte Ltd. | Thin film metal-dielectric-metal transistor |
| US9159413B2 (en) | 2010-12-29 | 2015-10-13 | Stmicroelectronics Pte Ltd. | Thermo programmable resistor based ROM |
| US8981527B2 (en) * | 2011-08-23 | 2015-03-17 | United Microelectronics Corp. | Resistor and manufacturing method thereof |
| US8526214B2 (en) | 2011-11-15 | 2013-09-03 | Stmicroelectronics Pte Ltd. | Resistor thin film MTP memory |
| CN105390534B (zh) * | 2015-10-28 | 2018-07-17 | 武汉华星光电技术有限公司 | 低温多晶硅薄膜晶体管的制造方法 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294796B1 (en) * | 1982-04-13 | 2001-09-25 | Seiko Epson Corporation | Thin film transistors and active matrices including same |
| JPS59208783A (ja) * | 1983-05-12 | 1984-11-27 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| US4554572A (en) * | 1983-06-17 | 1985-11-19 | Texas Instruments Incorporated | Self-aligned stacked CMOS |
| JPH01231376A (ja) * | 1988-03-11 | 1989-09-14 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| JPH0391932A (ja) * | 1989-09-04 | 1991-04-17 | Canon Inc | 半導体装置の製造方法 |
| US5155054A (en) * | 1989-09-28 | 1992-10-13 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor MOSFET having a projection T-shaped semiconductor portion |
| JPH0770624B2 (ja) * | 1990-06-22 | 1995-07-31 | 株式会社東芝 | 半導体集積回路 |
| US5302843A (en) * | 1990-07-26 | 1994-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Improved vertical channel transistor |
| EP0510604A3 (en) * | 1991-04-23 | 2001-05-09 | Canon Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2789931B2 (ja) * | 1991-05-27 | 1998-08-27 | 日本電気株式会社 | 半導体装置 |
| JP2602132B2 (ja) * | 1991-08-09 | 1997-04-23 | 三菱電機株式会社 | 薄膜電界効果素子およびその製造方法 |
| US5391506A (en) * | 1992-01-31 | 1995-02-21 | Kawasaki Steel Corporation | Manufacturing method for semiconductor devices with source/drain formed in substrate projection. |
| US5173754A (en) * | 1992-02-03 | 1992-12-22 | Micron Technology, Inc. | Integrated circuit device with gate in sidewall |
| KR940006273A (ko) * | 1992-06-20 | 1994-03-23 | 오가 노리오 | 스태틱램(sram) 장치 및 그 제조방법 |
| JP3157985B2 (ja) * | 1993-06-10 | 2001-04-23 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| KR970005945B1 (ko) * | 1993-08-09 | 1997-04-22 | 엘지반도체 주식회사 | 반도체 박막트랜지스터 제조방법 |
| JP3386863B2 (ja) * | 1993-09-29 | 2003-03-17 | 三菱電機株式会社 | 薄膜トランジスタ及びその製造方法 |
| US5391505A (en) * | 1993-11-01 | 1995-02-21 | Lsi Logic Corporation | Active device constructed in opening formed in insulation layer and process for making same |
| US5418393A (en) * | 1993-11-29 | 1995-05-23 | Motorola, Inc. | Thin-film transistor with fully gated channel region |
| KR0124626B1 (ko) * | 1994-02-01 | 1997-12-11 | 문정환 | 박막 트랜지스터 제조방법 |
| US20040178446A1 (en) * | 1994-02-09 | 2004-09-16 | Ravishankar Sundaresan | Method of forming asymmetrical polysilicon thin film transistor |
| US5411905A (en) * | 1994-04-29 | 1995-05-02 | International Business Machines Corporation | Method of making trench EEPROM structure on SOI with dual channels |
| KR0136931B1 (ko) * | 1994-05-12 | 1998-04-24 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
| KR0132490B1 (ko) * | 1994-07-21 | 1998-04-16 | 문정환 | 박막트랜지스터 제조방법 |
| US5510278A (en) * | 1994-09-06 | 1996-04-23 | Motorola Inc. | Method for forming a thin film transistor |
| US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
-
1995
- 1995-08-31 US US08/521,709 patent/US5640023A/en not_active Ceased
-
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-
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