JP2789931B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 69
- 239000010408 film Substances 0.000 claims description 122
- 239000010409 thin film Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 32
- 239000010703 silicon Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 230000000694 effects Effects 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高密度集積回路に組み込まれるＴＦＴ（Ｔｈｉｎ Ｆｉ
ｌｍ Ｔｒａｎｓｉｓｔｏｒの略）の構造に関する。
高密度集積回路に組み込まれるＴＦＴ（Ｔｈｉｎ Ｆｉ
ｌｍ Ｔｒａｎｓｉｓｔｏｒの略）の構造に関する。
【０００２】
【従来の技術】基板の上に設けられた半導体薄膜をチャ
ネル領域として形成されたＭＯＳトランジスタは薄膜ト
ランジスタ（ＴＦＴ）と呼ばれている。ＴＦＴは、例え
ば、液晶ディスプレイを駆動するためのスイッチングマ
トリクス素子として、開発が進められてきた。半導体装
置においても、これの高集積化に伴ない、ＴＦＴが着目
されるようになってきた。これは、半導体基板の表面に
あらかじめ形成されたトランジスタ上にＴＦＴを積層す
ることにより、半導体装置をより高集積化することが可
能になるためである。特に、ＳＲＡＭにおいては、従来
の多結晶シリコンからなる負荷素子の代りに、Ｐチャネ
ルのＴＦＴを負荷素子として採用することが進められて
いる。
ネル領域として形成されたＭＯＳトランジスタは薄膜ト
ランジスタ（ＴＦＴ）と呼ばれている。ＴＦＴは、例え
ば、液晶ディスプレイを駆動するためのスイッチングマ
トリクス素子として、開発が進められてきた。半導体装
置においても、これの高集積化に伴ない、ＴＦＴが着目
されるようになってきた。これは、半導体基板の表面に
あらかじめ形成されたトランジスタ上にＴＦＴを積層す
ることにより、半導体装置をより高集積化することが可
能になるためである。特に、ＳＲＡＭにおいては、従来
の多結晶シリコンからなる負荷素子の代りに、Ｐチャネ
ルのＴＦＴを負荷素子として採用することが進められて
いる。
【０００３】従来の半導体装置に用いられるＴＦＴは、
例えば、半導体基板上に設けられた絶縁膜上にゲート電
極が形成され、このゲート電極の表面がゲート絶縁膜で
被覆され、ゲート絶縁膜の上に堆積された半導体薄膜に
ソース領域，ドレイン領域，およびチャネル領域が形成
された構造を有している。（このように、ゲート電極が
半導体薄膜の下に形成されているＴＦＴは、ボトム・ゲ
ート型のＴＦＴと呼ばれる。一方、ゲート電極が半導体
薄膜の上に形成されているＴＦＴは、トップ・ゲート型
のＴＦＴと呼ばれる。）多くの場合、チャネル領域は半
導体基板表面に平行に配置される。このチャネル幅およ
びチャネル長は、微細加工時の最小寸法以下にはできな
い。
例えば、半導体基板上に設けられた絶縁膜上にゲート電
極が形成され、このゲート電極の表面がゲート絶縁膜で
被覆され、ゲート絶縁膜の上に堆積された半導体薄膜に
ソース領域，ドレイン領域，およびチャネル領域が形成
された構造を有している。（このように、ゲート電極が
半導体薄膜の下に形成されているＴＦＴは、ボトム・ゲ
ート型のＴＦＴと呼ばれる。一方、ゲート電極が半導体
薄膜の上に形成されているＴＦＴは、トップ・ゲート型
のＴＦＴと呼ばれる。）多くの場合、チャネル領域は半
導体基板表面に平行に配置される。このチャネル幅およ
びチャネル長は、微細加工時の最小寸法以下にはできな
い。
【０００４】この欠点を緩和するため、ゲート電極の側
面に形成された部分の半導体薄膜をチャネル領域とする
構造のＴＦＴが、例えば、１９８４年シンポジウム−オ
ン−ブイ・エル・エス・アイ−テクノロジーの予稿集の
８，９頁（１９８４Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳ
Ｉ Ｔｅｃｈｎｏｌｏｇｙ，Ｄｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．８−９）に報告
されている。
面に形成された部分の半導体薄膜をチャネル領域とする
構造のＴＦＴが、例えば、１９８４年シンポジウム−オ
ン−ブイ・エル・エス・アイ−テクノロジーの予稿集の
８，９頁（１９８４Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳ
Ｉ Ｔｅｃｈｎｏｌｏｇｙ，Ｄｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．８−９）に報告
されている。
【０００５】半導体装置の略断面図である図１４を参照
すると、上記報告のＴＦＴは、ボトム・ゲート型のＴＦ
Ｔである。このＴＦＴを含む半導体装置は、以下のよう
に構成される。Ｐ型のシリコン基板２０１ａの表面には
ＮチャネルＭＯＳトランジスタが設けられている。この
ＮチャネルＭＯＳトランジスタは、Ｐ型のシリコン基板
２０１ａの表面に設けられたＮ+ 型ソース領域２０５お
よびＮ+ 型ドレイン領域２０６，シリコン基板２０１ａ
上に設けられたゲート酸化膜２０３，および第１のゲー
ト酸化膜２０３を介してシリコン基板２０１ａ上に設け
られたゲート電極２０４ａから構成される。このゲート
電極２０４ａは、Ｎ+ 型の多結晶シリコンからなる。
すると、上記報告のＴＦＴは、ボトム・ゲート型のＴＦ
Ｔである。このＴＦＴを含む半導体装置は、以下のよう
に構成される。Ｐ型のシリコン基板２０１ａの表面には
ＮチャネルＭＯＳトランジスタが設けられている。この
ＮチャネルＭＯＳトランジスタは、Ｐ型のシリコン基板
２０１ａの表面に設けられたＮ+ 型ソース領域２０５お
よびＮ+ 型ドレイン領域２０６，シリコン基板２０１ａ
上に設けられたゲート酸化膜２０３，および第１のゲー
ト酸化膜２０３を介してシリコン基板２０１ａ上に設け
られたゲート電極２０４ａから構成される。このゲート
電極２０４ａは、Ｎ+ 型の多結晶シリコンからなる。
【０００６】このＮチャネルＭＯＳトランジスタ上に形
成されたＴＦＴのゲート電極は、ＮチャネルＭＯＳトラ
ンジスタのゲート電極と共通である。このＮチャネルＭ
ＯＳトランジスタのゲート電極２０４ａ，Ｎ+ 型ソース
領域２０５，およびＮ+ 型ドレイン領域２０６の表面を
覆って設けられたゲート酸化膜２１３ａが、このＴＦＴ
のゲート絶縁膜となる。ゲート酸化膜２１３ａ上には多
結晶シリコン薄膜が設けられる。Ｐ型不純物をシリコン
基板に対して垂直にイオン注入することにより、この多
結晶シリコン薄膜に、このＴＦＴのＰ+ 型ソース領域２
１５ａ，Ｐ+ 型ドレイン領域２１６ａ，およびチャネル
領域２１１ａが形成される。チャネル領域２１１ａは、
ゲート酸化膜２１３ａを介して、ゲート電極２０４ａの
側面に形成される。Ｐ+ 型ソース領域２１５ａは、ゲー
ト酸化膜２１３ａを介して、Ｎ+型ソース領域２０５ａ
並びにＮ+ 型ドレイン領域２０６ａの上面に形成され
る。Ｐ+ 型ドレイン領域２１６ａは、ゲート酸化膜２１
３ａを介して、ゲート電極２０４ａの上面に形成され
る。このＴＦＴのチャネル領域２１１ａの表面はサイド
ウォール用のシリコン酸化膜２２１により覆われ、さら
にＴＦＴの表面はシリコン酸化膜２２２により覆われて
いる。
成されたＴＦＴのゲート電極は、ＮチャネルＭＯＳトラ
ンジスタのゲート電極と共通である。このＮチャネルＭ
ＯＳトランジスタのゲート電極２０４ａ，Ｎ+ 型ソース
領域２０５，およびＮ+ 型ドレイン領域２０６の表面を
覆って設けられたゲート酸化膜２１３ａが、このＴＦＴ
のゲート絶縁膜となる。ゲート酸化膜２１３ａ上には多
結晶シリコン薄膜が設けられる。Ｐ型不純物をシリコン
基板に対して垂直にイオン注入することにより、この多
結晶シリコン薄膜に、このＴＦＴのＰ+ 型ソース領域２
１５ａ，Ｐ+ 型ドレイン領域２１６ａ，およびチャネル
領域２１１ａが形成される。チャネル領域２１１ａは、
ゲート酸化膜２１３ａを介して、ゲート電極２０４ａの
側面に形成される。Ｐ+ 型ソース領域２１５ａは、ゲー
ト酸化膜２１３ａを介して、Ｎ+型ソース領域２０５ａ
並びにＮ+ 型ドレイン領域２０６ａの上面に形成され
る。Ｐ+ 型ドレイン領域２１６ａは、ゲート酸化膜２１
３ａを介して、ゲート電極２０４ａの上面に形成され
る。このＴＦＴのチャネル領域２１１ａの表面はサイド
ウォール用のシリコン酸化膜２２１により覆われ、さら
にＴＦＴの表面はシリコン酸化膜２２２により覆われて
いる。
【０００７】
【発明が解決しようとする課題】上記報告のＴＦＴで
は、チャネル電流はシリコン基板２０１ａの表面に対し
て垂直方向に流れる。このＴＦＴのチャネル長は、ゲー
ト電極２０４ａの高さ（膜厚）でほぼ決まるため、微細
加工時の最小寸法以下にすることが可能であり、ＴＦＴ
の微細化に適している。しかしながら、上記構造のＴＦ
Ｔの場合、チャネル長の短かいトランジスタであるにも
かかわらず、ゲート酸化膜２１３ａを介してゲート電極
２０４ａの上面に形成されたドレイン領域２１６ａとチ
ャネル領域２１１ａとの界面がゲート酸化膜２１３ａ上
にあるため、ドレイン領域２１６ａ端での電界が大き
く、リーク電流の増加などの特性劣化の原因となる。
は、チャネル電流はシリコン基板２０１ａの表面に対し
て垂直方向に流れる。このＴＦＴのチャネル長は、ゲー
ト電極２０４ａの高さ（膜厚）でほぼ決まるため、微細
加工時の最小寸法以下にすることが可能であり、ＴＦＴ
の微細化に適している。しかしながら、上記構造のＴＦ
Ｔの場合、チャネル長の短かいトランジスタであるにも
かかわらず、ゲート酸化膜２１３ａを介してゲート電極
２０４ａの上面に形成されたドレイン領域２１６ａとチ
ャネル領域２１１ａとの界面がゲート酸化膜２１３ａ上
にあるため、ドレイン領域２１６ａ端での電界が大き
く、リーク電流の増加などの特性劣化の原因となる。
【０００８】この欠点を改善する提案が、特開平２−３
０１４７号公報でなされている。半導体装置の略断面図
である図１５を参照すると、上記公報記載のＴＦＴは、
シリコン基板２０１ｂ上に形成された第１の絶縁膜２１
２上に設けられている。このＴＦＴのゲート電極２０４
ｂは多結晶シリコンからなり、第１の絶縁膜２１２上に
形成される。このゲート電極２０４ｂの側面にはこのＴ
ＦＴのゲート絶縁膜２１３ｂが設けられ、ゲート電極２
０４ｂの上面には膜厚２００ｎｍ程度の充分に厚い第２
の絶縁膜２２３が設けられている。ゲート絶縁膜２１３
ｂ，第１の絶縁膜２１２，２２３を覆って設けられた多
結晶シリコン薄膜に、上記報告と同様に、Ｐ型不純物を
シリコ基板２０１ｂに対して垂直にイオン注入すること
により、このＴＦＴのＰ+ 型ソース領域２１５ｂ，Ｐ+
型ドレイン領域２１６ｂ，およびチャネル領域２１１ｂ
が形成される。このＴＦＴは、第２の絶縁膜２２３の存
在により、Ｐ+ 型ドレイン領域２１６ｂがゲート電極２
０４ｂに対してオフ・セット構造になっており、Ｐ+ 型
ドレイン領域２１６ｂ端での電界が緩和されることにな
る。このため、上記報告のＴＦＴに較べて、このＴＦＴ
は、特性改善ができる。
０１４７号公報でなされている。半導体装置の略断面図
である図１５を参照すると、上記公報記載のＴＦＴは、
シリコン基板２０１ｂ上に形成された第１の絶縁膜２１
２上に設けられている。このＴＦＴのゲート電極２０４
ｂは多結晶シリコンからなり、第１の絶縁膜２１２上に
形成される。このゲート電極２０４ｂの側面にはこのＴ
ＦＴのゲート絶縁膜２１３ｂが設けられ、ゲート電極２
０４ｂの上面には膜厚２００ｎｍ程度の充分に厚い第２
の絶縁膜２２３が設けられている。ゲート絶縁膜２１３
ｂ，第１の絶縁膜２１２，２２３を覆って設けられた多
結晶シリコン薄膜に、上記報告と同様に、Ｐ型不純物を
シリコ基板２０１ｂに対して垂直にイオン注入すること
により、このＴＦＴのＰ+ 型ソース領域２１５ｂ，Ｐ+
型ドレイン領域２１６ｂ，およびチャネル領域２１１ｂ
が形成される。このＴＦＴは、第２の絶縁膜２２３の存
在により、Ｐ+ 型ドレイン領域２１６ｂがゲート電極２
０４ｂに対してオフ・セット構造になっており、Ｐ+ 型
ドレイン領域２１６ｂ端での電界が緩和されることにな
る。このため、上記報告のＴＦＴに較べて、このＴＦＴ
は、特性改善ができる。
【０００９】上記公報記載のＴＦＴを高密度集積回路に
適用する例として、ＳＲＡＭのＰ型負荷素子が挙られ
る。上述のように半導体薄膜として多結晶シリコン薄膜
を用いたＴＦＴは、チャネル領域２１１ｂが多結晶シリ
コンであることから、単結晶シリコン表面に形成したＭ
ＯＳトランジスタと較べると、特性が劣る。多結晶シリ
コンは単結晶シリコンに較べて不純物の拡散係数が大き
いため、チャネル長の短かいＴＦＴを形成しても特性は
悪い。ＰチャネルのＴＦＴではソース，ドレイン領域を
形成するためにＢあるいはＢＦ2 のイオン注入を行なう
が、ソース領域とドレイン領域との注入間隔が０．８μ
ｍ以下になると、ショート・チャネル効果のため、ＴＦ
Ｔのオフ電流が増大する。ゲート電極に対してドレイン
領域の端部がオフ・セット構造となっていないとき、注
入間隔が０．８μｍとした場合のオフ時のリーク電流
（ドレイン電圧＝−３．３ボルト）は１ｐＡ／μｍであ
るが、注入間隔が０．７μｍとした場合のオフ時のリー
ク電流は１０〜１００ｐＡ／μｍとなる。さらに注入間
隔を０．１μｍ短かくすると、オフ時のリーク電流は２
桁以上増加する。すなわち、ソース領域とドレイン領域
との注入間隔が０．８μｍ以下になると、オフ時のリー
ク電流に対するオフ・セット構造の効果はほとんどなく
なり、ゲート電圧０ボルトでもオフしなくなる。これに
対して、ソース領域とドレイン領域との注入間隔の長い
領域では、ショート・チャネル効果が小さくなるためオ
フ時のリーク電流は低減し、オフ・セット構造のドレイ
ン領域を有するＴＦＴの方がオフ時のリーク電流は小さ
くなる傾向を有する。従って、上記公報記載のＴＦＴ
は、現状の特性が大幅に改善されない限り、実用上の利
点はほとんど無いと考えられる。ＳＲＡＭのＰ型負荷素
子の場合には、オフ時のリーク電流に対する厳しい要求
があり、上記公報記載のＴＦＴではその要求に答えるこ
とはできない。
適用する例として、ＳＲＡＭのＰ型負荷素子が挙られ
る。上述のように半導体薄膜として多結晶シリコン薄膜
を用いたＴＦＴは、チャネル領域２１１ｂが多結晶シリ
コンであることから、単結晶シリコン表面に形成したＭ
ＯＳトランジスタと較べると、特性が劣る。多結晶シリ
コンは単結晶シリコンに較べて不純物の拡散係数が大き
いため、チャネル長の短かいＴＦＴを形成しても特性は
悪い。ＰチャネルのＴＦＴではソース，ドレイン領域を
形成するためにＢあるいはＢＦ2 のイオン注入を行なう
が、ソース領域とドレイン領域との注入間隔が０．８μ
ｍ以下になると、ショート・チャネル効果のため、ＴＦ
Ｔのオフ電流が増大する。ゲート電極に対してドレイン
領域の端部がオフ・セット構造となっていないとき、注
入間隔が０．８μｍとした場合のオフ時のリーク電流
（ドレイン電圧＝−３．３ボルト）は１ｐＡ／μｍであ
るが、注入間隔が０．７μｍとした場合のオフ時のリー
ク電流は１０〜１００ｐＡ／μｍとなる。さらに注入間
隔を０．１μｍ短かくすると、オフ時のリーク電流は２
桁以上増加する。すなわち、ソース領域とドレイン領域
との注入間隔が０．８μｍ以下になると、オフ時のリー
ク電流に対するオフ・セット構造の効果はほとんどなく
なり、ゲート電圧０ボルトでもオフしなくなる。これに
対して、ソース領域とドレイン領域との注入間隔の長い
領域では、ショート・チャネル効果が小さくなるためオ
フ時のリーク電流は低減し、オフ・セット構造のドレイ
ン領域を有するＴＦＴの方がオフ時のリーク電流は小さ
くなる傾向を有する。従って、上記公報記載のＴＦＴ
は、現状の特性が大幅に改善されない限り、実用上の利
点はほとんど無いと考えられる。ＳＲＡＭのＰ型負荷素
子の場合には、オフ時のリーク電流に対する厳しい要求
があり、上記公報記載のＴＦＴではその要求に答えるこ
とはできない。
【００１０】また、ＳＲＡＭなどのように高速動作が要
求される場合には、不要な寄生容量はできるだけ小さく
する必要がある。上記報告のＴＦＴでは、Ｎ+ 型ソース
領域２０５並びにＮ+ 型ドレイン領域２０６とＰ+ 型ソ
ース領域２１５ａとの間のカップリング容量，およびＰ
+ 型ドレイン領域２１６ａとゲート電極２０４ａとの間
のカップリング容量が大きく、高速動作の妨げになる。
また、上記公報記載のＴＦＴでは、ゲート電極２０４ｂ
がＳＲＡＭのＮチャネルの駆動トランジスタのゲート電
極となり、このＴＦＴのＰ+ 型ソース領域２１５ａの直
下には第１の絶縁膜２１２ではなくこの駆動トランジス
タのゲート絶縁膜が形成され、さらにその下にはこの駆
動トランジスタのソース，あるいはドレイン領域が形成
されているため、これらとこのＴＦＴのＰ+ 型ソース領
域２１５ｂとの間のカップリング容量が大きく、高速動
作の妨げになる。
求される場合には、不要な寄生容量はできるだけ小さく
する必要がある。上記報告のＴＦＴでは、Ｎ+ 型ソース
領域２０５並びにＮ+ 型ドレイン領域２０６とＰ+ 型ソ
ース領域２１５ａとの間のカップリング容量，およびＰ
+ 型ドレイン領域２１６ａとゲート電極２０４ａとの間
のカップリング容量が大きく、高速動作の妨げになる。
また、上記公報記載のＴＦＴでは、ゲート電極２０４ｂ
がＳＲＡＭのＮチャネルの駆動トランジスタのゲート電
極となり、このＴＦＴのＰ+ 型ソース領域２１５ａの直
下には第１の絶縁膜２１２ではなくこの駆動トランジス
タのゲート絶縁膜が形成され、さらにその下にはこの駆
動トランジスタのソース，あるいはドレイン領域が形成
されているため、これらとこのＴＦＴのＰ+ 型ソース領
域２１５ｂとの間のカップリング容量が大きく、高速動
作の妨げになる。
【００１１】本発明の目的は、高速動作に適し，かつリ
ーク電流の少ない微細化に適したＴＦＴを有する半導体
装置を提供することにある。
ーク電流の少ない微細化に適したＴＦＴを有する半導体
装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に設けられた凸部を含めて半導体基板上を
覆って設けられた絶縁膜を有し、この凸部の側面の一部
を含んで凸部を除く部分に延在して絶縁膜上に設けられ
た第１の部分，この第１の部分から分離した位置におい
てこの凸部の側面の一部を含んで凸部を除く部分に延在
して絶縁膜上に設けられた第２の部分，および上記第１
の部分と上記第２の部分とを接続してこの凸部の側面の
絶縁膜上にのみ設けられた第３の部分からなる半導体薄
膜を有し、この半導体薄膜の第１の部分をソース領域と
し，この半導体薄膜の第２の部分をドレイン領域とし，
かつこの半導体薄膜の第３の部分をチャネル領域とする
ＴＦＴを有することを特徴とする。
半導体基板上に設けられた凸部を含めて半導体基板上を
覆って設けられた絶縁膜を有し、この凸部の側面の一部
を含んで凸部を除く部分に延在して絶縁膜上に設けられ
た第１の部分，この第１の部分から分離した位置におい
てこの凸部の側面の一部を含んで凸部を除く部分に延在
して絶縁膜上に設けられた第２の部分，および上記第１
の部分と上記第２の部分とを接続してこの凸部の側面の
絶縁膜上にのみ設けられた第３の部分からなる半導体薄
膜を有し、この半導体薄膜の第１の部分をソース領域と
し，この半導体薄膜の第２の部分をドレイン領域とし，
かつこの半導体薄膜の第３の部分をチャネル領域とする
ＴＦＴを有することを特徴とする。
【００１３】好ましくは、上記半導体基板がシリコン基
板であり、上記凸部がシリコン基板表面に形成されたＭ
ＯＳトランジスタのゲート電極である。
板であり、上記凸部がシリコン基板表面に形成されたＭ
ＯＳトランジスタのゲート電極である。
【００１４】好ましくは、このＴＦＴは半導体薄膜上に
設けられたゲート絶縁膜とこのゲート絶縁膜上に設けら
れたゲート電極とを有する。もしくは、上記ＭＯＳトラ
ンジスタのゲート電極をこのＴＦＴのゲート電極として
共有し、かつ、半導体薄膜の第３の部分と上記ＭＯＳト
ランジスタのゲート電極との間の部分の上記絶縁膜がこ
のＴＦＴのゲート絶縁膜である。
設けられたゲート絶縁膜とこのゲート絶縁膜上に設けら
れたゲート電極とを有する。もしくは、上記ＭＯＳトラ
ンジスタのゲート電極をこのＴＦＴのゲート電極として
共有し、かつ、半導体薄膜の第３の部分と上記ＭＯＳト
ランジスタのゲート電極との間の部分の上記絶縁膜がこ
のＴＦＴのゲート絶縁膜である。
【００１５】好ましくは、この半導体装置がＳＲＡＭで
あり、上記シリコン基板がＰ型のシリコン基板であり、
上記ＭＯＳトランジスタがＮチャネルＭＯＳトランジス
タからなる駆動トランジスタであり、上記半導体薄膜が
多結晶シリコンからなり、上記ＴＦＴがＰチャネルのＴ
ＦＴからなる負荷素子である。
あり、上記シリコン基板がＰ型のシリコン基板であり、
上記ＭＯＳトランジスタがＮチャネルＭＯＳトランジス
タからなる駆動トランジスタであり、上記半導体薄膜が
多結晶シリコンからなり、上記ＴＦＴがＰチャネルのＴ
ＦＴからなる負荷素子である。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１７】半導体装置の略平面図である図１と、図１
におけるＡＡ線，ＢＢ線，およびＣＣ線での略断面図で
ある図２（Ａ），（Ｂ），および（Ｃ）とを併せて参照
すると、本発明の第１の実施例は、以下に述べる構造の
ＰチャネルのＴＦＴを有する半導体装置である。Ｐ型の
シリコン基板１０１の表面にはフィールド酸化膜１１２
が形成され、このフィールド酸化膜１１２には側面を含
む凸部１１２ａが設けられている。この凸部１１２ａの
高さは０．１μｍ程度である。この側面の一部以外の凸
部１１２ａを除く部分に延在してフィールド酸化膜１１
２上に設けられた第１の部分，この第１の部分から分離
した位置において上記側面の一部以外の凸部１１２ａを
除く部分に延在してフィールド酸化膜１１２上に設けら
れた第２の部分，および上記第１の部分と上記第２の部
分とを接続するとともにこの凸部１１２ａの側面にのみ
に設けれた第３の部分には、膜厚３０〜５０ｎｍ程度の
Ｎ型の多結晶シリコン薄膜（この多結晶シリコン薄膜の
形成方法の詳細は、後述する。）が形成されている。こ
の多結晶シリコン薄膜，凸部１１２ａ，およびフィール
ド酸化膜１１２上には気相成長法によるゲート酸化膜１
１３ａが形成されている。ゲート酸化膜１１３ａを介し
て、上記第３の部分の多結晶シリコン薄膜を覆う姿態を
有して、ゲート電極用の多結晶シリコン膜が形成されて
いる。ＢもしくはＢＦ2 のイオン注入により、ゲート電
極用の多結晶シリコン膜はこのＴＦＴのＰ+ 型のゲート
電極１１４となり、第１の部分の多結晶シリコン薄膜は
このＴＦＴのＰ+ 型ソース領域１１５となり、第２の部
分の多結晶シリコン薄膜はこのＴＦＴのＰ+ 型ドレイン
領域１１６となる。この段階で、上記第３の部分の多結
晶シリコン薄膜はこのＴＦＴのチャネル領域１１１ａと
なる。このチャネル領域１１１ａは、シリコン基板１０
１の表面に対して垂直に形成される。また、チャネル電
流は、シリコン基板１０１の表面に対して平行な方向に
流れることになる。なお、理解を容易にするため、図１
の略平面図では、Ｐ+ 型ソース領域１１５およびＰ+ 型
ドレイン領域１１６には斜め左下りのハッチングを施
し、チャネル領域１１１ａには斜め右下りのハッチング
を施してある。
におけるＡＡ線，ＢＢ線，およびＣＣ線での略断面図で
ある図２（Ａ），（Ｂ），および（Ｃ）とを併せて参照
すると、本発明の第１の実施例は、以下に述べる構造の
ＰチャネルのＴＦＴを有する半導体装置である。Ｐ型の
シリコン基板１０１の表面にはフィールド酸化膜１１２
が形成され、このフィールド酸化膜１１２には側面を含
む凸部１１２ａが設けられている。この凸部１１２ａの
高さは０．１μｍ程度である。この側面の一部以外の凸
部１１２ａを除く部分に延在してフィールド酸化膜１１
２上に設けられた第１の部分，この第１の部分から分離
した位置において上記側面の一部以外の凸部１１２ａを
除く部分に延在してフィールド酸化膜１１２上に設けら
れた第２の部分，および上記第１の部分と上記第２の部
分とを接続するとともにこの凸部１１２ａの側面にのみ
に設けれた第３の部分には、膜厚３０〜５０ｎｍ程度の
Ｎ型の多結晶シリコン薄膜（この多結晶シリコン薄膜の
形成方法の詳細は、後述する。）が形成されている。こ
の多結晶シリコン薄膜，凸部１１２ａ，およびフィール
ド酸化膜１１２上には気相成長法によるゲート酸化膜１
１３ａが形成されている。ゲート酸化膜１１３ａを介し
て、上記第３の部分の多結晶シリコン薄膜を覆う姿態を
有して、ゲート電極用の多結晶シリコン膜が形成されて
いる。ＢもしくはＢＦ2 のイオン注入により、ゲート電
極用の多結晶シリコン膜はこのＴＦＴのＰ+ 型のゲート
電極１１４となり、第１の部分の多結晶シリコン薄膜は
このＴＦＴのＰ+ 型ソース領域１１５となり、第２の部
分の多結晶シリコン薄膜はこのＴＦＴのＰ+ 型ドレイン
領域１１６となる。この段階で、上記第３の部分の多結
晶シリコン薄膜はこのＴＦＴのチャネル領域１１１ａと
なる。このチャネル領域１１１ａは、シリコン基板１０
１の表面に対して垂直に形成される。また、チャネル電
流は、シリコン基板１０１の表面に対して平行な方向に
流れることになる。なお、理解を容易にするため、図１
の略平面図では、Ｐ+ 型ソース領域１１５およびＰ+ 型
ドレイン領域１１６には斜め左下りのハッチングを施
し、チャネル領域１１１ａには斜め右下りのハッチング
を施してある。
【００１８】このＴＦＴのゲート長（凸部１１２ａがこ
のゲート電極１１４により覆われる長さ）が例えば１．
２μｍ程度とすると、Ｐ+ 型ソース領域１１５とゲート
電極１１４とのオーバーラップ，およびＰ+ 型ドレイン
領域１１６とゲート電極１１４とのオーバーラップはそ
れぞれ０．２μｍ程度となり、このＴＦＴのチャネル長
（チャネル領域１１１ａの長さ）は０．８μｍ程度にな
る。また、このＴＦＴのチャネル幅は凸部１１２ａの高
さにより決り、０．２μｍ程度（凸部１１２ａの高さの
２倍）となる。すなわち、微細加工時の最小寸法以下の
チャネル幅を有するＴＦＴが得られる。ここでは、チャ
ネル領域１１１ａが凸部１１２ａの２つの側面に形成さ
れているが、凸部１１２ａの１つの側面にのみにチャネ
ル領域が形成されるならば０．１μｍ程度のチャネル幅
が得られる。
のゲート電極１１４により覆われる長さ）が例えば１．
２μｍ程度とすると、Ｐ+ 型ソース領域１１５とゲート
電極１１４とのオーバーラップ，およびＰ+ 型ドレイン
領域１１６とゲート電極１１４とのオーバーラップはそ
れぞれ０．２μｍ程度となり、このＴＦＴのチャネル長
（チャネル領域１１１ａの長さ）は０．８μｍ程度にな
る。また、このＴＦＴのチャネル幅は凸部１１２ａの高
さにより決り、０．２μｍ程度（凸部１１２ａの高さの
２倍）となる。すなわち、微細加工時の最小寸法以下の
チャネル幅を有するＴＦＴが得られる。ここでは、チャ
ネル領域１１１ａが凸部１１２ａの２つの側面に形成さ
れているが、凸部１１２ａの１つの側面にのみにチャネ
ル領域が形成されるならば０．１μｍ程度のチャネル幅
が得られる。
【００１９】上記第１の実施例におけるＴＦＴは、チャ
ネル長を短かくせずにチャネル幅を狭くすることによ
り、容易に微細化されるという効果を有する。さらにこ
のため、ショート・チャネル効果を抑制することが容易
になり、オフ時のリーク電流が低減できるという効果を
有する。また、平面的な面積を増加させることなしに、
凸部１１２ａの高さを変えることにより、チャネル幅を
広くすることも可能である。
ネル長を短かくせずにチャネル幅を狭くすることによ
り、容易に微細化されるという効果を有する。さらにこ
のため、ショート・チャネル効果を抑制することが容易
になり、オフ時のリーク電流が低減できるという効果を
有する。また、平面的な面積を増加させることなしに、
凸部１１２ａの高さを変えることにより、チャネル幅を
広くすることも可能である。
【００２０】なお、上記第１の実施例は、半導体基板と
してはＰ型のシリコン基板，半導体薄膜としては多結晶
シリコン薄膜を用いたが、これらに限定されにものでは
なく、半導体基板，半導体薄膜として他の半導体材料を
用いることは可能である。
してはＰ型のシリコン基板，半導体薄膜としては多結晶
シリコン薄膜を用いたが、これらに限定されにものでは
なく、半導体基板，半導体薄膜として他の半導体材料を
用いることは可能である。
【００２１】半導体装置の製造方法の主要部を説明する
ための工程順の略平面図である図３と、図３におけるＡ
Ａ線での略断面図である図４と、図３におけるＢＢ線で
の略断面図である図５とを併せて参照すると、上記第１
の実施例の半導体装置を形成するにあたり、途中工程で
形成される多結晶シリコン薄膜の形成方法は、以下のよ
うになる。
ための工程順の略平面図である図３と、図３におけるＡ
Ａ線での略断面図である図４と、図３におけるＢＢ線で
の略断面図である図５とを併せて参照すると、上記第１
の実施例の半導体装置を形成するにあたり、途中工程で
形成される多結晶シリコン薄膜の形成方法は、以下のよ
うになる。
【００２２】まず、Ｐ型のシリコン基板１０１上に、凸
部１１２ａを有するフィールド酸化膜１１２が形成され
る。次に、全面に膜厚３０〜５０ｎｍ程度の非晶質シリ
コン薄膜が堆積される。この非晶質シリコン薄膜にＮ型
不純物がイオン注入され、さらに６００℃程度の熱処理
が行なわれ、この非晶質シリコン薄膜はＮ型の多結晶シ
リコン薄膜１１１となる。次に、フィールド酸化膜１１
２の上面並びに凸部１１２ａの上面においてソース領域
１１５（図１参照）が形成される領域，およびフィール
ド酸化膜１１２の上面並びに凸部１１２ａの上面におい
てドレイン領域１１６（図１参照）が形成される領域を
覆って、ネガ型のレジスト１６１が形成される。次に、
多結晶シリコン薄膜１１１に対して異方性のドライエッ
チングが行なわれ、凸部１１２ａの側面並びにレジスト
１６１の直下のみの多結晶シリコン薄膜１１１が残る
〔図３（Ａ），図４（Ａ），図５（Ａ）〕。
部１１２ａを有するフィールド酸化膜１１２が形成され
る。次に、全面に膜厚３０〜５０ｎｍ程度の非晶質シリ
コン薄膜が堆積される。この非晶質シリコン薄膜にＮ型
不純物がイオン注入され、さらに６００℃程度の熱処理
が行なわれ、この非晶質シリコン薄膜はＮ型の多結晶シ
リコン薄膜１１１となる。次に、フィールド酸化膜１１
２の上面並びに凸部１１２ａの上面においてソース領域
１１５（図１参照）が形成される領域，およびフィール
ド酸化膜１１２の上面並びに凸部１１２ａの上面におい
てドレイン領域１１６（図１参照）が形成される領域を
覆って、ネガ型のレジスト１６１が形成される。次に、
多結晶シリコン薄膜１１１に対して異方性のドライエッ
チングが行なわれ、凸部１１２ａの側面並びにレジスト
１６１の直下のみの多結晶シリコン薄膜１１１が残る
〔図３（Ａ），図４（Ａ），図５（Ａ）〕。
【００２３】次に、２つの部分からなるレジスト１６１
を除去せずに、この２つの部分からなるレジスト１６１
を結ぶ領域の凸部１１２ａを覆って、ポジ型のレジスト
１６２が形成される。次に、凸部１１２ａの側面に残さ
れた多結晶シリコン薄膜１１１におけるレジスト１６
１，１６２に覆われていない部分が、等方性のエッチン
グにより除去される〔図３（Ｂ），図４（Ｂ），図５
（Ｂ）〕。
を除去せずに、この２つの部分からなるレジスト１６１
を結ぶ領域の凸部１１２ａを覆って、ポジ型のレジスト
１６２が形成される。次に、凸部１１２ａの側面に残さ
れた多結晶シリコン薄膜１１１におけるレジスト１６
１，１６２に覆われていない部分が、等方性のエッチン
グにより除去される〔図３（Ｂ），図４（Ｂ），図５
（Ｂ）〕。
【００２４】続いて、レジスト１６１，１６２が除去さ
れた後、ゲート酸化膜１１３ａが形成され、さらにゲー
ト電極１１４のＰ+ 化と同時に多結晶シリコン薄膜から
Ｐ+型ソース領域１１５とＰ+ 型ドレイン領域１１６と
チャネル領域１１１ａとが形成され、図１，図２に示し
た構造の半導体装置が得られる。
れた後、ゲート酸化膜１１３ａが形成され、さらにゲー
ト電極１１４のＰ+ 化と同時に多結晶シリコン薄膜から
Ｐ+型ソース領域１１５とＰ+ 型ドレイン領域１１６と
チャネル領域１１１ａとが形成され、図１，図２に示し
た構造の半導体装置が得られる。
【００２５】上記第１の実施例ではフィールド酸化膜に
設けられた凸部を用いてＴＦＴが形成されているが、凸
部としては他のものを用いることができる。半導体装置
の製造方法に沿って説明するための工程順の略断面図で
ある図６を参照すると、本発明の第２の実施例は、以下
のように形成される。
設けられた凸部を用いてＴＦＴが形成されているが、凸
部としては他のものを用いることができる。半導体装置
の製造方法に沿って説明するための工程順の略断面図で
ある図６を参照すると、本発明の第２の実施例は、以下
のように形成される。
【００２６】まず、公知の方法により、Ｐ型のシリコン
基板１０１の表面にＬＯＣＯＳ型のシリコン酸化膜１０
２，ゲート酸化膜１０３が形成され、膜厚０．２μｍ程
度のＮ+ 型の多結晶シリコンからなるゲート電極１０４
が形成され、さらにＮ+ 型ソース領域１０５，Ｎ+ 型ド
レイン領域１０６が形成される。これにより、Ｐ型のシ
リコン基板１０１の表面にＮチャネルＭＯＳトランジス
タが形成される。次に、全面に膜厚１００〜２００ｎｍ
程度の絶縁膜１２１が堆積される〔図６（Ａ）〕。この
絶縁膜１２１は、段差被覆性の良い低圧気相成長法，も
しくは高温気相成長法により形成される。
基板１０１の表面にＬＯＣＯＳ型のシリコン酸化膜１０
２，ゲート酸化膜１０３が形成され、膜厚０．２μｍ程
度のＮ+ 型の多結晶シリコンからなるゲート電極１０４
が形成され、さらにＮ+ 型ソース領域１０５，Ｎ+ 型ド
レイン領域１０６が形成される。これにより、Ｐ型のシ
リコン基板１０１の表面にＮチャネルＭＯＳトランジス
タが形成される。次に、全面に膜厚１００〜２００ｎｍ
程度の絶縁膜１２１が堆積される〔図６（Ａ）〕。この
絶縁膜１２１は、段差被覆性の良い低圧気相成長法，も
しくは高温気相成長法により形成される。
【００２７】次に、上記第１の実施例と同様の方法によ
り、膜厚３０〜５０ｎｍ程度のＮ型の多結晶シリコン薄
膜１１１が全面に形成される〔図６（Ｂ）〕。次に、上
記第１の実施例と同様の方法により、この多結晶シリコ
ン薄膜１１１がエッチング加工される。さらに上記第１
の実施例と同様の方法により、ＴＦＴ用のゲート酸化膜
１１３ａ，Ｐ+ 型の多結晶シリコンからなるＴＦＴ用の
ゲート電極１１４，ＴＦＴ用のＰ+ 型ソース領域（図示
せず），ＴＦＴ用のＰ+ 型ドレイン領域（図示せず），
およびＴＦＴ用のチャネル領域１１１ａが形成される
〔図６（Ｃ）〕。
り、膜厚３０〜５０ｎｍ程度のＮ型の多結晶シリコン薄
膜１１１が全面に形成される〔図６（Ｂ）〕。次に、上
記第１の実施例と同様の方法により、この多結晶シリコ
ン薄膜１１１がエッチング加工される。さらに上記第１
の実施例と同様の方法により、ＴＦＴ用のゲート酸化膜
１１３ａ，Ｐ+ 型の多結晶シリコンからなるＴＦＴ用の
ゲート電極１１４，ＴＦＴ用のＰ+ 型ソース領域（図示
せず），ＴＦＴ用のＰ+ 型ドレイン領域（図示せず），
およびＴＦＴ用のチャネル領域１１１ａが形成される
〔図６（Ｃ）〕。
【００２８】上記第２の実施例におけるＴＦＴはＰチャ
ネル型である。上記第２の実施例は、第１の実施例と異
なり、凸部がシリコン基板表面に形成されたＮチャネル
ＭＯＳトランジスタのゲート電極１０４からなる。この
ＴＦＴのチャネル領域１１１ａのチャネル幅は、ゲート
電極１０４の高さに等しく、０．２μｍ程度である。ま
た、このＴＦＴのチャネル領域１１１ａは、ゲート電極
１０４の側面の一方の側（Ｎ+ 型ドレイン領域１０６が
形成されている側）にのみ形成されている。これは、Ｎ
チャネルＭＯＳトランジスタのＮ+ 型ソース領域１０５
は低電位に印加されるため、これの直上にチャネル領域
１１１ａを配置することによるＴＦＴの誤動作を防止す
るためである。上記第２の実施例のＴＦＴは、上記第１
の実施例のＴＦＴと同様の効果を有している。
ネル型である。上記第２の実施例は、第１の実施例と異
なり、凸部がシリコン基板表面に形成されたＮチャネル
ＭＯＳトランジスタのゲート電極１０４からなる。この
ＴＦＴのチャネル領域１１１ａのチャネル幅は、ゲート
電極１０４の高さに等しく、０．２μｍ程度である。ま
た、このＴＦＴのチャネル領域１１１ａは、ゲート電極
１０４の側面の一方の側（Ｎ+ 型ドレイン領域１０６が
形成されている側）にのみ形成されている。これは、Ｎ
チャネルＭＯＳトランジスタのＮ+ 型ソース領域１０５
は低電位に印加されるため、これの直上にチャネル領域
１１１ａを配置することによるＴＦＴの誤動作を防止す
るためである。上記第２の実施例のＴＦＴは、上記第１
の実施例のＴＦＴと同様の効果を有している。
【００２９】ＳＲＡＭのメモリセルの途中工程における
略平面図である図７とＳＲＡＭのメモリセルの略平面図
である図８とを併せて参照することにより、上記第２の
実施例のＳＲＡＭへの適用例について説明する。なお、
このＳＲＡＭのメモリセルは点対称であり、この適用例
は特開平３−１１４２５６号公報に記載されたＳＲＡＭ
に上記第２の実施例を適用したものである。
略平面図である図７とＳＲＡＭのメモリセルの略平面図
である図８とを併せて参照することにより、上記第２の
実施例のＳＲＡＭへの適用例について説明する。なお、
このＳＲＡＭのメモリセルは点対称であり、この適用例
は特開平３−１１４２５６号公報に記載されたＳＲＡＭ
に上記第２の実施例を適用したものである。
【００３０】まず、Ｐ型のシリコン基板（図示せず）表
面にシリコン酸化膜１０２，ＮチャネルＭＯＳトランジ
スタ用のゲート酸化膜（図示せず）が形成され、膜厚
０．２μｍ程度のＮ+ 型の多結晶シリコンからなるゲー
ト電極１０４ａ，１０４ｂ，およびワード線１０４ｃが
形成される。ゲート電極１０４ａ，１０４ｂ，およびワ
ード線１０４ｃをマスクにしたイオン注入により、Ｎ+
型ソース領域１０５ａ，１０５ｂ，Ｎ+ 型ドレイン領域
１０６ａ，１０６ｂ等が形成される。これにより、ゲー
ト電極１０４ａとＮ+ 型ソース領域１０５ａとＮ+ 型ド
レイン領域１０６ａとからなる第１の駆動トランジスタ
と、ゲート電極１０４ｂとＮ+ 型ソース領域１０５ｂと
Ｎ+ 型ドレイン領域１０６ｂとからなる第２の駆動トラ
ンジスタと、ワード線１０４ｃおよびＮ+ 型ドレイン領
域１０６ａおよびＮ+ 型ソース領域を含んでなる第１の
トタンスファトランジスタと、ワード線１０４ｃおよび
Ｎ+型ドレイン領域１０６ｂおよびＮ+ 型ソース領域を
含んでなる第２のトタンスファトランジスタとが形成さ
れる。第１の駆動トランジスタ並びに第２の駆動トラン
ジスタのゲート長およびゲート幅は、それぞれ０．５μ
ｍ程度および１．０μｍ程度である。第１のトタンスフ
ァトランジスタ並びに第２のトタンスファトランジスタ
のゲート長およびゲート幅は、それぞれ０．５μｍ程度
および０．５μｍ程度である。ゲート電極１０４ａはダ
イレクタ・コンタクト・ホール１３１ｂを介してＮ+ 型
ドレイン領域１０６ｂに接続され、ゲート電極１０４ｂ
はダイレクタ・コンタクト・ホール１３１ａを介してＮ
+ 型ドレイン領域１０６ａに接続される。
面にシリコン酸化膜１０２，ＮチャネルＭＯＳトランジ
スタ用のゲート酸化膜（図示せず）が形成され、膜厚
０．２μｍ程度のＮ+ 型の多結晶シリコンからなるゲー
ト電極１０４ａ，１０４ｂ，およびワード線１０４ｃが
形成される。ゲート電極１０４ａ，１０４ｂ，およびワ
ード線１０４ｃをマスクにしたイオン注入により、Ｎ+
型ソース領域１０５ａ，１０５ｂ，Ｎ+ 型ドレイン領域
１０６ａ，１０６ｂ等が形成される。これにより、ゲー
ト電極１０４ａとＮ+ 型ソース領域１０５ａとＮ+ 型ド
レイン領域１０６ａとからなる第１の駆動トランジスタ
と、ゲート電極１０４ｂとＮ+ 型ソース領域１０５ｂと
Ｎ+ 型ドレイン領域１０６ｂとからなる第２の駆動トラ
ンジスタと、ワード線１０４ｃおよびＮ+ 型ドレイン領
域１０６ａおよびＮ+ 型ソース領域を含んでなる第１の
トタンスファトランジスタと、ワード線１０４ｃおよび
Ｎ+型ドレイン領域１０６ｂおよびＮ+ 型ソース領域を
含んでなる第２のトタンスファトランジスタとが形成さ
れる。第１の駆動トランジスタ並びに第２の駆動トラン
ジスタのゲート長およびゲート幅は、それぞれ０．５μ
ｍ程度および１．０μｍ程度である。第１のトタンスフ
ァトランジスタ並びに第２のトタンスファトランジスタ
のゲート長およびゲート幅は、それぞれ０．５μｍ程度
および０．５μｍ程度である。ゲート電極１０４ａはダ
イレクタ・コンタクト・ホール１３１ｂを介してＮ+ 型
ドレイン領域１０６ｂに接続され、ゲート電極１０４ｂ
はダイレクタ・コンタクト・ホール１３１ａを介してＮ
+ 型ドレイン領域１０６ａに接続される。
【００３１】次に、全面に膜厚２００ｎｍ程度の絶縁膜
（図示せず）が堆積された後、前述の方法と同様の方法
により、膜厚３０〜５０ｎｍ程度の多結晶シリコン薄膜
からなるチャネル領域１１１ａａ，１１１ａｂ並びにＰ
+ 型ソース領域１１５並びにＰ+ 型ドレイン領域１１６
ａ，１１６ｂと、ＴＦＴ用のゲート酸化膜（図示せず）
と、Ｐ+ 型の多結晶シリコンからなるゲート電極１１４
ａ，１１４ｂとが形成される。第１の負荷トランジスタ
となるＰチャネルのＴＦＴは、ＴＦＴ用のゲート酸化
膜，ゲート電極１１４ａ，チャネル領域１１１ａａ，Ｐ
+ 型ソース領域１１５，およびＰ+ 型ドレイン領域１１
６ａから構成される。同様に、第２の負荷トランジスタ
となるＰチャネルのＴＦＴは、ＴＦＴ用のゲート酸化
膜，ゲート電極１１４ｂ，チャネル領域１１１ａｂ，Ｐ
+ 型ソース領域１１５，およびＰ+ 型ドレイン領域１１
６ｂから構成される。第１の負荷トランジスタ並びに第
２の負荷トランジスタのゲート長，およびチャネル長
は、それぞれ１．２μｍ程度，および０．８μｍ程度で
ある。また、これら２つの負荷トランジスタのチャネル
幅は、０．２μｍ程度である。ゲート電極１１４ａはダ
イレクタ・コンタクト・ホール１３２ｂを介してＮ+ 型
ドレイン領域１０６ｂに接続され、ゲート電極１１４ｂ
はダイレクタ・コンタクト・ホール１３２ａを介してＮ
+ 型ドレイン領域１０６ａに接続される〔図７〕。
（図示せず）が堆積された後、前述の方法と同様の方法
により、膜厚３０〜５０ｎｍ程度の多結晶シリコン薄膜
からなるチャネル領域１１１ａａ，１１１ａｂ並びにＰ
+ 型ソース領域１１５並びにＰ+ 型ドレイン領域１１６
ａ，１１６ｂと、ＴＦＴ用のゲート酸化膜（図示せず）
と、Ｐ+ 型の多結晶シリコンからなるゲート電極１１４
ａ，１１４ｂとが形成される。第１の負荷トランジスタ
となるＰチャネルのＴＦＴは、ＴＦＴ用のゲート酸化
膜，ゲート電極１１４ａ，チャネル領域１１１ａａ，Ｐ
+ 型ソース領域１１５，およびＰ+ 型ドレイン領域１１
６ａから構成される。同様に、第２の負荷トランジスタ
となるＰチャネルのＴＦＴは、ＴＦＴ用のゲート酸化
膜，ゲート電極１１４ｂ，チャネル領域１１１ａｂ，Ｐ
+ 型ソース領域１１５，およびＰ+ 型ドレイン領域１１
６ｂから構成される。第１の負荷トランジスタ並びに第
２の負荷トランジスタのゲート長，およびチャネル長
は、それぞれ１．２μｍ程度，および０．８μｍ程度で
ある。また、これら２つの負荷トランジスタのチャネル
幅は、０．２μｍ程度である。ゲート電極１１４ａはダ
イレクタ・コンタクト・ホール１３２ｂを介してＮ+ 型
ドレイン領域１０６ｂに接続され、ゲート電極１１４ｂ
はダイレクタ・コンタクト・ホール１３２ａを介してＮ
+ 型ドレイン領域１０６ａに接続される〔図７〕。
【００３２】なお、ダイレクタ・コンタクト・ホール１
３２ａ，１３２ｂでは、ＰＮ接合が形成されるが、ＳＲ
ＡＭではこれらダイレクタ・コンタクト・ホール１３２
ａ，１３２ｂを通して流れる電流はＰＮ接合に対して順
方向の電流であるため、なんら問題とはならない。ゲー
ト電極１１４ａ，１１４ｂがＮ+ 型の多結晶シリコンあ
るいはシリサイド等で形成されるならば上記のＰＮ接合
は形成されないが、この場合にはチャネル領域１１１ａ
ａ，１１１ａｂのＮ型不純物の濃度をそれに応じて調整
することが必要である。
３２ａ，１３２ｂでは、ＰＮ接合が形成されるが、ＳＲ
ＡＭではこれらダイレクタ・コンタクト・ホール１３２
ａ，１３２ｂを通して流れる電流はＰＮ接合に対して順
方向の電流であるため、なんら問題とはならない。ゲー
ト電極１１４ａ，１１４ｂがＮ+ 型の多結晶シリコンあ
るいはシリサイド等で形成されるならば上記のＰＮ接合
は形成されないが、この場合にはチャネル領域１１１ａ
ａ，１１１ａｂのＮ型不純物の濃度をそれに応じて調整
することが必要である。
【００３３】次に、全面に第１の層間絶縁膜（図示せ
ず）が形成された後、コンタクト・ホール１３３ａ，１
３３ｂ，１３４，１３５ａａ，１３５ａｂ，１３５ｂ
ａ，１３５ｂｂがこの第１の層間絶縁膜に形成される。
次に、アルミニウムからなる第１層配線である接地配線
１４１ａ，１４１ｂと電源配線１４２と接続配線１４３
ａ，１４３ｂとが形成される。接地配線１４１ａ，１４
１ｂは、それぞれコンタクト・ホール１３３ａ，１３３
ｂを介して、それぞれＮ+ 型ソース領域１０５ａ，１０
５ｂに接続される。電源配線１４２はコンタクト・ホー
ル１３４を介してＰ+ 型ソース領域１１５に接続され
る。Ｐ+ 型ドレイン領域１１６ａは、コンタクト・ホー
ル１３５ａａ，接続配線１４３ａ，およびコンタクト・
ホール１３５ａｂを介して、Ｎ+ 型ドレイン領域１０６
ａに接続される。同様に、Ｐ+ 型ドレイン領域１１６ｂ
は、コンタクト・ホール１３５ｂａ，接続配線１４３
ｂ，およびコンタクト・ホール１３５ｂｂを介して、Ｎ
+ 型ドレイン領域１０６ｂに接続される。
ず）が形成された後、コンタクト・ホール１３３ａ，１
３３ｂ，１３４，１３５ａａ，１３５ａｂ，１３５ｂ
ａ，１３５ｂｂがこの第１の層間絶縁膜に形成される。
次に、アルミニウムからなる第１層配線である接地配線
１４１ａ，１４１ｂと電源配線１４２と接続配線１４３
ａ，１４３ｂとが形成される。接地配線１４１ａ，１４
１ｂは、それぞれコンタクト・ホール１３３ａ，１３３
ｂを介して、それぞれＮ+ 型ソース領域１０５ａ，１０
５ｂに接続される。電源配線１４２はコンタクト・ホー
ル１３４を介してＰ+ 型ソース領域１１５に接続され
る。Ｐ+ 型ドレイン領域１１６ａは、コンタクト・ホー
ル１３５ａａ，接続配線１４３ａ，およびコンタクト・
ホール１３５ａｂを介して、Ｎ+ 型ドレイン領域１０６
ａに接続される。同様に、Ｐ+ 型ドレイン領域１１６ｂ
は、コンタクト・ホール１３５ｂａ，接続配線１４３
ｂ，およびコンタクト・ホール１３５ｂｂを介して、Ｎ
+ 型ドレイン領域１０６ｂに接続される。
【００３４】次に、全面に第２の層間絶縁膜（図示せ
ず）が形成された後、コンタクト・ホール１３６ａ，１
３６ｂがこれら第１，第２の層間絶縁膜に形成される。
アルミニウムからなる第２層配線である一対のビット配
線１４４ａ，１４４ｂが形成される。ビット配線１４４
ａは、コンタクト・ホール１３６ａを介して、第１のト
ランスファトランジスタのＮ+ 型ソース領域に接続され
る。同様に、ビット配線１４４ｂは、コンタクト・ホー
ル１３６ｂを介して、第２のトランスファトランジスタ
のＮ+ 型ソース領域に接続される〔図８〕。これによ
り、上記第２の実施例を適用したＳＲＡＭのメモリセル
が完成する。
ず）が形成された後、コンタクト・ホール１３６ａ，１
３６ｂがこれら第１，第２の層間絶縁膜に形成される。
アルミニウムからなる第２層配線である一対のビット配
線１４４ａ，１４４ｂが形成される。ビット配線１４４
ａは、コンタクト・ホール１３６ａを介して、第１のト
ランスファトランジスタのＮ+ 型ソース領域に接続され
る。同様に、ビット配線１４４ｂは、コンタクト・ホー
ル１３６ｂを介して、第２のトランスファトランジスタ
のＮ+ 型ソース領域に接続される〔図８〕。これによ
り、上記第２の実施例を適用したＳＲＡＭのメモリセル
が完成する。
【００３５】このＳＲＡＭは、上記第２の実施例の効果
を有する。さらに、このＳＲＡＭでは、ＰチャネルのＴ
ＦＴのソース，ドレイン領域とＮチャネルＭＯＳトラン
ジスタからなる駆動トランジシタのソース，ドレイン領
域との間のオーバーラップがほとんど無いことから、カ
ップリング容量が低くなり、高速動作に優れているとい
う効果を有する。
を有する。さらに、このＳＲＡＭでは、ＰチャネルのＴ
ＦＴのソース，ドレイン領域とＮチャネルＭＯＳトラン
ジスタからなる駆動トランジシタのソース，ドレイン領
域との間のオーバーラップがほとんど無いことから、カ
ップリング容量が低くなり、高速動作に優れているとい
う効果を有する。
【００３６】半導体装置の略平面図である図９と、図９
におけるＡＡ線，ＢＢ線，およびＣＣ線での略断面図で
ある図１０（Ａ），（Ｂ），および（Ｃ）とを併せて参
照すると、本発明の第３の実施例は、以下に述べる構造
のＰチャネルのＴＦＴを有する半導体装置である。Ｐ型
のシリコン基板１０１の表面には、Ｎチャネル型ＭＯＳ
トランジスタが形成されている。このＮチャネル型ＭＯ
Ｓトランジスタは、Ｐ型のシリコン基板１０１の表面に
設けられたＬＯＣＯＳ型のシリコン酸化膜１０２および
ゲート酸化膜１０３と、ゲート酸化膜１０３上に設けら
れた膜厚０．２μｍ程度のＮ+ 型の多結晶シリコンから
なるゲート電極１０４と、このゲート電極１０４に自己
整合的にシリコ基板１０１の表面に設けられたＮ+ 型ソ
ース領域１０５およびＮ+ 型ドレイン領域１０６とから
構成される。このＮチャネル型ＭＯＳトランジスタのゲ
ート長，およびゲート幅は、それぞれ０．５μｍ程度，
および１．０μｍ程度である。
におけるＡＡ線，ＢＢ線，およびＣＣ線での略断面図で
ある図１０（Ａ），（Ｂ），および（Ｃ）とを併せて参
照すると、本発明の第３の実施例は、以下に述べる構造
のＰチャネルのＴＦＴを有する半導体装置である。Ｐ型
のシリコン基板１０１の表面には、Ｎチャネル型ＭＯＳ
トランジスタが形成されている。このＮチャネル型ＭＯ
Ｓトランジスタは、Ｐ型のシリコン基板１０１の表面に
設けられたＬＯＣＯＳ型のシリコン酸化膜１０２および
ゲート酸化膜１０３と、ゲート酸化膜１０３上に設けら
れた膜厚０．２μｍ程度のＮ+ 型の多結晶シリコンから
なるゲート電極１０４と、このゲート電極１０４に自己
整合的にシリコ基板１０１の表面に設けられたＮ+ 型ソ
ース領域１０５およびＮ+ 型ドレイン領域１０６とから
構成される。このＮチャネル型ＭＯＳトランジスタのゲ
ート長，およびゲート幅は、それぞれ０．５μｍ程度，
および１．０μｍ程度である。
【００３７】ゲート電極１０４のＮ+ 型ドレイン領域１
０６側の側面にはゲート酸化膜１１３ｂが形成され、Ｎ
+ 型ソース領域１０５の上面およびＮ+ 型ドレイン領域
１０６の上面およびゲート電極１０４の上面およびゲー
ト電極１０４におけるゲート酸化膜１１３ｂが形成され
いない部分の側面には、膜厚２００ｎｍ程度のＬＯＣＯ
Ｓ型のシリコン酸化膜１０２ａが形成されている。ゲー
ト電極１０４の側面には、ゲート酸化膜１１３ｂを介し
て、膜厚３０〜５０ｎｍ程度の多結晶シリコン薄膜から
なるチャネル領域１１１ａが設けられている。シリコン
酸化膜１０２ａの所定領域上並びにシリコン酸化膜１０
２の所定領域上には、このチャネル領域１１１ａと接続
する姿態を有して、膜厚３０〜５０ｎｍ程度の多結晶シ
リコン薄膜からなるＰ+ 型ソース領域１１５およびＰ+
型ドレイン領域１１６が設けられている。本実施例にお
けるＰチャネルのＴＦＴのゲート電極は、上記のＮチャ
ネルＭＯＳトランジスタのゲート電極１０４からなる。
すなわち、このＰチャネルのＴＦＴは、ゲート電極１０
４とゲート酸化膜１１３ｂとチャネル領域１１１ａとＰ
+ 型ソース領域１１５とＰ+ 型ドレイン領域１１６とか
ら構成される。このＴＦＴのゲート長，およびチャネル
長は、それぞれ１．０μｍ程度，および０．８μｍ程度
である。またこのＴＦＴのチャネル幅は０．２μｍ程度
である。
０６側の側面にはゲート酸化膜１１３ｂが形成され、Ｎ
+ 型ソース領域１０５の上面およびＮ+ 型ドレイン領域
１０６の上面およびゲート電極１０４の上面およびゲー
ト電極１０４におけるゲート酸化膜１１３ｂが形成され
いない部分の側面には、膜厚２００ｎｍ程度のＬＯＣＯ
Ｓ型のシリコン酸化膜１０２ａが形成されている。ゲー
ト電極１０４の側面には、ゲート酸化膜１１３ｂを介し
て、膜厚３０〜５０ｎｍ程度の多結晶シリコン薄膜から
なるチャネル領域１１１ａが設けられている。シリコン
酸化膜１０２ａの所定領域上並びにシリコン酸化膜１０
２の所定領域上には、このチャネル領域１１１ａと接続
する姿態を有して、膜厚３０〜５０ｎｍ程度の多結晶シ
リコン薄膜からなるＰ+ 型ソース領域１１５およびＰ+
型ドレイン領域１１６が設けられている。本実施例にお
けるＰチャネルのＴＦＴのゲート電極は、上記のＮチャ
ネルＭＯＳトランジスタのゲート電極１０４からなる。
すなわち、このＰチャネルのＴＦＴは、ゲート電極１０
４とゲート酸化膜１１３ｂとチャネル領域１１１ａとＰ
+ 型ソース領域１１５とＰ+ 型ドレイン領域１１６とか
ら構成される。このＴＦＴのゲート長，およびチャネル
長は、それぞれ１．０μｍ程度，および０．８μｍ程度
である。またこのＴＦＴのチャネル幅は０．２μｍ程度
である。
【００３８】なお、ゲート酸化膜１１３ｂは上記以外の
位置におけるゲート電極１０４の側面に設けてもよい
が、この場合にはＴＦＴのソース，ドレイン領域とＮチ
ャネルＭＯＳトランジスタのソース，ドレイン領域との
オーバーラップに対する考慮が必要である。
位置におけるゲート電極１０４の側面に設けてもよい
が、この場合にはＴＦＴのソース，ドレイン領域とＮチ
ャネルＭＯＳトランジスタのソース，ドレイン領域との
オーバーラップに対する考慮が必要である。
【００３９】上記第３の実施例におけるチャネル領域１
１１ａ，Ｐ+ 型ソース領域１１５，およびＰ+ 型ドレイ
ン領域１１６を構成する多結晶シリコン薄膜の形成方法
は、上記第１の実施例と同じである。このＴＦＴのゲー
ト電極１０４はＮ+ 型であるため、チャネル領域１１１
ａのＰ型不純物の濃度はそれに対応した値に設定する必
要がある。上記第３の実施例は、上記第１，第２の実施
例の効果を有する。さらに、上記のＰ+ 型ソース領域１
１５，およびＰ+ 型ドレイン領域１１６がレジスト（図
示せず）をマスクにしたイオン注入により形成されるこ
とから、オフ・セット構造のＰ+ 型ドレイン領域が容易
に形成されるため、このＴＦＴは上記第１，第２の実施
例に較べてオフ時のリーク電流をさらに小さくすること
が容易である。
１１ａ，Ｐ+ 型ソース領域１１５，およびＰ+ 型ドレイ
ン領域１１６を構成する多結晶シリコン薄膜の形成方法
は、上記第１の実施例と同じである。このＴＦＴのゲー
ト電極１０４はＮ+ 型であるため、チャネル領域１１１
ａのＰ型不純物の濃度はそれに対応した値に設定する必
要がある。上記第３の実施例は、上記第１，第２の実施
例の効果を有する。さらに、上記のＰ+ 型ソース領域１
１５，およびＰ+ 型ドレイン領域１１６がレジスト（図
示せず）をマスクにしたイオン注入により形成されるこ
とから、オフ・セット構造のＰ+ 型ドレイン領域が容易
に形成されるため、このＴＦＴは上記第１，第２の実施
例に較べてオフ時のリーク電流をさらに小さくすること
が容易である。
【００４０】半導体装置の製造方法を工程順に示す略断
面図である図１１を併せて参照すると、上記第３の実施
例におけるゲート酸化膜１１３ｂは、以下のように形成
される。
面図である図１１を併せて参照すると、上記第３の実施
例におけるゲート酸化膜１１３ｂは、以下のように形成
される。
【００４１】まず、公知の方法により、Ｐ型のシリコン
基板１０１の表面にＬＯＣＯＳ型のシリコン酸化膜１０
２，ゲート酸化膜１０３が形成され、膜厚０．２μｍ程
度のＮ+ 型の多結晶シリコンからなるゲート電極１０４
が形成され、さらにＮ+ 型ソース領域１０５，Ｎ+ 型ド
レイン領域１０６が形成される。これにより、Ｐ型のシ
リコン基板１０１の表面にＮチャネルＭＯＳトランジス
タが形成される。次に、熱酸化により、ゲート電極の上
面，および側面に、膜厚１０〜２０ｎｍのシリコン酸化
膜１２３が形成される〔図１１（Ａ）〕。次に、全面に
膜厚１００ｎｍ程度のシリコン窒化膜１２４が堆積され
る〔図１１（Ｂ）〕。次に、異方性のドライエッチング
をこのシリコン窒化膜１２４に施すことにより、ゲート
電極１０４の側面にのみシリコン窒化膜１２４が残る。
続いて、Ｎ+ 型ドレイン領域１０６側の直上のゲート電
極１０４の側面をレジスト（図示せず）で覆う。次に、
シリコン窒化膜に対する等方性エッチングを行なうこと
により、このレジストで覆われた部分にのみシリコン窒
化膜１２４が残る〔図１１（Ｃ）〕。
基板１０１の表面にＬＯＣＯＳ型のシリコン酸化膜１０
２，ゲート酸化膜１０３が形成され、膜厚０．２μｍ程
度のＮ+ 型の多結晶シリコンからなるゲート電極１０４
が形成され、さらにＮ+ 型ソース領域１０５，Ｎ+ 型ド
レイン領域１０６が形成される。これにより、Ｐ型のシ
リコン基板１０１の表面にＮチャネルＭＯＳトランジス
タが形成される。次に、熱酸化により、ゲート電極の上
面，および側面に、膜厚１０〜２０ｎｍのシリコン酸化
膜１２３が形成される〔図１１（Ａ）〕。次に、全面に
膜厚１００ｎｍ程度のシリコン窒化膜１２４が堆積され
る〔図１１（Ｂ）〕。次に、異方性のドライエッチング
をこのシリコン窒化膜１２４に施すことにより、ゲート
電極１０４の側面にのみシリコン窒化膜１２４が残る。
続いて、Ｎ+ 型ドレイン領域１０６側の直上のゲート電
極１０４の側面をレジスト（図示せず）で覆う。次に、
シリコン窒化膜に対する等方性エッチングを行なうこと
により、このレジストで覆われた部分にのみシリコン窒
化膜１２４が残る〔図１１（Ｃ）〕。
【００４２】このレジストを除去した後、残されたシリ
コン窒化膜１２４をマスクにした選択酸化を行なうこと
により、シリコン酸化膜１０２ａが形成される。次に、
この残されたシリコン窒化膜１２４とシリコン酸化膜１
２３とを除去した後、熱酸化によりＮ+ 型ドレイン領域
１０６側の直上のゲート電極１０４の側面にゲート酸化
膜１１３ｂが形成される（図９，図１０（Ａ）参照）。
コン窒化膜１２４をマスクにした選択酸化を行なうこと
により、シリコン酸化膜１０２ａが形成される。次に、
この残されたシリコン窒化膜１２４とシリコン酸化膜１
２３とを除去した後、熱酸化によりＮ+ 型ドレイン領域
１０６側の直上のゲート電極１０４の側面にゲート酸化
膜１１３ｂが形成される（図９，図１０（Ａ）参照）。
【００４３】ＳＲＡＭのメモリセルの途中工程における
略平面図である図１２とＳＲＡＭのメモリセルの略平面
図である図１３とを併せて参照することにより、上記第
３実施例のＳＲＡＭへの適用例について説明する。
略平面図である図１２とＳＲＡＭのメモリセルの略平面
図である図１３とを併せて参照することにより、上記第
３実施例のＳＲＡＭへの適用例について説明する。
【００４４】まず、Ｐ型のシリコン基板（図示せず）表
面にシリコン酸化膜１０２，ＮチャネルＭＯＳトランジ
スタ用のゲート酸化膜（図示せず）が形成され、膜厚
０．２μｍ程度のＮ+ 型の多結晶シリコンからなるゲー
ト電極１０４ａ，１０４ｂ，およびワード線１０４ｃが
形成される。ゲート電極１０４ａ，１０４ｂ，およびワ
ード線１０４ｃをマスクにしたイオン注入により、Ｎ+
型ソース領域１０５ａ，１０５ｂ，Ｎ+ 型ドレイン領域
１０６ａ，１０６ｂ等が形成される。これにより、ゲー
ト電極１０４ａとＮ+ 型ソース領域１０５ａとＮ+ 型ド
レイン領域１０６ａとからなる第１の駆動トランジスタ
と、ゲート電極１０４ｂとＮ+ 型ソース領域１０５ｂと
Ｎ+ 型ドレイン領域１０６ｂとからなる第２の駆動トラ
ンジスタと、ワード線１０４ｃおよびＮ+ 型ドレイン領
域１０６ａおよびＮ+ 型ソース領域を含んでなる第１の
トタンスファトランジスタと、ワード線１０４ｃおよび
Ｎ+型ドレイン領域１０６ｂおよびＮ+ 型ソース領域を
含んでなる第２のトタンスファトランジスタとが形成さ
れる。第１の駆動トランジスタ並びに第２の駆動トラン
ジスタのゲート長およびゲート幅は、それぞれ０．５μ
ｍ程度および１．０μｍ程度である。第１のトタンスフ
ァトランジスタ並びに第２のトタンスファトランジスタ
のゲート長およびゲート幅は、それぞれ０．５μｍ程度
および０．５μｍ程度である。ゲート電極１０４ａはダ
イレクタ・コンタクト・ホール１３１ｂを介してＮ+ 型
ドレイン領域１０６ｂに接続され、ゲート電極１０４ｂ
はダイレクタ・コンタクト・ホール１３１ａを介してＮ
+ 型ドレイン領域１０６ａに接続される。
面にシリコン酸化膜１０２，ＮチャネルＭＯＳトランジ
スタ用のゲート酸化膜（図示せず）が形成され、膜厚
０．２μｍ程度のＮ+ 型の多結晶シリコンからなるゲー
ト電極１０４ａ，１０４ｂ，およびワード線１０４ｃが
形成される。ゲート電極１０４ａ，１０４ｂ，およびワ
ード線１０４ｃをマスクにしたイオン注入により、Ｎ+
型ソース領域１０５ａ，１０５ｂ，Ｎ+ 型ドレイン領域
１０６ａ，１０６ｂ等が形成される。これにより、ゲー
ト電極１０４ａとＮ+ 型ソース領域１０５ａとＮ+ 型ド
レイン領域１０６ａとからなる第１の駆動トランジスタ
と、ゲート電極１０４ｂとＮ+ 型ソース領域１０５ｂと
Ｎ+ 型ドレイン領域１０６ｂとからなる第２の駆動トラ
ンジスタと、ワード線１０４ｃおよびＮ+ 型ドレイン領
域１０６ａおよびＮ+ 型ソース領域を含んでなる第１の
トタンスファトランジスタと、ワード線１０４ｃおよび
Ｎ+型ドレイン領域１０６ｂおよびＮ+ 型ソース領域を
含んでなる第２のトタンスファトランジスタとが形成さ
れる。第１の駆動トランジスタ並びに第２の駆動トラン
ジスタのゲート長およびゲート幅は、それぞれ０．５μ
ｍ程度および１．０μｍ程度である。第１のトタンスフ
ァトランジスタ並びに第２のトタンスファトランジスタ
のゲート長およびゲート幅は、それぞれ０．５μｍ程度
および０．５μｍ程度である。ゲート電極１０４ａはダ
イレクタ・コンタクト・ホール１３１ｂを介してＮ+ 型
ドレイン領域１０６ｂに接続され、ゲート電極１０４ｂ
はダイレクタ・コンタクト・ホール１３１ａを介してＮ
+ 型ドレイン領域１０６ａに接続される。
【００４５】次に、シリコン酸化膜１０２ａ，ゲート酸
化膜１１３ｂが形成された後、膜厚３０〜５０ｎｍ程度
の多結晶シリコン薄膜からなるチャネル領域１１１ａ
ａ，１１１ａｂ並びにＰ+ 型ソース領域１１５並びにＰ
+ 型ドレイン領域１１６ａ，１１６ｂが形成される。第
１の負荷トランジスタとなるＰチャネルのＴＦＴは、ゲ
ート酸化膜１１３ｂ，ゲート電極１０４ａ，チャネル領
域１１１ａａ，Ｐ+ 型ソース領域１１５，およびＰ+ 型
ドレイン領域１１６ａから構成される。同様に、第２の
負荷トランジスタとなるＰチャネルのＴＦＴは、ゲート
酸化膜１１３ｂ，ゲート電極１０４ｂ，チャネル領域１
１１ａｂ，Ｐ+ 型ソース領域１１５，およびＰ+ 型ドレ
イン領域１１６ｂから構成される。第１の負荷トランジ
スタ並びに第２の負荷トランジスタのゲート長，および
チャネル長は、それぞれ１．２μｍ程度，および０．８
μｍ程度である。また、これら２つの負荷トランジスタ
のチャネル幅は、０．２μｍ程度である〔図１２〕。
化膜１１３ｂが形成された後、膜厚３０〜５０ｎｍ程度
の多結晶シリコン薄膜からなるチャネル領域１１１ａ
ａ，１１１ａｂ並びにＰ+ 型ソース領域１１５並びにＰ
+ 型ドレイン領域１１６ａ，１１６ｂが形成される。第
１の負荷トランジスタとなるＰチャネルのＴＦＴは、ゲ
ート酸化膜１１３ｂ，ゲート電極１０４ａ，チャネル領
域１１１ａａ，Ｐ+ 型ソース領域１１５，およびＰ+ 型
ドレイン領域１１６ａから構成される。同様に、第２の
負荷トランジスタとなるＰチャネルのＴＦＴは、ゲート
酸化膜１１３ｂ，ゲート電極１０４ｂ，チャネル領域１
１１ａｂ，Ｐ+ 型ソース領域１１５，およびＰ+ 型ドレ
イン領域１１６ｂから構成される。第１の負荷トランジ
スタ並びに第２の負荷トランジスタのゲート長，および
チャネル長は、それぞれ１．２μｍ程度，および０．８
μｍ程度である。また、これら２つの負荷トランジスタ
のチャネル幅は、０．２μｍ程度である〔図１２〕。
【００４６】次に、全面に第１の層間絶縁膜（図示せ
ず）が形成された後、コンタクト・ホール１３３ａ，１
３３ｂ，１３４，１３５ａａ，１３５ａｂ，１３５ｂ
ａ，１３５ｂｂがこの第１の層間絶縁膜に形成される。
次に、アルミニウムからなる第１層配線である接地配線
１４１ａ，１４１ｂと電源配線１４２と接続配線１４３
ａ，１４３ｂとが形成される。接地配線１４１ａ，１４
１ｂは、それぞれコンタクト・ホール１３３ａ，１３３
ｂを介して、それぞれＮ+ 型ソース領域１０５ａ，１０
５ｂに接続される。電源配線１４２はコンタクト・ホー
ル１３４を介してＰ+ 型ソース領域１１５に接続され
る。Ｐ+ 型ドレイン領域１１６ａは、コンタクト・ホー
ル１３５ａａ，接続配線１４３ａ，およびコンタクト・
ホール１３５ａｂを介して、Ｎ+ 型ドレイン領域１０６
ａに接続される。同様に、Ｐ+ 型ドレイン領域１１６ｂ
は、コンタクト・ホール１３５ｂａ，接続配線１４３
ｂ，およびコンタクト・ホール１３５ｂｂを介して、Ｎ
+ 型ドレイン領域１０６ｂに接続される。
ず）が形成された後、コンタクト・ホール１３３ａ，１
３３ｂ，１３４，１３５ａａ，１３５ａｂ，１３５ｂ
ａ，１３５ｂｂがこの第１の層間絶縁膜に形成される。
次に、アルミニウムからなる第１層配線である接地配線
１４１ａ，１４１ｂと電源配線１４２と接続配線１４３
ａ，１４３ｂとが形成される。接地配線１４１ａ，１４
１ｂは、それぞれコンタクト・ホール１３３ａ，１３３
ｂを介して、それぞれＮ+ 型ソース領域１０５ａ，１０
５ｂに接続される。電源配線１４２はコンタクト・ホー
ル１３４を介してＰ+ 型ソース領域１１５に接続され
る。Ｐ+ 型ドレイン領域１１６ａは、コンタクト・ホー
ル１３５ａａ，接続配線１４３ａ，およびコンタクト・
ホール１３５ａｂを介して、Ｎ+ 型ドレイン領域１０６
ａに接続される。同様に、Ｐ+ 型ドレイン領域１１６ｂ
は、コンタクト・ホール１３５ｂａ，接続配線１４３
ｂ，およびコンタクト・ホール１３５ｂｂを介して、Ｎ
+ 型ドレイン領域１０６ｂに接続される。
【００４７】次に、全面に第２の層間絶縁膜（図示せ
ず）が形成された後、コンタクト・ホール１３６ａ，１
３６ｂがこれら第１，第２の層間絶縁膜に形成される。
アルミニウムからなる第２層配線である一対のビット配
線１４４ａ，１４４ｂが形成される。ビット配線１４４
ａは、コンタクト・ホール１３６ａを介して、第１のト
ランスファトランジスタのＮ+ 型ソース領域に接続され
る。同様に、ビット配線１４４ｂは、コンタクト・ホー
ル１３６ｂを介して、第２のトランスファトランジスタ
のＮ+ 型ソース領域に接続される〔図１３〕。これによ
り、上記第２の実施例を適用したＳＲＡＭのメモリセル
が完成する。
ず）が形成された後、コンタクト・ホール１３６ａ，１
３６ｂがこれら第１，第２の層間絶縁膜に形成される。
アルミニウムからなる第２層配線である一対のビット配
線１４４ａ，１４４ｂが形成される。ビット配線１４４
ａは、コンタクト・ホール１３６ａを介して、第１のト
ランスファトランジスタのＮ+ 型ソース領域に接続され
る。同様に、ビット配線１４４ｂは、コンタクト・ホー
ル１３６ｂを介して、第２のトランスファトランジスタ
のＮ+ 型ソース領域に接続される〔図１３〕。これによ
り、上記第２の実施例を適用したＳＲＡＭのメモリセル
が完成する。
【００４８】このＳＲＡＭは、上記第３の実施例の効
果，および上記第２の実施例を適用したＳＲＡＭの効果
を有する。さらに、このＳＲＡＭは、ＰチャネルのＴＦ
Ｔのゲート電極はＮチャネルＭＯＳトランジスタのゲー
ト電極と共通であることから、上記第２の実施例を適用
したＳＲＡＭより小さなメモリセルが得られるという効
果を有する。
果，および上記第２の実施例を適用したＳＲＡＭの効果
を有する。さらに、このＳＲＡＭは、ＰチャネルのＴＦ
Ｔのゲート電極はＮチャネルＭＯＳトランジスタのゲー
ト電極と共通であることから、上記第２の実施例を適用
したＳＲＡＭより小さなメモリセルが得られるという効
果を有する。
【００４９】
【発明の効果】以上説明したように本発明の半導体装置
は、半導体基板上に設けられた凸部を含めて半導体基板
上を覆って設けられた絶縁膜におけるこの凸部の側面の
絶縁膜上にのみにチャネル領域が形成されたＴＦＴを有
する。このため、このＴＦＴは半導体基板表面に対して
垂直なチャネル領域を有し、このＴＦＴのチャネル電流
は半導体基板表面に対して平行に流れることになる。こ
のＴＦＴのチャネル幅は上記凸部の高さにより決るた
め、微細加工時の最小寸法より狭いチャネル幅を有する
ＴＦＴが得られ、チャネル長を短かくすることなくＴＦ
Ｔの微細化が容易になる。
は、半導体基板上に設けられた凸部を含めて半導体基板
上を覆って設けられた絶縁膜におけるこの凸部の側面の
絶縁膜上にのみにチャネル領域が形成されたＴＦＴを有
する。このため、このＴＦＴは半導体基板表面に対して
垂直なチャネル領域を有し、このＴＦＴのチャネル電流
は半導体基板表面に対して平行に流れることになる。こ
のＴＦＴのチャネル幅は上記凸部の高さにより決るた
め、微細加工時の最小寸法より狭いチャネル幅を有する
ＴＦＴが得られ、チャネル長を短かくすることなくＴＦ
Ｔの微細化が容易になる。
【００５０】また、このＴＦＴをＳＲＡＭの負荷素子に
使用する場合、ショート・チャネル効果を抑制したＴＦ
Ｔであるため、オフ時のリーク電流を低減することが容
易となる。さらにまたこの場合、半導体基板表面に形成
されたＮチャネルＭＯＳトランジスタのソース，ドレイ
ン領域の直上にこのＴＦＴのソース，ドレイン領域を形
成することが回避できることなどから、このＴＦＴのソ
ース，ドレイン領域の寄生容量を低減することが可能と
なり、高速動作に適した半導体装置を得ることが容易に
なる。
使用する場合、ショート・チャネル効果を抑制したＴＦ
Ｔであるため、オフ時のリーク電流を低減することが容
易となる。さらにまたこの場合、半導体基板表面に形成
されたＮチャネルＭＯＳトランジスタのソース，ドレイ
ン領域の直上にこのＴＦＴのソース，ドレイン領域を形
成することが回避できることなどから、このＴＦＴのソ
ース，ドレイン領域の寄生容量を低減することが可能と
なり、高速動作に適した半導体装置を得ることが容易に
なる。
【図１】本発明の第１の実施例を説明するための略平面
図である。
図である。
【図２】上記第１の実施例を説明するための略断面図で
あり、分図（Ａ），（Ｂ），および（Ｃ）はそれぞれ図
１におけるＡＡ線，ＢＢ線，およびＣＣ線での略断面図
である。
あり、分図（Ａ），（Ｂ），および（Ｃ）はそれぞれ図
１におけるＡＡ線，ＢＢ線，およびＣＣ線での略断面図
である。
【図３】上記第１の実施例の製造方法の主要部を説明す
るための工程順の略平面図である。
るための工程順の略平面図である。
【図４】上記第１の実施例の製造方法の主要部を説明す
るための工程順の略断面図であり、図３おけるＡＡ線で
の略断面図である。
るための工程順の略断面図であり、図３おけるＡＡ線で
の略断面図である。
【図５】上記第１の実施例の製造方法の主要部を説明す
るための工程順の略断面図であり、図３おけるＢＢ線で
の略断面図である。
るための工程順の略断面図であり、図３おけるＢＢ線で
の略断面図である。
【図６】本発明の第２の実施例を製造方法に沿って説明
するための工程順の略断面図である。
するための工程順の略断面図である。
【図７】上記第２の実施例をＳＲＡＭに適用した場合の
メモリセルの途中工程における略平面図である。
メモリセルの途中工程における略平面図である。
【図８】上記第２の実施例をＳＲＡＭに適用した場合の
メモリセルの略平面図である。
メモリセルの略平面図である。
【図９】本発明の第３の実施例を説明するための略平面
図である。
図である。
【図１０】上記第３の実施例を説明するため略断面図で
あり、分図（Ａ），（Ｂ），および（Ｃ）はそれぞれ図
９におけるＡＡ線，ＢＢ線，およびＣＣ線での略断面図
である。
あり、分図（Ａ），（Ｂ），および（Ｃ）はそれぞれ図
９におけるＡＡ線，ＢＢ線，およびＣＣ線での略断面図
である。
【図１１】上記第３の実施例の製造方法の主要部を説明
するための工程順の断面図であり、図９におけるＡＡ線
での工程順の略断面図である。
するための工程順の断面図であり、図９におけるＡＡ線
での工程順の略断面図である。
【図１２】上記第３の実施例をＳＲＡＭに適用した場合
のメモリセルの途中工程における略平面図である。
のメモリセルの途中工程における略平面図である。
【図１３】上記第３の実施例をＳＲＡＭに適用した場合
のメモリセルの略平面図である。
のメモリセルの略平面図である。
【図１４】従来構造のＴＦＴを有する半導体装置を説明
するための略断面図である。
するための略断面図である。
【図１５】別の従来構造のＴＦＴを有する半導体装置を
説明するため略断面図である。
説明するため略断面図である。
１０１，２０１ａ，２０１ｂ Ｐ型シリコン基板 １０２，１０２ａ シリコン酸化膜（ＬＯＣＯＳ型） １０３，１１３ａ，１１３ｂ，２０３，２１３ａ ゲ
ート酸化膜 １０４，１０４ａ，１０４ｂ，１１４，１１４ａ，１１
４ｂ，２０４ａ，２０４ｂ ゲート電極 １０４ｃ ワード線 １０５，１０５ａ，１０５ｂ，２０５ Ｎ+ 型ソース
領域 １０６，１０６ａ，１０６ｂ，２０６ Ｎ+ 型ドレイ
ン領域 １１１ 多結晶シリコン薄膜 １１１ａ，１１１ａａ，１１１ａｂ，２１１ａ，２１１
ｂ チャネル領域 １１２ フィールド酸化膜 １１２ａ 凸部 １１５，２１５ａ，２１５ｂ Ｐ+ 型ソース領域 １１６，１１６ａ，１１６ｂ，２１６ａ，２１６ｂ
Ｐ+ 型ドレイン領域 １２１，２１２，２２３ 絶縁膜 １２３，２２１，２２２ シリコン酸化膜 １２４ シリコン窒化膜 １３１ａ，１３１ｂ，１３２ａ，１３２ｂ ダイレク
タ・コンタクト・ホール １３３ａ，１３３ｂ，１３４，１３５ａａ，１３５ａ
ｂ，１３５ｂａ，１３５ｂｂ，１３６ａ，１３６ｂ
コンタクト・ホール １４１ａ，１４１ｂ 接地配線 １４２ 電源配線 １４３ａ，１４３ｂ 接続配線 １４４ａ，１４４ｂ ビット配線 １６１，１６２ レジスト ２１３ａ ゲート絶縁膜
ート酸化膜 １０４，１０４ａ，１０４ｂ，１１４，１１４ａ，１１
４ｂ，２０４ａ，２０４ｂ ゲート電極 １０４ｃ ワード線 １０５，１０５ａ，１０５ｂ，２０５ Ｎ+ 型ソース
領域 １０６，１０６ａ，１０６ｂ，２０６ Ｎ+ 型ドレイ
ン領域 １１１ 多結晶シリコン薄膜 １１１ａ，１１１ａａ，１１１ａｂ，２１１ａ，２１１
ｂ チャネル領域 １１２ フィールド酸化膜 １１２ａ 凸部 １１５，２１５ａ，２１５ｂ Ｐ+ 型ソース領域 １１６，１１６ａ，１１６ｂ，２１６ａ，２１６ｂ
Ｐ+ 型ドレイン領域 １２１，２１２，２２３ 絶縁膜 １２３，２２１，２２２ シリコン酸化膜 １２４ シリコン窒化膜 １３１ａ，１３１ｂ，１３２ａ，１３２ｂ ダイレク
タ・コンタクト・ホール １３３ａ，１３３ｂ，１３４，１３５ａａ，１３５ａ
ｂ，１３５ｂａ，１３５ｂｂ，１３６ａ，１３６ｂ
コンタクト・ホール １４１ａ，１４１ｂ 接地配線 １４２ 電源配線 １４３ａ，１４３ｂ 接続配線 １４４ａ，１４４ｂ ビット配線 １６１，１６２ レジスト ２１３ａ ゲート絶縁膜
Claims (4)
- 【請求項１】 半導体基板上に設けられた側面を有する
凸部を含めて半導体基板上を覆って設けられた絶縁膜を
有し、 前記側面の一部を含みかつ前記凸部以外の領域まで延在
して前記絶縁膜上に設けられた第1の部分、前記第1の部
分から分離した位置において前記側面の一部を含みかつ
前記凸部以外の領域まで延在して前記絶縁膜上に設けら
れた第2の部分、 および前記第1の部分と前記第2の部分とを接続するとと
もに前記側面の前記絶縁膜上のみに設けられた第3の部
分とからなる半導体薄膜を有し、 前記半導体膜の前記第1の部分をソース領域とし、前記
半導体薄膜の前記第2の部分をドレイン領域とし、かつ
前記半導体薄膜の前記第3の部分をチャネル領域とする
ＴＦＴを有し、前記半導体基板がシリコン基板であり、
前記凸部が前記シリコン基板表面に形成されたＭＯＳト
ランジスタのゲート電極であることを特徴とする半導体
装置。 - 【請求項２】 前記ＴＦＴが、前記半導体薄膜上に設け
られたゲート絶縁膜と、 前記ゲート絶縁膜上に設けられたゲート電極とを有する
ことを特徴とする請求項1記載の半導体装置。 - 【請求項３】 前記ＭＯＳトランジスタのゲート電極が
前記ＴＦＴのゲート電極と共通であることと、 前記半導体薄膜の前記第3の部分と前記ＭＯＳトランジ
スタのゲート電極との間の部分の前記絶縁膜がこのＴＦ
Ｔのゲート絶縁膜であることを特徴とする請求項1ある
いは請求項2記載の半導体装置。 - 【請求項４】 前記半導体装置がＳＲＡＭであり、前記
シリコン基板がＰ型のシリコン基板であり、前記ＭＯＳ
トランジスタがＮチャネルＭＯＳトランジスタからなる
駆動トランジスタであり、前記半導体薄膜が多結晶シリ
コンからなり、前記ＴＦＴがＰチャネルのＴＦＴからな
る負荷素子であることを特徴とする請求項2あるいは請
求項3記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12059791 | 1991-05-27 | ||
| JP3-120597 | 1991-05-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283700A JPH05283700A (ja) | 1993-10-29 |
| JP2789931B2 true JP2789931B2 (ja) | 1998-08-27 |
Family
ID=14790198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121550A Expired - Fee Related JP2789931B2 (ja) | 1991-05-27 | 1992-05-14 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5309010A (ja) |
| JP (1) | JP2789931B2 (ja) |
| KR (1) | KR960011186B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426315A (en) * | 1993-10-04 | 1995-06-20 | Motorola Inc. | Thin-film transistor having an inlaid thin-film channel region |
| JP2601202B2 (ja) * | 1994-07-05 | 1997-04-16 | 日本電気株式会社 | 半導体記憶装置 |
| JP3315293B2 (ja) * | 1995-01-05 | 2002-08-19 | 株式会社東芝 | 半導体記憶装置 |
| JP2687946B2 (ja) * | 1995-08-16 | 1997-12-08 | 日本電気株式会社 | リードフレーム |
| US5640023A (en) * | 1995-08-31 | 1997-06-17 | Sgs-Thomson Microelectronics, Inc. | Spacer-type thin-film polysilicon transistor for low-power memory devices |
| KR100290899B1 (ko) * | 1998-02-06 | 2001-06-01 | 김영환 | 반도체소자및이의제조방법 |
| JPH11345887A (ja) * | 1998-03-31 | 1999-12-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2003332580A (ja) * | 2002-05-09 | 2003-11-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2006511091A (ja) * | 2002-12-19 | 2006-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 反転型ＦｉｎＦＥＴ薄膜トランジスタを用いたＦｉｎＦＥＴＳＲＡＭセル |
| US6762448B1 (en) * | 2003-04-03 | 2004-07-13 | Advanced Micro Devices, Inc. | FinFET device with multiple fin structures |
| US6943405B2 (en) * | 2003-07-01 | 2005-09-13 | International Business Machines Corporation | Integrated circuit having pairs of parallel complementary FinFETs |
| JP3860582B2 (ja) | 2003-07-31 | 2006-12-20 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4911976B2 (ja) * | 2003-12-08 | 2012-04-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ノード・キャパシタンスを増加した半導体メモリ・デバイス |
| US7122412B2 (en) * | 2004-04-30 | 2006-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a necked FINFET device |
| US6949768B1 (en) * | 2004-10-18 | 2005-09-27 | International Business Machines Corporation | Planar substrate devices integrated with finfets and method of manufacture |
| US7608892B2 (en) * | 2006-04-28 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP5206668B2 (ja) * | 2007-03-28 | 2013-06-12 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| KR102103913B1 (ko) * | 2012-01-10 | 2020-04-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| US20220199807A1 (en) * | 2020-12-21 | 2022-06-23 | Intel Corporation | Fabrication of thin film fin transistor structure |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4533934A (en) * | 1980-10-02 | 1985-08-06 | Westinghouse Electric Corp. | Device structures for high density integrated circuits |
| JPS5799777A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Metal oxide semiconductor type semiconductor device |
| JPH069245B2 (ja) * | 1987-07-23 | 1994-02-02 | 工業技術院長 | 電界効果型半導体装置 |
| JPH0214578A (ja) * | 1988-07-01 | 1990-01-18 | Fujitsu Ltd | 半導体装置 |
| JPH0230147A (ja) * | 1988-07-19 | 1990-01-31 | Nec Corp | 薄膜トランジスタ及びその製造方法 |
| GB2222306B (en) * | 1988-08-23 | 1992-08-12 | Plessey Co Plc | Field effect transistor devices |
| US5115289A (en) * | 1988-11-21 | 1992-05-19 | Hitachi, Ltd. | Semiconductor device and semiconductor memory device |
| JP2927463B2 (ja) * | 1989-09-28 | 1999-07-28 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2659619B2 (ja) * | 1990-12-21 | 1997-09-30 | 三菱電機株式会社 | 半導体装置 |
-
1992
- 1992-05-14 JP JP4121550A patent/JP2789931B2/ja not_active Expired - Fee Related
- 1992-05-27 KR KR1019920008975A patent/KR960011186B1/ko not_active IP Right Cessation
- 1992-05-27 US US07/888,806 patent/US5309010A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5309010A (en) | 1994-05-03 |
| JPH05283700A (ja) | 1993-10-29 |
| KR920022548A (ko) | 1992-12-19 |
| KR960011186B1 (ko) | 1996-08-21 |
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