JP3548237B2 - 薄膜トランジスタ - Google Patents

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Description

【０００１】
【産業上の利用分野】
本発明は、アクティブマトリックス液晶ディスプレイ等の表示装置に好適に用いられる薄膜トランジスタおよびその製造方法、並びに薄膜トランジスタを用いた液晶表示装置に関する。
【０００２】
【従来の技術】
近年、液晶ディスプレイやイメージセンサ等の表示装置に用いられる外部実装駆動回路をディスプレイやイメージセンサ等と同一基板上に作り込むことが行われている。そのために、透明絶縁性基板上に薄膜トランジスタ（以下、ＴＦＴと称する。）を作製する必要が高まってきている。この場合、大面積のガラス基板を使用することが可能なように、６００℃以下のプロセス温度でＴＦＴの作製を行う必要がある。
【０００３】
一般にＴＦＴの特性は、チャネルとなる半導体膜の状態と、半導体膜とゲート絶縁膜との界面の状態とに非常に大きく影響され、プロセス温度が高いほど改善される傾向にある。したがって、上述した６００℃以下のプロセス温度では良好な特性を得ることが困難である。特に、アクティブマトリックス液晶ディスプレイにおける絵素部にＴＦＴを用いる場合、逆バイアス時のオフ電流を低く抑える必要があるが、通常のＴＦＴ構造ではオフ電流を低減させることが困難である。
【０００４】
この理由として、高濃度にドープされたドレイン領域の端では空乏層領域が狭く高電界がかかり、その結果、空乏層領域のｐｏｌｙ−Ｓｉの結晶欠陥準位を介して電流が流れるというモデルが提唱されている（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３２，ＮＯ．９，ＳＥＰＴＥＭＢＥＲ １９８５）。
【０００５】
上記の問題点を解決するための具体例としては、一般には以下の３つの構造が知られている。その一つは、特公平３−３４６６９号に開示されている図１５に示すようなオフセットゲート構造である。他の一つは、特公平３−３８７５５号に開示されている図１６に示すようなＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造であり、残る一つは特公平５−４４１９５号や特公平５−４４１９６号に開示されている図１７に示すようなデュアルゲート構造（またはマルチゲート構造）である。このような構造とすることにより、ドレイン端にかかる電界を緩和してオフ電流を低減している。
【０００６】
なお、図１５のオフセットゲート構造は、基板１０１の上に半導体層が形成され、更にその半導体層の上に形成されたゲート絶縁膜１０７の上にゲート電極１０８が形成されており、上記半導体層がゲート電極１０８の下方部分をＴＦＴのチャネル部となる活性層１０２となし、その両側を不純物が導入されていないオフセット部１０３となし、更にオフセット部１０３の外側を不純物が多量に導入されて低抵抗となっているソース／ドレイン領域１０５となした構成となっている。
【０００７】
図１６のＬＤＤ構造は、基板１０１上に半導体層が形成され、更にその半導体層の上に形成されたゲート絶縁膜１０７の上にゲート電極１０８が形成されており、上記半導体層がゲート電極１０８の下方部分をＴＦＴのチャネル部となる活性層１０２となし、活性層１０２の両側を不純物が微量に導入されているＬＤＤ部１０４となし、更にＬＤＤ部１０４の外側を不純物が多量に導入されて低抵抗となっているソース／ドレイン領域１０５となした構成となっている。
【０００８】
図１７のデュアルゲート構造は、基板１０１上に半導体層が形成され、更にその半導体層の上に形成されたゲート絶縁膜１０７の上にゲート電極１０８が２つ形成されており、上記半導体層が両ゲート電極１０８の下方部分をＴＦＴのチャネル部となる活性層１０２となし、他の部分を不純物が多量に導入されて低抵抗となっているソース／ドレイン領域１０５となした構成となっている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した３つの構造においては、以下のような問題があった。上記オフセットゲート構造については、図１５に示すように、オフセット部１０３の長さであるオフセット長Ｌｏｆｆが長くなると、オフ電流だけでなくオン電流も極端に低下するので、Ｌｏｆｆの長さ変動により素子特性が大きく変化するという問題がある。また、オフセット部１０３のように不純物のドーピングされていない部分を形成するためにはマスキングが必要であり、そのマスキングのための位置合わせにズレが生じる。つまり、マスキングの方法としては、フォトレジストを用いてフォトリソグラフィーにより形成する方法や絶縁膜をエッチングする方法などがあるが、これらの方法は、自己整合によりマスキングを行うものではないので、位置合わせにズレが生じる。その結果として、ＴＦＴの特性にばらつきが生じるという問題がある。更に、マスキングを自己整合的に行う場合は、ゲート電極の側壁にサイドウォールと称される絶縁膜を形成する必要があり、歩留りの低下とコストアップの原因となる。その理由は、サイドウォールは、通常、絶縁膜を成膜した後、異方性エッチングを行うことにより形成されるので、成膜工程とエッチング工程とが増加するからである。また、サイドウォールを用いて形成されるオフセット長Ｌｏｆｆは成膜した絶縁膜の膜厚程度であり、通常３００〜５００ｎｍ程度の短いものになってしまうので十分なオフ電流の低減効果が得られない場合がある。そして、更に、このオフセットゲート構造のＴＦＴは、オフセット部１０３の活性層の抵抗変化が素子特性の変化となって現れるので信頼性が低く、特性劣化が生じる場合が多い。
【００１０】
また、上記ＬＤＤ構造においては、信頼性の点では優れているが、マスキングを必要とするので上述のオフセット構造のＴＦＴと同様の問題があり、また、不純物のドーピング濃度が低いＬＤＤ領域１０４を形成するためのドーピング工程を追加する必要があるので、さらに工程が複雑になるという問題がある。
【００１１】
また、上記デュアルゲート構造においては、多少の効果はあるものの十分にオフ電流を低減できないという問題がある。
【００１２】
本発明は、このような従来技術の課題を解決すべくなされたものであり、オフ電流が低く信頼性が高い薄膜トランジスタ、およびその薄膜トランジスタを製造工程を複雑にすることなく作製することができる薄膜トランジスタの製造方法、並びに表示品位が高く信頼性が高い、その薄膜トランジスタを用いた液晶表示装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の薄膜トランジスタは、ソース領域とドレイン領域とを有する半導体層上に形成されたゲート絶縁膜の上にゲート電極が形成され、該ソース領域とドレイン領域との間の半導体層部分の上のゲート絶縁膜が、一定の膜厚の第１部分と、前記ゲート電極下の中央部に該第１部分の膜厚よりも厚い一定の厚膜に形成された第２の膜厚の第２部分とを有し、該第２部分は、ソース領域とドレイン領域とで挟まれているチャンネル領域に部分的にゲート電圧印加による影響を受けにくい領域を形成しており、そのことにより上記目的が達成される。
【００１４】
本発明の薄膜トランジスタにおいて、前記第２部分が、前記第１部分の１．２倍〜８．０倍の膜厚である構成とすることができる。
【００１５】
本発明の薄膜トランジスタにおいて、前記第２部分は、第１の膜厚の絶縁膜と、該第１の膜厚の０．２〜７．０倍の膜厚からなる絶縁膜との積層構造からなる構成とすることができる。
【００２１】
【作用】
本発明においては、ソース領域とドレイン領域とを有する半導体層とゲート電極との間に存在するゲート絶縁膜が、ソース領域とドレイン領域との間の半導体層部分の上で、膜厚の異なる第１部分と第２部分とを有している。よって、ソース領域とドレイン領域とで挟まれているチャネル領域に部分的にゲート電圧印加による影響を受けにくい領域が形成される。この領域によりソース／ドレイン間に印加された電圧がドレイン端に集中せずに分割される。また、この領域で電界が緩和されるので、ソース／ドレイン間にかかる電界の急峻的に高くなる部分の発生が緩和される。従って、逆バイアス側のオフ電流が低減され、かつ、特性劣化の小さいＴＦＴを得ることができる。この効果を十分に得るためには、第２の膜厚を第１の膜厚の１．２倍〜８．０倍にするのが望ましい。
【００２２】
このような２つの膜厚部分を有するゲート絶縁膜を形成するに際し、第１の膜厚の絶縁膜を形成し、第２部分の形成領域に第１の膜厚の０．２〜７．０倍の膜厚を有する絶縁膜を積層して第２部分を積層構造とすると、非常に容易に作製することができる。この場合、第１の膜厚を有する絶縁膜と第１の膜厚の０．２〜７．０倍の膜厚を有する絶縁膜との形成順序はいずれを先に行ってもよい。この方法によれば、オフ電流を低くする必要がある部分には本発明のＴＦＴを作製し、同一基板上のオフ電流低減を必要としない部分には従来のＴＦＴを共存させて作製することができる。
【００２３】
また、半導体層上に第２の膜厚の絶縁膜を形成し、第１部分の形成領域をエッチングして厚みを薄くしても容易に作製することができる。この方法でも、オフ電流を低くする必要がある部分には本発明のＴＦＴを作製し、同一基板上のオフ電流低減を必要としない部分には従来のＴＦＴを共存させて作製することができる。
【００２４】
このような２つの膜厚部分を有するゲート絶縁膜が形成されたＴＦＴを液晶表示装置の絵素部に形成すると、絵素部ＴＦＴのオフ電流を低減することができ、表示画像の保持能力を高めて表示品位を向上させることができる。また、このＴＦＴは信頼性が高いので、液晶表示装置の信頼性も高めることができる。
【００２５】
【実施例】
以下に本発明の実施例について、図面を参照しながら説明する。尚、以下の図について同様の機能を有する部分は同じ番号を用いて示した。
【００２６】
（実施例１）
図１に、本実施例のＴＦＴの概略断面図を示す。このＴＦＴは、基板１上に、間に半導体層３を挟んでゲート絶縁膜７が形成され、そのゲート絶縁膜７の上にゲート電極８が形成されている。上記ゲート絶縁膜７は、ゲート電極８の下部分の中央部を除く領域が第１の膜厚の第１部分６ａとなっており、ゲート電極８の下部分の中央部が第１の膜厚の１．２〜８．０倍である膜厚の第２部分６ｂとなっている。
【００２７】
上記半導体層３は、ゲート電極８の下部分であって、第２部分６ｂの下方にチャネル領域１２、第１部分６ａの下方にチャネル領域２を有する。更に、チャネル領域１２、２を挟んで両側には、不純物が高濃度に導入されて低抵抗になっているソース領域５ａおよびドレイン領域５ｂとを有する。
【００２８】
この構成のＴＦＴは、図２（ａ）〜（ｃ）に示すような製造工程に従って作製することができる。
【００２９】
まず、図２（ａ）に示すように、基板１上に半導体層３を形成する。この基板１としては、例えば石英基板、ガラス基板、または絶縁性膜で被覆されたガラス基板などを用いることができる。半導体層３としては、非晶質シリコン、微結晶シリコン、多結晶シリコン等の半導体膜を用いることができる。また、基板１として単結晶シリコンを用いた場合には半導体層３を形成する必要がなく、その単結晶シリコンをそのまま半導体層として用いることができる。さらに、半導体層は上記材料にゲルマニウム、ニッケル、リン、ボロン、ひ素等を含有する材料を用いて形成してもよい。
【００３０】
上記半導体層３を成膜する場合には、膜厚１０ｎｍ〜２００ｎｍの膜をプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法等の成膜方法により形成することができる。例えば、多結晶シリコン膜は、ＬＰＣＶＤ法により基板温度５８０〜６５０℃で直接基板上に成膜することができる。また、ＬＰＣＶＤ法により基板温度４００〜６００℃で成膜した非晶質シリコン膜を真空中または不活性ガス中、５００〜６５０℃で６〜４８時間アニールすると、一層良好な多結晶シリコン膜が得られる。非晶質シリコン膜はプラズマＣＶＤ法により形成することができ、原料ガスとしてはＳｉＨ４、Ｓｉ２Ｈ６を用いる。また、非晶質シリコン膜のアニールは、ランプアニール法やレーザーアニール法で行ってもよい。
【００３１】
次に、半導体層３の上に絶縁膜を成膜し、エッチングにより島状の絶縁膜６０とする。この絶縁膜は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により成膜することができ、この実施例では、膜厚３０〜１５０ｎｍのＳｉＯ２膜を形成した。その他、窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁膜を用いてもよい。
【００３２】
続いて、図２（ｂ）に示すように、島状の絶縁膜６０の上に絶縁膜を成膜して第１部分６ａと第１部分６ａより膜厚が厚い第２部分６ｂとを形成する。この場合における絶縁膜の成膜は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等を用いることができ、この実施例では膜厚６０〜１５０ｎｍのＳｉＯ２膜を形成した。原料ガスとしては、ＳｉＨ４ガスとＯ２ガス、またはＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ、Ｓｉ（０Ｃ２Ｈ５）４）ガスと０２ガス等を用いる。その他、窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁膜を用いてもよい。
【００３３】
このようにして膜厚の厚い第２部分６ｂを作製すると、本実施例のＴＦＴと従来のＴＦＴとを同様のプロセスで非常に容易に作製することができる。例えば、本実施例のＴＦＴと従来のＴＦＴとを同一基板上に作製する場合、第１の膜厚の０．２〜７．０倍の膜厚を有する島状絶縁膜６０をパターニングして本実施例のＴＦＴの第２部分にのみ形成し、第１の膜厚を有する絶縁膜をパターニングして本実施例のＴＦＴのゲート絶縁膜形成部分および従来のＴＦＴのゲート絶縁膜形成部分に形成する。この方法により作製すると、本実施例のＴＦＴと従来のＴＦＴとを容易に同一基板上に共存させることができるので、低ＯＦＦ電流が必要とされる部分には本実施例のＴＦＴを作製し、低ＯＦＦ電流が必要とされない部分には従来のＴＦＴを作製することができる。この場合、第１の膜厚を有する絶縁膜と、第１の膜厚の０．２〜７．０倍の膜厚を有する絶縁膜との積層順序は、いずれを先に行ってもよい。以上の説明では第２部分を２層の絶縁膜の積層構造として形成したが、第２の膜厚を有する絶縁膜をゲート絶縁膜形成部分に成膜した後、第１部分の厚みをフォトリソグラフィーとエッチングにより薄くしても第１部分６ａと第２部分６ｂとを有するゲート絶縁膜７を形成することができる。この場合でも、第２の膜厚の絶縁膜を本実施例のＴＦＴの第２部分を残して、第１部分および従来のＴＦＴのゲート絶縁膜形成部分をエッチングすることにより、本実施例のＴＦＴおよび従来のＴＦＴを同一基板上に共存させることができる。
【００３４】
次に、図２（ｃ）に示すように、ゲート電極８を形成した後、自己整合的に不純物イオン１００を注入し、半導体層３にソース領域５ａおよびドレイン領域５ｂを形成する。この時、ゲート電極８下の半導体層部分には不純物が注入されないのでチャネル領域２、１２が形成される。この実施例では、不純物イオン１００としてリンイオンを用い、エネルギー８０〜１００ｋｅＶでドーズ量２×１０１５ｉｏｎｓ／ｃｍ２の注入を行った。注入後、不純物イオンを活性化して低抵抗化することによりソース領域５ａおよびドレイン領域５ｂを形成した。不純物イオンの活性化は、炉アニール法、ランプアニール法、レーザーアニール法や以下に示す自己活性法を用いることができる。自己活性法は、特願平４−３０７３５０号に記載されているイオンドーピング法を用い、原料ガスの水素濃度を高くしてソース／ドレイン領域に注入する。例えば、水素濃度が９５％のＰＨ３ガスを原料ガスとしてプラズマを発生させ、リンイオンと同時に水素イオンを注入すると、水素イオンにアシストされて注入と同時に不純物イオンが活性化される。よって、不純物イオン活性化のための熱アニールが不要になるので、３００℃以下の低温プロセスでソース／ドレイン領域を形成することができ、ゲート電極材料に比較的低融点の金属を使用することができる。例えば低融点金属であるアルミニウムを使用することができ、アルミニウムは低抵抗材料であるので低抵抗な配線を実現することができる。
【００３５】
以上のようにして得られる本実施例のＴＦＴの動作原理を図３（ａ）〜（ｃ）を用いて説明する。尚、図３（ａ）〜（ｃ）において、第１部分６ａの膜厚をｄ１、第２部分６ｂの膜厚をｄ２とする。
【００３６】
図３（ａ）のＴＦＴは、ｄ２＞＞ｄ１の時、第２の膜厚部分６上のゲート電極８のトランジスタゲートとしての作用が第１の膜厚部分７上のゲート電極８に比べて極めて小さくなるので、近似的に図３（ｂ）のＴＦＴと同様な動作を示す。
【００３７】
図３（ｂ）のＴＦＴは、ゲート８ａおよびゲート８ｂの２つのゲートを備えたデュアルゲート構造のＴＦＴであり、ソース領域５ａとドレイン領域５ｂとの間にかかる電界を分割することにより電界を緩和することができる。また、ゲート８ａとゲート８ｂの間の下にあるチャネル層１２は不純物がドーピングされていない領域であるので、実質的にオフセットゲート構造となる。このため、ゲート８ａを有するＴＦＴのドレイン部にオフセット部１２が形成されることになり、ドレイン端部での電界が緩和される。このデュアルゲート構造およびオフセットゲート構造の２つの電界緩和効果によって逆バイアス側のオフ電流が低減され、かつ、特性劣化の小さいＴＦＴが得られる。さらに、ソース領域５ａとドレイン領域５ｂとが入れ替わって用いられてもゲート２を有するＴＦＴのドレイン部にオフセット部が位置することになるので、必ずいずれか一方のＴＦＴのドレイン端部での電界が緩和される。特に、アクティブマトリックス液晶ディスプレイの絵素部のＴＦＴは、信号状態に応じてソース領域またはドレイン領域として機能する必要があるので、このように必ずいずれか一方のＴＦＴのドレイン端部での電界が緩和される構造は非常に望ましいものである。
【００３８】
図３（ａ）のＴＦＴは、ｄ２＞ｄ１の時、第２の膜厚部分６上のゲート電極８が第１の膜厚部分７に近付いてくるとＴＦＴのオン動作時にトランジスタゲートとしての作用が若干影響するので、近似的に図３（ｃ）のＴＦＴと同様な動作を示す。
【００３９】
図３（ｃ）のＴＦＴは、ゲート８ａおよびゲート８ｂの２つのゲートを備えたデュアルゲート構造のＴＦＴであり、ソース領域５ａとドレイン領域５ｂとの間にかかる電界を分割することにより電界を緩和することができる。また、ゲート８ａとゲート８ｂの間の下にあるチャネル層１２は不純物がドーピングされていない領域であるが、ＴＦＴのオン動作時にはチャネルが誘起され易く、低濃度の不純物ドーピングがなされた領域のような作用を示すので、実質的にＬＤＤ構造と同様な作用を示す。このため、ゲート８ａを有するＴＦＴのドレイン部に疑似ＬＤＤ部１２が形成されることになり、ドレイン端部での電界が緩和される。このデュアルゲート構造および疑似ＬＤＤ構造の２つの電界緩和効果によって逆バイアス側のオフ電流が低減され、かつ、特性劣化の小さいＴＦＴが得られる。さらに、ソース領域５ａとドレイン領域５ｂとが入れ替わって用いられてもゲート２を有するＴＦＴのドレイン部にオフセット部が位置することになるので、必ずいずれか一方のＴＦＴのドレイン端部での電界が緩和される。特に、アクティブマトリックス液晶ディスプレイの絵素部のＴＦＴは、信号状態に応じてソース領域またはドレイン領域として機能する必要があるので、このように必ずいずれか一方のＴＦＴのドレイン端部での電界が緩和される構造は非常に望ましいものである。さらに、この場合、ｄ２＞＞ｄ１の時に比べてオン電流も増加させることができる。
【００４０】
このように、本実施例のＴＦＴは、ゲート絶縁膜に第２部分６ｂが形成されていることにより、電界を緩和して逆バイアス側のオフ電流を低減し、かつ特性劣化の小さいＴＦＴとすることができる。また、第２部分６ｂは、チャネル層２、１２とゲート電極８とに挟まれた領域であれば、ソース領域５ａ側またはドレイン領域５ｂ側にずれても得られる効果がほとんど変わらないので、ＴＦＴを作製する場合の位置合わせ精度のマージンを大きく取ることができる。
【００４１】
このＴＦＴは、図４に示すように、ゲート絶縁膜７にソース領域５ａおよびドレイン領域５ｂに達するようにコンタクトホールを形成し、ソース電極５０ａおよびドレイン電極５０ｂと接続した構成とすることができる。このＴＦＴのサイズは、Ｌ１＝１０μｍ、Ｌ２＝４μｍ、Ｗ＝１５μｍとしたが、用途によって適当に設定することができる。例えば、オン電流を増加させるためには、Ｌ１とＬ２との差（Ｌ１−Ｌ２）を小さくするか、またはＷを大きくすればよい。
【００４２】
（実施例２）
図５に本実施例のＴＦＴを示す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の膜厚を有する第２部分６ｂ、６ｂが、ソース領域５ａおよびドレイン領域５ｂに隣接するチャネル領域１２、１２の上に形成されている。
【００４３】
このＴＦＴは、第２部分６ｂ、６ｂをソース端およびドレイン端に位置するように形成することにより実施例１と同様にして作製することができる。
【００４４】
本実施例のＴＦＴは、ゲート絶縁膜に第２部分６ｂが形成されていることにより、実施例１と同様に、第２部分６ｂに接するチャネル領域１２、１２にオフセット部または疑似ＬＤＤ部が形成されるので、電界を緩和して逆バイアス側のオフ電流を低減し、かつ特性劣化の小さいＴＦＴとすることができる。
【００４５】
（実施例３）
図６に本実施例のＴＦＴを示す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の膜厚を有する第２部分６ｂ、６ｂが半導体層のソース領域５ａおよびドレイン領域５ｂに隣接する半導体層上にゲート電極８の内側から外側にかけて形成されている。また、ゲート電極８の外側の第２部分６ｂ、６ｂの下は不純物濃度が低いＬＤＤ領域４ａ、４ｂとなっている。
【００４６】
このＴＦＴは、図７（ａ）〜（ｃ）に示すような製造工程に従って作製することができる。
【００４７】
まず、図７（ａ）に示すように、基板１上に半導体層３を形成する。この基板１としては、例えば、石英基板、ガラス基板または絶縁性膜で被覆されたガラス基板などを用いることができる。半導体層３としては、非晶質シリコン、微結晶シリコン、多結晶シリコン等の半導体膜を用いることができる。また、基板１として単結晶シリコンを用いた場合には半導体層３を形成する必要がなく、その単結晶シリコンをそのまま半導体層として用いることができる。さらに、半導体層は上記材料にゲルマニウム、ニッケル、リン、ボロン、ひ素等を含有する材料を用いて形成してもよい。
【００４８】
半導体層３を成膜する場合には、膜厚１０ｎｍ〜２００ｎｍの膜をプラズマＣＶＤ法やＬＰＣＶＤ法等の成膜方法により形成することができる。例えば、多結晶シリコン膜は、ＬＰＣＶＤ法により基板温度５８０〜６５０℃で直接基板上に成膜することができる。また、ＬＰＣＶＤ法により基板温度４００〜６００℃で成膜した非晶質シリコン膜を真空中または不活性ガス中、５００〜６５０℃で６〜４８時間アニールすると、一層良好な多結晶シリコン膜が得られる。非晶質シリコン膜はプラズマＣＶＤ法により形成することができ、原料ガスとしてはＳｉＨ４、Ｓｉ２Ｈ６を用いる。また、非晶質シリコン膜のアニールは、ランプアニール法やレーザーアニール法で行ってもよい。
【００４９】
次に、半導体層３の上に絶縁膜を成膜し、エッチングにより島状の絶縁膜６０、６０とする。この絶縁膜は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により成膜することができ、この実施例では、膜厚３０〜１５０ｎｍのＳｉＯ２膜を形成した。その他、窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁膜を用いてもよい。
【００５０】
続いて、図７（ｂ）に示すように、島状の絶縁膜６０の上に絶縁膜を成膜して第１部分６ａと、第１部分６ａより膜厚が厚い第２部分６ｂ、６ｂとを有する絶縁膜を形成する。この絶縁膜は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により成膜することができ、この実施例では膜厚６０〜１５０ｎｍのＳｉＯ２膜を形成した。原料ガスとしては、ＳｉＨ４ガスとＯ２ガス、またはＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ、Ｓｉ（０Ｃ２Ｈ５）４）ガスと０２ガス等を用いる。その他、窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁膜を用いてもよい。以上の説明では第２部分を２層の絶縁膜の積層構造として形成したが、第２の膜厚の絶縁膜をゲート絶縁膜形成部分に成膜した後、第１部分の厚みをフォトリソグラフィーとエッチングにより薄くしても第１部分６ａと第２部分６ｂ、６ｂとを有するゲート絶縁膜を形成することができる。
【００５１】
次に、図７（ｃ）に示すように、ゲート電極８を形成した後、自己整合的に不純物イオン１００を注入し、半導体層３にソース領域５ａおよびドレイン領域５ｂを形成する。この時、ゲート電極８下の半導体層部分は不純物が注入されないのでチャネル領域２、１２が形成される。また、ゲート電極８の外側の第２部分６ｂ、６ｂの下は第１部分６ａに比べて不純物が注入されにくいので、不純物濃度が低いＬＤＤ領域４ａ、４ｂとなる。この実施例では、不純物イオン１００としてリンイオンを用い、エネルギー８０〜１００ｋｅＶでドーズ量２×１０１５ｉｏｎｓ／ｃｍ２の注入を行った。注入後、不純物イオンを活性化して低抵抗化することによりソース領域およびドレイン領域を形成した。不純物イオンの活性化は、炉アニール法、ランプアニール法、レーザーアニール法や自己活性法を用いることができる。
【００５２】
本実施例のＴＦＴは、ゲート絶縁膜に第２部分６ｂ、６ｂが形成されていることにより、実施例１と同様に、第２部分６ｂに接するチャネル領域１２にオフセット部または疑似ＬＤＤ部が形成されるので、電界を緩和して逆バイアス側のオフ電流を低減し、かつ特性劣化の小さいＴＦＴとすることができる。また、ソース領域５ａおよびドレイン領域５ｂに不純物イオンを注入する際にソース領域５ａおよびドレイン領域５ｂより高抵抗なＬＤＤ領域４ａ、４ｂが形成されるので、さらにソース／ドレイン端部での電界を緩和することができ、逆バイアス側のオフ電流を低減し、かつ特性劣化の小さいＴＦＴとすることができる。
【００５３】
（実施例４）
図８に本実施例のＴＦＴを示す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の膜厚を有する第２部分６ｂが、半導体層３のドレイン領域５ｂに隣接するチャネル領域１２上に形成されている。
【００５４】
このＴＦＴは、第２部分６ｂをドレイン端に位置するように形成することにより実施例１と同様にして作製することができる。
【００５５】
本実施例のＴＦＴは、ゲート絶縁膜に第２部分６ｂが形成されていることにより、実施例１と同様に、第２部分６ｂに接するチャネル領域１２にオフセット部または疑似ＬＤＤ部が形成されるので、電界を緩和して逆バイアス側のオフ電流を低減し、かつ特性劣化の小さいＴＦＴとすることができる。このＴＦＴは、第２部分６ｂが電界強度の高まるドレイン端部にのみ位置しているので、ソース端およびドレイン端の両方に形成された実施例２のＴＦＴとは異なり、オン電流が大きくとれるがソース／ドレインが場合によって入れ換わる液晶ディスプレイの絵素部ＴＦＴには用いにくいという違いがある。
【００５６】
（実施例５）
図９に本実施例のＴＦＴを示す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の膜厚を有する第２部分６ｂが、半導体層３のドレイン領域５ｂに隣接するチャネル領域１２上にゲート電極８の内側から外側にかけて形成されている。また、ゲート電極８の外側の第２部分６ｂの下は不純物濃度が低いＬＤＤ領域４ｂとなっている。
【００５７】
このＴＦＴは、第２部分６ｂをドレイン端に位置するように形成することにより実施例３と同様にして作製することができる。
【００５８】
本実施例のＴＦＴは、ゲート絶縁膜７に第２部分６ｂが形成されていることにより、実施例１と同様に、第２部分６ｂに接するチャネル領域１２にオフセット部または疑似ＬＤＤ部が形成されるので、電界を緩和して逆バイアス側のオフ電流を低減し、かつ特性劣化の小さいＴＦＴとすることができる。また、ソース領域５ａおよびドレイン領域５ｂに不純物イオンを注入する際にソース領域５ａおよびドレイン領域５ｂより高抵抗なＬＤＤ領域４ｂが形成されるので、さらにソース／ドレイン端部での電界を緩和することができ、逆バイアス側のオフ電流を低減し、かつ特性劣化の小さいＴＦＴとすることができる。このＴＦＴは、第２部分６ｂが電界強度の高まるドレイン端部にのみ位置しているので、ソース端およびドレイン端の両方に形成された実施例３のＴＦＴとは異なり、オン電流が大きくとれるがソース／ドレインが場合によって入れ換わる液晶ディスプレイの絵素部ＴＦＴには用いにくいという違いがある。
【００５９】
（実施例６）
図１０に本実施例のＴＦＴを示す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の膜厚を有する第２部分６ｂが、ソース領域５ａおよびドレイン領域５ｂの間でゲート電極８の下のチャネル層１２部分の上に形成されている。この第２部分６ｂは、第１の膜厚の絶縁膜６ｄと、第１の膜厚の０．２〜７．０倍の膜厚からなる絶縁膜６ｃとの積層構造からなっている。この絶縁膜６ｃと６ｄとは同一材料で形成してもよく、別材料で形成してもよい。また、積層順序もどちらが下に形成されていてもよい。
【００６０】
このＴＦＴは、実施例１と同様に図２に示した方法により作製することができる。
【００６１】
本実施例のＴＦＴは、ゲート絶縁膜に第２部分６ｂが形成されていることにより、実施例１と同様に、第２部分６ｂに接するチャネル領域１２、１２にオフセット部または疑似ＬＤＤ部が形成されるので、電界を緩和して逆バイアス側のオフ電流を低減し、かつ特性劣化の小さいＴＦＴとすることができる。また、第２部分６ｂは、チャネル層２、１２とゲート電極８とに挟まれた領域であれば、ソース領域５ａ側またはドレイン領域５ｂ側にずれても得られる効果がほとんど変わらないので、ＴＦＴを作製する場合の位置合わせ精度のマージンを大きく取ることができる。
【００６２】
図１１は、以上のようにして得られた実施例１のＮ型ＴＦＴについて、膜厚の薄い第１部分６ａに対する膜厚の厚い第２部分６ｂの膜厚比Ｒを変化させて逆バイアス時のオフ電流を測定した結果を示す。尚、オフ電流は、ドレイン／ソース電圧ＶＤＳ＝１４Ｖ、ゲート電圧ＶＧ＝−３．５Ｖにおけるドレイン電流ＩＤを測定した。トランジスタサイズはＬ１／Ｗ＝１０μｍ／１０μｍとし、半導体層上でゲート電極８の内側に形成された第２部分６ｂの長さＬ２は４μｍとした。Ｌ２が１〜６μｍの範囲では、オフ電流には大きな差はなかった。
【００６３】
この図から理解されるように、膜厚比Ｒ＝１．２の時に１桁程度の効果が現れ、Ｒ＝１．５の時には２桁以上の顕著な効果が現れる。Ｒ＝４程度まではオフ電流が単調に減少し、Ｒ≧５では効果が飽和する。従って、第２部分６ｂは第１部分６ａの１．２倍以上の膜厚とするのが望ましい。また、Ｒ≧５以上ではオフ電流が飽和しているが効果は得られる。しかし、Ｒ＞８では第２部分６ｂが非常に厚くなって作製効率が悪くなる上に、第２部分の上に形成するゲート電極８のステップカバレッジが困難になるので好ましくない。例えば、絶縁耐圧や歩留りを十分確保したゲート絶縁膜を得るためには、第１の膜厚は５０〜１５０ｎｍ程度で形成する必要がある。よって、Ｒ＝８では第２の膜厚は４００〜１２００ｎｍになって作製効率が悪くスループットが低下する。また、第２の膜厚が４００〜１２００ｎｍとなると、その上に形成するゲート電極８のステップカバレッジが困難になって、第２の膜厚以上のゲート電極を形成する必要が生じる。従って、本発明のＴＦＴにより実質的な効果を得るためには、１．２≦Ｒ≦８．０であるのが望ましい。さらに、図１１によれば、効果が非常に効率よく現れるのはＲが１．５〜４．０の時であるので、特に１．５≦Ｒ≦４．０であるのが望ましい。また、この時のＴＦＴのオン電流の低下はきわめて小さく問題なく使用可能であった。
【００６４】
（実施例７）
この実施例では、本発明のＴＦＴを絵素部に用いた液晶表示装置を示す。
【００６５】
図１２は本実施例の液晶表示装置の構成図であり、図１３はディスプレイ部の斜視図であり、図１４はディスプレイ部の断面図である。この液晶表示装置は、図１２に示すように、ディスプレイ部１００１にゲート線１００４およびデータ線１００５が互いに交差して形成され、各交差部近傍にはＴＦＴ１００６が液晶部１００７および補助容量１００８に接続して形成されている。ディスプレイ部１００１の周辺にはゲート線駆動回路１００２およびデータ線駆動回路１００３が設けられ、各々ゲート線１００４およびデータ線１００５によりＴＦＴ１００６と接続されている。
【００６６】
図１３に示すように、ＴＦＴ１００６、走査線１００４、データ線１００５および画素電極２００７は基板２００１上に形成されており、ＴＦＴ１００６のゲート電極８がゲート線１００４と接続され、ソース領域５ａ（図１４参照）がデータ線１００５と接続され、ドレイン領域５ｂ（図１４参照）はコンタクト用バッファ金属３００９を介して画素電極２００７と接続されている。この基板２００１には、さらに液晶配向膜３０１２が形成され、共通電極２００８、カラーフィルター２００９および第２の液晶配向膜３０１５が形成された対向基板２００２と対向配設されている。両基板の間隙には液晶層２００３が設けられて液晶パネルとなっており、画素電極２００７と共通電極２００８との対向部分が各絵素（液晶部１００７）となっている。
【００６７】
液晶パネルの両外側には偏光板２０１０、２０１１が設けられ、基板２００１側から白色光２０１２が照射されて透過光が表示される。ＴＦＴ１００６は、基板２００１上にソース領域５ａ、ドレイン領域５ｂおよびチャネル領域２、１２を有する半導体層が形成され、その上にゲート絶縁膜を間に介してゲート電極８が形成されている。ゲート電極８の上には層間絶縁膜３００６が形成され、その上にデータ線１００５が形成されている。データ線１００５は層間絶縁膜３００６に設けられたコンタクトホールを通ってソース領域５ａに接続されている。
【００６８】
データ線１００５および補助容量用線１００５ａの上には第２の層間絶縁膜３００８が設けられ、その上にコンタクト用バッファ金属３００９および画素電極２００７が設けられている。画素電極２００７は層間絶縁膜３００６および第２の層間絶縁膜３００８に設けられたコンタクトホールを通り、コンタクト用バッファ金属３００９を間に介してドレイン領域５ｂに接続されている。また、補助容量用線１００５と第２の層間絶縁膜３００６と画素電極２００７の重畳部分は補助容量部１００８となっている。さらにその上に保護膜３０１１および液晶配向膜３０１２が形成されている。
【００６９】
ＴＦＴ１００６のゲート絶縁膜は、ソース領域５ａとドレイン領域５ｂとの間に第１部分６ａと第１部分６ａの１．２〜８．０倍の膜厚を有する第２部分６ｂとを有しており、ゲート電極８と半導体層との間に形成されている。
【００７０】
上記ＴＦＴ１００６は、実施例１〜６で説明したように電界を緩和して逆バイアス側のオフ電流を低減し、かつ特性劣化の小さいＴＦＴとすることができる。液晶表示装置の絵素部にこのようなＴＦＴを設けることにより、表示画の保持能力を高めて表示品位を向上させることができ、かつ信頼性の高い液晶表示装置とすることができる。
【００７１】
以上、本発明の実施例について説明したが、本発明は上記実施例に限定されるものではなく、各種の変形が可能である。上記実施例においては、不純物が高濃度に導入されたソース領域５ａおよびドレイン領域５ｂをｎ＋、不純物が低濃度に導入されたＬＤＤ領域をｎ−としてＮ型ＴＦＴについて説明したが、Ｐ型ＴＦＴにも同様に適用することができる。また、ゲート絶縁膜を構成する絶縁膜材料としては、酸化シリコン、窒化シリコン、酸化タンタル、酸化アルミニウム等、種々の絶縁膜材料を用いることができる。ゲート絶縁膜の第１の膜厚、第２の膜厚、第１部分の長さＬ１、第２部分の長さＬ２および半導体層の幅Ｗ等、ＴＦＴの各部分のサイズも用途によって適宜変更することができる。第２部分は、ゲート電極と半導体層との間に１ヶ所または２ヶ所形成したが、それ以上形成してもよい。
【００７２】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ゲート絶縁膜が、半導体層のソース領域とドレイン領域との間の部分上で膜厚の異なる第１部分と第２部分とを有しているので、チャネルの途中にゲート電圧印加による影響を受けにくい領域が形成される。この領域によりソース／ドレイン間に印加された電圧がドレイン端に集中せずに分割されるので、逆バイアス側のオフ電流が低減され、この領域で電界が緩和されるので、ソース／ドレイン間にかかる電界の急峻に高い部分が緩和されて特性劣化の小さいＴＦＴを得ることができる。特に、第２の膜厚を第１の膜厚の１．２倍〜８．０倍にすると、この効果が十分に得られる。
【００７３】
このような２つの膜厚部分を有するゲート絶縁膜を形成するに際し、第１の膜厚の絶縁膜を形成し、第２部分の形成領域に第１の膜厚の０．２〜７．０倍の膜厚を有する絶縁膜を積層して第２部分を積層構造とすると、非常に容易に作製することができる。また、半導体層上に第２の膜厚の絶縁膜を形成し、第１部分の形成領域をエッチングして厚みを薄くしても容易に作製することができる。また、これらの方法によれば、オフ電流を低くする必要がある部分には本発明のＴＦＴを作製し、同一基板上のオフ電流低減を必要としない部分には従来のＴＦＴを共存させて作製することができる。
【００７４】
このような２つの膜厚部分を有するゲート絶縁膜が形成されたＴＦＴを液晶表示装置の絵素部に形成すると、絵素部ＴＦＴのオフ電流を低減することができ、表示画像の保持能力を高めて表示品位を向上させることができる。また、このＴＦＴは信頼性が高いので、液晶表示装置の信頼性も高めることができる。
【図面の簡単な説明】
【図１】本発明の実施例１のＴＦＴの概略断面図である。
【図２】本発明の実施例１のＴＦＴの製造工程を示す断面図である。
【図３】（ａ）、（ｂ）および（ｃ）は、本発明の実施例１のＴＦＴの動作原理を説明するための断面図である。
【図４】（ａ）は本発明の実施例１のＴＦＴの概略平面図、（ｂ）はその断面図である。
【図５】本発明の実施例２のＴＦＴの概略断面図である。
【図６】本発明の実施例３のＴＦＴの概略断面図である。
【図７】（ａ）、（ｂ）および（ｃ）は、本発明の実施例３のＴＦＴの製造工程を示す断面図である。
【図８】本発明の実施例４のＴＦＴの概略断面図である。
【図９】本発明の実施例５のＴＦＴの概略断面図である。
【図１０】本発明の実施例６のＴＦＴの概略断面図である。
【図１１】本発明のＴＦＴについて、膜厚の薄い第１部分６ａに対する膜厚の厚い第２部分６ｂとの膜厚比Ｒを変化させて逆バイアス電圧を測定した結果を示すグラフである。
【図１２】本発明の一実施例である液晶表示装置の構成図である。
【図１３】本発明の一実施例である液晶表示装置の斜視図である。
【図１４】本発明の一実施例である液晶表示装置の断面図である。
【図１５】従来のオフセットゲート構造のＴＦＴの断面図である。
【図１６】従来のＬＤＤ構造のＴＦＴの断面図である。
【図１７】従来のデュアルゲート構造のＴＦＴの断面図である。
【符号の説明】
１ 基板
２ チャネル領域
１２ チャネル領域
３ 半導体層
４ａ ＬＤＤ領域
４ｂ ＬＤＤ領域
５ａ ソース領域
５ｂ ドレイン領域
５０ａ ソース電極
５０ｂ ドレイン電極
６ａ 第１部分
６ｂ 第２部分
７ ゲート絶縁膜
８ ゲート電極
１００１ ディスプレイ部
１００２ ゲート線駆動回路部
１００３ データ線駆動回路
１００４ ゲート線
１００５ データ線
１００６ ＴＦＴ
１００７ 液晶部
１００８ 補助容量
２００１ 基板
２００２ 対向基板
２００３ 液晶層
２００７ 画素電極
２００８ 共通電極
２００９ カラーフィルター
２０１０、２０１１ 偏光板
２０１２ 白色光
３００６ 層間絶縁膜
３００８ 第２の層間絶縁膜
３００９ コンタクト用バッファ金属
３０１１ 保護膜
３０１２ 液晶配向膜
３０１５ 第２の液晶配向膜

Claims (3)

  1. ソース領域とドレイン領域とを有する半導体層上に形成されれたゲート絶縁膜の上にゲート電極が形成され、該ソース領域とドレイン領域との間の半導体層部分の上のゲート絶縁膜が、一定の６０ｎｍから１５０ｎｍの範囲の膜厚を有する第１部分と、前記ゲート電極下の中央部に該第１部分の膜厚よりも厚い一定の厚膜に形成された第２の膜厚の第２部分とを有し、該第２部分は、ソース領域とドレイン領域とで挟まれているチャンネル領域に部分的にゲート電圧印加による影響を受けにくい領域を形成してなる薄膜トランジスタ。
  2. 前記第２部分が、前記第１部分の１．２倍〜８．０倍の膜厚である請求項１に記載の薄膜トランジスタ。
  3. 前記第２部分は、第１の膜厚の絶縁膜と、該第１の膜厚の０．２〜７．０倍の膜厚からなる絶縁膜との積層構造からなる請求項２に記載の薄膜トランジスタ。
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