KR100195596B1 - 박막트랜지스터 반도체장치 및 액정표시장치 - Google Patents

박막트랜지스터 반도체장치 및 액정표시장치 Download PDF

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Abstract

본 발명에 있어서 투명 절연성 기판 상에 폴리실리콘 활성층이 배열설치된다. 상기 활성층 내에 인이 이온 주입되고, 채널영역을 사이에 두고 1쌍의 n형 소스/드레인영역이 형성된다. 이 때 상기 활성층의 두께 방향에 있어서 인의 농도 기울기가 형성된다. 상기 채널영역과 인접하여 각 소스/드레인영역내에 보론이 이온 주입된다. 이때 상기 활성층의 두께방향에 있어서 보론의 농도 기울기가 형성되면서 그 농도의 최대로 되는 위치가 인의 그것 보다도 깊게 설정된다. 보론의 이온 주입에 의해 상기 채널영역과 인접하여 각 소스/드레인영역 내에서 고정항인 n형의 LDD 부분이 상측에 형성되고, p형의 부분이 하측에 형성된다.

Description

박막트랜지스터, 반도체장치 및 액정표시장치
제1a도∼제1e도는 본 발명의 실시예에 따른 TFT의 제조방법을 공정순으로 나타낸 단면도,
제2도는 제1도에 도시된 TFT의 p형 불순물(보론) 및 n형 불순물(인)의 불순물 농도 프로파일을 나타낸 도면,
제3도는 제1도에 도시된 TFT의 일부를 확대하여 나타낸 도면,
제4a도∼제4e도는 제1a도∼제1e도에 도시된 제조방법을 액정표시장치의 화소 영역과 주변 구동회로영역을 동시에 형성하는 경우에 응용한 제조방법을 공정순으로 나타낸 단면도,
제5도는 제4a도∼제4e도에 도시한 제조방법에 의해 제조되는 액정표시장치의 일부를 나타낸 도면,
제6a도∼제6e도는 종래의 액정표시장치의 제조방법을 공정순으로 나타낸 단면도이다.
[산업상의 이용분야]
본 발명은 Lightly Dopsed Drain(LDD) 구조를 갖춘 박막트랜지스터(TFT)와, 이를 이용한 반도체장치 및 액정표시장치에 관한 것이다.
[종래의 기술 및 그 문제점]
액티브매트릭스형 액정표시장치 등의 액정표시장치는 박형, 경량이고, 저전압 구동이 가능하며, 또한 컬러화도 용이하다는 등의 특징을 갖는다. 이 때문에, 최근 액정표시장치는 퍼스널컴퓨터, 워드프로세서 등의 표시장치로서 이용되고 있다. 이들 중에서도, 화소의 스위칭 소자로서 TFT를 이용한 액정표시장치는 표시품위가 높고, 소비전력이 낮기 때문에, 그 연구 및 개발이 한창 행해지고 있다. 활성층 재료의 관점으로부터 TFT를 분류하면, 크게 나누어 활성층의 재료로서 아몰퍼스실리콘을 이용한 아몰퍼스실리콘 TFT와 활성층의 재료로서 폴리 실리콘을 이용한 폴리실리콘을 이용한 폴리실리콘TFT가 있다. 폴리실리콘 TFT는 아몰파스실리콘 TFT 보다이동도가 10 내지 100배 정도 높다는 이점이 있다. 이 때문에, 폴리실리콘 TFT는 화소 스위칭 소자로서 적용 가능한 것이다.
또한, 폴리실리콘 TFT는 최근 주변 구동회로의 구성소자로서도 이용되도록 되고, 그 결과 화소의 TFT와 주변 구동회로의 TFT를 동일 기판 상에 동시에 형성한다는 소위 화소 영역과 구동회로 영역이 일체적으로 형성된 액정표시장치의 연구 및 개발이 한창 행해지고 있다. 그러나, 폴리실리콘 TFT는 아몰퍼스실리콘 TFT보다도 OFF전류(TFT가 OFF때에 흘러버리는 누설전류)가 크다는 어려운 점이 있다. 주변 구동회로에 이용하는 경우에는 특히 문제로 되지 않지만, 화소 스위칭 소자에 이용한 경우는 화질열화의 문제가 생긴다. 따라서, 이러한 결함을 해소하기 위하여 화소 영역에 이용하는 폴리실리콘 TFT에는 LDD 구조를 채용하는 것이 고려되고 있다.
제6a도∼제6e도는 화소 영역의 폴리실리콘 TFT로서 LDD 구조를 갖춘 것을 이용했고, 화소 영역과 주변 구동회로 영역이 일체적으로 형성된 액정표시장치의 어레이기판의 제조방법의 공정을 나타낸다.
여기에서는, 주변 구동회로의 구성소자로서 CMOS트랜지스터 만을 나타내고 있다. 또한, 호소 폴리실리콘 TFT의 도전형은 n형이다. 먼저, 제6도(a)에 나타낸 바와같이 투명절연성 기판(81)상에 폴리실리콘막을 형성한 후, 이 폴리실리콘막을 패터닝을하여 활성층(82a∼82c)을 형성한다. 다음에, 전면에 게이트 절연막(83)을 형성한 후, 이 게이트 절연막(83) 상에 게이트전극(84a∼84c)을 형성한다. 다음에, 제6도(b)에 나타낸 바와 같이 주번 구동회로 영역의 CMOS를 레지스트(85)로 덮은 상태에서, 화소 영역의 TFT를 형성하는 부분에 비교적 낮은 도즈량의 인(P)의 이온 주입을 행한다.
이 결과, 게이트전극(84c)에 대하여 자기정합적으로 저농도의 n-형 소스/드레인 영역(86c)이 형성된다. 다음에, 제6c도에 나타낸 바와 같이 레지스트(85)를 제게한 후, 주변 구동회로 영역의 p형 TFT를 형성하는 부분 및 화소 영역의 게이트전극(84) 및 그 근방의 n-형 소스/드레인영역(86c)을 레지스트(87)로 덮는다. 그리고, 이 상태에서 비교적 높은 도즈량의 P의 이온 주입을 행한다. 이 결과, 고농도의 n+형 소스/드레인영역(88a, 88c)이 형성된다.
다음에, 제 6도 (D)에 나타낸 바와 같이 레지스트(87)를 제거한 후, 주변 구동회로 영역의 n형 TFT를 형성하는 부분 및 화소 영역의 TFT를 형성하는 부분을 레지스트(89)로 덮는다. 그리고, 이 상태로 구동회로 영역의 TFT를 형성하는 부분에 비교적 높은 도즈량의 보론(b)의 이온 주이을 행한다. 이 결과, 고농도의 p+형 소스/드레인영역(88b)이 형성된다.
다음에, 제6도(E)에 나타낸 바와 같이 레지스트 (89)를 제거한 후, 불순물의 열활성화, 층간절연막(90)의 작성, 소스/드레인전극(91)의 작성을 차례로 행하여 각 TFT의 기본구조를 완성시킨다.
그러나, 이와 같은 LDD 구조를 갖춘 TFT에 있어서는, 저농도의 n형 소스/드레인영역(86c)이 존재하는 만큼, 소스/드레인영역이 커지게되고, 이에 의해 화소의 개구율의 향상이 곤란하게 된다.
또한, 상기한 제조방법에 있어서는 화소영역의 TFT의 LDD 구조의 소스/드레인영역과 주변 구동회로 영역의 TFT의 통상의 소스/드레인영역을 형성하기 위하여 제6도(b), 제6도(C), 제6도(D)의 각 공정에서 포토리소그래피 공정 및 이온 주입 공정이 각각 1회 필요하게 된다. 즉, 포토리소그래피 공정이 최저 3회, 이온 주입 공정이 최저 3회 필요하게 된다. 따라서, 누설전류를 방지하기 위하여 화소 영역의 TFT에 LDD구조를 도입하면, LDD구조를 갖지 않은 통상의 TFT만의 경우에 비해 프로세스 수가 증가하기도 하고, 프로세스가 복잡하기 때문에 수율이나 드로우풋이 저하된다는 새로운 문제가 생긴다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 종래보다도 우수한 LDD구조를 갖춘 박막트랜지스터 및, 이것을 이용한 반도체장치 및 액정표시장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 제1시점에 의하면, 박막트랜지스터가 제공되고, 절연성 기판과, 이 기판 상에 배열설치된 반도체 활성층, 이 활성층 내에 형성된 채널영역, 이 채널영역을 사이에 두고 양측에서 상기 활성층 내에 이온 주입된 제1도전형의 제1불순물, 상기 채널영억과 인접하여 각 소스/드레인영역 내에 이온 주입된 제2도전형의 제2불순물, 상기 채널영역에 게이트 절연막을 매개로 대항하는 게이트전극 및, 각 소스/드레인영역에 접속된 소스/드레인전극을 구비하여 구성되고, 상기 제1불순물은 상기 활성층의 두께 방향에 있어서 농도 기울기를 갖추고, 상기 제1불순물에 의해 상기 활성층 내에 상기 채널영역을 사이에 두고 배열설치된 1쌍의 제1도전형의 소스/드레인영역이 형성되며, 상기 제2불순물은 상기 활성층의 두께 방향에 있어서 농도 기울기를 갖추면서 그 농도의 최대로 되는 위치가 상기 제1불순물의 그것 보다도 깊게 설정되며, 상기 제2불순물에 의해 상기 채널영역과 인접하여 각 소스/드레인영역 내에서 제1도전형이면서 각 소스/드레인영역 보다도 고저항인 제1부분이 상측에 형성되고, 제2도전형의 제2부분이 하측에 형성되는 것과, 상기 채널영역에 게이트 절연막을 매개로 대항하는 게이트전극 및, 각 소스/드레인영역에 접속된 소스/드레인전극을 구비한다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1a도∼제1e도는 본 발명의 실시예에 따른 코플래너형 TFT의 제조방법을 나타낸다.
먼저, 제1도(a)에 나타낸 바와 같이 절연성 기판(1) 상에 활성층으로서의 소정 형상의 폴리실리콘막(2)를 형성한다. 절연성 기판(1)으로서는 예컨대, 유리 등의 절연재료로 이루어진 투명기판이나 표면이 절연재료로 코팅된 기판을 이용한다.
폴리실리콘막(2)의 막 두께는 예컨대, 50∼80nm로 한다. 폴리실리콘막(2)의 형성방법으로서는 예컨대, 다음의 3가지 방법을 예로 들 수 있다. 그 하나는 아몰퍼스실리콘막으로부터 고상성장(固相成長)에 의해 형성하는 방법이다. 다른 방법은 플라즈마 CVD법, LPCVD법 등에 의해 아몰퍼스실리콘막을 형성한 후, 이 아몰퍼스실리콘막을 레이저어닐에 의해 결정화하여 형성하는 방법이다.
또한, 다른 방법은 SiH4, SiF4, H2등을 원료 가스로 한 플라즈마CVD법에 의해 폴리실리콘막을 직접 형성하는 방법이다.
다음에, 제1도(b)에 나타낸 바와 같이 전면에 게이트 절연막(3)을 형성한 후, 이 게이트 절연막(3) 상에 게이트전극(4)을 형성한다. 게이트 절연막(3)으로서는 예컨대, 실리콘 산화막이나 실리콘 질화막을 이용한다. 게이트 절연막(3)의 막 두께는 예컨대, 70∼100nm로 한다. 게이트 절연막(3)의 성막법으로서는 예컨대, CVD법, 플라즈마 CVD, ECR∼CVD법을 이용한다. 또한, 게이트 절연막(3)으로서 폴리실리콘막을 열산화한 것을 이용해도 된다.
게이트전극(4)의 두께는 예컨대, 250nm로 한다. 게이트전극(4)의 재료로서는 예컨대, a1, W, Mo, Ta 등의 금속이나 그들의 합금 또는 실리사이드, 또는 불순물을 도프한 폴리실리콘, 또는 아몰퍼스실리콘에 레이저어닐을 시행하여 형성한 폴리실리콘을 이용할 수 있다.
다음에 제1도(C)에 나타낸 바와 같이 게이트전극 (4)을 마스크로서 예컨대, 5×1015cm-2의 도즈량으로 n형 불순물로서의 인(P)을 폴리실리콘막(2)에 이온 주입하고, 2개의 고농도의 n+형 소스/드레인영역(5)을 형성한다. 이 이온주입시 제2도에 나타낸 바와 같이 불순물 농도 프로파일이 깊이 방향의 최대 불순물농도를 갖도록 한다. 이 최대 불순물 농도의 방향의 위치는 필요에 따라 각각의 불순물의 피크 위치로서 게이트 절연막에 있거나, 폴리실리콘막중에 있거나, 또는 그 경계면에 있어도 된다. 그 일례로서는 제2도에 나타낸 바와 같은 위치에 있어도 된다.
더욱이, 폴리실리콘막(2)의 중앙에 위치하는 n+형 소스/드레인영역(5)에 끼워진 부분은 진정반도체로 이루어진 채널영역(12)으로 된다. 여기에서, 소스/드레인영역 이라는 용어는 소스영역 및 드레인영역의 어느 한쪽 또는 양자를 지시한다. 이와 같은 표현을 이용한 이유는 2개의 양 영역 (5,5)이 실질적으로 등가이고, 또한 장치의 타입에 의해 기능적인 의미에서 소스와 드레인이 고주기로 교체되기 때문이다.
다음에, 제1도(D)에 나타낸 바와 같이 게이트전극(4)의 주위를 제거한 n+형 소스/드레인영역(5)의 상방을 레지스트(6)로 덮는다.
그리고, 이 상태에서 예컨대 1×1015cm-2의 도즈량으로 p형 불순물로서의 보론(b)을 게이트전극(4)의 근방의 소스/드레인영역(5)에 선택적으로 이온 주입한다. 이 이온 주입시 제2도에 나타낸 바와 같이 불순물 농도 프로파일이 인(P)의 그것 보다도 깊은 위치에 깊이 방향의 최대 불순물 농도를 갖도록 한다.
이 결과, 제3도에 나타낸 바와 같이 n+형 소스/드레인영역(5) 보다도 고저항인 얕은 n-부분, 즉 LDD부분(7)이 표면에 형성된다. 즉, 게이트 전극(4)의 근방의 n+형 소스/드레인영역(5)의 하부는 LDD부분(7)으로 변화하고, 한편 게이트전극(4)의 근방의 n+형 소스/드레인영역(5)의 하부는 p형 부분(9)으로 변한다.
다음에, 레지스트(6)를 제거한 후, 레이저광이나 전자선 등의 에너지빔에의해 불순물 (P, b)의 활성화(어닐)를 행한다. 에너지빔에 의한 어닐은 단시간에 종료되기 때문에, 불순물 농도 프로파일이 변한다는 문제는 생기지 않는다. 또한, 비용 감소를 위한 절연성 기판(1)으로서 저가격인 유리기판을 이용해도 유리기판이 열 손상을 받는다는 문제도 없다.
다음에, 제1도(E)에 나탸낸 바와 같이 전면에 층간절연막(10)을 형성한 후, n+형 소스/드레인영역(5) 상의 게이트 절연막(3) 및 층간 절연막(10)을 에칭 제거하여 n+형 소스/드레인영역(5)에 대한 콘택트홀을 개구한다. 최후에, 전면에 도전막을 형성한 후, 이 도전막을 패터닝하고, 소스/드레인전극(8)을 형성하여 코플래너형 TFT의 기본구조를 완성시킨다.
본 실시예에 의하면, 채널영역(12)을 사이에 두고 양측에 위치하는 2개의 소스/드레인영역(5)에서 누설전류가 흐르는 통로는 소스/드레인영역(5) 보다도 훨씬 얕은 바, 예컨대 1/2의 깊이의 LDD 부분(7)에 의해 규정된다.
이는, LDD부분(7)의 아래에는 p형 부분(9)이 존재하고, 이것은 누설전류에 대해 블록으로서 기능하기 때문이다. 보다 구체적으로는 양 p형 부분(9)은 n+형 소스/드레인영역(5)과 PN접합을 형성한다. 따라서, 2개의 소스/드레인영역(5) 사이의 전압의 방향에 의존하여, 어느 한쪽의 PN접합은 반드시 누설전류에 대한 장벽으로 된다. 특히, 2개의 양 영역(5,5)이 고주기로 소스 및 드레인으로서 교체되는 경우에는 누설전류의 통로는 폴리실리콘막(2)의 표면의 LDD부분(7)만으로 실질적으로 규정되는 것으로 된다.
이와 마찬가지로, LDD부분(7)이 얕게 되고, 누설전류가 흐르는 통로가 단면적이 적게 되기 때문에, LDD 부분(7)의 길이는 짧아도 누설전류에 대해 충분한 저항이 얻어진다. 단순히 말하면, 이점은 공지의 식 R=ρℓ/S(여기에서, R은 저항, ρ는 비열정수, ℓ은 길이, S는 단면적)에 준한다.
따라서, LDD 부분(7)의 길이를 짧게 할 수 있기 때문에 TFT 전체의 크기를 작게 할 수 있다. 즉, 이 TFT를 액정표시장치의 화소영역의 스위칭 소자로서 이용하면, 화소전극을 위한 개구율을 높게 할 수 있도록 된다. 또한, 누설전류의 방지는 다른 관점에 있어서, 온 및 오프 동작시의 전류경로로 되는 LDD 부분(7)이 얕고, 또한 짧게 되기 때문에 종래의 LDD 구조를 갖춘 TFT에 비해 고속인 스위칭 동작이 가능하게 된다.
더욱이, 상기 실시예에서는 코플래너형 TFT의 경우에 대하여 설명 했지만, 본 발명은 스태거형 TFT나 역 스태거형 TFT에도 적용할 수 있다.
또한 Vth를 제어할 필요가 생긴 경우에는 진정반도체부에 대단히 저농도의 n형 또는 p형의 불순물을 도입해도 된다.
제4a도∼제4e도는 제1a도∼제1e도에 나타낸 제조방법을 액정표시장치의 화소 영역 주변 구동회로 영역을 동시에 형성하는 경우에 응용한 제조방법을 공정순으로 나타낸다. 여기에서는 주변 구동회로의 구성소자로서 CMOS트랜지스터만을 나타내고 있다. 또한, 화소 실리콘 TFT의 도전형은 n형이다.
먼저, 제4도에 나타낸 바와 같이 투명절연성 기판(21) 상에 활성층으로서의 소정 형상의 폴리실리콘막(22a∼22c)을 형성한다. 폴리실리콘막(22a∼22c)의 재료나 형성방법이나 막 두께는 제1도 (a∼E) 도시의 폴리실리콘막(2)과 마찬가지이다.
다음에, 제4도(b)에 나타낸 바와 같이 게이트 절연막(23)을 형성한 후, 이 게이트 절연막(23) 상에 게이트전극(24a∼24c)을 형성한다. 게이트전극 (24a∼24c)의 재료나 형성 방법이나 막 두께는 제1도 (a∼E)에 나타낸 게이트전극(4)과 마찬가지이다.
다음에, 제4도(C)에 나타낸 바와 같이 주변 구동회로 영역의 p형 TFT를 형성하는 부분을 레지스트(25)로 덮는다. 그리고, 예컨대 5×1015cm-2의 도즈량으로 n형 불순물로서의 인(P)을 폴리실리콘막(22a, 22c)에 이온 주입하여 n+형 소스/드레인영역(26a, 22c)를 형성한다. 이 이온 주입시 제2도에 나타낸 바와 같이 불순물 농도 프로파일이 깊이 방향의 최대 불순물 농도를 얻도록 한다.
더욱이, 폴리실리콘막(22a, 22c)의 중앙에 위치하는 n+형 소스/드레인영역(26a, 26c)에 끼워진 부분은 진정반도체로 이루어진 베이스영역(122a, 122c)으로 된다.
다음에, 제4도(D)에 나타낸 바와 같이 레지스트(25)를 제거한 후, 주변 구동회로 영역의 n형 TFT를 형성하는 부분과, 화소 영역의 게이트전극(24c)의 주변을 제거한 n+형 소스/드레인영역(26c)의 상방을 레지스트(27)로 덮는다. 그리고, 이 상태에서 예컨대, 도즈량을 1×1015cm-2로 하고, p형 불순물로서의 보론(b)을 폴리실리콘막(22b, 22c)에 이온 주입한다. 이 이온 주입시 제2도에 나타낸 바와 같이 불순물 농도 프로파일이 인(P)의 그것 보다도 깊은 위치에 깊이 방향의 최대 불순물 농도를 얻도록 한다.
이 결과, 주변 구동회로 영역에는 p형 TFT의 p+형 소스/드레인영역(26(b))이 형성된다. 더욱이, 폴리실리콘막(22b)의 중앙에 위치하는 p+형 소스/드레인영역(26b)에 끼워진 부분은 진정반도체로 이루어진 채널영역(122b)으로 된다. 또한, 화소 영역에는 n+형 소스/드레인영역(26c)보다도 고저항인 n-형 소스/드레인 부분 즉, LDD 부분(31)이 형성되고, 또한 그 아래에 제3도 도시의 p형 부분(9)과 마찬가지인 p형 부분(32)이 형성된다.
다음에, 레지스트(27)를 제거한 후, 레이저광이나 전자선 등의 에너지빔에 의해 불순물 (P,b)의 활성화(어닐)를 행한다.
다음에, 제4도(E)에 나타낸 바와 같이 전면에 층간 절연막(28)을 형성한 후, 소스/드레인영역(26a∼26c) 상의 게이트 절연막(3) 및 층간 절연막(28)을 에칭 제거하고, 소스/드레인영역(26a∼26c)에 대한 콘택트홀을 개구한다. 다음에, 주지의 방법에 의해 소스/드레인전극 (29a∼29c)을 형성한 후, ITO 등의 재료로 이루어진 투명한 화소전극(30)을 형성한다. 이에 의해 주번 구동회로 영역의 n형 TFT(41) 및 p형 TFT(42)와 화소 영역의 n형 TFT(43)를 갖춘 어레이기판의 기본 구조를 완성한다.
제4a도∼제4e도에 도시된 제조방법에 의하면, 주변 구동회로 영역의 n+형 소스/드레인영역(26a)과 화소 영역의 n+형 소스/드레인영역(26c)이 동시에 형성되고, 또한 주변 구동회로 영역의 p+형 소스/드레인영역(26b)과 화소 영역의 n-형 소스/드레인 부분 즉, LDD 부분(31)이 동시에 형성된다.
이 때문에, 포토리소그래피 공정 및 이온 주입 공정의 최소 필요회수는 제6a도∼제6e도에 도시된 종래의 제조방법에 있어서 3회에서 2회로 감소한다. 따라서, 제4a도∼제4e도에 도시된 제조방법에 의하면, 누설전류를 방지하기 위하여 화소 영역의 TFT에 LDD구조를 도입해도 프로세스 수의 증가나 프로세스의 복잡화를 억제할 수 있으며, 수율 및 드로우풋의 저하, 및 비용의 상승을 방지할 수 있도록 된다.
더욱이, 제4도(E)에 도시된 구조는 액정표시장치 뿐만 아니라, 복사기에 이용되도록 한 라인센서 등의 반도체장치에도 응용할 수 있다.
제5도는 제4a도∼제4e도에 도시된 제조방법에 의해 제조되는 액정표시장치의 일부를 나타낸다. 더욱이, 제5도 중 제4a도∼제4e도 중의 부분과 동일한 부분에는 동일한 부호를 부여하여 설명을 생략한다.
액정표시장치에는 주변 구동회로 영역(51)에 다수의 n형 TFT(41) 및 p형 TFT(42)가 배열설치되고, 화소 영역(52)에는 다수의 n형 TFT(43) 및 화소전극(30)이 배열설치된다. 그러나, 제5도에 있어서는 주변 구동회로 영역(51)에 CMOS를 형성하는 1쌍의 n형 TFT(41) 및 p형 TFT(42)가 표시되고, 화소 영역(52)에는 2화소분의 n형 TFT(43) 및 화소전극(30)이 표시된다.
주변 구동회로 영역의 n형 TFT(41) 및 p형 TFT(42)와 화소 영역의 n형 TFT(43)는 절연성 보호막(53)에 의해 피복되고, 화소전극(30)은 절연성 보호막(53)에 의해 피복되어 있지 않다.
화소전극(30)과 접속되는 n형 TFT(43)의 소스/드레인전극(29c)에는 보조용량(44)이 접속되어 있고, 이 보조용량(44)의 전극(24d)은 게이트전극(24a 내지 24c)과 동시에 형성된다.
화소 영역(52)에 있어서, 투명절연성 기판(21)에 대향하여 투명절연성 기판(55)이 배열설치 된다. 기판(21,55) 사이는 모든 둘레에 걸쳐서 절연성 스페이서(54)에 의해 밀봉 되고, 이에 의해 규정된 밀폐공간 내에 액정(56)이 봉입된다. 대향기판(55) 내면 상에는 ITO 등의 재료로 이루어진 투명한 대향전극(57)이 배열설치된다.
또한, n형 TFT(43)에 대응하여 대향기판(55)과 대향전극(57)의 사이에는 차광막(68)이 배열설치되어 있다.
제5도에 도시된 액정표시장치에 있어서는 제1a도∼제1e도 및 제4a도∼제4e도에서 기술한 얕고 또한 길이가 짧은 LDD 부분(7)을 갖춘 TFT를 화소 영역의 스위칭소자로서 이용하고 있다. 따라서, 화소전극을 위한 개구율을 높일 수 있는 동시에 고속인 스위칭 동작을 얻을 수 있도록 된다.

Claims (18)

  1. 절연성 기판과, 이 기판상에 배열설치된 반도체 활성층, 이 활성층 내에 형성된 채널영역, 이 채널영역을 사이에 두고 양측에서 상기 활성층 내에 이온 주입된 제1도전형의 제1불순물, 상기 채널영역과 인접하여 각 소스/드레인영역 내에 이온 주입된 제2도전형의 제2 불순물, 상기 채널영역에 게이트 절연막을 매개로 대향하는 게이트전극 및, 각 소스/드레인영역에 접속된 소스/드레인전극을 구비하여 구성되고, 상기 제1불순물은 상기 활성층의 두께방향에 있어서 농도 기울기를 갖추고, 상기 제1불순물에 의해 상기 활성층 내에 상기 채널영역을 사이에 두고 배열설치된 1쌍의 제1도전형의 소스/드레인영역이 형성되며, 상기 제2불순물은 상기 활성층의 두께방향에 있어서 농도 기울기를 갖추면서 그 농도의 최대로 되는 위치가 상기 제1불순물의 그것 보다도 깊게 설정되며, 상기 제2불순물에 의해 상기 채널영역과 인접하여 각 소스/드레인영역 내에서 제1도전형이면서 각 소스/드레인영역 보다도 고저항인 제1부분이 상측에 형성되고, 제2도전형의 제2부분이 하측에 형성되는 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 채널영역이 진정반도체의 영역으로 이루어진 것을 특징으로 하는 박막트랜지스터.
  3. 제1항에 있어서, 상기 활성층이 폴리실리콘으로 이루어진 것을 특징으로 하는 박막트랜지스터.
  4. 제1항에 있어서, 상기 게이트전극과 상기 기판이 상기 활성층을 사이에 끼우도록 배치된 것을 특징으로 하는 박막트랜지스터.
  5. 제1항에 있어서, 상기 제1도전형과 제2도전형은 도전형이 다른 것을 특징으로 하는 박막트랜지스터.
  6. 제1항에 있어서, 상기 제1 및 제2도전형이 각각 n형 및 p형인 것을 특징으로 하는 박막트랜지스터.
  7. 절연성 기판과, 제1, 제2 및 제3박막트랜지스터에 대응하여 상기 기판 상에 배열설치된 동일한 반도체막에서 유래하는 제1, 제2, 제3활성층, 상기 제1, 제2, 제3활성층 내에 각각 형성된 제1, 제2, 제3활성층 채널영역, 상기 제1 및 제3채널영역을 사이에 두고 양측에서 상기 제1 및 제3활성층 내에 이온 주입된 제1도전형의 제1불순물, 상기 제2채널영역을 사이에 두고 양측에서 상기 제2활성층 내 및 상기 제3채널영역과 인접하여 각 제3소스/드레인영역 내에 이온 주입된 제2도전형의 제2불순물, 상기 제1, 제2, 제3베이스영역의 각각에 게이트 절연막을 매개로 대향하는 제1, 제2, 제3게이트 전극 및, 상기 제1, 제2, 제3소스/드레인영역의 각각에 인접된 제1, 제2, 제3소스/드레인전극을 구비하여 구성되고, 상기 제1불순물은 상기 제1 및 제3활성층의 두께 방향에 있어서 농도 기울기를 갖추고, 상기 제1불순물에 의해 사익 제1 및 제3활성층 내에 상기 제1 및 제3채널영역을 사이에 두고 배열설치된 각각 1쌍의 제1도전형의 제1 및 제3소스/드레인영역이 각각 형성되며, 상기 제2불순물은 상기 활성층의 두께 방향에 있어서 농도 기울기를 갖추면서 또한 그 농도의 최대로 되는 위치가 상기 제1불순물의 그것 보다도 깊게 설정되고, 상기 제2불순물에 의해 상기 제2활성층 내에 상기 제2채널영역을 사이에 두고 배열설치된 1쌍의 제1도전형의 제2소스/드레인 영역이 형성됨과 더불어 상기 제3채널영역과 인접하여 각 제3소스/드레인영역 내에서 제1도전형이면서 또는 각 제3소스/드레인영역 보다도 고저항인 제1부분이 상측에 형성되며, 제2도전형의 제2부분이 하측에 형성되는 것을 특징으로 하는 제1, 제2, 제3박막트랜지스터를 갖춘 반도체장치.
  8. 제7항에 있어서, 상기 제1, 제2, 제3채널영역이 진정반도체의 영역으로 이루어진 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 제1, 제2, 제3활성층이 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 제1, 제2, 제3게이트전극과 상기 기판이 상기 제1, 제2, 제3활성층을 각각 사이에 끼우도록 배치된 것을 특징으로 하는 반도체장치.
  11. 제7항에 있어서, 제1도전형과 제2도전형은 도전성이 반대인 것을 특징으로 하는 반도체 장치.
  12. 제7항에 있어서, 상기 제1 및 제2도전형이 각각 n형 및 p형인 것을 특징으로 하는 반도체장치.
  13. 절연성의 제1기판과, 제1, 제2, 제3박막트랜지스터에 대응하여 상기 제1기판 상에 배열설치된 동일한 반도체막에서 유래하는 제1, 제2, 제3활성층, 이 제1, 제2, 제3활성층 내에 각각 형성된 제1,제2, 제3활성층 베이스영역, 상기 제1 및 제3채널영역을 사이에 두고 양측에서 상기 제1 및 제3활성층 내에 이온 주입된 제1도전형의 제1불순물, 상기 제2채널영역과 인접하여 각 제3소스/드레인영역 내에 이온 주입된 제2도전형의 제2불순물, 상기 제1, 제2, 제3채널영역의 각각에 게이트 절연막을 매개로 대향하는 제1, 제2, 제3게이트전극, 상기 제1, 제2,제3소스/드레인영역의 각각에 접속된 제1, 제2, 제3소스/드레인 전극, 상기 제3소스/드레인전극의 한쪽에 접속된 화소전극, 상기 제1기판과 간격을 두고 대향하도록 배열설치된 투명 절연성의 제2기판, 상기 제1 및 제2기판 사이에 배열설치되고, 상기 제3활성층, 게이트전극 및 소스/드레인전극, 상기 화소전극을 포위하는 밀폐공간을 형성하는 수단, 상기 밀폐공간 내에 봉입된 액정 및, 상기 액정을 사이에 두고 상기 화소전극과 대향하는 투명한 대향전극을 구비하여 구성되고, 상기 제1불순물인 상기 제1 및 제3활성층의 두께 방향에 있어서 농도 기울기를 갖추고, 상기 제1불순물에 의해 상기 제1 및 제3 활성층 내에 상기 제1 및 제3채널영역을 사이에 두고 배열설치된 각각 1쌍의 제1도전형의 제1 및 제3소스/드레인영역이 각각 형성되며, 상기 제2불순물은 상기 활성층의 두께 방향에 있어서 농도 기울기를 갖추면서 그 농도의 최대로 되는 위치가 상기 제1불순물의 그것 보다도 깊게 설정되고, 상기 제2불순물에 의해 상기 제2활성층 내에 상기 제2채널영역을 사이에 두고 배열설치된 1쌍의 제1도전형의 제2소스/드레인영역이 형성됨과 더불어 상기 제3채널영역과 인접하여 각 제3소스/드레인영역내에서 제1도전형이면서 각 제3소스/드레인영역 보다도 고저항인 제1부분이 상측에 형성되며, 제2도전형의 제2부분이 하측에 형성되는 것을 특징으로 하는 주변 구동회로에 제1 및 제2박막트랜지스터를 갖춤과 더불어 화소의 스위칭 소자로서 제3박막트랜지스터를 갖춘 액정표시장치
  14. 제13항에 있어서, 상기 제1, 제2, 제3베이스영역이 진정반도체의 영역으로 이루어진 것을 특징으로 하는 액정표시장치.
  15. 제13항에 있어서, 상기 제1, 제2, 제3활성층이 폴리실리콘으로 이루어진 것을 특징으로 하는 액정표시장치.
  16. 제13항에 있어서, 상기 제1, 제2, 제3게이트전극과 상기 기판이 상기 제1, 제2, 제3활성층을각각 사이에 끼우도록 배열설치된 것을 특징으로 하는 액정표시장치.
  17. 제13항에 있어서, 상기 제1 및 제2도전형이 각각 n형 및 p형인 것을 특징으로 하는 액정표시장치.
  18. 제13항에 있어서, 상기 제1기판이 투명인 것을 특징으로 하는 액정표시장치.
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