JPH10154814A

JPH10154814A - アクティブマトリクス基板およびその製造方法

Info

Publication number: JPH10154814A
Application number: JP31382696A
Authority: JP
Inventors: Mutsumi Kimura; 睦木村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1996-11-25
Filing date: 1996-11-25
Publication date: 1998-06-09
Anticipated expiration: 2016-11-25
Also published as: JP3588945B2

Abstract

(57)【要約】【課題】駆動回路用ＴＦＴについてはオフリーク電流
の低減と大きなオン電流の確保とを図るとともに、画素
用ＴＦＴについてはオフリーク電流の低減を図ることが
できるアクティブマトリクス基板およびその製造方法を
提供すること。【解決手段】アクティブマトリクス基板には、ドレイ
ン領域１９、２９のみがＬＤＤ構造でソース領域１８、
２８がセルフアライン構造のＮ型およびＰ型の駆動回路
用ＴＦＴ１０、２０と、ソース領域３８およびドレイン
領域３９の双方がＬＤＤ構造のＮ型の画素用ＴＦＴ３０
とが構成されている。これらのＴＦＴのＬＤＤ領域１
７、２７、３７は、いずれも不純物の導入を斜め上方か
ら行った際にゲート電極１４、２４、３４の影になって
高濃度の不純物が導入されないことで形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、駆動回路を内蔵の
液晶表示装置用のアクティブマトリクス基板およびその
製造方法に関するものである。更に詳しくは、アクティ
ブマトリクス基板上に、用途に応じてＬＤＤ構造、オフ
セット構造またはセルフアライン構造の薄膜トランジス
タ（以下、ＴＦＴという。）を構成するための技術に関
するものである。

【０００２】

【従来の技術】液晶表示装置の駆動回路内蔵型のアクテ
ィブマトリクス基板では、図７に左側領域から右側領域
に向かって、Ｎ型の駆動回路用ＴＦＴ１０、Ｐ型の駆動
回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０を示
すように３つのタイプのＴＦＴが同一の絶縁基板５０の
上に形成されている。ここで、各ＴＦＴをセルフアライ
ン構造で形成すると、図８にセルフアライン構造のＮ型
のＴＦＴにおける伝達特性を実線Ｌ１で示し、セルフア
ライン構造のＰ型のＴＦＴにおける伝達特性を点線Ｌ２
で示すように、オフリーク電流が大きいという問題点が
ある。このようにオフリーク電流の大きなＴＦＴを画素
用ＴＦＴとして用いると、コントラスト低下、フリッ
カ、表示むらなどの原因となりやすい。また、駆動回路
用ＴＦＴでもオフリーク電流が大きいと、無駄な電力消
費、誤動作、経時劣化などの原因となりやすい。

【０００３】そこで、図７に示すアクティブマトリクス
基板では、各ＴＦＴをＬＤＤ構造にして、図９にＬＤＤ
構造のＮ型のＴＦＴにおける伝達特性を実線Ｌ３で示
し、ＬＤＤ構造のＰ型のＴＦＴにおける伝達特性を点線
Ｌ４で示すように、オフリーク電流を低減してある。な
お、オフセット構造においても、同様に、オフリーク電
流を低減できる。

【０００４】このような構造のアクティブマトリクス基
板は以下の方法で製造される。

【０００５】まず、図１０（Ａ）に示すように、下地保
護膜５１を形成した絶縁基板５０上に、島状のシリコン
薄膜１１、２１、３１、ゲート絶縁膜１２、２２、３
２、およびゲート電極１４、２４、３４を順次形成す
る。

【０００６】次に、図１０（Ｂ）に示すように、Ｎ型の
駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の
形成領域をレジストマスク６１で覆う。この状態で、約
１０¹³ｃｍ^-2のドーズ量でボロンイオンを打ち込むと、
シリコン薄膜２１にはゲート電極２４に対して自己整合
的に不純物濃度が約１０¹⁸ｃｍ^-3の低濃度Ｐ型領域２３
が形成される。なお、不純物が導入されなかった部分が
チャネル領域２５となる。

【０００７】次に、図１０（Ｃ）に示すように、Ｐ型の
駆動回路用ＴＦＴ２０の形成領域をレジストマスク６２
で覆う。この状態で、約１０¹³ｃｍ^-2のドーズ量でリン
イオンを打ち込むと、シリコン薄膜１１、３１にはゲー
ト電極１４、３４に対して自己整合的に不純物濃度が約
１０¹⁸ｃｍ^-3の低濃度Ｎ型領域１３、３３が形成され
る。なお、不純物が導入されなかった部分がチャネル領
域１５、３５となる。

【０００８】次に、図１０（Ｄ）に示すように、Ｎ型の
駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の
形成領域に加えて、ゲート電極２４をも広めに覆うレジ
ストマスク６３を形成する。この状態で、低濃度Ｐ型領
域２３に約１０¹⁵ｃｍ^-2のドーズ量でボロンイオンを打
ち込で、不純物濃度が約１０²⁰ｃｍ^-3の高濃度ソース・
ドレイン領域２６を形成する。低濃度Ｐ型領域２３のう
ちレジストマスク６３で覆われていた部分は、そのまま
ＬＤＤ領域２７（低濃度ソース・ドレイン領域）として
残る。このようにしてＰ型の駆動回路用ＴＦＴ２０を形
成する。

【０００９】次に、図１０（Ｅ）に示すように、Ｐ型の
駆動回路用ＴＦＴ２０の形成領域に加えて、ゲート電極
１４、３４をも広めに覆うレジストマスク６４を形成す
る。この状態で、低濃度Ｎ型領域１３、２３に約１０¹⁵
ｃｍ^-2のドーズ量でリンイオンを打ち込んで、不純物濃
度が約１０²⁰ｃｍ^-3の高濃度ソース・ドレイン領域１
６、３６を形成する。低濃度Ｎ型領域１３、２３のう
ち、レジストマスク６４で覆われていた部分は、そのま
ま不純物濃度が約１０¹⁸ｃｍ^-3のＬＤＤ領域１７、３７
（低濃度ソース・ドレイン領域）として残る。このよう
にして、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素
用ＴＦＴ３０を形成する。

【００１０】以降、図７に示すように、層間絶縁膜５２
を形成した後、活性化のためのアニールを行い、しかる
後にコンタクトホールを形成した後、ソース・ドレイン
電極４１、４２、４３、４４、４５を形成すれば、アク
ティブマトリクス基板を製造できる。また、レジストマ
スク６１、６２、６３、６４を形成するための４回のマ
スク形成工程と、４回の不純物導入工程とによって、Ｌ
ＤＤ構造のソース・ドレイン領域が形成される。なお、
低濃度の不純物打ち込みの工程を行わなければ、オフセ
ットゲート構造のソース・ドレイン領域となる。

【００１１】

【発明が解決しようとする課題】しかしながら、Ｎ型お
よびＰ型の駆動回路用ＴＦＴ１０、２０についてはＮ型
の画素用ＴＦＴ３０と同様なＬＤＤ構造にしてオフリー
ク電流を低減すると、それに伴ってオン電流も小さくな
りすぎて駆動回路の動作速度が低下したり、必要な電源
電圧が増大したりする。このような駆動回路の動作速度
の低下は、液晶表示装置において高品位の表示の妨げに
なるという問題点がある。また、必要な電源電圧の増大
は、消費電力の低減の妨げとなる。

【００１２】以上の問題点に鑑みて、本発明の課題は、
同じ基板上において異なる用途に用いられるＴＦＴの構
造の最適化を図ることによって、駆動回路用ＴＦＴにつ
いてはオフリーク電流の低減と大きなオン電流の確保と
を図るとともに、画素用ＴＦＴについてはオフリーク電
流の低減を図ることができるアクティブマトリクス基板
およびその製造方法を提供することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、駆動回路部でＣＭＯＳ回路を構成する
第１導電型および第２導電型の駆動回路用薄膜トランジ
スタと、画素領域に形成された第１導電型の画素用薄膜
トランジスタとを有するアクティブマトリクス基板にお
いて、前記第１導電型の駆動回路用薄膜トランジスタお
よび前記第２導電型の駆動回路用薄膜トランジスタの少
なくとも一方は、ソース・ドレイン領域のうちの一方の
側にＬＤＤ構造またはオフセットゲート構造を有し、他
方の側にはセルフアライン構造を有し、前記第１導電型
の画素用薄膜トランジスタはソース・ドレイン領域の双
方にＬＤＤ構造またはオフセットゲート構造を有してい
ることを特徴とする。

【００１４】本発明において、第１導電型の画素用ＴＦ
Ｔは、オフリーク電流の増大の原因となるドレイン端で
の電界強度の緩和を目的にＬＤＤ構造またはオフセット
ゲート構造としているため、表示むらなどが発生しな
い。また、駆動回路用ＴＦＴでは、ソース・ドレイン領
域の一方のみをＬＤＤ構造またはオフセットゲート構造
とし、他方の側はセルフアライン構造としているので、
オン電流が大きい。従って、駆動回路の動作速度が高い
ので、品位の高い表示を行うことができる。

【００１５】本発明において、前記第１導電型の駆動回
路用薄膜トランジスタおよび前記第２導電型の駆動回路
用薄膜トランジスタの少なくとも一方は、ソース領域の
側にセルフアライン構造を有し、ドレイン領域の側にＬ
ＤＤ構造またはオフセットゲート構造を有していること
が好ましい。ここで、ソース領域とは、Ｎ型のＴＦＴで
は低電位側のソース・ドレイン領域のことを意味し、Ｐ
型のＴＦＴでは高電位側のソース・ドレイン領域のこと
を意味する。また、ドレイン領域とは、Ｎ型のＴＦＴで
は高電位側のソース・ドレイン領域のことを意味し、Ｐ
型のＴＦＴでは低電位側のソース・ドレイン領域のこと
を意味する。このように、第１導電型または第２導電型
の駆動回路用ＴＦＴにおいてドレイン領域をＬＤＤ構造
またはオフセットゲート構造とすると、それを用いたＣ
ＭＯＳ回路では、いずれのＴＦＴにおいてもドレイン端
での電界強度が緩和され、ＣＭＯＳ回路自身のオフリー
ク電流を低減できる。この場合でも、第１導電型または
第２導電型の駆動回路用ＴＦＴにおいてソース領域の側
がセルフアライン構造であるので、ＴＦＴのオン電流が
大きい。

【００１６】本発明において、前記第１導電型の駆動回
路用薄膜トランジスタ、前記第２導電型の駆動回路用薄
膜トランジスタ、または前記第１導電型の画素用薄膜ト
ランジスタには、導電型が同一でＬＤＤ長またはオフセ
ット長が異なる複数種類の薄膜トランジスタが含まれて
いることがある。

【００１７】このように構成したアクティブマトリクス
基板の製造方法では、前記の各薄膜トラジスタを構成す
るための半導体膜、ゲート絶縁膜、ゲート電極を順次形
成した以降、前記半導体膜に高濃度不純物を導入して前
記第１導電型の駆動回路用薄膜トランジスタ、前記第２
導電型の駆動回路用薄膜トランジスタ、または前記第１
導電型の画素用薄膜トランジスタの高濃度ソース・ドレ
イン領域を形成する際に、ゲート電極自身をマスクとし
て斜め上方から不純物を導入することにより該ゲート電
極の影になる部分がＬＤＤ領域またはオフセット領域と
なるように薄膜トランジスタのレイアウトと不純物の導
入方向とを対応させておくことを特徴とする。

【００１８】このような製造方法において、ゲート電極
自身をマスクとして斜め上方から不純物を導入すると、
ゲート電極の真下部分に不純物が導入されないことは勿
論、不純物の導入方向からみてゲート電極の反対側に位
置するためゲート電極の影になる部分（ゲート電極の斜
め下方領域）にも不純物は導入されない。一方、ゲート
絶縁膜の膜厚はチャネル長に比べて短いので、不純物の
導入方向からみてゲート電極の手前側に位置する部分に
はゲート電極に対して自己整合的に不純物が導入され
る。従って、ＴＦＴのレイアウトと不純物の導入方向と
を所定の条件に設定しておくだけで、ゲート電極の影に
なる部分を利用してソース・ドレイン領域の一方側のみ
にＬＤＤ領域またはオフセット領域を形成し、他方の側
はセルフアライン構造とすることができる。それ故、片
側だけをＬＤＤ構造またはオフセットゲート構造とする
ためにマスクを形成する必要がない。すなわち、第２導
電型の駆動回路用ＴＦＴにＬＤＤ領域を形成する際には
第１導電型の画素用ＴＦＴおよび第１導電型の駆動回路
用ＴＦＴを覆うマスクを形成して低濃度第２導電型の不
純物導入時と高濃度第２導電型の不純物導入時との間で
不純物の導入方向を変えるだけでＬＤＤ領域を形成で
き、低濃度第２導電型の不純物導入時と高濃度第２導電
型の不純物導入時との間でマスクを共用できるので、マ
スク形成工程を減らすことができる。

【００１９】また、このような製造方法において、前記
半導体膜に高濃度不純物を導入して前記半導体膜に高濃
度不純物を導入して前記第１導電型の駆動回路用薄膜ト
ランジスタ、前記第２導電型の駆動回路用薄膜トランジ
スタ、または前記第１導電型の画素用薄膜トランジスタ
の高濃度ソース・ドレイン領域を形成する際に、ＬＤＤ
長またはオフセット長を相違させる薄膜トランジスタ間
で薄膜トランジスタのレイアウトに対して相対的に異な
る方向から不純物を導入することにより、ＬＤＤ長また
はオフセット長が異なるＬＤＤ領域またはオフセット領
域が形成されるように、薄膜トランジスタのレイアウト
と不純物の導入方向とを対応させておく。

【００２０】このように構成した場合には、ＴＦＴのレ
イアウトと不純物の導入方向とを所定の条件に設定して
おくだけで、ゲート電極の影になる部分のサイズを変え
ることができるので、ＬＤＤ長やオフセット長が異なる
ＴＦＴを容易に形成できる。それ故、ＴＦＴ毎に異なる
パターンのレジストマスクを形成する必要がない。

【００２１】この場合には、各薄膜トラジスタのレイア
ウトと高濃度不純物の導入方向とが下式（２）を満たす
ように条件設定を行う。

【００２２】

【数２】

【００２３】本発明において、前記第１導電型の画素用
ＴＦＴは、ゲート電極に対して同じ側にソース領域とド
レイン領域とが位置する構造を有している場合がある。

【００２４】

【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。

【００２５】［実施の形態１］（アクティブマトリクス基板の構成）図１は、液晶表示
装置に用いられる駆動回路内蔵型のアクティブマトリク
ス基板の構成を模式的に示すブロック図、図２はそれに
構成されている各ＴＦＴの構造を模式的に示す断面図で
ある。なお、本形態のアクティブマトリクス基板では、
各ＴＦＴの基本的な構造が、図７に示したアクティブマ
トリクス基板と略同一であるため、以下の説明におい
て、対応する機能を有する部分には、同じ符号を付して
ある。また、本例では、第１導電型をＮ型とし、第２導
電型をＰ型として説明する。

【００２６】図１（Ａ）に示すように、液晶表示装置の
アクティブマトリクス基板上には、データ線９０および
走査線９１で区画形成された画素領域を有し、そこに
は、画素用ＴＦＴ３０を介して画像信号が入力される液
晶セルの液晶容量９４が存在する。データ線９０に対し
ては、シフトレジスタ８４、レベルシフタ８５、ビデオ
ライン８７、アナログスイッチ８６を備えるデータドラ
イバ部８２がアクティブマトリクス基板上に形成されて
いる。走査線９１に対しては、シフトレジスタ８８およ
びレベルシフタ８９を備える走査ドライバ部８３がアク
ティブマトリクス基板上に形成されている。画素領域に
は、前段の走査線９１との間に保持容量９３が形成され
ることがあり、この保持容量９３は、液晶セル（液晶容
量９４）での電荷の保持特性を高める機能を有してい
る。

【００２７】データドライバ部８２や走査ドライバ部８
３では、図１（Ｂ）に示すように、Ｎ型の駆動回路用Ｔ
ＦＴ１０とＰ型の駆動回路用ＴＦＴ２０とによってＣＭ
ＯＳ回路が構成されている。従って、駆動回路内蔵型の
アクティブマトリクス基板では、図２（Ａ）に左側領域
から右側領域に向かって駆動回路部および画素領域を模
式的に示すように、Ｎ型の駆動回路用ＴＦＴ１０、Ｎ型
の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３
０からなる３つのタイプのＴＦＴが同一の絶縁基板５０
の上に形成されていることになる。

【００２８】図２（Ａ）に示すように、Ｎ型の画素用Ｔ
ＦＴ３０は、ソース領域３８およびドレイン領域３９の
いずれにもゲート電極３４の端部に対してゲート絶縁膜
３２を介して対峙する部分にＬＤＤ領域３７（低濃度ソ
ース・ドレイン領域）を備えるＬＤＤ構造になってい
る。

【００２９】これに対して、Ｎ型の駆動回路用ＴＦＴ１
０は、ソース領域１８およびドレイン領域１９のうち、
ドレイン領域１９の側のみにゲート電極１４の端部に対
してゲート絶縁膜１２を介して対峙する部分にＬＤＤ領
域１７（低濃度ソース・ドレイン領域）を備えるＬＤＤ
構造になっており、ソース領域１８の側はセルフアライ
ン構造になっている。

【００３０】同様に、Ｐ型の駆動回路用ＴＦＴ２０も、
ソース領域２８およびドレイン領域２９のうち、ドレイ
ン領域２９の側のみにゲート電極２４の端部に対してゲ
ート絶縁膜２２を介して対峙する部分にＬＤＤ領域２７
（低濃度ソース・ドレイン領域）を備えるＬＤＤ構造に
なっており、ソース領域２８の側はセルフアライン構造
になっている。

【００３１】但し、Ｎ型の駆動回路用ＴＦＴ１０、Ｎ型
の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３
０のソース・ドレイン領域において、ＬＤＤ領域１７、
２７、３７を除く領域は、不純物濃度が約１０²⁰ｃｍ^-3
の高濃度ソース・ドレイン領域１６、２６、３６であ
り、これらの高濃度領域に対して、各ＴＦＴに対する配
線層や画素電極などのソース・ドレイン電極４１、４
２、４３、４４、４５が層間絶縁膜５２のコンタクトホ
ールを介して電気的に接続している。

【００３２】なお、Ｎ型の駆動回路用ＴＦＴ１０、Ｎ型
の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３
０において、各チャネル領域１５、２５、３５に低濃度
のボロンイオンなどをチャネルドープしておくことによ
りＮ型の駆動回路用ＴＦＴ１０およびＰ型の駆動回路用
ＴＦＴ２０のスレッショルド電圧を最適化し、ＣＭＯＳ
回路を構成するＴＦＴ間におけるオン電流のバランスを
高めることがある。

【００３３】〔ＴＦＴの伝達特性〕このように構成した
ＴＦＴのうち、Ｎ型の画素用ＴＦＴ３０は、ソース領域
３８およびドレイン領域３９の双方がＬＤＤ構造になっ
ているため、ドレイン端における電界強度が緩和された
状態にある。それ故、図９にＬＤＤ構造のＮ型のＴＦＴ
のドレイン電流−ゲート電圧特性を実線Ｌ３で示したよ
うに、オフリーク電流が著しく小さい。また、Ｎ型の駆
動回路用ＴＦＴ１０は、図９に一点鎖線Ｌ５で示すよう
に、ドレイン領域１９がＬＤＤ構造になっている分、オ
フリーク電流が小さく、かつ、ソース領域１８がセルフ
アライン構造になっている分、オン電流が大きい。同様
に、Ｐ型の駆動回路用ＴＦＴ２０は、図９に二点鎖線Ｌ
６で示すように、ドレイン領域２９がＬＤＤ構造になっ
ている分、オフリーク電流が小さく、かつ、ソース領域
２８がセルフアライン構造になっている分、オン電流が
大きい。それ故、オフリーク電流に起因する表示むらや
無駄な電力消費などが発生しにくいとともに、駆動回路
で高速動作が可能である。しかも、Ｎ型の駆動回路用Ｔ
ＦＴ１０はＣＭＯＳ回路を構成したときの高電位側がＬ
ＤＤ構造であり、Ｐ型の駆動回路用ＴＦＴ３０はＣＭＯ
Ｓ回路を構成したときの低電位側がＬＤＤ構造であるた
め、これらを用いたＣＭＯＳ回路のオフリーク電流を効
果的に低減することができる。

【００３４】（ＴＦＴの製造方法）このような構造のア
クティブマトリクス基板は、たとえば以下の方法により
製造できる。但し、詳しくは後述するが、本形態では、
ゲート電極に対して斜め上方から高濃度の不純物を導入
する際にゲート電極の影になって不純物が導入されない
領域を利用してＬＤＤ領域（低濃度ソース・ドレイン領
域）を構成するように、各ＴＦＴのレイアウトを不純物
の導入方向に対応させてある。すなわち、図２（Ｂ）に
おいて斜め上方から高濃度の不純物を導入する際の不純
物方向を矢印Ｄで表したとき、Ｎ型の駆動回路用ＴＦＴ
１０のゲート電極１４は平面的には不純物の導入方向に
対して直交する方向に延びており、Ｐ型の駆動回路用Ｔ
ＦＴ２０のゲート電極２４も平面的には不純物の導入方
向に対して直交する方向に延びている。これに対して、
Ｎ型の画素用ＴＦＴ３０のゲート電極３４は平面的には
不純物の導入方向に向かって延びている。

【００３５】まず、図３（Ａ）に示すように、下地保護
膜５１を形成した絶縁基板５０の表面に島状のシリコン
薄膜１１、２１、３１、膜厚が約１０００オングストロ
ームのゲート絶縁膜１２、２２、３２、および膜厚が約
６０００オングストロームのゲート電極１４、２４、３
４を順次形成する。

【００３６】次に、図３（Ｂ）に示すように、Ｎ型の駆
動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形
成領域をレジストマスク７１で覆う。この状態で、約１
０¹³ｃｍ^-2のドーズ量でボロンイオン（低濃度の第２導
電型不純物）を打ち込んで、シリコン薄膜２１に不純物
濃度が約１０¹⁸ｃｍ^-3の低濃度Ｐ型領域２３を形成す
る。なお、不純物が導入されなかった部分がチャネル領
域２５となる。

【００３７】続いて、図３（Ｃ）に示すように、Ｎ型の
駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の
形成領域をレジストマスク７１で覆ったままの状態で、
約１０¹⁵ｃｍ^-2のドーズ量でボロンイオン（高濃度の第
２導電型不純物）を斜め上方（不純物の導入方向を矢印
Ｄで示す。）から打ち込む。その結果、Ｐ型の駆動回路
用ＴＦＴ２０では、不純物濃度が約１０²⁰ｃｍ^-3の高濃
度ソース・ドレイン領域２６を備えるソース領域２８お
よびドレイン領域２９が形成される。但し、Ｐ型の駆動
回路用ＴＦＴ２０では、図２（Ｂ）を参照して説明した
ように、ゲート電極２４は平面的には不純物の導入方向
に直交する方向に延びているため、ドレイン領域２９の
うちゲート電極２４の影になった部分には不純物が導入
されない。従って、この部分の低濃度Ｐ型領域２３は不
純物濃度が約１０¹⁸ｃｍ^-3のＬＤＤ領域２７として残
る。このようにして、ドレイン領域２９がＬＤＤ構造
で、ソース領域２８がセルフアライン構造のＰ型の駆動
回路用ＴＦＴ２０を形成する。しかる後にレジストマス
ク７１を除去する。

【００３８】次に、図３（Ｄ）に示すように、Ｐ型の駆
動回路用ＴＦＴ２０の形成領域をレジストマスク７２で
覆う。この状態で、絶縁基板５０に対して真上から約１
０¹³ｃｍ^-2のドーズ量でリンイオン（低濃度の第１導電
型不純物）を打ち込んで、シリコン薄膜１１、３１に不
純物濃度が約１０¹⁸ｃｍ^-3の低濃度Ｎ型領域１３、３３
を形成する。なお、不純物が導入されなかった部分がチ
ャネル領域１５、３５となる。しかる後にレジストマス
ク７２を除去する。

【００３９】次に、図３（Ｅ）に示すように、Ｐ型の駆
動回路用ＴＦＴ２０の形成領域、およびゲート電極３４
を広めに覆うレジストマスク７３を形成する。この状態
で、約１０¹⁵ｃｍ^-2のドーズ量でリンイオン（高濃度の
第１導電型不純物）を斜め上方（不純物の導入方向を矢
印Ｄで示す。）から打ち込む。

【００４０】この際に、Ｎ型の画素用ＴＦＴ３０では、
図２（Ｂ）を参照して説明したように、ゲート電極３４
は平面的には不純物の導入方向に向かって延びているた
め、その表面側に形成されたレジストマスク７３も不純
物の導入方向に向かって延びていることになる。従っ
て、Ｎ型の画素用ＴＦＴ３０では、真上から不純物が導
入された場合と同様、低濃度Ｎ型領域３３にはレジスト
マスク７３に整合してレジストマスク７３で覆われた領
域以外の全ての領域に高濃度の不純物が導入され、不純
物濃度が約１０²⁰ｃｍ^-3の高濃度ソース・ドレイン領域
３６が形成される。但し、低濃度Ｎ型領域３３のうち、
レジストマスク７３で覆われていた部分には高濃度のリ
ンイオンが導入されないので、この部分の低濃度Ｎ型領
域３３は不純物濃度が約１０¹⁸ｃｍ^-3のＬＤＤ領域３７
として残る。このようにして、ソース領域３８およびド
レイン領域３９の双方がＬＤＤ構造のＮ型の画素用ＴＦ
Ｔ１０を形成する。

【００４１】これに対して、Ｎ型の駆動回路用ＴＦＴ１
０では不純物濃度が約１０²⁰ｃｍ^-3の高濃度ソース・ド
レイン領域１６を備えるソース領域１８およびドレイン
領域１９が形成される。但し、Ｎ型の駆動回路用ＴＦＴ
１０では、図２（Ｂ）を参照して説明したように、ゲー
ト電極１４は平面的には不純物の導入方向に直交する方
向に延びているため、ドレイン領域１９の側にはゲート
電極１４が影となる部分が発生し、この影になった部分
には不純物が導入されない。従って、この部分の低濃度
Ｎ型領域１３は、レジストマスク７３がなくても不純物
濃度が約１０¹⁸ｃｍ^-3のＬＤＤ領域１７として残る。一
方、ソース領域１８の側ではゲート電極１４に自己整合
的に不純物が導入される。このようにして、ドレイン領
域１９がＬＤＤ構造でソース領域１８がセルフアライン
構造のＮ型の駆動回路用ＴＦＴ１０を形成する。

【００４２】しかる後にレジストマスク７３を除去す
る。

【００４３】以降、図２（Ａ）に示すように、層間絶縁
膜５２を形成した後、活性化のためのアニールを行い、
しかる後に、コンタクトホールを形成してソース・ドレ
イン電極４１、４２、４３、４４、４５を形成すれば、
アクティブマトリクス基板を製造できる。また、レジス
トマスク７１、７２、７３を形成するための３回のマス
ク形成工程と、４回の不純物導入工程とによって、セル
フアライン構造のソース・ドレイン領域とＬＤＤ構造の
ソースドレイン領域とを構成できる。

【００４４】このように、本形態に係るアクティブマト
リクス基板の製造方法では、図４（Ａ）にＮ型の駆動回
路用ＴＦＴ１０の例を示すように、ゲート電極１４をマ
スクとして斜め上向（矢印Ｄの方向）から高濃度不純物
を導入したときには、ゲート電極１４の真下部分に不純
物が導入されないことは勿論、不純物の導入方向からみ
てゲート電極１４の反対側に位置するためゲート電極１
４の影になる部分（ゲート電極１４の斜め下方領域）に
も不純物は導入されない。すなわち、ゲート電極１４と
ゲート絶縁膜１２の膜厚の和をｄとし、かつ、絶縁基板
５０の法線に対する不純物の導入角度がθで、図４
（Ｂ）に示すように、ゲート電極１４の延設方向に対す
る不純物の導入角度がφの方向から不純物を導入する
と、ゲート電極１４の影になって不純物が導入されない
部分の長さ（ＬＤＤ長）は、以下の値ｄ・ｔａｎθ・ｓｉｎφ となる。従って、Ｎ型の駆動回路用ＴＦＴ１０のレイア
ウトと不純物の導入方向とを所定の条件に設定しておく
だけで、ゲート電極１４の影になる部分に所定のＬＤＤ
長のＬＤＤ領域１７を形成できる。なお、図４（Ａ）に
示すように、不純物の導入方向からみてゲート電極１４
の手前側に位置する部分ではゲート絶縁膜１２に相当す
る分のずれは生じるものの、ゲート絶縁膜１２は膜厚が
１０００オングストロームと極めて薄いので、ゲート電
極１４に対して自己整合的に不純物が導入されるといえ
る。従って、ゲート電極１４の影になる部分を利用すれ
ば、ソース領域１８およびドレイン領域１９のうちの一
方側のみをＬＤＤ構造とし、他方の側はセルフアライン
構造とすることができる。それ故、片側だけをＬＤＤ構
造とするとしてもレジストマスクを形成する必要がな
い。

【００４５】また、Ｐ型の駆動回路用ＴＦＴ２０にＬＤ
Ｄ領域２７を形成する際には、Ｎ型の画素用ＴＦＴ３０
およびＮ型の駆動回路用ＴＦＴ１０を覆うレジストマス
ク７１を形成して、低濃度のボロンイオンを導入する時
と高濃度のボロンイオンを導入する時との間で不純物の
導入方向さえ変えれば、片側だけがＬＤＤ構造のＰ型の
駆動回路用ＴＦＴ２０を形成することができる。従っ
て、低濃度のボロンイオンを導入する時と高濃度のボロ
ンイオンを導入する時との間でレジストマスク７１を共
用できるので、その分、マスク形成工程が少なくて済
む。

【００４６】［実施の形態２］本形態においても、図５
に示すように、実施の形態１と同様、Ｎ型の画素用ＴＦ
Ｔ３０はソース領域３８およびドレイン領域３９のいず
れもがＬＤＤ構造になっている。これに対して、Ｎ型の
画素用ＴＦＴ１０およびＰ型の画素用ＴＦＴ２０はドレ
イン領域１９、２９の側のみがＬＤＤ構造になってお
り、ソース領域１８、２８の側はセルフアライン構造に
なっている。

【００４７】但し、本形態では実施の形態１よりはレジ
ストマスクの形成工程をさらに減らすために、各ＴＦＴ
のレイアウトと高濃度の不純物の導入方向とを図５
（Ｂ）に示すように設定してある。

【００４８】すなわち、図５（Ｂ）においても斜め上方
から高濃度の不純物を導入する際の不純物方向を矢印Ｄ
で表したとき、Ｎ型の駆動回路用ＴＦＴ１０およびＰ型
の駆動回路用ＴＦＴ２０のゲート電極１４、２４は平面
的には不純物の導入方向に対して直交する方向に延びて
いる。

【００４９】これに対して、Ｎ型の画素用ＴＦＴ３０で
はゲート電極３４が平面的には不純物の導入方向に対し
て直交する方向に延び、ゲート電極３４に重なるように
チャネル領域３５も不純物の導入方向に対して直交する
方向に延びているが、ソース領域３８およびドレイン領
域３９はいずれもゲート電極３４およびチャネル領域３
５に対して直角の方向、かつ同じ方向に延びている。す
なわち、Ｎ型の画素用ＴＦＴ３０は、ソース領域３８お
よびドレイン領域３９がゲート電極３４に対して同じ側
に位置する構造になっている。従って、図５（Ａ）およ
び以下に説明する図６では、Ｎ型の画素用ＴＦＴ３０を
図５（Ｂ）のＸ−Ｘ′線に沿って切断したときの断面を
表してあることになる。なお、この構造のＮ型の画素用
ＴＦＴ３０としては、図５（Ｃ）に示すように、ソース
領域３８からドレイン領域３９までコの字状に屈曲しな
がら延びるシリコン薄膜３１のうち、ゲート電極３４と
平行に延びている部分３１１に対してゲート電極３４が
部分的に重なっている構造、または図５（Ｄ）に示すよ
うに、ゲート電極３４と平行に延びている部分３１１か
らゲート電極３４が完全にずれているため、２つのチャ
ネル領域３５が形成されているタンデム構造であっても
よい。

【００５０】このような構成のアクティブマトリクス基
板の製造方法においては、図６（Ａ）〜図６（Ｄ）に示
す工程は図３（Ａ）〜図３（Ｄ）を参照して説明した工
程と同様である。すなわち、図６（Ａ）に示すように、
絶縁基板５０の表面にシリコン薄膜１１、２１、３１、
ゲート絶縁膜１２、２２、３２、およびゲート電極１
４、２４、３４を順次形成した後、図３（Ｂ）および図
３（Ｃ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０お
よびＮ型の画素用ＴＦＴ３０の形成領域をレジストマス
ク７１で覆ったままの状態で、低濃度のボロンイオンを
導入する時と高濃度のボロンイオンを導入する時との間
で不純物の導入方向だけを変えて、片側だけがＬＤＤ構
造のＰ型の駆動回路用ＴＦＴ２０を形成する。

【００５１】また、図６（Ｄ）に示すように、Ｐ型の駆
動回路用ＴＦＴ２０の形成領域をレジストマスク７２で
覆った状態で、絶縁基板５０に対して真上から約１０¹³
ｃｍ^-2のドーズ量でリンイオン（低濃度の第１導電型の
不純物）を打ち込んで、シリコン薄膜１１、３１に不純
物濃度が約１０¹⁸ｃｍ^-3の低濃度Ｎ型領域１３、３３を
形成する。この際には、図５（Ｂ）に示したように、Ｎ
型の駆動回路用ＴＦＴ１０とＮ型の画素用ＴＦＴ３０と
ではゲート電極１４、３４が同じ方向に延びているの
で、この方向から低濃度のリンイオンを打ち込んで低濃
度Ｎ型領域１３、３３を形成してもよい。

【００５２】次に、本形態では、図６（Ｄ）に示すよう
に、Ｐ型の駆動回路用ＴＦＴ２０の形成領域をレジスト
マスク７２で覆った状態のままで、約１０¹⁵ｃｍ^-2のド
ーズ量でリンイオン（高濃度の第１導電型の不純物）を
斜め上方（不純物の導入方向を矢印Ｄで示す。）から打
ち込む。

【００５３】ここで、Ｎ型の画素用ＴＦＴ３０では、図
５（Ｂ）を参照して説明したように、ソース領域３８お
よびドレイン領域３９はゲート電極３４に対して同じ側
に位置し、ソース領域３８およびドレイン領域３９には
同じようにゲート電極３４の影になる部分が発生する。
それ故、図６（Ｄ）では、低濃度Ｎ型領域１３、３３に
対する不純物導入方向（矢印Ｄ）をソース領域３８とド
レイン領域３９との間で左右逆に表してある。

【００５４】このようにして斜め上方から高濃度のリン
イオンを打ち込むと、Ｎ型の画素用ＴＦＴ３０では、不
純物濃度が約１０²⁰ｃｍ^-3の高濃度ソース・ドレイン領
域３６を備えるソース領域３８およびドレイン領域３９
が形成される。但し、ゲート電極３４は平面的には不純
物の導入方向に直交する方向に延びているため、ソース
領域３８およびドレイン領域３９のうち、ゲート電極３
４の影になった部分には不純物が導入されない。従っ
て、この部分の低濃度Ｎ型領域３３は不純物濃度が約１
０¹⁸ｃｍ^-3のＬＤＤ領域３７として残る。このようにし
て、ソース領域３８およびドレイン領域３９の双方がＬ
ＤＤ構造のＮ型の画素用ＴＦＴ３０を形成する。

【００５５】これに対して、Ｎ型の駆動回路用ＴＦＴ１
０では、ドレイン領域１９の側のみにゲート電極１４の
影が発生するので、ドレイン領域１９の側はＬＤＤ構造
となり、ソース領域１８の側はセルフアライン構造とな
る。

【００５６】以降の工程は実施の形態１と同様であるた
め、その説明を省略する。

【００５７】このように、本形態によれば、ゲート電極
の影になる部分を利用してＬＤＤ領域を形成するので、
片側だけをＬＤＤ構造とするとしてもレジストマスクを
形成する必要がない。また、Ｐ型の駆動回路用ＴＦＴ２
０にＬＤＤ領域２７を形成する際には、低濃度のボロン
イオンを導入する時と高濃度のボロンイオンを導入する
時との間でレジストマスク７１を共用できるので、その
分、マスク形成工程が少なくて済むなど、実施の形態１
と同様な効果を奏する。

【００５８】それに加えて、本形態では、Ｎ型の駆動回
路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０を形成す
る際に、低濃度の不純物を導入する時と高濃度の不純物
を導入する時との間で不純物の導入方向さえ変えれば、
片側だけがＬＤＤ構造のＮ型の駆動回路用ＴＦＴ１０
と、両方がＬＤＤ構造のＮ型の画素用ＴＦＴにを形成す
ることができるように、ＴＦＴのレイアウトと不純物の
導入方向とを対応させてある。従って、低濃度の不純物
を導入する時と高濃度の不純物を導入する時との間でレ
ジストマスク７２を共用できるので、その分、実施の形
態１に比較してマスク形成工程が１回少なくて済む。そ
れ故、レジストマスク７１、７２を形成するための２回
のマスク形成工程と、４回の不純物導入工程とによって
アクティブマトリクス基板を製造できる。

【００５９】［その他の実施の形態］上記の実施の形態
１、２において不純物導入方法としては、たとえば、ド
ーパントガスから発生した全てのイオンを質量分離せず
に打ち込む方法、いわゆるイオンドーピング法を用いる
ことができる。この方法で、たとえば、Ｎ型の不純物を
高濃度に打ち込む場合には、ＰＨ₃ を約５％含み、残部
が水素ガスからなる混合ガスを用い、この混合ガスから
発生する全てのイオンを質量分離せずに打ち込む。これ
に対して、Ｎ型の不純物を低濃度に打ち込む場合には、
ＰＨ₃ を約５％含み、残部が水素ガスからなる混合ガス
から発生する全てのイオンを質量分離せずに打ち込んだ
後、純水素ガスから発生するイオンを質量分離せずに打
ち込んで、シリコン膜中の不整結合を終端化することが
好ましい。さらに、不純物の導入方法については、イオ
ン注入法やイオンドーピング法の他にも、プラズマドー
ピング法、レーザドーピング法などを用いてもよい。

【００６０】なお、図３（Ｂ）〜（Ｅ）に示す各工程、
あるいは図６（Ｂ）〜（Ｅ）に示す各工程については、
その順序を入れ換えてもよいことは勿論である。また、
マスクの材質についてもレジストマスクに限定されな
い。

【００６１】また、図４（Ａ）、（Ｂ）を参照して説明
したように、ゲート電極をマスクとして斜め方向から高
濃度の不純物を導入したときには、ゲート電極とゲート
絶縁膜の膜厚の和をｄとし、絶縁基板５０の法線に対し
て角度θ、およびゲート電極の延設方向に対して角度φ
の方向から不純物を導入すると、ゲート電極に遮られて
不純物が導入されない部分の長さ（ＬＤＤ長）は、以下
の値ｄ・ｔａｎθ・ｓｉｎφとなることから、ＴＦＴ毎
にゲート電極の延設方向を変えて、不純物を導入する際
の角度φを相違させれば、駆動回路などにおいて、Ｎ型
の駆動回路用ＴＦＴ１０またはＰ型の駆動回路用ＴＦＴ
として形成される多数のＴＦＴの中には、導電型が同一
でＬＤＤ長が異なる複数種類のＴＦＴを形成することが
できる。

【００６２】ここで、ＬＤＤ長やオフセット長は各薄膜
トラジスタのレイアウトと高濃度不純物の導入方向によ
って規定されることから、各薄膜トラジスタのレイアウ
トと高濃度不純物の導入方向については、下式（３）を
満たす条件に設定すればよい。

【００６３】

【数３】

【００６４】なお、不純物の導入方向からみてゲート電
極の手前側に位置する部分では厳密に言えばゲート絶縁
膜の厚さ分だけセルフアライン構造からずれるが、一般
的にはゲート絶縁膜の膜厚はゲート電極の膜厚の１／２
以下であるため、そのずれは小さいので、実質的にはセ
ルフアライン構造と見做すことができる。

【００６５】さらに、上記のいずれの形態１、２におい
てもＬＤＤ構造を有する場合を説明したが、実施の形態
１、２で説明したＴＦＴの製造方法において、図３
（Ｂ）、（Ｄ）、および図６（Ｂ）、（Ｄ）を参照して
説明した低濃度の不純物を導入する工程を省略すれば、
Ｎ型の画素用ＴＦＴ３０がソース領域およびドレイン領
域の双方にオフセットゲート構造を有し、Ｎ型およびＰ
型の駆動回路用ＴＦＴがドレイン領域のみにオフセット
ゲート構造を有するアクティブマトリクス基板を製造で
きる。すなわち、低濃度の不純物導入工程を省略すると
ともに、図４（Ａ）、（Ｂ）を参照して説明したように
斜め上方から高濃度の不純物を導入するとゲート電極の
影になる部分には不純物が導入されないので、そこをオ
フセット領域として利用できる。このようなオフセット
構造を用いてもＬＤＤ構造と同様、ドレイン端での電界
強度を緩和できるので、オフリーク電流を低減できる。

【００６６】なお、本願明細書では、第１導電型をＮ型
とし、第２導電型をＰ型としたが、逆にしてもよい。す
なわち、画素用ＴＦＴをＰ型で構成してもよい。

【００６７】

【発明の効果】以上説明したように、本発明に係るアク
ティブマトリクス基板では、第１導電型および第２導電
型の駆動回路用ＴＦＴは、オフリーク電流の増大の原因
にとなるドレイン端での電界強度の緩和を目的にドレイ
ン領域のみをＬＤＤ構造またはオフセットゲート構造と
し、ソース領域の側はセルフアライン構造として大きな
オン電流を確保している。それ故、駆動回路の動作速度
が高いので、品位の高い表示を行うことができる。

【００６８】このように構成したアクティブマトリクス
基板の製造方法において、ゲート電極に対して斜め上方
から高濃度の不純物の導入を行うと、ゲート電極の影に
なった部分には高濃度の不純物が導入されないので、そ
の部分をレジストマスクで覆わなくてもＬＤＤ領域やオ
フセット領域を形成できる。

【図面の簡単な説明】

【図１】（Ａ）は、液晶表示装置のアクティブマトリク
ス基板の説明図、（Ｂ）は、そのＣＭＯＳ回路の基本構
成の例としてのインバータを示す説明図である。

【図２】（Ａ）は本発明の実施例１に係る液晶表示装置
のアクティブマトリクス基板に形成した各ＴＦＴの構造
を模式的に示す断面図、（Ｂ）は、各ＴＦＴのレイアウ
トと高濃度の不純物を導入する方向との平面的な関係を
示す説明図である。

【図３】（Ａ）〜（Ｅ）は、本発明の実施の形態１に係
るアクティブマトリクス基板の製造方法を示す工程断面
図である。

【図４】（Ａ）、（Ｂ）は、本発明において斜め上方か
らの不純物導入によってＬＤＤ領域またはオフセット領
域を形成できることを示す説明図である。

【図５】（Ａ）は本発明の実施例２に係る液晶表示装置
のアクティブマトリクス基板に形成した各ＴＦＴの構造
を模式的に示す断面図、（Ｂ）は、各ＴＦＴのレイアウ
トと高濃度の不純物を導入する方向との平面的な関係を
示す説明図である。

【図６】（Ａ）〜（Ｅ）は、本発明の実施の形態２に係
るアクティブマトリクス基板の製造方法を示す工程断面
図である。

【図７】従来の液晶表示装置のアクティブマトリクス基
板に形成した各ＴＦＴの構造を模式的に示す断面図であ
る。

【図８】セルフアライン構造のＴＦＴの伝達特性を示す
グラフ図である。

【図９】ＬＤＤ構造のＴＦＴの伝達特性を示すグラフ図
である。

【図１０】（Ａ）〜（Ｅ）は、図７に示すアクティブマ
トリクス基板の製造方法を示す工程断面図である。

【符号の説明】

１０Ｎ型の駆動回路用ＴＦＴ１１、２１、３１シリコン薄膜１３、３３低濃度Ｎ型領域１２、２２、３２ゲート絶縁膜１５、２５、３５チャネル領域１６、２６、３６高濃度ソース・ドレイン領域１７、２７、３７ＬＤＤ領域（低濃度ソース・ドレイ
ン領域）１８、２８、３８ソース領域１９、２９、３９ドレイン領域２０Ｐ型の駆動回路用ＴＦＴ２３高濃度Ｐ型領域３０Ｎ型の画素用ＴＦＴ４１、４２、４３、４４、４５ソース・ドレイン電極５０絶縁基板５２層間絶縁膜７１、７２、７３レジストマスク

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/78 ６１７Ａ

Claims

【特許請求の範囲】

【請求項１】駆動回路部でＣＭＯＳ回路を構成する第
１導電型および第２導電型の駆動回路用薄膜トランジス
タと、画素領域に形成された第１導電型の画素用薄膜ト
ランジスタとを有するアクティブマトリクス基板におい
て、前記第１導電型の駆動回路用薄膜トランジスタおよび前
記第２導電型の駆動回路用薄膜トランジスタの少なくと
も一方は、ソース・ドレイン領域のうちの一方の側にＬ
ＤＤ構造またはオフセットゲート構造を有し、他方の側
にはセルフアライン構造を有し、前記第１導電型の画素用薄膜トランジスタはソース・ド
レイン領域の双方にＬＤＤ構造またはオフセットゲート
構造を有していることを特徴とするアクティブマトリク
ス基板。
【請求項２】請求項１において、前記第１導電型の駆動回路用薄膜トランジスタおよび前
記第２導電型の駆動回路用薄膜トランジスタの少なくと
も一方は、ソース領域の側にセルフアライン構造を有
し、ドレイン領域の側にＬＤＤ構造またはオフセットゲ
ート構造を有していることを特徴とするアクティブマト
リクス基板。
【請求項３】請求項１において、前記第１導電型の駆動回路用薄膜トランジスタ、前記第
２導電型の駆動回路用薄膜トランジスタ、または前記第
１導電型の画素用薄膜トランジスタには、導電型が同一
でＬＤＤ長またはオフセット長が異なる複数種類の薄膜
トランジスタが含まれていることを特徴とするアクティ
ブマトリクス基板。
【請求項４】請求項１において、前記第１導電型の画素用薄膜トランジスタは、ゲート電
極に対して同じ側にソース領域とドレイン領域とが位置
することを特徴とするアクティブマトリクス基板。
【請求項５】請求項１に規定するアクティブマトリク
ス基板の製造方法であって、前記の各薄膜トラジスタを構成するための半導体膜、ゲ
ート絶縁膜、ゲート電極を順次形成した以降、前記半導体膜に高濃度不純物を導入して前記第１導電型
の駆動回路用薄膜トランジスタ、前記第２導電型の駆動
回路用薄膜トランジスタ、または前記第１導電型の画素
用薄膜トランジスタの高濃度ソース・ドレイン領域を形
成する際に、ゲート電極自身をマスクとして斜め上方か
ら不純物を導入することにより該ゲート電極の影になる
部分がＬＤＤ領域またはオフセット領域となるように薄
膜トランジスタのレイアウトと不純物の導入方向とを対
応させておくことを特徴とするアクティブマトリクス基
板の製造方法。
【請求項６】請求項５において、前記半導体膜に高濃度不純物を導入して前記半導体膜に
高濃度不純物を導入して前記第１導電型の駆動回路用薄
膜トランジスタ、前記第２導電型の駆動回路用薄膜トラ
ンジスタ、または前記第１導電型の画素用薄膜トランジ
スタの高濃度ソース・ドレイン領域を形成する際に、Ｌ
ＤＤ長またはオフセット長を相違させる薄膜トランジス
タ間で薄膜トランジスタのレイアウトに対して相対的に
異なる方向から不純物を導入することにより、ＬＤＤ長
またはオフセット長が異なるＬＤＤ領域またはオフセッ
ト領域が形成されるように、薄膜トランジスタのレイア
ウトと不純物の導入方向とを対応させておくことを特徴
とするアクティブマトリクス基板の製造方法。
【請求項７】請求項６において、各薄膜トラジスタのレイアウトと高濃度不純物の導入方
向とが下式（１）を満たしていることを特徴とするアク
ティブマトリクス基板の製造方法。【数１】