JP3588945B2 - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法 Download PDFInfo
- Publication number
- JP3588945B2 JP3588945B2 JP31382696A JP31382696A JP3588945B2 JP 3588945 B2 JP3588945 B2 JP 3588945B2 JP 31382696 A JP31382696 A JP 31382696A JP 31382696 A JP31382696 A JP 31382696A JP 3588945 B2 JP3588945 B2 JP 3588945B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor film
- region
- gate electrode
- source
- tft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、駆動回路を内蔵の液晶表示装置用のアクティブマトリクス基板およびその製造方法に関するものである。更に詳しくは、アクティブマトリクス基板上に、用途に応じてＬＤＤ構造、オフセット構造またはセルフアライン構造の薄膜トランジスタ（以下、ＴＦＴという。）を構成するための技術に関するものである。
【０００２】
【従来の技術】
液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板では、図７に左側領域から右側領域に向かって、Ｎ型の駆動回路用ＴＦＴ１０、Ｐ型の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０を示すように３つのタイプのＴＦＴが同一の絶縁基板５０の上に形成されている。ここで、各ＴＦＴをセルフアライン構造で形成すると、図８にセルフアライン構造のＮ型のＴＦＴにおける伝達特性を実線Ｌ１で示し、セルフアライン構造のＰ型のＴＦＴにおける伝達特性を点線Ｌ２で示すように、オフリーク電流が大きいという問題点がある。このようにオフリーク電流の大きなＴＦＴを画素用ＴＦＴとして用いると、コントラスト低下、フリッカ、表示むらなどの原因となりやすい。また、駆動回路用ＴＦＴでもオフリーク電流が大きいと、無駄な電力消費、誤動作、経時劣化などの原因となりやすい。
【０００３】
そこで、図７に示すアクティブマトリクス基板では、各ＴＦＴをＬＤＤ構造にして、図９にＬＤＤ構造のＮ型のＴＦＴにおける伝達特性を実線Ｌ３で示し、ＬＤＤ構造のＰ型のＴＦＴにおける伝達特性を点線Ｌ４で示すように、オフリーク電流を低減してある。なお、オフセット構造においても、同様に、オフリーク電流を低減できる。
【０００４】
このような構造のアクティブマトリクス基板は以下の方法で製造される。
【０００５】
まず、図１０（Ａ）に示すように、下地保護膜５１を形成した絶縁基板５０上に、島状のシリコン薄膜１１、２１、３１、ゲート絶縁膜１２、２２、３２、およびゲート電極１４、２４、３４を順次形成する。
【０００６】
次に、図１０（Ｂ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域をレジストマスク６１で覆う。この状態で、約１０１３ｃｍ−２のドーズ量でボロンイオンを打ち込むと、シリコン薄膜２１にはゲート電極２４に対して自己整合的に不純物濃度が約１０１８ｃｍ−３の低濃度Ｐ型領域２３が形成される。なお、不純物が導入されなかった部分がチャネル領域２５となる。
【０００７】
次に、図１０（Ｃ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域をレジストマスク６２で覆う。この状態で、約１０１３ｃｍ−２のドーズ量でリンイオンを打ち込むと、シリコン薄膜１１、３１にはゲート電極１４、３４に対して自己整合的に不純物濃度が約１０１８ｃｍ−３の低濃度Ｎ型領域１３、３３が形成される。なお、不純物が導入されなかった部分がチャネル領域１５、３５となる。
【０００８】
次に、図１０（Ｄ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域に加えて、ゲート電極２４をも広めに覆うレジストマスク６３を形成する。この状態で、低濃度Ｐ型領域２３に約１０１５ｃｍ−２のドーズ量でボロンイオンを打ち込で、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域２６を形成する。低濃度Ｐ型領域２３のうちレジストマスク６３で覆われていた部分は、そのままＬＤＤ領域２７（低濃度ソース・ドレイン領域）として残る。このようにしてＰ型の駆動回路用ＴＦＴ２０を形成する。
【０００９】
次に、図１０（Ｅ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域に加えて、ゲート電極１４、３４をも広めに覆うレジストマスク６４を形成する。この状態で、低濃度Ｎ型領域１３、２３に約１０１５ｃｍ−２のドーズ量でリンイオンを打ち込んで、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域１６、３６を形成する。低濃度Ｎ型領域１３、２３のうち、レジストマスク６４で覆われていた部分は、そのまま不純物濃度が約１０１８ｃｍ−３のＬＤＤ領域１７、３７（低濃度ソース・ドレイン領域）として残る。このようにして、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０を形成する。
【００１０】
以降、図７に示すように、層間絶縁膜５２を形成した後、活性化のためのアニールを行い、しかる後にコンタクトホールを形成した後、ソース・ドレイン電極４１、４２、４３、４４、４５を形成すれば、アクティブマトリクス基板を製造できる。また、レジストマスク６１、６２、６３、６４を形成するための４回のマスク形成工程と、４回の不純物導入工程とによって、ＬＤＤ構造のソース・ドレイン領域が形成される。なお、低濃度の不純物打ち込みの工程を行わなければ、オフセットゲート構造のソース・ドレイン領域となる。
【００１１】
【発明が解決しようとする課題】
しかしながら、Ｎ型およびＰ型の駆動回路用ＴＦＴ１０、２０についてはＮ型の画素用ＴＦＴ３０と同様なＬＤＤ構造にしてオフリーク電流を低減すると、それに伴ってオン電流も小さくなりすぎて駆動回路の動作速度が低下したり、必要な電源電圧が増大したりする。このような駆動回路の動作速度の低下は、液晶表示装置において高品位の表示の妨げになるという問題点がある。また、必要な電源電圧の増大は、消費電力の低減の妨げとなる。
【００１２】
以上の問題点に鑑みて、本発明の課題は、同じ基板上において異なる用途に用いられるＴＦＴの構造の最適化を図ることによって、駆動回路用ＴＦＴについてはオフリーク電流の低減と大きなオン電流の確保とを図るとともに、画素用ＴＦＴについてはオフリーク電流の低減を図ることができるアクティブマトリクス基板およびその製造方法を提供することにある。
【００１３】
【課題を解決する手段】
上記課題を解決するために、本発明のアクティブマトリクス基板の製造方法は、基板上の駆動回路部に、第１の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第１のゲート電極とからなる駆動回路用薄膜トランジスタと、前記基板上の画素領域に、第２の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第２のゲート電極とからなる画素用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって前記第１のゲート電極と前記第２のゲート電極とを交差する方向に形成する工程と、前記第２の半導体膜のソース領域の一部、該半導体膜のドレイン領域の一部、及び該半導体膜のチャネル領域をレジストマスクで覆い、前記第１の半導体膜のソース・ドレイン領域及び前記第２の半導体膜のソース・ドレイン領域に、前記基板に対し斜め上方から前記第２のゲート電極の配線方向に不純物を打ち込み、前記第１の半導体膜の前記ソース領域にセルフアライン構造を、前記第１の半導体膜のドレイン領域にオフセットゲート構造を、前記第２の半導体膜のソース・ドレイン領域にオフセットゲート構造を形成する工程と、を備えることを特徴とする。
【００１４】
また、本発明のアクティブマトリクス基板の製造方法は、基板上の駆動回路部に、第１の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第１のゲート電極とからなる駆動回路用薄膜トランジスタと、前記基板上の画素領域に、第２の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第２のゲート電極とからなる画素用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって、前記第１のゲート電極と前記第２のゲート電極とを交差する方向に形成する工程と、前記第１半導体膜のソース・ドレイン領域及び前記第２の半導体膜のソース・ドレイン領域に、前記基板に対し上方から、低濃度の不純物を打ち込み、低濃度領域を形成する工程と、前記第２の半導体膜のソース領域の一部、該半導体膜のドレイン領域の一部、及び該半導体膜のチャネル領域をレジストマスクで覆い、前記第１半導体膜のソース・ドレイン領域及び前記第２の半導体膜のソース・ドレイン領域に、前記基板に対し斜め上方から前記第２のゲート電極の配線方向に高濃度の不純物を打ち込み、前記第１の半導体膜の前記ソース領域にセルフアライン構造を、前記第１の半導体膜の前記ドレイン領域にＬＤＤ構造を、前記第２の半導体膜のソース・ドレイン領域にＬＤＤ構造を形成する工程と、を備えることを特徴としてもよい。
【００１５】
本発明において、前記第１導電型の駆動回路用薄膜トランジスタおよび前記第２導電型の駆動回路用薄膜トランジスタの少なくとも一方は、ソース領域の側にセルフアライン構造を有し、ドレイン領域の側にＬＤＤ構造またはオフセットゲート構造を有していることが好ましい。ここで、ソース領域とは、Ｎ型のＴＦＴでは低電位側のソース・ドレイン領域のことを意味し、Ｐ型のＴＦＴでは高電位側のソース・ドレイン領域のことを意味する。また、ドレイン領域とは、Ｎ型のＴＦＴでは高電位側のソース・ドレイン領域のことを意味し、Ｐ型のＴＦＴでは低電位側のソース・ドレイン領域のことを意味する。このように、第１導電型または第２導電型の駆動回路用ＴＦＴにおいてドレイン領域をＬＤＤ構造またはオフセットゲート構造とすると、それを用いたＣＭＯＳ回路では、いずれのＴＦＴにおいてもドレイン端での電界強度が緩和され、ＣＭＯＳ回路自身のオフリーク電流を低減できる。この場合でも、第１導電型または第２導電型の駆動回路用ＴＦＴにおいてソース領域の側がセルフアライン構造であるので、ＴＦＴのオン電流が大きい。
【００１６】
本発明において、前記第１導電型の駆動回路用薄膜トランジスタ、前記第２導電型の駆動回路用薄膜トランジスタ、または前記第１導電型の画素用薄膜トランジスタには、導電型が同一でＬＤＤ長またはオフセット長が異なる複数種類の薄膜トランジスタが含まれていることがある。
上記のアクティブマトリクス基板と液晶セルとを組み合わせることにより液晶装置を構成することができる。
【００１７】
上記のアクティブマトリクス基板の製造方法では、前記各薄膜トラジスタを構成するための半導体膜、ゲート絶縁膜、ゲート電極を順次形成した後、前記半導体膜に高濃度不純物を導入して前記第１導電型の駆動回路用薄膜トランジスタ、前記第２導電型の駆動回路用薄膜トランジスタ、または前記第１導電型の画素用薄膜トランジスタの高濃度ソース・ドレイン領域を形成する際に、ゲート電極自身をマスクとして斜め上方から不純物を導入することにより該ゲート電極の影になる部分がＬＤＤ領域またはオフセット領域となるように薄膜トランジスタのレイアウトと不純物の導入方向とを対応させておくことを特徴とする。
【００１８】
このような製造方法において、ゲート電極自身をマスクとして斜め上方から不純物を導入すると、ゲート電極の真下部分に不純物が導入されないことは勿論、不純物の導入方向からみてゲート電極の反対側に位置するためゲート電極の影になる部分（ゲート電極の斜め下方領域）にも不純物は導入されない。一方、ゲート絶縁膜の膜厚はチャネル長に比べて短いので、不純物の導入方向からみてゲート電極の手前側に位置する部分にはゲート電極に対して自己整合的に不純物が導入される。従って、ＴＦＴのレイアウトと不純物の導入方向とを所定の条件に設定しておくだけで、ゲート電極の影になる部分を利用してソース・ドレイン領域の一方側のみにＬＤＤ領域またはオフセット領域を形成し、他方の側はセルフアライン構造とすることができる。それ故、片側だけをＬＤＤ構造またはオフセットゲート構造とするためにマスクを形成する必要がない。すなわち、第２導電型の駆動回路用ＴＦＴにＬＤＤ領域を形成する際には第１導電型の画素用ＴＦＴおよび第１導電型の駆動回路用ＴＦＴを覆うマスクを形成して低濃度第２導電型の不純物導入時と高濃度第２導電型の不純物導入時との間で不純物の導入方向を変えるだけでＬＤＤ領域を形成でき、低濃度第２導電型の不純物導入時と高濃度第２導電型の不純物導入時との間でマスクを共用できるので、マスク形成工程を減らすことができる。
【００１９】
また、このような製造方法において、前記半導体膜に高濃度不純物を導入して前記半導体膜に高濃度不純物を導入して前記第１導電型の駆動回路用薄膜トランジスタ、前記第２導電型の駆動回路用薄膜トランジスタ、または前記第１導電型の画素用薄膜トランジスタの高濃度ソース・ドレイン領域を形成する際に、ＬＤＤ長またはオフセット長を相違させる薄膜トランジスタ間で薄膜トランジスタのレイアウトに対して相対的に異なる方向から不純物を導入することにより、ＬＤＤ長またはオフセット長が異なるＬＤＤ領域またはオフセット領域が形成されるように、薄膜トランジスタのレイアウトと不純物の導入方向とを対応させておく。
【００２０】
このように構成した場合には、ＴＦＴのレイアウトと不純物の導入方向とを所定の条件に設定しておくだけで、ゲート電極の影になる部分のサイズを変えることができるので、ＬＤＤ長やオフセット長が異なるＴＦＴを容易に形成できる。それ故、ＴＦＴ毎に異なるパターンのレジストマスクを形成する必要がない。
【００２１】
この場合には、各薄膜トラジスタのレイアウトと高濃度不純物の導入方向とが下式（２）を満たすように条件設定を行う。
【００２２】
【数２】
【００２３】
本発明において、前記第１導電型の画素用ＴＦＴは、ゲート電極に対して同じ側にソース領域とドレイン領域とが位置する構造を有している場合がある。
【００２４】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。
【００２５】
［実施の形態１］
（アクティブマトリクス基板の構成）
図１は、液晶表示装置に用いられる駆動回路内蔵型のアクティブマトリクス基板の構成を模式的に示すブロック図、図２はそれに構成されている各ＴＦＴの構造を模式的に示す断面図である。なお、本形態のアクティブマトリクス基板では、各ＴＦＴの基本的な構造が、図７に示したアクティブマトリクス基板と略同一であるため、以下の説明において、対応する機能を有する部分には、同じ符号を付してある。また、本例では、第１導電型をＮ型とし、第２導電型をＰ型として説明する。
【００２６】
図１（Ａ）に示すように、液晶表示装置のアクティブマトリクス基板上には、データ線９０および走査線９１で区画形成された画素領域を有し、そこには、画素用ＴＦＴ３０を介して画像信号が入力される液晶セルの液晶容量９４が存在する。データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータドライバ部８２がアクティブマトリクス基板上に形成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査ドライバ部８３がアクティブマトリクス基板上に形成されている。画素領域には、前段の走査線９１との間に保持容量９３が形成されることがあり、この保持容量９３は、液晶セル（液晶容量９４）での電荷の保持特性を高める機能を有している。
【００２７】
データドライバ部８２や走査ドライバ部８３では、図１（Ｂ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０とＰ型の駆動回路用ＴＦＴ２０とによってＣＭＯＳ回路が構成されている。従って、駆動回路内蔵型のアクティブマトリクス基板では、図２（Ａ）に左側領域から右側領域に向かって駆動回路部および画素領域を模式的に示すように、Ｎ型の駆動回路用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０からなる３つのタイプのＴＦＴが同一の絶縁基板５０の上に形成されていることになる。
【００２８】
図２（Ａ）に示すように、Ｎ型の画素用ＴＦＴ３０は、ソース領域３８およびドレイン領域３９のいずれにもゲート電極３４の端部に対してゲート絶縁膜３２を介して対峙する部分にＬＤＤ領域３７（低濃度ソース・ドレイン領域）を備えるＬＤＤ構造になっている。
【００２９】
これに対して、Ｎ型の駆動回路用ＴＦＴ１０は、ソース領域１８およびドレイン領域１９のうち、ドレイン領域１９の側のみにゲート電極１４の端部に対してゲート絶縁膜１２を介して対峙する部分にＬＤＤ領域１７（低濃度ソース・ドレイン領域）を備えるＬＤＤ構造になっており、ソース領域１８の側はセルフアライン構造になっている。
【００３０】
同様に、Ｐ型の駆動回路用ＴＦＴ２０も、ソース領域２８およびドレイン領域２９のうち、ドレイン領域２９の側のみにゲート電極２４の端部に対してゲート絶縁膜２２を介して対峙する部分にＬＤＤ領域２７（低濃度ソース・ドレイン領域）を備えるＬＤＤ構造になっており、ソース領域２８の側はセルフアライン構造になっている。
【００３１】
但し、Ｎ型の駆動回路用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０のソース・ドレイン領域において、ＬＤＤ領域１７、２７、３７を除く領域は、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域１６、２６、３６であり、これらの高濃度領域に対して、各ＴＦＴに対する配線層や画素電極などのソース・ドレイン電極４１、４２、４３、４４、４５が層間絶縁膜５２のコンタクトホールを介して電気的に接続している。
【００３２】
なお、Ｎ型の駆動回路用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０において、各チャネル領域１５、２５、３５に低濃度のボロンイオンなどをチャネルドープしておくことによりＮ型の駆動回路用ＴＦＴ１０およびＰ型の駆動回路用ＴＦＴ２０のスレッショルド電圧を最適化し、ＣＭＯＳ回路を構成するＴＦＴ間におけるオン電流のバランスを高めることがある。
【００３３】
〔ＴＦＴの伝達特性〕
このように構成したＴＦＴのうち、Ｎ型の画素用ＴＦＴ３０は、ソース領域３８およびドレイン領域３９の双方がＬＤＤ構造になっているため、ドレイン端における電界強度が緩和された状態にある。それ故、図９にＬＤＤ構造のＮ型のＴＦＴのドレイン電流−ゲート電圧特性を実線Ｌ３で示したように、オフリーク電流が著しく小さい。また、Ｎ型の駆動回路用ＴＦＴ１０は、図９に一点鎖線Ｌ５で示すように、ドレイン領域１９がＬＤＤ構造になっている分、オフリーク電流が小さく、かつ、ソース領域１８がセルフアライン構造になっている分、オン電流が大きい。同様に、Ｐ型の駆動回路用ＴＦＴ２０は、図９に二点鎖線Ｌ６で示すように、ドレイン領域２９がＬＤＤ構造になっている分、オフリーク電流が小さく、かつ、ソース領域２８がセルフアライン構造になっている分、オン電流が大きい。それ故、オフリーク電流に起因する表示むらや無駄な電力消費などが発生しにくいとともに、駆動回路で高速動作が可能である。しかも、Ｎ型の駆動回路用ＴＦＴ１０はＣＭＯＳ回路を構成したときの高電位側がＬＤＤ構造であり、Ｐ型の駆動回路用ＴＦＴ３０はＣＭＯＳ回路を構成したときの低電位側がＬＤＤ構造であるため、これらを用いたＣＭＯＳ回路のオフリーク電流を効果的に低減することができる。
【００３４】
（ＴＦＴの製造方法）
このような構造のアクティブマトリクス基板は、たとえば以下の方法により製造できる。但し、詳しくは後述するが、本形態では、ゲート電極に対して斜め上方から高濃度の不純物を導入する際にゲート電極の影になって不純物が導入されない領域を利用してＬＤＤ領域（低濃度ソース・ドレイン領域）を構成するように、各ＴＦＴのレイアウトを不純物の導入方向に対応させてある。すなわち、図２（Ｂ）において斜め上方から高濃度の不純物を導入する際の不純物方向を矢印Ｄで表したとき、Ｎ型の駆動回路用ＴＦＴ１０のゲート電極１４は平面的には不純物の導入方向に対して直交する方向に延びており、Ｐ型の駆動回路用ＴＦＴ２０のゲート電極２４も平面的には不純物の導入方向に対して直交する方向に延びている。これに対して、Ｎ型の画素用ＴＦＴ３０のゲート電極３４は平面的には不純物の導入方向に向かって延びている。
【００３５】
まず、図３（Ａ）に示すように、下地保護膜５１を形成した絶縁基板５０の表面に島状のシリコン薄膜１１、２１、３１、膜厚が約１０００オングストロームのゲート絶縁膜１２、２２、３２、および膜厚が約６０００オングストロームのゲート電極１４、２４、３４を順次形成する。
【００３６】
次に、図３（Ｂ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域をレジストマスク７１で覆う。この状態で、約１０１３ｃｍ−２のドーズ量でボロンイオン（低濃度の第２導電型不純物）を打ち込んで、シリコン薄膜２１に不純物濃度が約１０１８ｃｍ−３の低濃度Ｐ型領域２３を形成する。なお、不純物が導入されなかった部分がチャネル領域２５となる。
【００３７】
続いて、図３（Ｃ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域をレジストマスク７１で覆ったままの状態で、約１０１５ｃｍ−２のドーズ量でボロンイオン（高濃度の第２導電型不純物）を斜め上方（不純物の導入方向を矢印Ｄで示す。）から打ち込む。その結果、Ｐ型の駆動回路用ＴＦＴ２０では、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域２６を備えるソース領域２８およびドレイン領域２９が形成される。但し、Ｐ型の駆動回路用ＴＦＴ２０では、図２（Ｂ）を参照して説明したように、ゲート電極２４は平面的には不純物の導入方向に直交する方向に延びているため、ドレイン領域２９のうちゲート電極２４の影になった部分には不純物が導入されない。従って、この部分の低濃度Ｐ型領域２３は不純物濃度が約１０１８ｃｍ−３のＬＤＤ領域２７として残る。このようにして、ドレイン領域２９がＬＤＤ構造で、ソース領域２８がセルフアライン構造のＰ型の駆動回路用ＴＦＴ２０を形成する。しかる後にレジストマスク７１を除去する。
【００３８】
次に、図３（Ｄ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域をレジストマスク７２で覆う。この状態で、絶縁基板５０に対して真上から約１０１３ｃｍ−２のドーズ量でリンイオン（低濃度の第１導電型不純物）を打ち込んで、シリコン薄膜１１、３１に不純物濃度が約１０１８ｃｍ−３の低濃度Ｎ型領域１３、３３を形成する。なお、不純物が導入されなかった部分がチャネル領域１５、３５となる。しかる後にレジストマスク７２を除去する。
【００３９】
次に、図３（Ｅ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域、およびゲート電極３４を広めに覆うレジストマスク７３を形成する。この状態で、約１０１５ｃｍ−２のドーズ量でリンイオン（高濃度の第１導電型不純物）を斜め上方（不純物の導入方向を矢印Ｄで示す。）から打ち込む。
【００４０】
この際に、Ｎ型の画素用ＴＦＴ３０では、図２（Ｂ）を参照して説明したように、ゲート電極３４は平面的には不純物の導入方向に向かって延びているため、その表面側に形成されたレジストマスク７３も不純物の導入方向に向かって延びていることになる。従って、Ｎ型の画素用ＴＦＴ３０では、真上から不純物が導入された場合と同様、低濃度Ｎ型領域３３にはレジストマスク７３に整合してレジストマスク７３で覆われた領域以外の全ての領域に高濃度の不純物が導入され、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域３６が形成される。但し、低濃度Ｎ型領域３３のうち、レジストマスク７３で覆われていた部分には高濃度のリンイオンが導入されないので、この部分の低濃度Ｎ型領域３３は不純物濃度が約１０１８ｃｍ−３のＬＤＤ領域３７として残る。このようにして、ソース領域３８およびドレイン領域３９の双方がＬＤＤ構造のＮ型の画素用ＴＦＴ１０を形成する。
【００４１】
これに対して、Ｎ型の駆動回路用ＴＦＴ１０では不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域１６を備えるソース領域１８およびドレイン領域１９が形成される。但し、Ｎ型の駆動回路用ＴＦＴ１０では、図２（Ｂ）を参照して説明したように、ゲート電極１４は平面的には不純物の導入方向に直交する方向に延びているため、ドレイン領域１９の側にはゲート電極１４が影となる部分が発生し、この影になった部分には不純物が導入されない。従って、この部分の低濃度Ｎ型領域１３は、レジストマスク７３がなくても不純物濃度が約１０１８ｃｍ−３のＬＤＤ領域１７として残る。一方、ソース領域１８の側ではゲート電極１４に自己整合的に不純物が導入される。このようにして、ドレイン領域１９がＬＤＤ構造でソース領域１８がセルフアライン構造のＮ型の駆動回路用ＴＦＴ１０を形成する。
【００４２】
しかる後にレジストマスク７３を除去する。
【００４３】
以降、図２（Ａ）に示すように、層間絶縁膜５２を形成した後、活性化のためのアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極４１、４２、４３、４４、４５を形成すれば、アクティブマトリクス基板を製造できる。また、レジストマスク７１、７２、７３を形成するための３回のマスク形成工程と、４回の不純物導入工程とによって、セルフアライン構造のソース・ドレイン領域とＬＤＤ構造のソースドレイン領域とを構成できる。
【００４４】
このように、本形態に係るアクティブマトリクス基板の製造方法では、図４（Ａ）にＮ型の駆動回路用ＴＦＴ１０の例を示すように、ゲート電極１４をマスクとして斜め上向（矢印Ｄの方向）から高濃度不純物を導入したときには、ゲート電極１４の真下部分に不純物が導入されないことは勿論、不純物の導入方向からみてゲート電極１４の反対側に位置するためゲート電極１４の影になる部分（ゲート電極１４の斜め下方領域）にも不純物は導入されない。すなわち、ゲート電極１４とゲート絶縁膜１２の膜厚の和をｄとし、かつ、絶縁基板５０の法線に対する不純物の導入角度がθで、図４（Ｂ）に示すように、ゲート電極１４の延設方向に対する不純物の導入角度がφの方向から不純物を導入すると、ゲート電極１４の影になって不純物が導入されない部分の長さ（ＬＤＤ長）は、以下の値
ｄ・ｔａｎθ・ｓｉｎφ
となる。従って、Ｎ型の駆動回路用ＴＦＴ１０のレイアウトと不純物の導入方向とを所定の条件に設定しておくだけで、ゲート電極１４の影になる部分に所定のＬＤＤ長のＬＤＤ領域１７を形成できる。なお、図４（Ａ）に示すように、不純物の導入方向からみてゲート電極１４の手前側に位置する部分ではゲート絶縁膜１２に相当する分のずれは生じるものの、ゲート絶縁膜１２は膜厚が１０００オングストロームと極めて薄いので、ゲート電極１４に対して自己整合的に不純物が導入されるといえる。従って、ゲート電極１４の影になる部分を利用すれば、ソース領域１８およびドレイン領域１９のうちの一方側のみをＬＤＤ構造とし、他方の側はセルフアライン構造とすることができる。それ故、片側だけをＬＤＤ構造とするとしてもレジストマスクを形成する必要がない。
【００４５】
また、Ｐ型の駆動回路用ＴＦＴ２０にＬＤＤ領域２７を形成する際には、Ｎ型の画素用ＴＦＴ３０およびＮ型の駆動回路用ＴＦＴ１０を覆うレジストマスク７１を形成して、低濃度のボロンイオンを導入する時と高濃度のボロンイオンを導入する時との間で不純物の導入方向さえ変えれば、片側だけがＬＤＤ構造のＰ型の駆動回路用ＴＦＴ２０を形成することができる。従って、低濃度のボロンイオンを導入する時と高濃度のボロンイオンを導入する時との間でレジストマスク７１を共用できるので、その分、マスク形成工程が少なくて済む。
【００４６】
［実施の形態２］
本形態においても、図５に示すように、実施の形態１と同様、Ｎ型の画素用ＴＦＴ３０はソース領域３８およびドレイン領域３９のいずれもがＬＤＤ構造になっている。これに対して、Ｎ型の画素用ＴＦＴ１０およびＰ型の画素用ＴＦＴ２０はドレイン領域１９、２９の側のみがＬＤＤ構造になっており、ソース領域１８、２８の側はセルフアライン構造になっている。
【００４７】
但し、本形態では実施の形態１よりはレジストマスクの形成工程をさらに減らすために、各ＴＦＴのレイアウトと高濃度の不純物の導入方向とを図５（Ｂ）に示すように設定してある。
【００４８】
すなわち、図５（Ｂ）においても斜め上方から高濃度の不純物を導入する際の不純物方向を矢印Ｄで表したとき、Ｎ型の駆動回路用ＴＦＴ１０およびＰ型の駆動回路用ＴＦＴ２０のゲート電極１４、２４は平面的には不純物の導入方向に対して直交する方向に延びている。
【００４９】
これに対して、Ｎ型の画素用ＴＦＴ３０ではゲート電極３４が平面的には不純物の導入方向に対して直交する方向に延び、ゲート電極３４に重なるようにチャネル領域３５も不純物の導入方向に対して直交する方向に延びているが、ソース領域３８およびドレイン領域３９はいずれもゲート電極３４およびチャネル領域３５に対して直角の方向、かつ同じ方向に延びている。すなわち、Ｎ型の画素用ＴＦＴ３０は、ソース領域３８およびドレイン領域３９がゲート電極３４に対して同じ側に位置する構造になっている。従って、図５（Ａ）および以下に説明する図６では、Ｎ型の画素用ＴＦＴ３０を図５（Ｂ）のＸ−Ｘ′線に沿って切断したときの断面を表してあることになる。なお、この構造のＮ型の画素用ＴＦＴ３０としては、図５（Ｃ）に示すように、ソース領域３８からドレイン領域３９までコの字状に屈曲しながら延びるシリコン薄膜３１のうち、ゲート電極３４と平行に延びている部分３１１に対してゲート電極３４が部分的に重なっている構造、または図５（Ｄ）に示すように、ゲート電極３４と平行に延びている部分３１１からゲート電極３４が完全にずれているため、２つのチャネル領域３５が形成されているタンデム構造であってもよい。
【００５０】
このような構成のアクティブマトリクス基板の製造方法においては、図６（Ａ）〜図６（Ｄ）に示す工程は図３（Ａ）〜図３（Ｄ）を参照して説明した工程と同様である。すなわち、図６（Ａ）に示すように、絶縁基板５０の表面にシリコン薄膜１１、２１、３１、ゲート絶縁膜１２、２２、３２、およびゲート電極１４、２４、３４を順次形成した後、図３（Ｂ）および図３（Ｃ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域をレジストマスク７１で覆ったままの状態で、低濃度のボロンイオンを導入する時と高濃度のボロンイオンを導入する時との間で不純物の導入方向だけを変えて、片側だけがＬＤＤ構造のＰ型の駆動回路用ＴＦＴ２０を形成する。
【００５１】
また、図６（Ｄ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域をレジストマスク７２で覆った状態で、絶縁基板５０に対して真上から約１０１３ｃｍ−２のドーズ量でリンイオン（低濃度の第１導電型の不純物）を打ち込んで、シリコン薄膜１１、３１に不純物濃度が約１０１８ｃｍ−３の低濃度Ｎ型領域１３、３３を形成する。この際には、図５（Ｂ）に示したように、Ｎ型の駆動回路用ＴＦＴ１０とＮ型の画素用ＴＦＴ３０とではゲート電極１４、３４が同じ方向に延びているので、この方向から低濃度のリンイオンを打ち込んで低濃度Ｎ型領域１３、３３を形成してもよい。
【００５２】
次に、本形態では、図６（Ｄ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域をレジストマスク７２で覆った状態のままで、約１０１５ｃｍ−２のドーズ量でリンイオン（高濃度の第１導電型の不純物）を斜め上方（不純物の導入方向を矢印Ｄで示す。）から打ち込む。
【００５３】
ここで、Ｎ型の画素用ＴＦＴ３０では、図５（Ｂ）を参照して説明したように、ソース領域３８およびドレイン領域３９はゲート電極３４に対して同じ側に位置し、ソース領域３８およびドレイン領域３９には同じようにゲート電極３４の影になる部分が発生する。それ故、図６（Ｄ）では、低濃度Ｎ型領域１３、３３に対する不純物導入方向（矢印Ｄ）をソース領域３８とドレイン領域３９との間で左右逆に表してある。
【００５４】
このようにして斜め上方から高濃度のリンイオンを打ち込むと、Ｎ型の画素用ＴＦＴ３０では、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域３６を備えるソース領域３８およびドレイン領域３９が形成される。但し、ゲート電極３４は平面的には不純物の導入方向に直交する方向に延びているため、ソース領域３８およびドレイン領域３９のうち、ゲート電極３４の影になった部分には不純物が導入されない。従って、この部分の低濃度Ｎ型領域３３は不純物濃度が約１０１８ｃｍ−３のＬＤＤ領域３７として残る。このようにして、ソース領域３８およびドレイン領域３９の双方がＬＤＤ構造のＮ型の画素用ＴＦＴ３０を形成する。
【００５５】
これに対して、Ｎ型の駆動回路用ＴＦＴ１０では、ドレイン領域１９の側のみにゲート電極１４の影が発生するので、ドレイン領域１９の側はＬＤＤ構造となり、ソース領域１８の側はセルフアライン構造となる。
【００５６】
以降の工程は実施の形態１と同様であるため、その説明を省略する。
【００５７】
このように、本形態によれば、ゲート電極の影になる部分を利用してＬＤＤ領域を形成するので、片側だけをＬＤＤ構造とするとしてもレジストマスクを形成する必要がない。また、Ｐ型の駆動回路用ＴＦＴ２０にＬＤＤ領域２７を形成する際には、低濃度のボロンイオンを導入する時と高濃度のボロンイオンを導入する時との間でレジストマスク７１を共用できるので、その分、マスク形成工程が少なくて済むなど、実施の形態１と同様な効果を奏する。
【００５８】
それに加えて、本形態では、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０を形成する際に、低濃度の不純物を導入する時と高濃度の不純物を導入する時との間で不純物の導入方向さえ変えれば、片側だけがＬＤＤ構造のＮ型の駆動回路用ＴＦＴ１０と、両方がＬＤＤ構造のＮ型の画素用ＴＦＴにを形成することができるように、ＴＦＴのレイアウトと不純物の導入方向とを対応させてある。従って、低濃度の不純物を導入する時と高濃度の不純物を導入する時との間でレジストマスク７２を共用できるので、その分、実施の形態１に比較してマスク形成工程が１回少なくて済む。それ故、レジストマスク７１、７２を形成するための２回のマスク形成工程と、４回の不純物導入工程とによってアクティブマトリクス基板を製造できる。
【００５９】
［その他の実施の形態］
上記の実施の形態１、２において不純物導入方法としては、たとえば、ドーパントガスから発生した全てのイオンを質量分離せずに打ち込む方法、いわゆるイオンドーピング法を用いることができる。この方法で、たとえば、Ｎ型の不純物を高濃度に打ち込む場合には、ＰＨ３ を約５％含み、残部が水素ガスからなる混合ガスを用い、この混合ガスから発生する全てのイオンを質量分離せずに打ち込む。これに対して、Ｎ型の不純物を低濃度に打ち込む場合には、ＰＨ３ を約５％含み、残部が水素ガスからなる混合ガスから発生する全てのイオンを質量分離せずに打ち込んだ後、純水素ガスから発生するイオンを質量分離せずに打ち込んで、シリコン膜中の不整結合を終端化することが好ましい。さらに、不純物の導入方法については、イオン注入法やイオンドーピング法の他にも、プラズマドーピング法、レーザドーピング法などを用いてもよい。
【００６０】
なお、図３（Ｂ）〜（Ｅ）に示す各工程、あるいは図６（Ｂ）〜（Ｅ）に示す各工程については、その順序を入れ換えてもよいことは勿論である。また、マスクの材質についてもレジストマスクに限定されない。
【００６１】
また、図４（Ａ）、（Ｂ）を参照して説明したように、ゲート電極をマスクとして斜め方向から高濃度の不純物を導入したときには、ゲート電極とゲート絶縁膜の膜厚の和をｄとし、絶縁基板５０の法線に対して角度θ、およびゲート電極の延設方向に対して角度φの方向から不純物を導入すると、ゲート電極に遮られて不純物が導入されない部分の長さ（ＬＤＤ長）は、以下の値
ｄ・ｔａｎθ・ｓｉｎφ
となることから、ＴＦＴ毎にゲート電極の延設方向を変えて、不純物を導入する際の角度φを相違させれば、駆動回路などにおいて、Ｎ型の駆動回路用ＴＦＴ１０またはＰ型の駆動回路用ＴＦＴとして形成される多数のＴＦＴの中には、導電型が同一でＬＤＤ長が異なる複数種類のＴＦＴを形成することができる。
【００６２】
ここで、ＬＤＤ長やオフセット長は各薄膜トラジスタのレイアウトと高濃度不純物の導入方向によって規定されることから、各薄膜トラジスタのレイアウトと高濃度不純物の導入方向については、下式（３）を満たす条件に設定すればよい。
【００６３】
【数３】
【００６４】
なお、不純物の導入方向からみてゲート電極の手前側に位置する部分では厳密に言えばゲート絶縁膜の厚さ分だけセルフアライン構造からずれるが、一般的にはゲート絶縁膜の膜厚はゲート電極の膜厚の１／２以下であるため、そのずれは小さいので、実質的にはセルフアライン構造と見做すことができる。
【００６５】
さらに、上記のいずれの形態１、２においてもＬＤＤ構造を有する場合を説明したが、実施の形態１、２で説明したＴＦＴの製造方法において、図３（Ｂ）、（Ｄ）、および図６（Ｂ）、（Ｄ）を参照して説明した低濃度の不純物を導入する工程を省略すれば、Ｎ型の画素用ＴＦＴ３０がソース領域およびドレイン領域の双方にオフセットゲート構造を有し、Ｎ型およびＰ型の駆動回路用ＴＦＴがドレイン領域のみにオフセットゲート構造を有するアクティブマトリクス基板を製造できる。すなわち、低濃度の不純物導入工程を省略するとともに、図４（Ａ）、（Ｂ）を参照して説明したように斜め上方から高濃度の不純物を導入するとゲート電極の影になる部分には不純物が導入されないので、そこをオフセット領域として利用できる。このようなオフセット構造を用いてもＬＤＤ構造と同様、ドレイン端での電界強度を緩和できるので、オフリーク電流を低減できる。
【００６６】
なお、本願明細書では、第１導電型をＮ型とし、第２導電型をＰ型としたが、逆にしてもよい。すなわち、画素用ＴＦＴをＰ型で構成してもよい。
【００６７】
【発明の効果】
以上説明したように、本発明に係るアクティブマトリクス基板では、第１導電型および第２導電型の駆動回路用ＴＦＴは、オフリーク電流の増大の原因にとなるドレイン端での電界強度の緩和を目的にドレイン領域のみをＬＤＤ構造またはオフセットゲート構造とし、ソース領域の側はセルフアライン構造として大きなオン電流を確保している。それ故、駆動回路の動作速度が高いので、品位の高い表示を行うことができる。
【００６８】
このように構成したアクティブマトリクス基板の製造方法において、ゲート電極に対して斜め上方から高濃度の不純物の導入を行うと、ゲート電極の影になった部分には高濃度の不純物が導入されないので、その部分をレジストマスクで覆わなくてもＬＤＤ領域やオフセット領域を形成できる。
【図面の簡単な説明】
【図１】（Ａ）は、液晶表示装置のアクティブマトリクス基板の説明図、（Ｂ）は、そのＣＭＯＳ回路の基本構成の例としてのインバータを示す説明図である。
【図２】（Ａ）は本発明の実施例１に係る液晶表示装置のアクティブマトリクス基板に形成した各ＴＦＴの構造を模式的に示す断面図、（Ｂ）は、各ＴＦＴのレイアウトと高濃度の不純物を導入する方向との平面的な関係を示す説明図である。
【図３】（Ａ）〜（Ｅ）は、本発明の実施の形態１に係るアクティブマトリクス基板の製造方法を示す工程断面図である。
【図４】（Ａ）、（Ｂ）は、本発明において斜め上方からの不純物導入によってＬＤＤ領域またはオフセット領域を形成できることを示す説明図である。
【図５】（Ａ）は本発明の実施例２に係る液晶表示装置のアクティブマトリクス基板に形成した各ＴＦＴの構造を模式的に示す断面図、（Ｂ）は、各ＴＦＴのレイアウトと高濃度の不純物を導入する方向との平面的な関係を示す説明図である。
【図６】（Ａ）〜（Ｅ）は、本発明の実施の形態２に係るアクティブマトリクス基板の製造方法を示す工程断面図である。
【図７】従来の液晶表示装置のアクティブマトリクス基板に形成した各ＴＦＴの構造を模式的に示す断面図である。
【図８】セルフアライン構造のＴＦＴの伝達特性を示すグラフ図である。
【図９】ＬＤＤ構造のＴＦＴの伝達特性を示すグラフ図である。
【図１０】（Ａ）〜（Ｅ）は、図７に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【符号の説明】
１０ Ｎ型の駆動回路用ＴＦＴ
１１、２１、３１ シリコン薄膜
１３、３３ 低濃度Ｎ型領域
１２、２２、３２ ゲート絶縁膜
１５、２５、３５ チャネル領域
１６、２６、３６ 高濃度ソース・ドレイン領域
１７、２７、３７ ＬＤＤ領域（低濃度ソース・ドレイン領域）
１８、２８、３８ ソース領域
１９、２９、３９ ドレイン領域
２０ Ｐ型の駆動回路用ＴＦＴ
２３ 高濃度Ｐ型領域
３０ Ｎ型の画素用ＴＦＴ
４１、４２、４３、４４、４５ ソース・ドレイン電極
５０ 絶縁基板
５２ 層間絶縁膜
７１、７２、７３ レジストマスク
【発明の属する技術分野】
本発明は、駆動回路を内蔵の液晶表示装置用のアクティブマトリクス基板およびその製造方法に関するものである。更に詳しくは、アクティブマトリクス基板上に、用途に応じてＬＤＤ構造、オフセット構造またはセルフアライン構造の薄膜トランジスタ（以下、ＴＦＴという。）を構成するための技術に関するものである。
【０００２】
【従来の技術】
液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板では、図７に左側領域から右側領域に向かって、Ｎ型の駆動回路用ＴＦＴ１０、Ｐ型の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０を示すように３つのタイプのＴＦＴが同一の絶縁基板５０の上に形成されている。ここで、各ＴＦＴをセルフアライン構造で形成すると、図８にセルフアライン構造のＮ型のＴＦＴにおける伝達特性を実線Ｌ１で示し、セルフアライン構造のＰ型のＴＦＴにおける伝達特性を点線Ｌ２で示すように、オフリーク電流が大きいという問題点がある。このようにオフリーク電流の大きなＴＦＴを画素用ＴＦＴとして用いると、コントラスト低下、フリッカ、表示むらなどの原因となりやすい。また、駆動回路用ＴＦＴでもオフリーク電流が大きいと、無駄な電力消費、誤動作、経時劣化などの原因となりやすい。
【０００３】
そこで、図７に示すアクティブマトリクス基板では、各ＴＦＴをＬＤＤ構造にして、図９にＬＤＤ構造のＮ型のＴＦＴにおける伝達特性を実線Ｌ３で示し、ＬＤＤ構造のＰ型のＴＦＴにおける伝達特性を点線Ｌ４で示すように、オフリーク電流を低減してある。なお、オフセット構造においても、同様に、オフリーク電流を低減できる。
【０００４】
このような構造のアクティブマトリクス基板は以下の方法で製造される。
【０００５】
まず、図１０（Ａ）に示すように、下地保護膜５１を形成した絶縁基板５０上に、島状のシリコン薄膜１１、２１、３１、ゲート絶縁膜１２、２２、３２、およびゲート電極１４、２４、３４を順次形成する。
【０００６】
次に、図１０（Ｂ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域をレジストマスク６１で覆う。この状態で、約１０１３ｃｍ−２のドーズ量でボロンイオンを打ち込むと、シリコン薄膜２１にはゲート電極２４に対して自己整合的に不純物濃度が約１０１８ｃｍ−３の低濃度Ｐ型領域２３が形成される。なお、不純物が導入されなかった部分がチャネル領域２５となる。
【０００７】
次に、図１０（Ｃ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域をレジストマスク６２で覆う。この状態で、約１０１３ｃｍ−２のドーズ量でリンイオンを打ち込むと、シリコン薄膜１１、３１にはゲート電極１４、３４に対して自己整合的に不純物濃度が約１０１８ｃｍ−３の低濃度Ｎ型領域１３、３３が形成される。なお、不純物が導入されなかった部分がチャネル領域１５、３５となる。
【０００８】
次に、図１０（Ｄ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域に加えて、ゲート電極２４をも広めに覆うレジストマスク６３を形成する。この状態で、低濃度Ｐ型領域２３に約１０１５ｃｍ−２のドーズ量でボロンイオンを打ち込で、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域２６を形成する。低濃度Ｐ型領域２３のうちレジストマスク６３で覆われていた部分は、そのままＬＤＤ領域２７（低濃度ソース・ドレイン領域）として残る。このようにしてＰ型の駆動回路用ＴＦＴ２０を形成する。
【０００９】
次に、図１０（Ｅ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域に加えて、ゲート電極１４、３４をも広めに覆うレジストマスク６４を形成する。この状態で、低濃度Ｎ型領域１３、２３に約１０１５ｃｍ−２のドーズ量でリンイオンを打ち込んで、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域１６、３６を形成する。低濃度Ｎ型領域１３、２３のうち、レジストマスク６４で覆われていた部分は、そのまま不純物濃度が約１０１８ｃｍ−３のＬＤＤ領域１７、３７（低濃度ソース・ドレイン領域）として残る。このようにして、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０を形成する。
【００１０】
以降、図７に示すように、層間絶縁膜５２を形成した後、活性化のためのアニールを行い、しかる後にコンタクトホールを形成した後、ソース・ドレイン電極４１、４２、４３、４４、４５を形成すれば、アクティブマトリクス基板を製造できる。また、レジストマスク６１、６２、６３、６４を形成するための４回のマスク形成工程と、４回の不純物導入工程とによって、ＬＤＤ構造のソース・ドレイン領域が形成される。なお、低濃度の不純物打ち込みの工程を行わなければ、オフセットゲート構造のソース・ドレイン領域となる。
【００１１】
【発明が解決しようとする課題】
しかしながら、Ｎ型およびＰ型の駆動回路用ＴＦＴ１０、２０についてはＮ型の画素用ＴＦＴ３０と同様なＬＤＤ構造にしてオフリーク電流を低減すると、それに伴ってオン電流も小さくなりすぎて駆動回路の動作速度が低下したり、必要な電源電圧が増大したりする。このような駆動回路の動作速度の低下は、液晶表示装置において高品位の表示の妨げになるという問題点がある。また、必要な電源電圧の増大は、消費電力の低減の妨げとなる。
【００１２】
以上の問題点に鑑みて、本発明の課題は、同じ基板上において異なる用途に用いられるＴＦＴの構造の最適化を図ることによって、駆動回路用ＴＦＴについてはオフリーク電流の低減と大きなオン電流の確保とを図るとともに、画素用ＴＦＴについてはオフリーク電流の低減を図ることができるアクティブマトリクス基板およびその製造方法を提供することにある。
【００１３】
【課題を解決する手段】
上記課題を解決するために、本発明のアクティブマトリクス基板の製造方法は、基板上の駆動回路部に、第１の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第１のゲート電極とからなる駆動回路用薄膜トランジスタと、前記基板上の画素領域に、第２の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第２のゲート電極とからなる画素用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって前記第１のゲート電極と前記第２のゲート電極とを交差する方向に形成する工程と、前記第２の半導体膜のソース領域の一部、該半導体膜のドレイン領域の一部、及び該半導体膜のチャネル領域をレジストマスクで覆い、前記第１の半導体膜のソース・ドレイン領域及び前記第２の半導体膜のソース・ドレイン領域に、前記基板に対し斜め上方から前記第２のゲート電極の配線方向に不純物を打ち込み、前記第１の半導体膜の前記ソース領域にセルフアライン構造を、前記第１の半導体膜のドレイン領域にオフセットゲート構造を、前記第２の半導体膜のソース・ドレイン領域にオフセットゲート構造を形成する工程と、を備えることを特徴とする。
【００１４】
また、本発明のアクティブマトリクス基板の製造方法は、基板上の駆動回路部に、第１の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第１のゲート電極とからなる駆動回路用薄膜トランジスタと、前記基板上の画素領域に、第２の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第２のゲート電極とからなる画素用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって、前記第１のゲート電極と前記第２のゲート電極とを交差する方向に形成する工程と、前記第１半導体膜のソース・ドレイン領域及び前記第２の半導体膜のソース・ドレイン領域に、前記基板に対し上方から、低濃度の不純物を打ち込み、低濃度領域を形成する工程と、前記第２の半導体膜のソース領域の一部、該半導体膜のドレイン領域の一部、及び該半導体膜のチャネル領域をレジストマスクで覆い、前記第１半導体膜のソース・ドレイン領域及び前記第２の半導体膜のソース・ドレイン領域に、前記基板に対し斜め上方から前記第２のゲート電極の配線方向に高濃度の不純物を打ち込み、前記第１の半導体膜の前記ソース領域にセルフアライン構造を、前記第１の半導体膜の前記ドレイン領域にＬＤＤ構造を、前記第２の半導体膜のソース・ドレイン領域にＬＤＤ構造を形成する工程と、を備えることを特徴としてもよい。
【００１５】
本発明において、前記第１導電型の駆動回路用薄膜トランジスタおよび前記第２導電型の駆動回路用薄膜トランジスタの少なくとも一方は、ソース領域の側にセルフアライン構造を有し、ドレイン領域の側にＬＤＤ構造またはオフセットゲート構造を有していることが好ましい。ここで、ソース領域とは、Ｎ型のＴＦＴでは低電位側のソース・ドレイン領域のことを意味し、Ｐ型のＴＦＴでは高電位側のソース・ドレイン領域のことを意味する。また、ドレイン領域とは、Ｎ型のＴＦＴでは高電位側のソース・ドレイン領域のことを意味し、Ｐ型のＴＦＴでは低電位側のソース・ドレイン領域のことを意味する。このように、第１導電型または第２導電型の駆動回路用ＴＦＴにおいてドレイン領域をＬＤＤ構造またはオフセットゲート構造とすると、それを用いたＣＭＯＳ回路では、いずれのＴＦＴにおいてもドレイン端での電界強度が緩和され、ＣＭＯＳ回路自身のオフリーク電流を低減できる。この場合でも、第１導電型または第２導電型の駆動回路用ＴＦＴにおいてソース領域の側がセルフアライン構造であるので、ＴＦＴのオン電流が大きい。
【００１６】
本発明において、前記第１導電型の駆動回路用薄膜トランジスタ、前記第２導電型の駆動回路用薄膜トランジスタ、または前記第１導電型の画素用薄膜トランジスタには、導電型が同一でＬＤＤ長またはオフセット長が異なる複数種類の薄膜トランジスタが含まれていることがある。
上記のアクティブマトリクス基板と液晶セルとを組み合わせることにより液晶装置を構成することができる。
【００１７】
上記のアクティブマトリクス基板の製造方法では、前記各薄膜トラジスタを構成するための半導体膜、ゲート絶縁膜、ゲート電極を順次形成した後、前記半導体膜に高濃度不純物を導入して前記第１導電型の駆動回路用薄膜トランジスタ、前記第２導電型の駆動回路用薄膜トランジスタ、または前記第１導電型の画素用薄膜トランジスタの高濃度ソース・ドレイン領域を形成する際に、ゲート電極自身をマスクとして斜め上方から不純物を導入することにより該ゲート電極の影になる部分がＬＤＤ領域またはオフセット領域となるように薄膜トランジスタのレイアウトと不純物の導入方向とを対応させておくことを特徴とする。
【００１８】
このような製造方法において、ゲート電極自身をマスクとして斜め上方から不純物を導入すると、ゲート電極の真下部分に不純物が導入されないことは勿論、不純物の導入方向からみてゲート電極の反対側に位置するためゲート電極の影になる部分（ゲート電極の斜め下方領域）にも不純物は導入されない。一方、ゲート絶縁膜の膜厚はチャネル長に比べて短いので、不純物の導入方向からみてゲート電極の手前側に位置する部分にはゲート電極に対して自己整合的に不純物が導入される。従って、ＴＦＴのレイアウトと不純物の導入方向とを所定の条件に設定しておくだけで、ゲート電極の影になる部分を利用してソース・ドレイン領域の一方側のみにＬＤＤ領域またはオフセット領域を形成し、他方の側はセルフアライン構造とすることができる。それ故、片側だけをＬＤＤ構造またはオフセットゲート構造とするためにマスクを形成する必要がない。すなわち、第２導電型の駆動回路用ＴＦＴにＬＤＤ領域を形成する際には第１導電型の画素用ＴＦＴおよび第１導電型の駆動回路用ＴＦＴを覆うマスクを形成して低濃度第２導電型の不純物導入時と高濃度第２導電型の不純物導入時との間で不純物の導入方向を変えるだけでＬＤＤ領域を形成でき、低濃度第２導電型の不純物導入時と高濃度第２導電型の不純物導入時との間でマスクを共用できるので、マスク形成工程を減らすことができる。
【００１９】
また、このような製造方法において、前記半導体膜に高濃度不純物を導入して前記半導体膜に高濃度不純物を導入して前記第１導電型の駆動回路用薄膜トランジスタ、前記第２導電型の駆動回路用薄膜トランジスタ、または前記第１導電型の画素用薄膜トランジスタの高濃度ソース・ドレイン領域を形成する際に、ＬＤＤ長またはオフセット長を相違させる薄膜トランジスタ間で薄膜トランジスタのレイアウトに対して相対的に異なる方向から不純物を導入することにより、ＬＤＤ長またはオフセット長が異なるＬＤＤ領域またはオフセット領域が形成されるように、薄膜トランジスタのレイアウトと不純物の導入方向とを対応させておく。
【００２０】
このように構成した場合には、ＴＦＴのレイアウトと不純物の導入方向とを所定の条件に設定しておくだけで、ゲート電極の影になる部分のサイズを変えることができるので、ＬＤＤ長やオフセット長が異なるＴＦＴを容易に形成できる。それ故、ＴＦＴ毎に異なるパターンのレジストマスクを形成する必要がない。
【００２１】
この場合には、各薄膜トラジスタのレイアウトと高濃度不純物の導入方向とが下式（２）を満たすように条件設定を行う。
【００２２】
【数２】
本発明において、前記第１導電型の画素用ＴＦＴは、ゲート電極に対して同じ側にソース領域とドレイン領域とが位置する構造を有している場合がある。
【００２４】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。
【００２５】
［実施の形態１］
（アクティブマトリクス基板の構成）
図１は、液晶表示装置に用いられる駆動回路内蔵型のアクティブマトリクス基板の構成を模式的に示すブロック図、図２はそれに構成されている各ＴＦＴの構造を模式的に示す断面図である。なお、本形態のアクティブマトリクス基板では、各ＴＦＴの基本的な構造が、図７に示したアクティブマトリクス基板と略同一であるため、以下の説明において、対応する機能を有する部分には、同じ符号を付してある。また、本例では、第１導電型をＮ型とし、第２導電型をＰ型として説明する。
【００２６】
図１（Ａ）に示すように、液晶表示装置のアクティブマトリクス基板上には、データ線９０および走査線９１で区画形成された画素領域を有し、そこには、画素用ＴＦＴ３０を介して画像信号が入力される液晶セルの液晶容量９４が存在する。データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータドライバ部８２がアクティブマトリクス基板上に形成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査ドライバ部８３がアクティブマトリクス基板上に形成されている。画素領域には、前段の走査線９１との間に保持容量９３が形成されることがあり、この保持容量９３は、液晶セル（液晶容量９４）での電荷の保持特性を高める機能を有している。
【００２７】
データドライバ部８２や走査ドライバ部８３では、図１（Ｂ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０とＰ型の駆動回路用ＴＦＴ２０とによってＣＭＯＳ回路が構成されている。従って、駆動回路内蔵型のアクティブマトリクス基板では、図２（Ａ）に左側領域から右側領域に向かって駆動回路部および画素領域を模式的に示すように、Ｎ型の駆動回路用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０からなる３つのタイプのＴＦＴが同一の絶縁基板５０の上に形成されていることになる。
【００２８】
図２（Ａ）に示すように、Ｎ型の画素用ＴＦＴ３０は、ソース領域３８およびドレイン領域３９のいずれにもゲート電極３４の端部に対してゲート絶縁膜３２を介して対峙する部分にＬＤＤ領域３７（低濃度ソース・ドレイン領域）を備えるＬＤＤ構造になっている。
【００２９】
これに対して、Ｎ型の駆動回路用ＴＦＴ１０は、ソース領域１８およびドレイン領域１９のうち、ドレイン領域１９の側のみにゲート電極１４の端部に対してゲート絶縁膜１２を介して対峙する部分にＬＤＤ領域１７（低濃度ソース・ドレイン領域）を備えるＬＤＤ構造になっており、ソース領域１８の側はセルフアライン構造になっている。
【００３０】
同様に、Ｐ型の駆動回路用ＴＦＴ２０も、ソース領域２８およびドレイン領域２９のうち、ドレイン領域２９の側のみにゲート電極２４の端部に対してゲート絶縁膜２２を介して対峙する部分にＬＤＤ領域２７（低濃度ソース・ドレイン領域）を備えるＬＤＤ構造になっており、ソース領域２８の側はセルフアライン構造になっている。
【００３１】
但し、Ｎ型の駆動回路用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０のソース・ドレイン領域において、ＬＤＤ領域１７、２７、３７を除く領域は、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域１６、２６、３６であり、これらの高濃度領域に対して、各ＴＦＴに対する配線層や画素電極などのソース・ドレイン電極４１、４２、４３、４４、４５が層間絶縁膜５２のコンタクトホールを介して電気的に接続している。
【００３２】
なお、Ｎ型の駆動回路用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０において、各チャネル領域１５、２５、３５に低濃度のボロンイオンなどをチャネルドープしておくことによりＮ型の駆動回路用ＴＦＴ１０およびＰ型の駆動回路用ＴＦＴ２０のスレッショルド電圧を最適化し、ＣＭＯＳ回路を構成するＴＦＴ間におけるオン電流のバランスを高めることがある。
【００３３】
〔ＴＦＴの伝達特性〕
このように構成したＴＦＴのうち、Ｎ型の画素用ＴＦＴ３０は、ソース領域３８およびドレイン領域３９の双方がＬＤＤ構造になっているため、ドレイン端における電界強度が緩和された状態にある。それ故、図９にＬＤＤ構造のＮ型のＴＦＴのドレイン電流−ゲート電圧特性を実線Ｌ３で示したように、オフリーク電流が著しく小さい。また、Ｎ型の駆動回路用ＴＦＴ１０は、図９に一点鎖線Ｌ５で示すように、ドレイン領域１９がＬＤＤ構造になっている分、オフリーク電流が小さく、かつ、ソース領域１８がセルフアライン構造になっている分、オン電流が大きい。同様に、Ｐ型の駆動回路用ＴＦＴ２０は、図９に二点鎖線Ｌ６で示すように、ドレイン領域２９がＬＤＤ構造になっている分、オフリーク電流が小さく、かつ、ソース領域２８がセルフアライン構造になっている分、オン電流が大きい。それ故、オフリーク電流に起因する表示むらや無駄な電力消費などが発生しにくいとともに、駆動回路で高速動作が可能である。しかも、Ｎ型の駆動回路用ＴＦＴ１０はＣＭＯＳ回路を構成したときの高電位側がＬＤＤ構造であり、Ｐ型の駆動回路用ＴＦＴ３０はＣＭＯＳ回路を構成したときの低電位側がＬＤＤ構造であるため、これらを用いたＣＭＯＳ回路のオフリーク電流を効果的に低減することができる。
【００３４】
（ＴＦＴの製造方法）
このような構造のアクティブマトリクス基板は、たとえば以下の方法により製造できる。但し、詳しくは後述するが、本形態では、ゲート電極に対して斜め上方から高濃度の不純物を導入する際にゲート電極の影になって不純物が導入されない領域を利用してＬＤＤ領域（低濃度ソース・ドレイン領域）を構成するように、各ＴＦＴのレイアウトを不純物の導入方向に対応させてある。すなわち、図２（Ｂ）において斜め上方から高濃度の不純物を導入する際の不純物方向を矢印Ｄで表したとき、Ｎ型の駆動回路用ＴＦＴ１０のゲート電極１４は平面的には不純物の導入方向に対して直交する方向に延びており、Ｐ型の駆動回路用ＴＦＴ２０のゲート電極２４も平面的には不純物の導入方向に対して直交する方向に延びている。これに対して、Ｎ型の画素用ＴＦＴ３０のゲート電極３４は平面的には不純物の導入方向に向かって延びている。
【００３５】
まず、図３（Ａ）に示すように、下地保護膜５１を形成した絶縁基板５０の表面に島状のシリコン薄膜１１、２１、３１、膜厚が約１０００オングストロームのゲート絶縁膜１２、２２、３２、および膜厚が約６０００オングストロームのゲート電極１４、２４、３４を順次形成する。
【００３６】
次に、図３（Ｂ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域をレジストマスク７１で覆う。この状態で、約１０１３ｃｍ−２のドーズ量でボロンイオン（低濃度の第２導電型不純物）を打ち込んで、シリコン薄膜２１に不純物濃度が約１０１８ｃｍ−３の低濃度Ｐ型領域２３を形成する。なお、不純物が導入されなかった部分がチャネル領域２５となる。
【００３７】
続いて、図３（Ｃ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域をレジストマスク７１で覆ったままの状態で、約１０１５ｃｍ−２のドーズ量でボロンイオン（高濃度の第２導電型不純物）を斜め上方（不純物の導入方向を矢印Ｄで示す。）から打ち込む。その結果、Ｐ型の駆動回路用ＴＦＴ２０では、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域２６を備えるソース領域２８およびドレイン領域２９が形成される。但し、Ｐ型の駆動回路用ＴＦＴ２０では、図２（Ｂ）を参照して説明したように、ゲート電極２４は平面的には不純物の導入方向に直交する方向に延びているため、ドレイン領域２９のうちゲート電極２４の影になった部分には不純物が導入されない。従って、この部分の低濃度Ｐ型領域２３は不純物濃度が約１０１８ｃｍ−３のＬＤＤ領域２７として残る。このようにして、ドレイン領域２９がＬＤＤ構造で、ソース領域２８がセルフアライン構造のＰ型の駆動回路用ＴＦＴ２０を形成する。しかる後にレジストマスク７１を除去する。
【００３８】
次に、図３（Ｄ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域をレジストマスク７２で覆う。この状態で、絶縁基板５０に対して真上から約１０１３ｃｍ−２のドーズ量でリンイオン（低濃度の第１導電型不純物）を打ち込んで、シリコン薄膜１１、３１に不純物濃度が約１０１８ｃｍ−３の低濃度Ｎ型領域１３、３３を形成する。なお、不純物が導入されなかった部分がチャネル領域１５、３５となる。しかる後にレジストマスク７２を除去する。
【００３９】
次に、図３（Ｅ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域、およびゲート電極３４を広めに覆うレジストマスク７３を形成する。この状態で、約１０１５ｃｍ−２のドーズ量でリンイオン（高濃度の第１導電型不純物）を斜め上方（不純物の導入方向を矢印Ｄで示す。）から打ち込む。
【００４０】
この際に、Ｎ型の画素用ＴＦＴ３０では、図２（Ｂ）を参照して説明したように、ゲート電極３４は平面的には不純物の導入方向に向かって延びているため、その表面側に形成されたレジストマスク７３も不純物の導入方向に向かって延びていることになる。従って、Ｎ型の画素用ＴＦＴ３０では、真上から不純物が導入された場合と同様、低濃度Ｎ型領域３３にはレジストマスク７３に整合してレジストマスク７３で覆われた領域以外の全ての領域に高濃度の不純物が導入され、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域３６が形成される。但し、低濃度Ｎ型領域３３のうち、レジストマスク７３で覆われていた部分には高濃度のリンイオンが導入されないので、この部分の低濃度Ｎ型領域３３は不純物濃度が約１０１８ｃｍ−３のＬＤＤ領域３７として残る。このようにして、ソース領域３８およびドレイン領域３９の双方がＬＤＤ構造のＮ型の画素用ＴＦＴ１０を形成する。
【００４１】
これに対して、Ｎ型の駆動回路用ＴＦＴ１０では不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域１６を備えるソース領域１８およびドレイン領域１９が形成される。但し、Ｎ型の駆動回路用ＴＦＴ１０では、図２（Ｂ）を参照して説明したように、ゲート電極１４は平面的には不純物の導入方向に直交する方向に延びているため、ドレイン領域１９の側にはゲート電極１４が影となる部分が発生し、この影になった部分には不純物が導入されない。従って、この部分の低濃度Ｎ型領域１３は、レジストマスク７３がなくても不純物濃度が約１０１８ｃｍ−３のＬＤＤ領域１７として残る。一方、ソース領域１８の側ではゲート電極１４に自己整合的に不純物が導入される。このようにして、ドレイン領域１９がＬＤＤ構造でソース領域１８がセルフアライン構造のＮ型の駆動回路用ＴＦＴ１０を形成する。
【００４２】
しかる後にレジストマスク７３を除去する。
【００４３】
以降、図２（Ａ）に示すように、層間絶縁膜５２を形成した後、活性化のためのアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極４１、４２、４３、４４、４５を形成すれば、アクティブマトリクス基板を製造できる。また、レジストマスク７１、７２、７３を形成するための３回のマスク形成工程と、４回の不純物導入工程とによって、セルフアライン構造のソース・ドレイン領域とＬＤＤ構造のソースドレイン領域とを構成できる。
【００４４】
このように、本形態に係るアクティブマトリクス基板の製造方法では、図４（Ａ）にＮ型の駆動回路用ＴＦＴ１０の例を示すように、ゲート電極１４をマスクとして斜め上向（矢印Ｄの方向）から高濃度不純物を導入したときには、ゲート電極１４の真下部分に不純物が導入されないことは勿論、不純物の導入方向からみてゲート電極１４の反対側に位置するためゲート電極１４の影になる部分（ゲート電極１４の斜め下方領域）にも不純物は導入されない。すなわち、ゲート電極１４とゲート絶縁膜１２の膜厚の和をｄとし、かつ、絶縁基板５０の法線に対する不純物の導入角度がθで、図４（Ｂ）に示すように、ゲート電極１４の延設方向に対する不純物の導入角度がφの方向から不純物を導入すると、ゲート電極１４の影になって不純物が導入されない部分の長さ（ＬＤＤ長）は、以下の値
ｄ・ｔａｎθ・ｓｉｎφ
となる。従って、Ｎ型の駆動回路用ＴＦＴ１０のレイアウトと不純物の導入方向とを所定の条件に設定しておくだけで、ゲート電極１４の影になる部分に所定のＬＤＤ長のＬＤＤ領域１７を形成できる。なお、図４（Ａ）に示すように、不純物の導入方向からみてゲート電極１４の手前側に位置する部分ではゲート絶縁膜１２に相当する分のずれは生じるものの、ゲート絶縁膜１２は膜厚が１０００オングストロームと極めて薄いので、ゲート電極１４に対して自己整合的に不純物が導入されるといえる。従って、ゲート電極１４の影になる部分を利用すれば、ソース領域１８およびドレイン領域１９のうちの一方側のみをＬＤＤ構造とし、他方の側はセルフアライン構造とすることができる。それ故、片側だけをＬＤＤ構造とするとしてもレジストマスクを形成する必要がない。
【００４５】
また、Ｐ型の駆動回路用ＴＦＴ２０にＬＤＤ領域２７を形成する際には、Ｎ型の画素用ＴＦＴ３０およびＮ型の駆動回路用ＴＦＴ１０を覆うレジストマスク７１を形成して、低濃度のボロンイオンを導入する時と高濃度のボロンイオンを導入する時との間で不純物の導入方向さえ変えれば、片側だけがＬＤＤ構造のＰ型の駆動回路用ＴＦＴ２０を形成することができる。従って、低濃度のボロンイオンを導入する時と高濃度のボロンイオンを導入する時との間でレジストマスク７１を共用できるので、その分、マスク形成工程が少なくて済む。
【００４６】
［実施の形態２］
本形態においても、図５に示すように、実施の形態１と同様、Ｎ型の画素用ＴＦＴ３０はソース領域３８およびドレイン領域３９のいずれもがＬＤＤ構造になっている。これに対して、Ｎ型の画素用ＴＦＴ１０およびＰ型の画素用ＴＦＴ２０はドレイン領域１９、２９の側のみがＬＤＤ構造になっており、ソース領域１８、２８の側はセルフアライン構造になっている。
【００４７】
但し、本形態では実施の形態１よりはレジストマスクの形成工程をさらに減らすために、各ＴＦＴのレイアウトと高濃度の不純物の導入方向とを図５（Ｂ）に示すように設定してある。
【００４８】
すなわち、図５（Ｂ）においても斜め上方から高濃度の不純物を導入する際の不純物方向を矢印Ｄで表したとき、Ｎ型の駆動回路用ＴＦＴ１０およびＰ型の駆動回路用ＴＦＴ２０のゲート電極１４、２４は平面的には不純物の導入方向に対して直交する方向に延びている。
【００４９】
これに対して、Ｎ型の画素用ＴＦＴ３０ではゲート電極３４が平面的には不純物の導入方向に対して直交する方向に延び、ゲート電極３４に重なるようにチャネル領域３５も不純物の導入方向に対して直交する方向に延びているが、ソース領域３８およびドレイン領域３９はいずれもゲート電極３４およびチャネル領域３５に対して直角の方向、かつ同じ方向に延びている。すなわち、Ｎ型の画素用ＴＦＴ３０は、ソース領域３８およびドレイン領域３９がゲート電極３４に対して同じ側に位置する構造になっている。従って、図５（Ａ）および以下に説明する図６では、Ｎ型の画素用ＴＦＴ３０を図５（Ｂ）のＸ−Ｘ′線に沿って切断したときの断面を表してあることになる。なお、この構造のＮ型の画素用ＴＦＴ３０としては、図５（Ｃ）に示すように、ソース領域３８からドレイン領域３９までコの字状に屈曲しながら延びるシリコン薄膜３１のうち、ゲート電極３４と平行に延びている部分３１１に対してゲート電極３４が部分的に重なっている構造、または図５（Ｄ）に示すように、ゲート電極３４と平行に延びている部分３１１からゲート電極３４が完全にずれているため、２つのチャネル領域３５が形成されているタンデム構造であってもよい。
【００５０】
このような構成のアクティブマトリクス基板の製造方法においては、図６（Ａ）〜図６（Ｄ）に示す工程は図３（Ａ）〜図３（Ｄ）を参照して説明した工程と同様である。すなわち、図６（Ａ）に示すように、絶縁基板５０の表面にシリコン薄膜１１、２１、３１、ゲート絶縁膜１２、２２、３２、およびゲート電極１４、２４、３４を順次形成した後、図３（Ｂ）および図３（Ｃ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域をレジストマスク７１で覆ったままの状態で、低濃度のボロンイオンを導入する時と高濃度のボロンイオンを導入する時との間で不純物の導入方向だけを変えて、片側だけがＬＤＤ構造のＰ型の駆動回路用ＴＦＴ２０を形成する。
【００５１】
また、図６（Ｄ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域をレジストマスク７２で覆った状態で、絶縁基板５０に対して真上から約１０１３ｃｍ−２のドーズ量でリンイオン（低濃度の第１導電型の不純物）を打ち込んで、シリコン薄膜１１、３１に不純物濃度が約１０１８ｃｍ−３の低濃度Ｎ型領域１３、３３を形成する。この際には、図５（Ｂ）に示したように、Ｎ型の駆動回路用ＴＦＴ１０とＮ型の画素用ＴＦＴ３０とではゲート電極１４、３４が同じ方向に延びているので、この方向から低濃度のリンイオンを打ち込んで低濃度Ｎ型領域１３、３３を形成してもよい。
【００５２】
次に、本形態では、図６（Ｄ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域をレジストマスク７２で覆った状態のままで、約１０１５ｃｍ−２のドーズ量でリンイオン（高濃度の第１導電型の不純物）を斜め上方（不純物の導入方向を矢印Ｄで示す。）から打ち込む。
【００５３】
ここで、Ｎ型の画素用ＴＦＴ３０では、図５（Ｂ）を参照して説明したように、ソース領域３８およびドレイン領域３９はゲート電極３４に対して同じ側に位置し、ソース領域３８およびドレイン領域３９には同じようにゲート電極３４の影になる部分が発生する。それ故、図６（Ｄ）では、低濃度Ｎ型領域１３、３３に対する不純物導入方向（矢印Ｄ）をソース領域３８とドレイン領域３９との間で左右逆に表してある。
【００５４】
このようにして斜め上方から高濃度のリンイオンを打ち込むと、Ｎ型の画素用ＴＦＴ３０では、不純物濃度が約１０２０ｃｍ−３の高濃度ソース・ドレイン領域３６を備えるソース領域３８およびドレイン領域３９が形成される。但し、ゲート電極３４は平面的には不純物の導入方向に直交する方向に延びているため、ソース領域３８およびドレイン領域３９のうち、ゲート電極３４の影になった部分には不純物が導入されない。従って、この部分の低濃度Ｎ型領域３３は不純物濃度が約１０１８ｃｍ−３のＬＤＤ領域３７として残る。このようにして、ソース領域３８およびドレイン領域３９の双方がＬＤＤ構造のＮ型の画素用ＴＦＴ３０を形成する。
【００５５】
これに対して、Ｎ型の駆動回路用ＴＦＴ１０では、ドレイン領域１９の側のみにゲート電極１４の影が発生するので、ドレイン領域１９の側はＬＤＤ構造となり、ソース領域１８の側はセルフアライン構造となる。
【００５６】
以降の工程は実施の形態１と同様であるため、その説明を省略する。
【００５７】
このように、本形態によれば、ゲート電極の影になる部分を利用してＬＤＤ領域を形成するので、片側だけをＬＤＤ構造とするとしてもレジストマスクを形成する必要がない。また、Ｐ型の駆動回路用ＴＦＴ２０にＬＤＤ領域２７を形成する際には、低濃度のボロンイオンを導入する時と高濃度のボロンイオンを導入する時との間でレジストマスク７１を共用できるので、その分、マスク形成工程が少なくて済むなど、実施の形態１と同様な効果を奏する。
【００５８】
それに加えて、本形態では、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０を形成する際に、低濃度の不純物を導入する時と高濃度の不純物を導入する時との間で不純物の導入方向さえ変えれば、片側だけがＬＤＤ構造のＮ型の駆動回路用ＴＦＴ１０と、両方がＬＤＤ構造のＮ型の画素用ＴＦＴにを形成することができるように、ＴＦＴのレイアウトと不純物の導入方向とを対応させてある。従って、低濃度の不純物を導入する時と高濃度の不純物を導入する時との間でレジストマスク７２を共用できるので、その分、実施の形態１に比較してマスク形成工程が１回少なくて済む。それ故、レジストマスク７１、７２を形成するための２回のマスク形成工程と、４回の不純物導入工程とによってアクティブマトリクス基板を製造できる。
【００５９】
［その他の実施の形態］
上記の実施の形態１、２において不純物導入方法としては、たとえば、ドーパントガスから発生した全てのイオンを質量分離せずに打ち込む方法、いわゆるイオンドーピング法を用いることができる。この方法で、たとえば、Ｎ型の不純物を高濃度に打ち込む場合には、ＰＨ３ を約５％含み、残部が水素ガスからなる混合ガスを用い、この混合ガスから発生する全てのイオンを質量分離せずに打ち込む。これに対して、Ｎ型の不純物を低濃度に打ち込む場合には、ＰＨ３ を約５％含み、残部が水素ガスからなる混合ガスから発生する全てのイオンを質量分離せずに打ち込んだ後、純水素ガスから発生するイオンを質量分離せずに打ち込んで、シリコン膜中の不整結合を終端化することが好ましい。さらに、不純物の導入方法については、イオン注入法やイオンドーピング法の他にも、プラズマドーピング法、レーザドーピング法などを用いてもよい。
【００６０】
なお、図３（Ｂ）〜（Ｅ）に示す各工程、あるいは図６（Ｂ）〜（Ｅ）に示す各工程については、その順序を入れ換えてもよいことは勿論である。また、マスクの材質についてもレジストマスクに限定されない。
【００６１】
また、図４（Ａ）、（Ｂ）を参照して説明したように、ゲート電極をマスクとして斜め方向から高濃度の不純物を導入したときには、ゲート電極とゲート絶縁膜の膜厚の和をｄとし、絶縁基板５０の法線に対して角度θ、およびゲート電極の延設方向に対して角度φの方向から不純物を導入すると、ゲート電極に遮られて不純物が導入されない部分の長さ（ＬＤＤ長）は、以下の値
ｄ・ｔａｎθ・ｓｉｎφ
となることから、ＴＦＴ毎にゲート電極の延設方向を変えて、不純物を導入する際の角度φを相違させれば、駆動回路などにおいて、Ｎ型の駆動回路用ＴＦＴ１０またはＰ型の駆動回路用ＴＦＴとして形成される多数のＴＦＴの中には、導電型が同一でＬＤＤ長が異なる複数種類のＴＦＴを形成することができる。
【００６２】
ここで、ＬＤＤ長やオフセット長は各薄膜トラジスタのレイアウトと高濃度不純物の導入方向によって規定されることから、各薄膜トラジスタのレイアウトと高濃度不純物の導入方向については、下式（３）を満たす条件に設定すればよい。
【００６３】
【数３】
なお、不純物の導入方向からみてゲート電極の手前側に位置する部分では厳密に言えばゲート絶縁膜の厚さ分だけセルフアライン構造からずれるが、一般的にはゲート絶縁膜の膜厚はゲート電極の膜厚の１／２以下であるため、そのずれは小さいので、実質的にはセルフアライン構造と見做すことができる。
【００６５】
さらに、上記のいずれの形態１、２においてもＬＤＤ構造を有する場合を説明したが、実施の形態１、２で説明したＴＦＴの製造方法において、図３（Ｂ）、（Ｄ）、および図６（Ｂ）、（Ｄ）を参照して説明した低濃度の不純物を導入する工程を省略すれば、Ｎ型の画素用ＴＦＴ３０がソース領域およびドレイン領域の双方にオフセットゲート構造を有し、Ｎ型およびＰ型の駆動回路用ＴＦＴがドレイン領域のみにオフセットゲート構造を有するアクティブマトリクス基板を製造できる。すなわち、低濃度の不純物導入工程を省略するとともに、図４（Ａ）、（Ｂ）を参照して説明したように斜め上方から高濃度の不純物を導入するとゲート電極の影になる部分には不純物が導入されないので、そこをオフセット領域として利用できる。このようなオフセット構造を用いてもＬＤＤ構造と同様、ドレイン端での電界強度を緩和できるので、オフリーク電流を低減できる。
【００６６】
なお、本願明細書では、第１導電型をＮ型とし、第２導電型をＰ型としたが、逆にしてもよい。すなわち、画素用ＴＦＴをＰ型で構成してもよい。
【００６７】
【発明の効果】
以上説明したように、本発明に係るアクティブマトリクス基板では、第１導電型および第２導電型の駆動回路用ＴＦＴは、オフリーク電流の増大の原因にとなるドレイン端での電界強度の緩和を目的にドレイン領域のみをＬＤＤ構造またはオフセットゲート構造とし、ソース領域の側はセルフアライン構造として大きなオン電流を確保している。それ故、駆動回路の動作速度が高いので、品位の高い表示を行うことができる。
【００６８】
このように構成したアクティブマトリクス基板の製造方法において、ゲート電極に対して斜め上方から高濃度の不純物の導入を行うと、ゲート電極の影になった部分には高濃度の不純物が導入されないので、その部分をレジストマスクで覆わなくてもＬＤＤ領域やオフセット領域を形成できる。
【図面の簡単な説明】
【図１】（Ａ）は、液晶表示装置のアクティブマトリクス基板の説明図、（Ｂ）は、そのＣＭＯＳ回路の基本構成の例としてのインバータを示す説明図である。
【図２】（Ａ）は本発明の実施例１に係る液晶表示装置のアクティブマトリクス基板に形成した各ＴＦＴの構造を模式的に示す断面図、（Ｂ）は、各ＴＦＴのレイアウトと高濃度の不純物を導入する方向との平面的な関係を示す説明図である。
【図３】（Ａ）〜（Ｅ）は、本発明の実施の形態１に係るアクティブマトリクス基板の製造方法を示す工程断面図である。
【図４】（Ａ）、（Ｂ）は、本発明において斜め上方からの不純物導入によってＬＤＤ領域またはオフセット領域を形成できることを示す説明図である。
【図５】（Ａ）は本発明の実施例２に係る液晶表示装置のアクティブマトリクス基板に形成した各ＴＦＴの構造を模式的に示す断面図、（Ｂ）は、各ＴＦＴのレイアウトと高濃度の不純物を導入する方向との平面的な関係を示す説明図である。
【図６】（Ａ）〜（Ｅ）は、本発明の実施の形態２に係るアクティブマトリクス基板の製造方法を示す工程断面図である。
【図７】従来の液晶表示装置のアクティブマトリクス基板に形成した各ＴＦＴの構造を模式的に示す断面図である。
【図８】セルフアライン構造のＴＦＴの伝達特性を示すグラフ図である。
【図９】ＬＤＤ構造のＴＦＴの伝達特性を示すグラフ図である。
【図１０】（Ａ）〜（Ｅ）は、図７に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【符号の説明】
１０ Ｎ型の駆動回路用ＴＦＴ
１１、２１、３１ シリコン薄膜
１３、３３ 低濃度Ｎ型領域
１２、２２、３２ ゲート絶縁膜
１５、２５、３５ チャネル領域
１６、２６、３６ 高濃度ソース・ドレイン領域
１７、２７、３７ ＬＤＤ領域（低濃度ソース・ドレイン領域）
１８、２８、３８ ソース領域
１９、２９、３９ ドレイン領域
２０ Ｐ型の駆動回路用ＴＦＴ
２３ 高濃度Ｐ型領域
３０ Ｎ型の画素用ＴＦＴ
４１、４２、４３、４４、４５ ソース・ドレイン電極
５０ 絶縁基板
５２ 層間絶縁膜
７１、７２、７３ レジストマスク
Claims (2)
- 基板上の駆動回路部に、第１の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第１のゲート電極とからなる駆動回路用薄膜トランジスタと、前記基板上の画素領域に、第２の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第２のゲート電極とからなる画素用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって、
前記第１のゲート電極と前記第２のゲート電極とを交差する方向に形成する工程と、
前記第２の半導体膜のソース領域の一部、該半導体膜のドレイン領域の一部、及び該半導体膜のチャネル領域をレジストマスクで覆い、前記第１の半導体膜のソース・ドレイン領域及び前記第２の半導体膜のソース・ドレイン領域に、前記基板に対し斜め上方から前記第２のゲート電極の配線方向に不純物を打ち込み、前記第１の半導体膜の前記ソース領域にセルフアライン構造を、前記第１の半導体膜のドレイン領域にオフセットゲート構造を、前記第２の半導体膜のソース・ドレイン領域にオフセットゲート構造を形成する工程と、を備えることを特徴とするアクティブマトリクス基板の製造方法。 - 基板上の駆動回路部に、第１の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第１のゲート電極とからなる駆動回路用薄膜トランジスタと、前記基板上の画素領域に、第２の島状の半導体膜と、該半導体膜上のゲート絶縁膜及び第２のゲート電極とからなる画素用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって、
前記第１のゲート電極と前記第２のゲート電極とを交差する方向に形成する工程と、
前記第１半導体膜のソース・ドレイン領域及び前記第２の半導体膜のソース・ドレイン領域に、前記基板に対し上方から、低濃度の不純物を打ち込み、低濃度領域を形成する工程と、
前記第２の半導体膜のソース領域の一部、該半導体膜のドレイン領域の一部、及び該半導体膜のチャネル領域をレジストマスクで覆い、前記第１半導体膜のソース・ドレイン領域及び前記第２の半導体膜のソース・ドレイン領域に、前記基板に対し斜め上方から前記第２のゲート電極の配線方向に高濃度の不純物を打ち込み、前記第１の半導体膜の前記ソース領域にセルフアライン構造を、前記第１の半導体膜の前記ドレイン領域にＬＤＤ構造を、前記第２の半導体膜のソース・ドレイン領域にＬＤＤ構造を形成する工程と、を備えることを特徴とするアクティブマトリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31382696A JP3588945B2 (ja) | 1996-11-25 | 1996-11-25 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31382696A JP3588945B2 (ja) | 1996-11-25 | 1996-11-25 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10154814A JPH10154814A (ja) | 1998-06-09 |
| JP3588945B2 true JP3588945B2 (ja) | 2004-11-17 |
Family
ID=18045986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31382696A Expired - Fee Related JP3588945B2 (ja) | 1996-11-25 | 1996-11-25 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3588945B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7821065B2 (en) * | 1999-03-02 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same |
| TW518637B (en) * | 1999-04-15 | 2003-01-21 | Semiconductor Energy Lab | Electro-optical device and electronic equipment |
| TW478014B (en) | 1999-08-31 | 2002-03-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing thereof |
| JP2001175198A (ja) | 1999-12-14 | 2001-06-29 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP3899236B2 (ja) * | 2001-02-16 | 2007-03-28 | シャープ株式会社 | イメージセンサの製造方法 |
| JP4879467B2 (ja) * | 2003-07-23 | 2012-02-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7365361B2 (en) | 2003-07-23 | 2008-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2005093874A (ja) * | 2003-09-19 | 2005-04-07 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2006032920A (ja) * | 2004-06-14 | 2006-02-02 | Semiconductor Energy Lab Co Ltd | 半導体装置、及びそれらの作製方法 |
| JP2010225781A (ja) * | 2009-03-23 | 2010-10-07 | Casio Computer Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
-
1996
- 1996-11-25 JP JP31382696A patent/JP3588945B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10154814A (ja) | 1998-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6358783B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP3588945B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPH0645603A (ja) | Ｍｏｓ型薄膜トランジスタ | |
| JP3748827B2 (ja) | 有機ｅｌ表示装置製造方法 | |
| JP2004040108A (ja) | Ｌｄｄ構造を有する薄膜トランジスタとその製造方法 | |
| JP3643025B2 (ja) | アクティブマトリクス型表示装置およびその製造方法 | |
| KR20040092916A (ko) | 박막 트랜지스터 및 이를 이용한 표시장치 | |
| JP2900870B2 (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| JP3516166B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH04260336A (ja) | 薄膜トランジスタの製造方法と液晶表示装置の製造方法 | |
| JP3567130B2 (ja) | 薄膜トランジスタの製造方法 | |
| US20060040432A1 (en) | Thin film trnsistor, method for producing a thin film transistor and electronic device having such a transistor | |
| JP3647384B2 (ja) | 薄膜半導体素子およびその製造方法並びに表示パネル | |
| US6383849B1 (en) | Semiconductor device and method for fabricating the same | |
| JP4353762B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3923600B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3274653B2 (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| KR100265555B1 (ko) | 박막트랜지스터 제조방법 | |
| JPH07142739A (ja) | 多結晶シリコン薄膜トランジスターの製造方法 | |
| KR960012586B1 (ko) | 박막 트랜지스터의 제조방법 | |
| JPH0878698A (ja) | 半導体装置の製造方法 | |
| KR100569716B1 (ko) | 액정 표시 장치의 박막 트랜지스터 구조 | |
| KR100252754B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JP2716035B2 (ja) | 薄膜電界効果トランジスタ | |
| KR0176148B1 (ko) | 고전압 반도체장치의 제조방법 및 그 구조 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040603 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040727 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040809 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070827 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100827 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110827 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120827 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130827 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |