JP2900870B2 - Ｍｏｓ型電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタおよびその製造方法Info
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型電界効果ト
ランジスタ及びその製造方法に関し、特に、異なる電源
電圧を有する回路相互を接続する際に使用するのに適し
たＭＯＳ型電界効果トランジスタに関する。
ランジスタ及びその製造方法に関し、特に、異なる電源
電圧を有する回路相互を接続する際に使用するのに適し
たＭＯＳ型電界効果トランジスタに関する。
【０００２】
【従来の技術】動作速度の向上などの高性能化のため、
ＭＯＳ型電界効果トランジスタの寸法は、ＭＯＳ型トラ
ンジスタにおけるスケーリング則にしたがって縮小され
てきている。このスケーリング則によれば、トランジス
タの動作速度をＫ倍にするためには、ゲート長及びゲー
ト絶縁膜厚を１／Ｋにすることが求められる。しかしな
がら、ゲート絶縁膜に印加される電界強度は、素子の信
頼性の観点から任意に増大させることはできず、このた
め、スケーリング比が１となるように電源電圧を１／Ｋ
とすることが必須とされている。
ＭＯＳ型電界効果トランジスタの寸法は、ＭＯＳ型トラ
ンジスタにおけるスケーリング則にしたがって縮小され
てきている。このスケーリング則によれば、トランジス
タの動作速度をＫ倍にするためには、ゲート長及びゲー
ト絶縁膜厚を１／Ｋにすることが求められる。しかしな
がら、ゲート絶縁膜に印加される電界強度は、素子の信
頼性の観点から任意に増大させることはできず、このた
め、スケーリング比が１となるように電源電圧を１／Ｋ
とすることが必須とされている。
【０００３】ところで、半導体装置製造に使用される微
細加工技術の進展に伴い、半導体装置はテクノロジー世
代ごとにＭＯＳ型電界効果トランジスタのサイズの縮小
が実現されている。しかし、テクノロジー世代ごとに電
源電圧を変えると、ＭＯＳ型論理回路などの場合、各種
の半導体装置を使用するシステム内で相互に入出力レベ
ルが合わなくなって、異なる電源電圧の半導体装置どう
しを直接接続することが不可能になる。このような問題
を回避するためには、レベルシフタなど付加的な装置や
回路を設けるか、半導体装置内に入出力レベルを統一す
るためのバッファを用意する必要がある。
細加工技術の進展に伴い、半導体装置はテクノロジー世
代ごとにＭＯＳ型電界効果トランジスタのサイズの縮小
が実現されている。しかし、テクノロジー世代ごとに電
源電圧を変えると、ＭＯＳ型論理回路などの場合、各種
の半導体装置を使用するシステム内で相互に入出力レベ
ルが合わなくなって、異なる電源電圧の半導体装置どう
しを直接接続することが不可能になる。このような問題
を回避するためには、レベルシフタなど付加的な装置や
回路を設けるか、半導体装置内に入出力レベルを統一す
るためのバッファを用意する必要がある。
【０００４】例えば、半導体装置の内部論理回路部をス
ケーリング則にしたがい３.３Ｖの電源電圧で動作させ
る場合、ゲート酸化膜厚は１０〜１２ｎｍに設定される
が、この半導体装置を５Ｖ振幅の半導体装置との直接接
続できるようにするためには、この半導体装置の出力部
に、ゲート酸化膜厚が１５ｎｍ程度の出力トランジスタ
からなるバッファを形成する必要がある。すなわち、同
一半導体チップ内に異なるゲート絶縁膜厚を持つ複数の
ＭＯＳ型電界効果トランジスタを形成する必要が生じ、
製造工程が非常に複雑になるという欠点がある。
ケーリング則にしたがい３.３Ｖの電源電圧で動作させ
る場合、ゲート酸化膜厚は１０〜１２ｎｍに設定される
が、この半導体装置を５Ｖ振幅の半導体装置との直接接
続できるようにするためには、この半導体装置の出力部
に、ゲート酸化膜厚が１５ｎｍ程度の出力トランジスタ
からなるバッファを形成する必要がある。すなわち、同
一半導体チップ内に異なるゲート絶縁膜厚を持つ複数の
ＭＯＳ型電界効果トランジスタを形成する必要が生じ、
製造工程が非常に複雑になるという欠点がある。
【０００５】一方、ゲート絶縁膜に電源電圧が直接印加
されることを防ぎ、実質的に、ゲート絶縁膜に印加され
る電界強度を下げる提案もなされている。例えば特開平
５−５５５６０号公報では、ゲート電極となるポリシリ
コン（多結晶シリコン）層を２層の積層構造とし、不純
物濃度をそれぞれ変えることによりゲート絶縁膜中の電
界緩和を図る技術が開示されている。以下、この技術に
ついて説明する。
されることを防ぎ、実質的に、ゲート絶縁膜に印加され
る電界強度を下げる提案もなされている。例えば特開平
５−５５５６０号公報では、ゲート電極となるポリシリ
コン（多結晶シリコン）層を２層の積層構造とし、不純
物濃度をそれぞれ変えることによりゲート絶縁膜中の電
界緩和を図る技術が開示されている。以下、この技術に
ついて説明する。
【０００６】図５(A)は特開平５−５５５６０号公報で
提案されたＭＯＳ型電界効果トランジスタの構成を示す
断面図である。ここではＰチャネルＭＯＳ型電界効果ト
ランジスタについて説明を行う。
提案されたＭＯＳ型電界効果トランジスタの構成を示す
断面図である。ここではＰチャネルＭＯＳ型電界効果ト
ランジスタについて説明を行う。
【０００７】Ｎ型の半導体基板１１にソース領域１８及
びドレイン１７領域が形成され、ゲート絶縁膜１２を介
してゲート電極が形成されている。ゲート電極は、ゲー
ト絶縁膜１２直上の低不純物濃度ポリシリコンゲート層
１９と、その上に積層した高不純物濃度ポリシリコンゲ
ート層２０の２層構成となっている。図５(B)はこのＭ
ＯＳ型電界効果トランジスタの動作を説明する図であ
り、ドレイン領域１７に比較的高い正の電圧（ドレイン
電圧ＶDD）を印加したバイアス状態を示している。ソー
ス領域１８は接地電位とされ、ゲート電極はゲート電圧
ＶGによって負電位にバイアスされている。この状態
で、ゲート電極の低不純物濃度ポリシリコンゲート層１
９のうちのドレイン近傍の領域では、ドレイン領域１７
に印加された比較的高い電圧により空乏層２１が形成さ
れ、その結果、ドレイン−ゲート間電圧すなわちＶDD＋
ＶGは、ゲート絶縁膜１２と空乏層２１で分圧されるこ
ととなって、実質的に、ゲート絶縁膜１２に印加される
電界が緩和されている。
びドレイン１７領域が形成され、ゲート絶縁膜１２を介
してゲート電極が形成されている。ゲート電極は、ゲー
ト絶縁膜１２直上の低不純物濃度ポリシリコンゲート層
１９と、その上に積層した高不純物濃度ポリシリコンゲ
ート層２０の２層構成となっている。図５(B)はこのＭ
ＯＳ型電界効果トランジスタの動作を説明する図であ
り、ドレイン領域１７に比較的高い正の電圧（ドレイン
電圧ＶDD）を印加したバイアス状態を示している。ソー
ス領域１８は接地電位とされ、ゲート電極はゲート電圧
ＶGによって負電位にバイアスされている。この状態
で、ゲート電極の低不純物濃度ポリシリコンゲート層１
９のうちのドレイン近傍の領域では、ドレイン領域１７
に印加された比較的高い電圧により空乏層２１が形成さ
れ、その結果、ドレイン−ゲート間電圧すなわちＶDD＋
ＶGは、ゲート絶縁膜１２と空乏層２１で分圧されるこ
ととなって、実質的に、ゲート絶縁膜１２に印加される
電界が緩和されている。
【０００８】
【発明が解決しようとする課題】前述したように、従
来、スケーリング則に則った電源電圧が適用される高速
動作可能な半導体装置をより電源電圧の高い半導体装置
に接続するためには、ひとつのチップ内に膜厚の異なる
複数のゲート絶縁膜を準備するか、あるいは、不純物濃
度が異なる２層構成でゲート電極を形成する必要があっ
た。前者の場合、ゲート酸化を複数回行う必要があり、
また同一のゲート酸化膜厚とするトランジスタを選択す
るためのフォトリソグラフィー工程も複数回必要となる
ため、製造工程が非常に複雑になるという問題点があ
る。また後者の場合、異なる不純物濃度の多結晶シリコ
ン層を積層するために少なくとも２回のポリシリコン成
長工程と、少なくとも２回の不純物導入工程が必要であ
り、また低電源電圧で使用するＭＯＳ型電界効果トラン
ジスタを形成するための工程がさらに必要になる点で、
製造工程が非常に煩雑になるという問題点を有し、さら
に、下層（ゲート絶縁膜に接する方）のポリシリコン層
を気相成長で形成する場合には少なくとも５０ｎｍ程度
は成長しないと膜厚精度が出ないため、必要以上のゲー
ト電極厚となり、ゲート電極の微細加工が困難になると
いう問題点も有する。
来、スケーリング則に則った電源電圧が適用される高速
動作可能な半導体装置をより電源電圧の高い半導体装置
に接続するためには、ひとつのチップ内に膜厚の異なる
複数のゲート絶縁膜を準備するか、あるいは、不純物濃
度が異なる２層構成でゲート電極を形成する必要があっ
た。前者の場合、ゲート酸化を複数回行う必要があり、
また同一のゲート酸化膜厚とするトランジスタを選択す
るためのフォトリソグラフィー工程も複数回必要となる
ため、製造工程が非常に複雑になるという問題点があ
る。また後者の場合、異なる不純物濃度の多結晶シリコ
ン層を積層するために少なくとも２回のポリシリコン成
長工程と、少なくとも２回の不純物導入工程が必要であ
り、また低電源電圧で使用するＭＯＳ型電界効果トラン
ジスタを形成するための工程がさらに必要になる点で、
製造工程が非常に煩雑になるという問題点を有し、さら
に、下層（ゲート絶縁膜に接する方）のポリシリコン層
を気相成長で形成する場合には少なくとも５０ｎｍ程度
は成長しないと膜厚精度が出ないため、必要以上のゲー
ト電極厚となり、ゲート電極の微細加工が困難になると
いう問題点も有する。
【０００９】本発明の目的は、素子構造を改良すること
によってゲート絶縁膜に印加される電界強度が緩和さ
れ、高速動作が可能であって、かつ異なる電源電圧の回
路との接続を容易に行うことができるＭＯＳ型電界効果
トランジスタと、このＭＯＳ型電界効果トランジスタの
製造方法とを提供することにある。
によってゲート絶縁膜に印加される電界強度が緩和さ
れ、高速動作が可能であって、かつ異なる電源電圧の回
路との接続を容易に行うことができるＭＯＳ型電界効果
トランジスタと、このＭＯＳ型電界効果トランジスタの
製造方法とを提供することにある。
【００１０】
【課題を解決するための手段】本発明のＭＯＳ型電界効
果トランジスタは、一導電型の半導体基板と、半導体基
板上に形成された第１のゲート絶縁膜と、第１のゲート
絶縁膜上に形成され少なくとも一部が多結晶シリコン層
からなるゲート電極と、半導体基板内に形成され半導体
基板とは逆導電型の第１のソース領域及び第１のドレイ
ン領域とによって構成されるＭＯＳ型電界効果トランジ
スタにおいて、ゲート電極の多結晶シリコン層内に、第
１のゲート絶縁膜との界面の近傍で実効的な濃度が最小
となるように、ゲート電極の深さ方向に逆導電型の不純
物からなる連続した濃度勾配があり、高電界を印加する
ことによりゲート電極内の第１のゲート絶縁膜との界面
近傍で空乏層が形成されるようにされ、半導体基板に形
成され第１のゲート絶縁膜と同一の厚さの第２のゲート
絶縁膜と逆導電型の第２のソース領域及び第２のドレイ
ン領域とを有する他のＭＯＳ型電界効果トランジスタと
共存し、当該他のＭＯＳ型電界効果トランジスタよりも
高い電源電圧で駆動されることを特徴とする。
果トランジスタは、一導電型の半導体基板と、半導体基
板上に形成された第１のゲート絶縁膜と、第１のゲート
絶縁膜上に形成され少なくとも一部が多結晶シリコン層
からなるゲート電極と、半導体基板内に形成され半導体
基板とは逆導電型の第１のソース領域及び第１のドレイ
ン領域とによって構成されるＭＯＳ型電界効果トランジ
スタにおいて、ゲート電極の多結晶シリコン層内に、第
１のゲート絶縁膜との界面の近傍で実効的な濃度が最小
となるように、ゲート電極の深さ方向に逆導電型の不純
物からなる連続した濃度勾配があり、高電界を印加する
ことによりゲート電極内の第１のゲート絶縁膜との界面
近傍で空乏層が形成されるようにされ、半導体基板に形
成され第１のゲート絶縁膜と同一の厚さの第２のゲート
絶縁膜と逆導電型の第２のソース領域及び第２のドレイ
ン領域とを有する他のＭＯＳ型電界効果トランジスタと
共存し、当該他のＭＯＳ型電界効果トランジスタよりも
高い電源電圧で駆動されることを特徴とする。
【００１１】本発明のＭＯＳ型電界効果トランジスタで
は、自己整合的なＬＤＤ（LightlyDoped Drain）構造を
採用することが望ましい。
は、自己整合的なＬＤＤ（LightlyDoped Drain）構造を
採用することが望ましい。
【００１２】本発明の第１のＭＯＳ型電界効果トランジ
スタの製造方法は、一導電型の半導体基板と、半導体基
板上に形成された第１のゲート絶縁膜と、第１のゲート
絶縁膜上に形成され少なくとも一部が多結晶シリコン層
からなるゲート電極と、半導体基板内に形成され半導体
基板とは逆導電型の第１のソース領域及び第１のドレイ
ン領域とによって構成され、半導体基板に形成され第１
のゲート絶縁膜と同一の厚さの第２のゲート絶縁膜と逆
導電型の第２のソース領域及び第２のドレイン領域とを
有する他のＭＯＳ型電界効果トランジスタと共存し、当
該他のＭＯＳ型電界効果トランジスタよりも高い電源電
圧で駆動されるＭＯＳ型電界効果トランジスタの製造方
法において、半導体基板の表面に第１のゲート絶縁膜を
形成した後に、多結晶シリコン膜を形成し、多結晶シリ
コン膜をゲート電極の形状に加工する第１の工程と、第
１の工程の実施後、逆導電型の不純物をイオン注入する
ことによって、第１のソース領域及び第１のドレイン領
域を形成し、同時に逆導電型の不純物を多結晶シリコン
膜に導入する第２の工程とを有し、ゲート電極の多結晶
シリコン層内に、第１のゲート絶縁膜との界面の近傍で
の濃度が８×１０18〜１×１０19ｃｍ-3であってその界
面の近傍で実効的な濃度が最小となるようにゲート電極
の厚さ方向に逆導電型の不純物からなる連続した濃度勾
配が形成されたＭＯＳ型電界効果トランジスタを製造す
る。
スタの製造方法は、一導電型の半導体基板と、半導体基
板上に形成された第１のゲート絶縁膜と、第１のゲート
絶縁膜上に形成され少なくとも一部が多結晶シリコン層
からなるゲート電極と、半導体基板内に形成され半導体
基板とは逆導電型の第１のソース領域及び第１のドレイ
ン領域とによって構成され、半導体基板に形成され第１
のゲート絶縁膜と同一の厚さの第２のゲート絶縁膜と逆
導電型の第２のソース領域及び第２のドレイン領域とを
有する他のＭＯＳ型電界効果トランジスタと共存し、当
該他のＭＯＳ型電界効果トランジスタよりも高い電源電
圧で駆動されるＭＯＳ型電界効果トランジスタの製造方
法において、半導体基板の表面に第１のゲート絶縁膜を
形成した後に、多結晶シリコン膜を形成し、多結晶シリ
コン膜をゲート電極の形状に加工する第１の工程と、第
１の工程の実施後、逆導電型の不純物をイオン注入する
ことによって、第１のソース領域及び第１のドレイン領
域を形成し、同時に逆導電型の不純物を多結晶シリコン
膜に導入する第２の工程とを有し、ゲート電極の多結晶
シリコン層内に、第１のゲート絶縁膜との界面の近傍で
の濃度が８×１０18〜１×１０19ｃｍ-3であってその界
面の近傍で実効的な濃度が最小となるようにゲート電極
の厚さ方向に逆導電型の不純物からなる連続した濃度勾
配が形成されたＭＯＳ型電界効果トランジスタを製造す
る。
【００１３】本発明の第２のＭＯＳ型電界効果トランジ
スタの製造方法は、一導電型の半導体基板と、半導体基
板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形
成され少なくとも一部が多結晶シリコン層からなるゲー
ト電極と、半導体基板内に形成され半導体基板とは逆導
電型のソース領域及びドレイン領域とによって構成さ
れ、ソース領域が相対的に不純物濃度が大きいソース拡
散層と相対的に不純物濃度が小さいソース側ＬＤＤ層と
からなり、ドレイン領域が相対的に不純物濃度が大きい
ドレイン拡散層と相対的に不純物濃度が小さいドレイン
側ＬＤＤ層とからなり、ソース拡散層及びドレイン拡散
層はゲート電極とオーバーラップせず、ソース側ＬＤＤ
層及びドレイン側ＬＤＤ層がゲート絶縁膜を介してゲー
ト電極とオーバーラップしているＭＯＳ型電界効果トラ
ンジスタの製造方法において、半導体基板の表面にゲー
ト絶縁膜を形成した後に、多結晶シリコン膜を形成し、
多結晶シリコン膜をゲート電極の形状に加工する第１の
工程と、第１の工程の実施後、逆導電型の不純物をイオ
ン注入することによって自己整合的にソース側ＬＤＤ層
及びドレイン側ＬＤＤ層を形成し、同時に逆導電型の不
純物を多結晶シリコン膜に導入する第２の工程と、第２
の工程の実施後にゲート電極の側面にサイドウォールを
形成する第３の工程と、第３の工程の実施後、逆導電型
の不純物をイオン注入することによって自己整合的にソ
ース拡散層及びドレイン拡散層を形成し、同時に逆導電
型の不純物を多結晶シリコン膜に導入する第４の工程と
を有し、ゲート電極の多結晶シリコン層内に、ゲート絶
縁膜との界面の近傍での濃度が８×１０18〜１×１０19
ｃｍ-3であって界面の近傍で実効的な濃度が最小となる
ようにゲート電極の厚さ方向に逆導電型の不純物からな
る連続した濃度勾配が形成されたＭＯＳ型電界効果トラ
ンジスタを製造する。
スタの製造方法は、一導電型の半導体基板と、半導体基
板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形
成され少なくとも一部が多結晶シリコン層からなるゲー
ト電極と、半導体基板内に形成され半導体基板とは逆導
電型のソース領域及びドレイン領域とによって構成さ
れ、ソース領域が相対的に不純物濃度が大きいソース拡
散層と相対的に不純物濃度が小さいソース側ＬＤＤ層と
からなり、ドレイン領域が相対的に不純物濃度が大きい
ドレイン拡散層と相対的に不純物濃度が小さいドレイン
側ＬＤＤ層とからなり、ソース拡散層及びドレイン拡散
層はゲート電極とオーバーラップせず、ソース側ＬＤＤ
層及びドレイン側ＬＤＤ層がゲート絶縁膜を介してゲー
ト電極とオーバーラップしているＭＯＳ型電界効果トラ
ンジスタの製造方法において、半導体基板の表面にゲー
ト絶縁膜を形成した後に、多結晶シリコン膜を形成し、
多結晶シリコン膜をゲート電極の形状に加工する第１の
工程と、第１の工程の実施後、逆導電型の不純物をイオ
ン注入することによって自己整合的にソース側ＬＤＤ層
及びドレイン側ＬＤＤ層を形成し、同時に逆導電型の不
純物を多結晶シリコン膜に導入する第２の工程と、第２
の工程の実施後にゲート電極の側面にサイドウォールを
形成する第３の工程と、第３の工程の実施後、逆導電型
の不純物をイオン注入することによって自己整合的にソ
ース拡散層及びドレイン拡散層を形成し、同時に逆導電
型の不純物を多結晶シリコン膜に導入する第４の工程と
を有し、ゲート電極の多結晶シリコン層内に、ゲート絶
縁膜との界面の近傍での濃度が８×１０18〜１×１０19
ｃｍ-3であって界面の近傍で実効的な濃度が最小となる
ようにゲート電極の厚さ方向に逆導電型の不純物からな
る連続した濃度勾配が形成されたＭＯＳ型電界効果トラ
ンジスタを製造する。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１５】《第１の実施の形態》図１は本発明の第１
の実施の形態のＭＯＳ型電界効果トランジスタの製造工
程を順に示している。ここでは、ＮチャネルＭＯＳ型電
界効果トランジスタの場合について説明する。
の実施の形態のＭＯＳ型電界効果トランジスタの製造工
程を順に示している。ここでは、ＮチャネルＭＯＳ型電
界効果トランジスタの場合について説明する。
【００１６】このトランジスタでは、Ｐ型の半導体基板
１１の表面にゲート絶縁膜１２が形成され、ゲート絶縁
膜１２上に多結晶シリコンからなるゲート電極であるゲ
ート多結晶シリコン電極１３が設けられており、ゲート
多結晶シリコン電極１３の側面にはシリコン酸化物から
なるサイドウォール１６が形成されている。ゲート多結
晶シリコン電極１３を構成する多結晶シリコン層にはＮ
型不純物が導入されており、その不純物濃度プロファイ
ルは、ゲート絶縁膜１２との界面近傍で最小となるよう
な連続した濃度勾配を有するように、制御されている。
１１の表面にゲート絶縁膜１２が形成され、ゲート絶縁
膜１２上に多結晶シリコンからなるゲート電極であるゲ
ート多結晶シリコン電極１３が設けられており、ゲート
多結晶シリコン電極１３の側面にはシリコン酸化物から
なるサイドウォール１６が形成されている。ゲート多結
晶シリコン電極１３を構成する多結晶シリコン層にはＮ
型不純物が導入されており、その不純物濃度プロファイ
ルは、ゲート絶縁膜１２との界面近傍で最小となるよう
な連続した濃度勾配を有するように、制御されている。
【００１７】半導体基板１１においてゲート多結晶シリ
コン電極１３の両側にあたる部分はそれぞれドレイン領
域とソース領域である。ドレイン領域は相対的に深いＮ
+型のドレイン拡散層１７と相対的に浅いＮ型のドレイ
ン側ＬＤＤ層１４とが重畳した構成であって、ドレイン
拡散層１７のゲート多結晶シリコン電極１３側の端部位
置は、平面位置的に、概ね、サイドウォールの１６の表
面とゲート絶縁膜１２の表面の交点位置に対応してい
る。一方、ドレイン側ＬＤＤ層１４のゲート多結晶シリ
コン電極１３側の端部は、平面位置的に、ゲート多結晶
シリコン電極１３の一部と重なるように延びている。同
様に、ソース領域は相対的に深いＮ+型のソース拡散層
１８と相対的に浅いＮ型のソース側ＬＤＤ層１５とが重
畳した構成であって、ソース拡散層１８のゲート多結晶
シリコン電極１３側の端部位置は、平面位置的に、概
ね、サイドウォールの１６の表面とゲート絶縁膜１２の
表面の交点位置に対応している。ソース側ＬＤＤ層１５
のゲート多結晶シリコン電極１３側の端部は、平面位置
的に、ゲート多結晶シリコン電極１３の一部と重なるよ
うに延びている。ここでＬＤＤ（Lightly Doped Drai
n）層とは、本来的には、ドレイン領域の一部分であっ
て、ドレイン近傍での電界を緩和するために不純物濃度
を低くした領域のことであるが、ソース領域もドレイン
領域と同時に自己整合的に形成するのが一般的であるの
で、ソース領域側に形成される低不純物濃度領域のこと
もここではＬＤＤ層と呼ぶ。
コン電極１３の両側にあたる部分はそれぞれドレイン領
域とソース領域である。ドレイン領域は相対的に深いＮ
+型のドレイン拡散層１７と相対的に浅いＮ型のドレイ
ン側ＬＤＤ層１４とが重畳した構成であって、ドレイン
拡散層１７のゲート多結晶シリコン電極１３側の端部位
置は、平面位置的に、概ね、サイドウォールの１６の表
面とゲート絶縁膜１２の表面の交点位置に対応してい
る。一方、ドレイン側ＬＤＤ層１４のゲート多結晶シリ
コン電極１３側の端部は、平面位置的に、ゲート多結晶
シリコン電極１３の一部と重なるように延びている。同
様に、ソース領域は相対的に深いＮ+型のソース拡散層
１８と相対的に浅いＮ型のソース側ＬＤＤ層１５とが重
畳した構成であって、ソース拡散層１８のゲート多結晶
シリコン電極１３側の端部位置は、平面位置的に、概
ね、サイドウォールの１６の表面とゲート絶縁膜１２の
表面の交点位置に対応している。ソース側ＬＤＤ層１５
のゲート多結晶シリコン電極１３側の端部は、平面位置
的に、ゲート多結晶シリコン電極１３の一部と重なるよ
うに延びている。ここでＬＤＤ（Lightly Doped Drai
n）層とは、本来的には、ドレイン領域の一部分であっ
て、ドレイン近傍での電界を緩和するために不純物濃度
を低くした領域のことであるが、ソース領域もドレイン
領域と同時に自己整合的に形成するのが一般的であるの
で、ソース領域側に形成される低不純物濃度領域のこと
もここではＬＤＤ層と呼ぶ。
【００１８】次に、このＭＯＳ型電界効果トランジスタ
の製造工程について説明する。まず、Ｐ型の半導体基板
１１上に熱酸化法によってゲート絶縁膜１２を形成す
る。ここで酸化膜の厚さ（ゲート絶縁膜１２の厚さ）は
１０〜１２ｎｍに設定する。全面にノンドープ多結晶シ
リコン層を形成し、所望のゲート電極形状にパターンニ
ングしてゲート多結晶シリコン電極１３とする。なお、
多結晶シリコン層の厚さは１５０ｎｍ〜２００ｎｍとす
る。そして、Ｎ型不純物であるリン（Ｐ）を全面にイオ
ン注入する。ここでイオン注入条件としては、注入エネ
ルギー３０ｋｅＶ、ドーズ量１×１０14ｃｍ-2程度が好
ましい。その後、Ｎ2雰囲気中、９００℃で１０分ほど
アニールを行う。これにより多結晶シリコン中に導入さ
れたリンは多結晶シリコン全体に拡散しほぼ均一の濃度
分布となる。この例では８×１０18ｃｍ-3の濃度とな
る。また半導体基板１１中に注入されたリンは、ドレイ
ン側ＬＤＤ層１４とソース側ＬＤＤ層１５を形成する。
この状態が図１(A)に示されている。
の製造工程について説明する。まず、Ｐ型の半導体基板
１１上に熱酸化法によってゲート絶縁膜１２を形成す
る。ここで酸化膜の厚さ（ゲート絶縁膜１２の厚さ）は
１０〜１２ｎｍに設定する。全面にノンドープ多結晶シ
リコン層を形成し、所望のゲート電極形状にパターンニ
ングしてゲート多結晶シリコン電極１３とする。なお、
多結晶シリコン層の厚さは１５０ｎｍ〜２００ｎｍとす
る。そして、Ｎ型不純物であるリン（Ｐ）を全面にイオ
ン注入する。ここでイオン注入条件としては、注入エネ
ルギー３０ｋｅＶ、ドーズ量１×１０14ｃｍ-2程度が好
ましい。その後、Ｎ2雰囲気中、９００℃で１０分ほど
アニールを行う。これにより多結晶シリコン中に導入さ
れたリンは多結晶シリコン全体に拡散しほぼ均一の濃度
分布となる。この例では８×１０18ｃｍ-3の濃度とな
る。また半導体基板１１中に注入されたリンは、ドレイ
ン側ＬＤＤ層１４とソース側ＬＤＤ層１５を形成する。
この状態が図１(A)に示されている。
【００１９】次に、気相成長法によって全面にシリコン
酸化膜を１００ｎｍ厚で成長させ、例えばリアクティブ
イオンエッチング（ＲＩＥ）法などの異方性の大きいエ
ッチング方法でエッチバックを行い、ゲート多結晶シリ
コン電極１３の側壁にサイドウォール１６を形成する。
次いで、Ｎ型不純物であるヒ素（Ａｓ）を注入エネルギ
ー５０ｋｅＶ、ドーズ量２〜４×１０15ｃｍ-2の条件で
イオン注入し、ゲート多結晶シリコン電極１３にヒ素を
導入するとともに、ドレイン拡散層１７及びソース拡散
層１８を形成する。この後、ＲＴＡ（rapid thermal an
nealing；高速熱アニール）法等により注入不純物の活
性化を行う。また必要に応じて、炉心管による熱処理を
行う。ここで、先に注入したリンによりゲート多結晶シ
リコン電極１３内では、Ｎ型不純物濃度の最小値は８×
１０18ｃｍ-3程度になっており、これに、ドレイン拡散
層１７及びソース拡散層１８の形成のため注入されたヒ
素が付加することになる。このようにして、図１(B)に
示されるように、本実施の形態のＭＯＳ型トランジスタ
が製造される。
酸化膜を１００ｎｍ厚で成長させ、例えばリアクティブ
イオンエッチング（ＲＩＥ）法などの異方性の大きいエ
ッチング方法でエッチバックを行い、ゲート多結晶シリ
コン電極１３の側壁にサイドウォール１６を形成する。
次いで、Ｎ型不純物であるヒ素（Ａｓ）を注入エネルギ
ー５０ｋｅＶ、ドーズ量２〜４×１０15ｃｍ-2の条件で
イオン注入し、ゲート多結晶シリコン電極１３にヒ素を
導入するとともに、ドレイン拡散層１７及びソース拡散
層１８を形成する。この後、ＲＴＡ（rapid thermal an
nealing；高速熱アニール）法等により注入不純物の活
性化を行う。また必要に応じて、炉心管による熱処理を
行う。ここで、先に注入したリンによりゲート多結晶シ
リコン電極１３内では、Ｎ型不純物濃度の最小値は８×
１０18ｃｍ-3程度になっており、これに、ドレイン拡散
層１７及びソース拡散層１８の形成のため注入されたヒ
素が付加することになる。このようにして、図１(B)に
示されるように、本実施の形態のＭＯＳ型トランジスタ
が製造される。
【００２０】図２は、このようにして製造されたＭＯＳ
型電界効果トランジスタでのゲート多結晶シリコン電極
１３中のＮ型不純物濃度を示している。ここでは、ゲー
ト多結晶シリコン電極１３の厚さが１５０ｎｍであると
きの図１(B)におけるＸ−Ｙ断面での不純物濃度プロフ
ァイルが示されている。電極表面Ｘ近傍では不純物濃度
１×１０20〜１×１０21ｃｍ-3と非常に高くなっている
のに対し、ゲート絶縁膜１２との界面近傍Ｙでは８×１
０18〜１×１０19ｃｍ-3程度となっており、ゲート絶縁
膜１２との界面近傍で最小となるように、不純物濃度に
連続した濃度勾配が存在している。
型電界効果トランジスタでのゲート多結晶シリコン電極
１３中のＮ型不純物濃度を示している。ここでは、ゲー
ト多結晶シリコン電極１３の厚さが１５０ｎｍであると
きの図１(B)におけるＸ−Ｙ断面での不純物濃度プロフ
ァイルが示されている。電極表面Ｘ近傍では不純物濃度
１×１０20〜１×１０21ｃｍ-3と非常に高くなっている
のに対し、ゲート絶縁膜１２との界面近傍Ｙでは８×１
０18〜１×１０19ｃｍ-3程度となっており、ゲート絶縁
膜１２との界面近傍で最小となるように、不純物濃度に
連続した濃度勾配が存在している。
【００２１】次に、この電界効果トランジスタの動作に
ついて、図３を用いて説明する。図３は、この電界効果
トランジスタに対してバイアスを印加した状態を示して
いる。ここでは、ゲート絶縁膜１２の厚さを１１ｎｍ程
度に設定し、電源電圧３.３Ｖで内部論理回路を高速動
作させる場合の、電源電圧が５Ｖの回路へのインターフ
ェース部のトランジスタに本実施の形態のＭＯＳ型トラ
ンジスタを適用する場合について説明する。
ついて、図３を用いて説明する。図３は、この電界効果
トランジスタに対してバイアスを印加した状態を示して
いる。ここでは、ゲート絶縁膜１２の厚さを１１ｎｍ程
度に設定し、電源電圧３.３Ｖで内部論理回路を高速動
作させる場合の、電源電圧が５Ｖの回路へのインターフ
ェース部のトランジスタに本実施の形態のＭＯＳ型トラ
ンジスタを適用する場合について説明する。
【００２２】ドレイン拡散層１７にドレイン電圧ＶD＝
５Ｖが印加され、ゲート多結晶シリコン電極１３および
ソース拡散層１８が接地電位にあるとする。また、ゲー
ト絶縁膜１２との界面近傍でのゲート多結晶シリコン１
３中のＮ型不純物濃度が８×１０18〜１×１０19ｃｍ-3
程度であるとする。このような条件の場合、ゲート多結
晶シリコン電極１３とドレイン側ＬＤＤ層１４とがオー
バーラップする場所では、約１０ｎｍの空乏層２１が、
ゲート絶縁膜１２と接するように、ゲート多結晶シリコ
ン電極１３内に形成される。これにより、ゲート絶縁膜
１２によるキャパシタと空乏層２１によるキャパシタが
直列に存在することになり、電源電圧５Ｖはこれら２つ
のキャパシタで分圧される。この例のようにゲート電極
内の空乏層２１が１０ｎｍの場合、ゲート絶縁膜１２に
約３.８Ｖ、空乏層２１に１.２Ｖが印加されることにな
り、ゲート絶縁膜１２には５Ｖのドレイン電圧ＶDが直
接は印加されないことになる。
５Ｖが印加され、ゲート多結晶シリコン電極１３および
ソース拡散層１８が接地電位にあるとする。また、ゲー
ト絶縁膜１２との界面近傍でのゲート多結晶シリコン１
３中のＮ型不純物濃度が８×１０18〜１×１０19ｃｍ-3
程度であるとする。このような条件の場合、ゲート多結
晶シリコン電極１３とドレイン側ＬＤＤ層１４とがオー
バーラップする場所では、約１０ｎｍの空乏層２１が、
ゲート絶縁膜１２と接するように、ゲート多結晶シリコ
ン電極１３内に形成される。これにより、ゲート絶縁膜
１２によるキャパシタと空乏層２１によるキャパシタが
直列に存在することになり、電源電圧５Ｖはこれら２つ
のキャパシタで分圧される。この例のようにゲート電極
内の空乏層２１が１０ｎｍの場合、ゲート絶縁膜１２に
約３.８Ｖ、空乏層２１に１.２Ｖが印加されることにな
り、ゲート絶縁膜１２には５Ｖのドレイン電圧ＶDが直
接は印加されないことになる。
【００２３】《第２の実施の形態》次に、本発明の第２
の実施の形態について説明する。ここでは、高速で動作
させるべき高速論理部と、より電源電圧の高い回路への
インタフェースとなる高電圧インタフェース部とを同一
の半導体チップ内に形成するための製造工程について説
明する。
の実施の形態について説明する。ここでは、高速で動作
させるべき高速論理部と、より電源電圧の高い回路への
インタフェースとなる高電圧インタフェース部とを同一
の半導体チップ内に形成するための製造工程について説
明する。
【００２４】第１の実施の形態と異なるところは、図４
(A)に示すように、高電圧インタフェース部のＭＯＳ型
電界効果トランジスタのゲート多結晶シリコン電極２２
に対して、ボロン（Ｂ）など逆導電型不純物が予め５×
１０18ｃｍ-3程度導入されていることである。一方、高
速論理部のＭＯＳ型電界効果トランジスタのゲート多結
晶シリコン電極１３は、ノンドープの多結晶シリコンで
形成してある。このように各ゲート多結晶シリコン電極
１３,２２を形成した後、リン（Ｐ）をイオン注入し、
ドレイン側ＬＤＤ層１４及びソース側ＬＤＤ層１５を形
成するとともに、各ゲート多結晶シリコン電極１３,２
２にリンを導入する。
(A)に示すように、高電圧インタフェース部のＭＯＳ型
電界効果トランジスタのゲート多結晶シリコン電極２２
に対して、ボロン（Ｂ）など逆導電型不純物が予め５×
１０18ｃｍ-3程度導入されていることである。一方、高
速論理部のＭＯＳ型電界効果トランジスタのゲート多結
晶シリコン電極１３は、ノンドープの多結晶シリコンで
形成してある。このように各ゲート多結晶シリコン電極
１３,２２を形成した後、リン（Ｐ）をイオン注入し、
ドレイン側ＬＤＤ層１４及びソース側ＬＤＤ層１５を形
成するとともに、各ゲート多結晶シリコン電極１３,２
２にリンを導入する。
【００２５】続いて、第１の実施の形態の場合と同様
に、各ゲート多結晶シリコン電極１３,２２に対して酸
化膜からなるサイドウォール１６を形成し、図４(B)に
示すように、高速論理部と高電圧インターフェース部の
トランジスタに対して同時にヒ素（Ａｓ）を高濃度にイ
オン注入する。これにより、高速論理部のトランジスタ
のゲート多結晶シリコン電極１３では、Ｎ型不純物が高
濃度で導入されたことになり、ゲート抵抗が減少してこ
のトランジスタの高速な動作が可能になる。一方、高電
圧インターフェース部のトランジスタでは、ゲート多結
晶シリコン電極２２のゲート絶縁膜１２との界面近傍の
ヒ素濃度が事前に導入されているボロンにより打ち消さ
れ、その結果、この界面近傍で空乏化しやすくなってい
る。したがって、ゲート絶縁膜１２ヘの過電圧の印加を
防止することが可能となる。
に、各ゲート多結晶シリコン電極１３,２２に対して酸
化膜からなるサイドウォール１６を形成し、図４(B)に
示すように、高速論理部と高電圧インターフェース部の
トランジスタに対して同時にヒ素（Ａｓ）を高濃度にイ
オン注入する。これにより、高速論理部のトランジスタ
のゲート多結晶シリコン電極１３では、Ｎ型不純物が高
濃度で導入されたことになり、ゲート抵抗が減少してこ
のトランジスタの高速な動作が可能になる。一方、高電
圧インターフェース部のトランジスタでは、ゲート多結
晶シリコン電極２２のゲート絶縁膜１２との界面近傍の
ヒ素濃度が事前に導入されているボロンにより打ち消さ
れ、その結果、この界面近傍で空乏化しやすくなってい
る。したがって、ゲート絶縁膜１２ヘの過電圧の印加を
防止することが可能となる。
【００２６】
【発明の効果】以上説明したように本発明は、ゲート多
結晶シリコン電極中の不純物を導電型をソース領域及び
ドレイン領域の不純物の導電型と同一にし、さらに、ゲ
ート電極におけるこの不純物の深さ方向の濃度分布に傾
斜を持たせ、ゲート絶縁膜との界面近傍で最小となるよ
うに設定することにより、ドレイン−ゲート電極間に高
電圧が印加された場合にゲート絶縁膜との界面近傍の多
結晶シリコンがを空乏化して、高電圧がゲート絶縁膜に
直接印加されることがないようになる。これにより、製
造工程の増加を最小限に抑えたまま、微細加工性やゲー
ト酸化膜の信頼性を犠牲にすることなく、高速論理回路
と高電圧インターフェース回路との両立を可能にすると
いう効果がある。
結晶シリコン電極中の不純物を導電型をソース領域及び
ドレイン領域の不純物の導電型と同一にし、さらに、ゲ
ート電極におけるこの不純物の深さ方向の濃度分布に傾
斜を持たせ、ゲート絶縁膜との界面近傍で最小となるよ
うに設定することにより、ドレイン−ゲート電極間に高
電圧が印加された場合にゲート絶縁膜との界面近傍の多
結晶シリコンがを空乏化して、高電圧がゲート絶縁膜に
直接印加されることがないようになる。これにより、製
造工程の増加を最小限に抑えたまま、微細加工性やゲー
ト酸化膜の信頼性を犠牲にすることなく、高速論理回路
と高電圧インターフェース回路との両立を可能にすると
いう効果がある。
【図面の簡単な説明】
【図１】(A),(B)は、製造工程を順を追って示すことに
より本発明の第１の実施の形態のＭＯＳ型電界効果トラ
ンジスタを説明する断面図である。
より本発明の第１の実施の形態のＭＯＳ型電界効果トラ
ンジスタを説明する断面図である。
【図２】図１に示すＭＯＳ型電界効果トランジスタのゲ
ート多結晶シリコン電極内での不純物プロファイルを示
すグラフである。
ート多結晶シリコン電極内での不純物プロファイルを示
すグラフである。
【図３】図１に示すＭＯＳ型電界効果トランジスタの動
作を説明する図である。
作を説明する図である。
【図４】(A),(B)は、製造工程を順を追って示すことに
より本発明の第２の実施の形態の半導体装置を説明する
断面図である。
より本発明の第２の実施の形態の半導体装置を説明する
断面図である。
【図５】(A)は従来のＭＯＳ型電界効果トランジスタの
構成を示す断面図、(B)は図５(A)に示すＭＯＳ型電界効
果トランジスタの動作を説明する図である。
構成を示す断面図、(B)は図５(A)に示すＭＯＳ型電界効
果トランジスタの動作を説明する図である。
１１ 半導体基板 １２ ゲート絶縁膜 １３,２２ ゲート多結晶シリコン電極 １４ ドレイン側ＬＤＤ層 １５ ソース側ＬＤＤ層 １６ サイドウォール １７ ドレイン拡散層 １８ ソース拡散層 １９ 低不純物濃度ポリシリコンゲート層 ２０ 高不純物濃度ポリシリコンゲート層 ２１ 空乏層
Claims (7)
- 【請求項１】 一導電型の半導体基板と、前記半導体基
板上に形成された第１のゲート絶縁膜と、前記第１のゲ
ート絶縁膜上に形成され少なくとも一部が多結晶シリコ
ン層からなるゲート電極と、前記半導体基板内に形成さ
れ前記半導体基板とは逆導電型の第１のソース領域及び
第１のドレイン領域とによって構成されるＭＯＳ型電界
効果トランジスタにおいて、 前記ゲート電極の多結晶シリコン層内に、前記第１のゲ
ート絶縁膜との界面の近傍で実効的な濃度が最小となる
ように、前記ゲート電極の深さ方向に前記逆導電型の不
純物からなる連続した濃度勾配があり、高電界を印加す
ることにより前記ゲート電極内の前記第１のゲート絶縁
膜との界面近傍で空乏層が形成されるようにされ、 前記半導体基板に形成され前記第１のゲート絶縁膜と同
一の厚さの第２のゲート絶縁膜と前記逆導電型の第２の
ソース領域及び第２のドレイン領域とを有する他のＭＯ
Ｓ型電界効果トランジスタと共存し、 当該他のＭＯＳ型電界効果トランジスタよりも高い電源
電圧で駆動される ことを特徴とするＭＯＳ型電界効果ト
ランジスタ。 - 【請求項２】 一導電型の半導体基板と、前記半導体基
板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成され少なくとも一部が多結晶シリコン層からなる
ゲート電極と、前記半導体基板内に形成され前記半導体
基板とは逆導電型のソース領域及びドレイン領域とによ
って構成されるＭＯＳ型電界効果トランジスタにおい
て、 前記ゲート電極の多結晶シリコン層内に、前記ゲート絶
縁膜との界面の近傍で実効的な濃度が最小となるよう
に、前記ゲート電極の深さ方向に前記逆導電型の不純物
からなる連続した濃度勾配があり、高電界を印加するこ
とにより前記ゲート電極内の前記ゲート絶縁膜との界面
近傍で空乏層が形成されるようにされ、 前記ドレイン領域が、相対的に不純物濃度が大きいドレ
イン拡散層と、相対的に不純物濃度が小さいＬＤＤ層と
からなり、前記ドレイン拡散層は前記ゲート電極とオー
バーラップせず、前記ＬＤＤ層が前記ゲート絶縁膜を介
して前記ゲート電極とオーバーラップしていることを特
徴とするＭＯＳ型電界効果トランジスタ。 - 【請求項３】 前記ＬＤＤ層及び前記ドレイン拡散層
が、自己整合的に形成されている請求項２に記載のＭＯ
Ｓ型電界効果トランジスタ。 - 【請求項４】 一導電型の半導体基板と、前記半導体基
板上に形成された第１のゲート絶縁膜と、前記第１のゲ
ート絶縁膜上に形成され少なくとも一部が多結晶シリコ
ン層からなるゲート電極と、前記半導体基板内に形成さ
れ前記半導体基板とは逆導電型の第１のソース領域及び
第１のドレイン領域とによって構成され、 前記半導体基板に形成され前記第１のゲート絶縁膜と同
一の厚さの第２のゲート絶縁膜と前記逆導電型の第２の
ソース領域及び第２のドレイン領域とを有する他のＭＯ
Ｓ型電界効果トランジスタと共存し、 当該他のＭＯＳ型電界効果トランジスタよりも高い電源
電圧で駆動されるＭＯＳ型電界効果トランジスタの製造
方法において、 前記半導体基板の表面に前記第１のゲート絶縁膜を形成
した後に、多結晶シリコン膜を形成し、前記多結晶シリ
コン膜を前記ゲート電極の形状に加工する第１の工程
と、 前記第１の工程の実施後、前記逆導電型の不純物をイオ
ン注入することによって、前記第１のソース領域及び前
記第１のドレイン領域を形成し、同時に前記逆導電型の
不純物を前記多結晶シリコン膜に導入する第２の工程と
を有し、 前記ゲート電極の多結晶シリコン層内に、前記第１のゲ
ート絶縁膜との界面の近傍での濃度が８×１０18〜１×
１０19ｃｍ-3であって前記界面の近傍で実効的な濃度が
最小となるように前記ゲート電極の厚さ方向に前記逆導
電型の不純物からなる連続した濃度勾配が形成されたＭ
ＯＳ型電界効果トランジスタを製造することを特徴とす
るＭＯＳ型電界効果トランジスタの製造方法。 - 【請求項５】 一導電型の半導体基板と、前記半導体基
板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成され少なくとも一部が多結晶シリコン層からなる
ゲート電極と、前記半導体基板内に形成され前記半導体
基板とは逆導電型のソース領域及びドレイン領域とによ
って構成され、前記ソース領域が相対的に不純物濃度が
大きいソース拡散層と相対的に不純物濃度が小さいソー
ス側ＬＤＤ層とからなり、前記ドレイン領域が相対的に
不純物濃度が大きいドレイン拡散層と相対的に不純物濃
度が小さいドレイン側ＬＤＤ層とからなり、前記ソース
拡散層及び前記ドレイン拡散層は前記ゲート電極とオー
バーラップせず、前記ソース側ＬＤＤ層及び前記ドレイ
ン側ＬＤＤ層が前記ゲート絶縁膜を介して前記ゲート電
極とオーバーラップしているＭＯＳ型電界効果トランジ
スタの製造方法において、 前記半導体基板の表面に前記ゲート絶縁膜を形成した後
に、多結晶シリコン膜を形成し、前記多結晶シリコン膜
を前記ゲート電極の形状に加工する第１の工程と、 前記第１の工程の実施後、前記逆導電型の不純物をイオ
ン注入することによって自己整合的に前記ソース側ＬＤ
Ｄ層及び前記ドレイン側ＬＤＤ層を形成し、同時に前記
逆導電型の不純物を前記多結晶シリコン膜に導入する第
２の工程と、 前記第２の工程の実施後に前記ゲート電極の側面にサイ
ドウォールを形成する第３の工程と、 前記第３の工程の実施後、前記逆導電型の不純物をイオ
ン注入することによって自己整合的に前記ソース拡散層
及び前記ドレイン拡散層を形成し、同時に前記逆導電型
の不純物を前記多結晶シリコン膜に導入する第４の工程
とを有し、 前記ゲート電極の多結晶シリコン層内に、前記ゲート絶
縁膜との界面の近傍での濃度が８×１０18〜１×１０19
ｃｍ-3であって前記界面の近傍で実効的な濃度が最小と
なるように前記ゲート電極の厚さ方向に前記逆導電型の
不純物からなる連続した濃度勾配が形成されたＭＯＳ型
電界効果トランジスタを製造することを特徴とするＭＯ
Ｓ型電界効果トランジスタの製造方法。 - 【請求項６】 前記第１の工程で形成される多結晶シリ
コン膜がノンドープのものである請求項４または５に記
載のＭＯＳ型電界効果トランジスタの製造方法。 - 【請求項７】 前記第１の工程で形成される多結晶シリ
コン膜に前記一導電型の不純物が含まれ、前記第２の工
程でイオン注入により、前記多結晶シリコン膜中の前記
一導電型の不純物が打ち消される請求項４または５に記
載のＭＯＳ型電界効果トランジスタの製造方法。
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