JPH0555560A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0555560A JPH0555560A JP3211745A JP21174591A JPH0555560A JP H0555560 A JPH0555560 A JP H0555560A JP 3211745 A JP3211745 A JP 3211745A JP 21174591 A JP21174591 A JP 21174591A JP H0555560 A JPH0555560 A JP H0555560A
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- polysilicon
- insulating film
- gate insulating
- drain region
- gate
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
Abstract
(57)【要約】
【目的】 高耐圧ＭＯＳＦＥＴに関し，ゲート絶縁膜を
厚くすることなく，かつオフセット構造も必要としない
素子構造を提供する。 【構成】 ｎ−Ｓｉ基板１１の表面にｐ+ ソース領域１
２およびｐ+ ドレイン領域１３が形成され，ｐ+ ソース
領域１２およびｐ+ ドレイン領域１３の間のＳｉ基板１
１上にゲート絶縁膜１４，およびポリシリコンから成る
ゲート電極１５，１６が形成されている。ＳｉＯ2 から
成るゲート絶縁膜１４は，通常の厚さである。ポリシリ
コンから成るゲート電極は，２層から成る。ゲート絶縁
膜に近い方のポリシリコンゲート１５は，Ｓｉ基板１１
もしくはソース領域１２とドレイン領域１３との間に高
電圧が印加された際に，空乏層１７が形成される程度
に，不純物が低濃度にドープされている。もう一方のポ
リシリコンゲート１６は，高濃度に不純物がドープされ
ている。
厚くすることなく，かつオフセット構造も必要としない
素子構造を提供する。 【構成】 ｎ−Ｓｉ基板１１の表面にｐ+ ソース領域１
２およびｐ+ ドレイン領域１３が形成され，ｐ+ ソース
領域１２およびｐ+ ドレイン領域１３の間のＳｉ基板１
１上にゲート絶縁膜１４，およびポリシリコンから成る
ゲート電極１５，１６が形成されている。ＳｉＯ2 から
成るゲート絶縁膜１４は，通常の厚さである。ポリシリ
コンから成るゲート電極は，２層から成る。ゲート絶縁
膜に近い方のポリシリコンゲート１５は，Ｓｉ基板１１
もしくはソース領域１２とドレイン領域１３との間に高
電圧が印加された際に，空乏層１７が形成される程度
に，不純物が低濃度にドープされている。もう一方のポ
リシリコンゲート１６は，高濃度に不純物がドープされ
ている。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置，特に，基
板もしくはソースとドレインとの間に，絶対値で１０〜
１００Ｖ以上の高電圧が印加される，高耐圧ＭＯＳＦＥ
Ｔに関する。
板もしくはソースとドレインとの間に，絶対値で１０〜
１００Ｖ以上の高電圧が印加される，高耐圧ＭＯＳＦＥ
Ｔに関する。
【０００２】
【従来の技術】図４は従来例を示す図であり，従来の高
耐圧ＭＯＳＦＥＴの例を示している。同図において，４
１はｎ−Ｓｉ基板，４２はｐ+ ソース領域（不純物濃度
１０ 19〜１０20ｃｍ-3），４３はｐ+ ドレイン領域（不
純物濃度１０19〜１０20ｃｍ -3），４４はｐ- ソースオ
フセット領域（不純物濃度１０16〜１０17ｃｍ-3），４
５はｐ- ドレインオフセット領域（不純物濃度１０16〜
１０17ｃｍ-3），４６はＳｉＯ2 から成る薄いゲート絶
縁膜（厚さ２５０Å），４７はＳｉＯ2 から成る厚いゲ
ート絶縁膜（厚さ８００Å），４８はポリシリコンゲー
ト電極（厚さ４０００Å）である。
耐圧ＭＯＳＦＥＴの例を示している。同図において，４
１はｎ−Ｓｉ基板，４２はｐ+ ソース領域（不純物濃度
１０ 19〜１０20ｃｍ-3），４３はｐ+ ドレイン領域（不
純物濃度１０19〜１０20ｃｍ -3），４４はｐ- ソースオ
フセット領域（不純物濃度１０16〜１０17ｃｍ-3），４
５はｐ- ドレインオフセット領域（不純物濃度１０16〜
１０17ｃｍ-3），４６はＳｉＯ2 から成る薄いゲート絶
縁膜（厚さ２５０Å），４７はＳｉＯ2 から成る厚いゲ
ート絶縁膜（厚さ８００Å），４８はポリシリコンゲー
ト電極（厚さ４０００Å）である。
【０００３】ゲート絶縁膜として用いられるＳｉＯ2 膜
は，１０〜１１ＭＶ／ｃｍの電界が印加されると絶縁破
壊を起こす。したがって，高耐圧ＭＯＳＦＥＴを実現す
るためにはゲート絶縁膜に印加される実効電界を低くす
る必要があり，従来次の方法が採られていた。
は，１０〜１１ＭＶ／ｃｍの電界が印加されると絶縁破
壊を起こす。したがって，高耐圧ＭＯＳＦＥＴを実現す
るためにはゲート絶縁膜に印加される実効電界を低くす
る必要があり，従来次の方法が採られていた。
【０００４】 ゲート絶縁膜の厚さを厚くする。
ソース領域およびドレイン領域の一方もしくは両方にオ
フセット構造を持たせる。
ソース領域およびドレイン領域の一方もしくは両方にオ
フセット構造を持たせる。
【０００５】 およびを併用する。図４に即して
説明すると，は，高耐圧ＭＯＳＦＥＴの部分だけに厚
いゲート絶縁膜４７を形成し，他の部分は薄いゲート絶
縁膜４６とするものである。は，ｐ- ソースオフセッ
ト領域４４およびｐ- ドレインオフセット領域４５の一
方もしくは両方を形成するものである。は，図４に示
す構造そのものである。
説明すると，は，高耐圧ＭＯＳＦＥＴの部分だけに厚
いゲート絶縁膜４７を形成し，他の部分は薄いゲート絶
縁膜４６とするものである。は，ｐ- ソースオフセッ
ト領域４４およびｐ- ドレインオフセット領域４５の一
方もしくは両方を形成するものである。は，図４に示
す構造そのものである。
【０００６】
【発明が解決しようとする課題】従来の高耐圧ＭＯＳＦ
ＥＴには，高耐圧素子部のみゲート絶縁膜を厚くするた
めの工程や，オフセット構造を形成するための特別の工
程が必要となり，工程数が増加してしまう，という問題
があった。
ＥＴには，高耐圧素子部のみゲート絶縁膜を厚くするた
めの工程や，オフセット構造を形成するための特別の工
程が必要となり，工程数が増加してしまう，という問題
があった。
【０００７】また，ゲート絶縁膜が厚く，オフセット構
造を持つためにＦＥＴの電流増幅率が低下する，という
問題もあった。本発明は，上記の問題点を解決して，ゲ
ート絶縁膜を厚くせず，オフセット構造も必要としな
い，半導体装置，特に高耐圧ＭＯＳＦＥＴを提供するこ
とを目的とする。
造を持つためにＦＥＴの電流増幅率が低下する，という
問題もあった。本発明は，上記の問題点を解決して，ゲ
ート絶縁膜を厚くせず，オフセット構造も必要としな
い，半導体装置，特に高耐圧ＭＯＳＦＥＴを提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置，特に高耐圧ＭＯＳＦＥ
Ｔは，次のように構成する。
めに，本発明に係る半導体装置，特に高耐圧ＭＯＳＦＥ
Ｔは，次のように構成する。
【０００９】（１）一導電型の半導体基板の表面に反対
導電型で高不純物濃度のソース領域およびドレイン領域
が形成され，ソース領域およびドレイン領域の間の半導
体基板上にゲート絶縁膜，およびポリシリコンから成る
ゲート電極が形成されたＭＯＳ型電界効果トランジスタ
であって，ゲート絶縁膜は，通常のＭＯＳ型電界効果ト
ランジスタで用いられるものと同じ厚さであり，ポリシ
リコンから成るゲート電極は，２層から成り，ゲート絶
縁膜に近い方のポリシリコンゲートは，半導体基板もし
くはソース領域とドレイン領域との間に高電圧が印加さ
れた際に，空乏層が形成される程度に，不純物が低濃度
にドープされており，もう一方のポリシリコンゲート
は，高濃度に不純物がドープされているように構成す
る。
導電型で高不純物濃度のソース領域およびドレイン領域
が形成され，ソース領域およびドレイン領域の間の半導
体基板上にゲート絶縁膜，およびポリシリコンから成る
ゲート電極が形成されたＭＯＳ型電界効果トランジスタ
であって，ゲート絶縁膜は，通常のＭＯＳ型電界効果ト
ランジスタで用いられるものと同じ厚さであり，ポリシ
リコンから成るゲート電極は，２層から成り，ゲート絶
縁膜に近い方のポリシリコンゲートは，半導体基板もし
くはソース領域とドレイン領域との間に高電圧が印加さ
れた際に，空乏層が形成される程度に，不純物が低濃度
にドープされており，もう一方のポリシリコンゲート
は，高濃度に不純物がドープされているように構成す
る。
【００１０】（２）一導電型の半導体基板の表面に反対
導電型で高不純物濃度のソース領域およびドレイン領域
が形成され，ソース領域およびドレイン領域の間の半導
体基板上にゲート絶縁膜，およびポリシリコンから成る
ゲート電極が形成されたＭＯＳ型電界効果トランジスタ
であって，ゲート絶縁膜は，通常のＭＯＳ型電界効果ト
ランジスタで用いられるものと同じ厚さであり，ポリシ
リコンから成るゲート電極は，２つの領域から成り，ソ
ース領域およびドレイン領域のいずれか一方または両方
に近い方のポリシリコンゲートは，半導体基板もしくは
ソース領域とドレイン領域との間に高電圧が印加された
際に，空乏層が形成される程度に，不純物が低濃度にド
ープされており，もう一方のポリシリコンゲートは，高
濃度に不純物がドープされているように構成する。
導電型で高不純物濃度のソース領域およびドレイン領域
が形成され，ソース領域およびドレイン領域の間の半導
体基板上にゲート絶縁膜，およびポリシリコンから成る
ゲート電極が形成されたＭＯＳ型電界効果トランジスタ
であって，ゲート絶縁膜は，通常のＭＯＳ型電界効果ト
ランジスタで用いられるものと同じ厚さであり，ポリシ
リコンから成るゲート電極は，２つの領域から成り，ソ
ース領域およびドレイン領域のいずれか一方または両方
に近い方のポリシリコンゲートは，半導体基板もしくは
ソース領域とドレイン領域との間に高電圧が印加された
際に，空乏層が形成される程度に，不純物が低濃度にド
ープされており，もう一方のポリシリコンゲートは，高
濃度に不純物がドープされているように構成する。
【００１１】（３）一導電型の半導体基板の表面に反対
導電型で高不純物濃度のソース領域およびドレイン領域
が形成され，ソース領域およびドレイン領域の間の半導
体基板上にゲート絶縁膜，およびポリシリコンから成る
ゲート電極が形成されたＭＯＳ型電界効果トランジスタ
であって，ゲート絶縁膜は，通常のＭＯＳ型電界効果ト
ランジスタで用いられるものと同じ厚さであり，ポリシ
リコンから成るゲート電極は，半導体基板もしくはソー
ス領域とドレイン領域との間に高電圧が印加された際
に，空乏層が形成される程度に，不純物が低濃度にドー
プされているように構成する。
導電型で高不純物濃度のソース領域およびドレイン領域
が形成され，ソース領域およびドレイン領域の間の半導
体基板上にゲート絶縁膜，およびポリシリコンから成る
ゲート電極が形成されたＭＯＳ型電界効果トランジスタ
であって，ゲート絶縁膜は，通常のＭＯＳ型電界効果ト
ランジスタで用いられるものと同じ厚さであり，ポリシ
リコンから成るゲート電極は，半導体基板もしくはソー
ス領域とドレイン領域との間に高電圧が印加された際
に，空乏層が形成される程度に，不純物が低濃度にドー
プされているように構成する。
【００１２】
【作用】本発明に係る高耐圧ＭＯＳＦＥＴでは，ゲート
絶縁膜の高電圧が印加される部分上のポリシリコンから
成るゲート電極が低濃度にドープされている。したがっ
て，半導体基板もしくはソース領域とドレイン領域との
間に高電圧が印加された際に，低濃度にドープされたポ
リシリコンゲート中に空乏層が形成されて広がる。その
結果，半導体基板もしくはソース領域並びにドレイン領
域から見たゲート絶縁膜の実効膜厚が厚くなり，ゲート
絶縁膜に加わる電界が低くなる。
絶縁膜の高電圧が印加される部分上のポリシリコンから
成るゲート電極が低濃度にドープされている。したがっ
て，半導体基板もしくはソース領域とドレイン領域との
間に高電圧が印加された際に，低濃度にドープされたポ
リシリコンゲート中に空乏層が形成されて広がる。その
結果，半導体基板もしくはソース領域並びにドレイン領
域から見たゲート絶縁膜の実効膜厚が厚くなり，ゲート
絶縁膜に加わる電界が低くなる。
【００１３】以上のことから，本発明に係る素子構造を
採ることにより，ゲート絶縁膜を厚くすることなく，か
つオフセット構造も必要としない高耐圧ＭＯＳＦＥＴを
実現することが可能になる。
採ることにより，ゲート絶縁膜を厚くすることなく，か
つオフセット構造も必要としない高耐圧ＭＯＳＦＥＴを
実現することが可能になる。
【００１４】
【実施例】（実施例１）図１は実施例１を示す図であ
り，図（ａ）素子構造を示しており，図（ｂ）はバイア
ス状態を示している。
り，図（ａ）素子構造を示しており，図（ｂ）はバイア
ス状態を示している。
【００１５】同図において，１１はｎ−Ｓｉ基板，１２
はｐ+ ソース領域（不純物濃度１０ 19〜１０20ｃ
ｍ-3），１３はｐ+ ドレイン領域（不純物濃度１０19〜
１０20ｃｍ -3），１４はＳｉＯ2 から成るゲート絶縁
膜，１５は低不純物濃度ポリシリコンゲート電極，１６
は高不純物濃度ポリシリコンゲート電極，１７は空乏層
である。
はｐ+ ソース領域（不純物濃度１０ 19〜１０20ｃ
ｍ-3），１３はｐ+ ドレイン領域（不純物濃度１０19〜
１０20ｃｍ -3），１４はＳｉＯ2 から成るゲート絶縁
膜，１５は低不純物濃度ポリシリコンゲート電極，１６
は高不純物濃度ポリシリコンゲート電極，１７は空乏層
である。
【００１６】ＳｉＯ2 から成るゲート絶縁膜１４の厚さ
は，通常のＭＯＳＦＥＴと同じで２５０Åである。低不
純物濃度ポリシリコンゲート電極１５は，不純物濃度１
０18〜１０19ｃｍ -3，厚さ１０００Åである。
は，通常のＭＯＳＦＥＴと同じで２５０Åである。低不
純物濃度ポリシリコンゲート電極１５は，不純物濃度１
０18〜１０19ｃｍ -3，厚さ１０００Åである。
【００１７】高不純物濃度ポリシリコンゲート電極１６
は，不純物濃度１０20〜１０21ｃｍ -3，厚さ３０００Å
である。図（ａ）に示す構造を有する高耐圧ＭＯＳＦＥ
Ｔを図（ｂ）に示すようにバイアスする。すなわち，ソ
ース１２は接地し，ドレイン１３にドレイン電圧ＶD を
印加し，高不純物濃度ポリシリコンゲート電極１６にゲ
ート電圧ＶG を印加する。そして，ドレイン電圧ＶD を
高めていくと，低不純物濃度ポリシリコンゲート電極１
５内に空乏層１７が形成される。ドレイン電圧ＶD が高
くなるほど低不純物濃度ポリシリコンゲート電極１５内
の空乏層１７の幅が広くなる。この結果，ドレイン領域
１３から見たゲート絶縁膜１４の実効膜厚が厚くなるの
で，ゲート絶縁膜に加わる電界は低くなる。したがっ
て，ゲート絶縁膜の絶縁破壊は生じない。
は，不純物濃度１０20〜１０21ｃｍ -3，厚さ３０００Å
である。図（ａ）に示す構造を有する高耐圧ＭＯＳＦＥ
Ｔを図（ｂ）に示すようにバイアスする。すなわち，ソ
ース１２は接地し，ドレイン１３にドレイン電圧ＶD を
印加し，高不純物濃度ポリシリコンゲート電極１６にゲ
ート電圧ＶG を印加する。そして，ドレイン電圧ＶD を
高めていくと，低不純物濃度ポリシリコンゲート電極１
５内に空乏層１７が形成される。ドレイン電圧ＶD が高
くなるほど低不純物濃度ポリシリコンゲート電極１５内
の空乏層１７の幅が広くなる。この結果，ドレイン領域
１３から見たゲート絶縁膜１４の実効膜厚が厚くなるの
で，ゲート絶縁膜に加わる電界は低くなる。したがっ
て，ゲート絶縁膜の絶縁破壊は生じない。
【００１８】（実施例２）図２は実施例２を示す図であ
る。同図において，２１はｎ−Ｓｉ基板，２２はｐ+ ソ
ース領域（不純物濃度１０ 19〜１０20ｃｍ-3），２３は
ｐ+ ドレイン領域（不純物濃度１０19〜１０20ｃ
ｍ -3），２４はＳｉＯ2 から成るゲート絶縁膜，２５は
低不純物濃度ポリシリコンゲート電極，２６は高不純物
濃度ポリシリコンゲート電極である。
る。同図において，２１はｎ−Ｓｉ基板，２２はｐ+ ソ
ース領域（不純物濃度１０ 19〜１０20ｃｍ-3），２３は
ｐ+ ドレイン領域（不純物濃度１０19〜１０20ｃ
ｍ -3），２４はＳｉＯ2 から成るゲート絶縁膜，２５は
低不純物濃度ポリシリコンゲート電極，２６は高不純物
濃度ポリシリコンゲート電極である。
【００１９】ＳｉＯ2 から成るゲート絶縁膜２４の厚さ
は，通常のＭＯＳＦＥＴと同じで２５０Åである。低不
純物濃度ポリシリコンゲート電極２５は，不純物濃度１
０18〜１０19ｃｍ -3である。
は，通常のＭＯＳＦＥＴと同じで２５０Åである。低不
純物濃度ポリシリコンゲート電極２５は，不純物濃度１
０18〜１０19ｃｍ -3である。
【００２０】高不純物濃度ポリシリコンゲート電極２６
は，不純物濃度１０20〜１０21ｃｍ -3である。本実施例
の構造を有する高耐圧ＭＯＳＦＥＴは，ドレイン領域２
３に高電圧が印加される場合に適用されるように，ポリ
シリコンゲート電極を２つの領域から構成し，ドレイン
領域２３に近い方を低不純物濃度ポリシリコンゲート電
極２５とし，ソース領域２２に近い方を高不純物濃度ポ
リシリコンゲート電極２６としている。
は，不純物濃度１０20〜１０21ｃｍ -3である。本実施例
の構造を有する高耐圧ＭＯＳＦＥＴは，ドレイン領域２
３に高電圧が印加される場合に適用されるように，ポリ
シリコンゲート電極を２つの領域から構成し，ドレイン
領域２３に近い方を低不純物濃度ポリシリコンゲート電
極２５とし，ソース領域２２に近い方を高不純物濃度ポ
リシリコンゲート電極２６としている。
【００２１】（実施例３）図３は実施例３を示す図であ
る。同図において，３１はｎ−Ｓｉ基板，３２はｐ+ ソ
ース領域（不純物濃度１０ 19〜１０20ｃｍ-3），３３は
ｐ+ ドレイン領域（不純物濃度１０19〜１０20ｃ
ｍ -3），３４はＳｉＯ2 から成るゲート絶縁膜，３５は
低不純物濃度ポリシリコンゲート電極である。
る。同図において，３１はｎ−Ｓｉ基板，３２はｐ+ ソ
ース領域（不純物濃度１０ 19〜１０20ｃｍ-3），３３は
ｐ+ ドレイン領域（不純物濃度１０19〜１０20ｃ
ｍ -3），３４はＳｉＯ2 から成るゲート絶縁膜，３５は
低不純物濃度ポリシリコンゲート電極である。
【００２２】ＳｉＯ2 から成るゲート絶縁膜３４の厚さ
は，通常のＭＯＳＦＥＴと同じで２５０Åである。低不
純物濃度ポリシリコンゲート電極３５は，不純物濃度１
０18〜１０19ｃｍ -3である。
は，通常のＭＯＳＦＥＴと同じで２５０Åである。低不
純物濃度ポリシリコンゲート電極３５は，不純物濃度１
０18〜１０19ｃｍ -3である。
【００２３】本実施例の構造を有する高耐圧ＭＯＳＦＥ
Ｔは，ポリシリコンゲート電極を低不純物濃度ポリシリ
コンゲート電極３５のみから構成している。この構造
は，ポリシリコンゲートへのイオン注入工程を２回に分
けることにより，すなわち低不純物濃度ポリシリコンゲ
ート電極３５は低注入で形成し，これに続く他の導電層
となる部分は高注入とすることにより実現される。
Ｔは，ポリシリコンゲート電極を低不純物濃度ポリシリ
コンゲート電極３５のみから構成している。この構造
は，ポリシリコンゲートへのイオン注入工程を２回に分
けることにより，すなわち低不純物濃度ポリシリコンゲ
ート電極３５は低注入で形成し，これに続く他の導電層
となる部分は高注入とすることにより実現される。
【００２４】
【発明の効果】本発明によれば，ゲート絶縁膜を厚くす
ることなく，オフセット構造を持たなくとも高耐圧ＭＯ
ＳＦＥＴを実現することができる。
ることなく，オフセット構造を持たなくとも高耐圧ＭＯ
ＳＦＥＴを実現することができる。
【図１】実施例１を示す図である。
【図２】実施例２を示す図である。
【図３】実施例３を示す図である。
【図４】従来例を示す図である。
１１ ｎ−Ｓｉ基板 １２ ｐ+ ソース領域 １３ ｐ+ ドレイン領域 １４ ＳｉＯ2 から成るゲート絶縁膜 １５ 低不純物濃度ポリシリコンゲート電極 １６ 高不純物濃度ポリシリコンゲート電極 １７ 空乏層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/46 Ａ 7738−4Ｍ
Claims (3)
- 【請求項１】 一導電型の半導体基板の表面に反対導電
型で高不純物濃度のソース領域およびドレイン領域が形
成され，ソース領域およびドレイン領域の間の半導体基
板上にゲート絶縁膜，およびポリシリコンから成るゲー
ト電極が形成されたＭＯＳ型電界効果トランジスタであ
って， ゲート絶縁膜は，通常のＭＯＳ型電界効果トランジスタ
で用いられるものと同じ厚さであり， ポリシリコンから成るゲート電極は，２層から成り， ゲート絶縁膜に近い方のポリシリコンゲートは，半導体
基板もしくはソース領域とドレイン領域との間に高電圧
が印加された際に，空乏層が形成される程度に，不純物
が低濃度にドープされており， もう一方のポリシリコンゲートは，高濃度に不純物がド
ープされていることを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板の表面に反対導電
型で高不純物濃度のソース領域およびドレイン領域が形
成され，ソース領域およびドレイン領域の間の半導体基
板上にゲート絶縁膜，およびポリシリコンから成るゲー
ト電極が形成されたＭＯＳ型電界効果トランジスタであ
って， ゲート絶縁膜は，通常のＭＯＳ型電界効果トランジスタ
で用いられるものと同じ厚さであり， ポリシリコンから成るゲート電極は，２つの領域から成
り， ソース領域およびドレイン領域のいずれか一方または両
方に近い方のポリシリコンゲートは，半導体基板もしく
はソース領域とドレイン領域との間に高電圧が印加され
た際に，空乏層が形成される程度に，不純物が低濃度に
ドープされており， もう一方のポリシリコンゲートは，高濃度に不純物がド
ープされていることを特徴とする半導体装置。 - 【請求項３】 一導電型の半導体基板の表面に反対導電
型で高不純物濃度のソース領域およびドレイン領域が形
成され，ソース領域およびドレイン領域の間の半導体基
板上にゲート絶縁膜，およびポリシリコンから成るゲー
ト電極が形成されたＭＯＳ型電界効果トランジスタであ
って， ゲート絶縁膜は，通常のＭＯＳ型電界効果トランジスタ
で用いられるものと同じ厚さであり， ポリシリコンから成るゲート電極は，半導体基板もしく
はソース領域とドレイン領域との間に高電圧が印加され
た際に，空乏層が形成される程度に，不純物が低濃度に
ドープされていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211745A JPH0555560A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211745A JPH0555560A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555560A true JPH0555560A (ja) | 1993-03-05 |
Family
ID=16610886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211745A Pending JPH0555560A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555560A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1991
- 1991-08-23 JP JP3211745A patent/JPH0555560A/ja active Pending
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