JPS59121979A - 高耐圧絶縁ゲ−ト型半導体装置 - Google Patents
高耐圧絶縁ゲ−ト型半導体装置Info
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- JPS59121979A JPS59121979A JP22900782A JP22900782A JPS59121979A JP S59121979 A JPS59121979 A JP S59121979A JP 22900782 A JP22900782 A JP 22900782A JP 22900782 A JP22900782 A JP 22900782A JP S59121979 A JPS59121979 A JP S59121979A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
不発８Ａは、高耐圧絶縁ゲート型半導体装置にかがり、
特に絶縁ゲート電界効果トランジスタの両耐圧化に関す
る。
特に絶縁ゲート電界効果トランジスタの両耐圧化に関す
る。
一一般ＶＣＭＯ８ＦＢ’Ｉ’ のドレイン耐圧は、ゲー
ト下のドレイン端における電界集中によるアバランシュ
破壊で決まっている。このため、ＭＯＳＦＥＴ のドレ
イン耐圧全向上する為には、ドレイン拡散層の周囲にド
レインと同一伝導型で不純物濃度の少ない低濃度層全形
成して、半導体基板とドレインの接合耐圧を向上する方
法、あるいは、ゲート酸化膜の膜厚を大きくして、ゲー
ト−ドレイン間の電界全緩和する方法が一般にとられて
いる。以下に従来の高耐圧ＭＯ８ＦＥＴの構造を詳述す
る。
ト下のドレイン端における電界集中によるアバランシュ
破壊で決まっている。このため、ＭＯＳＦＥＴ のドレ
イン耐圧全向上する為には、ドレイン拡散層の周囲にド
レインと同一伝導型で不純物濃度の少ない低濃度層全形
成して、半導体基板とドレインの接合耐圧を向上する方
法、あるいは、ゲート酸化膜の膜厚を大きくして、ゲー
ト−ドレイン間の電界全緩和する方法が一般にとられて
いる。以下に従来の高耐圧ＭＯ８ＦＥＴの構造を詳述す
る。
第１図は、従来の耐圧全向上させたＭＵ ８ ］１”
Ｅ Ｔを示す断面図である。図において、１はＮ型シリ
コン基板、２はソース高濃度拡散層、３はドレイン高濃
度拡散層、４はドレイン低濃度拡散層、５はゲート酸化
膜、６はＮ型ポリシリコン層、７はフィールド酸化膜、
８はＣＶＤＰＳＧ膜、９はソース電極、１０はドレイン
電極、１１はゲート電極である。本Ｍ（Ｊ８ＦＥＴでは
Ｎ型シリコン基板１とドレイン３の接合耐圧をＰ型低濃
度層４全設けることにより向上させたものである。
Ｅ Ｔを示す断面図である。図において、１はＮ型シリ
コン基板、２はソース高濃度拡散層、３はドレイン高濃
度拡散層、４はドレイン低濃度拡散層、５はゲート酸化
膜、６はＮ型ポリシリコン層、７はフィールド酸化膜、
８はＣＶＤＰＳＧ膜、９はソース電極、１０はドレイン
電極、１１はゲート電極である。本Ｍ（Ｊ８ＦＥＴでは
Ｎ型シリコン基板１とドレイン３の接合耐圧をＰ型低濃
度層４全設けることにより向上させたものである。
しかしながら、このような構造においては、Ｐ型低濃度
領域がピンチ抵抗としてはたらくためＶＣ１相互コンダ
クタンスが小さくなる難点がある。
領域がピンチ抵抗としてはたらくためＶＣ１相互コンダ
クタンスが小さくなる難点がある。
第２図は、スタックドゲートを用いた従来のＭＯ−８Ｆ
ＥＴ の構造４示す断面図である。ゲート電極６をオ
フセット構造として、オフセット領域全スタックドゲー
ト１２でコントロールする。この構造をとるとスタック
ドゲート１２の下のゲート酸化膜が厚い為耐圧は向上す
るが、オフセット領域ＶＣ尚い電圧をかける必要があり
、また電極端子１３が増えるという欠点がある。
ＥＴ の構造４示す断面図である。ゲート電極６をオ
フセット構造として、オフセット領域全スタックドゲー
ト１２でコントロールする。この構造をとるとスタック
ドゲート１２の下のゲート酸化膜が厚い為耐圧は向上す
るが、オフセット領域ＶＣ尚い電圧をかける必要があり
、また電極端子１３が増えるという欠点がある。
第３図は、従来のゲート酸化膜厚を部分的に変えて高側
圧化したＭＯＳＦＥＴの断面図である。図において、ゲ
ート酸化膜のドレイン側１５をソース側１４０領域より
厚くした階段状のゲート構造をとるものでゲート−ドレ
イン間の電界全緩和し、ＭＯＳＦＥＴの耐圧全回上する
ものである。しかしながら本構造をとるとゲート酸化膜
厚の薄い領域１４と厚い領域１５で、ＭＯＳＦＥＴのし
きい値■Ｔが異なり、ゲート酸化膜厚が厚い部分での■
Ｔが筒くなるため印加ゲート電圧に対して、十分な太〔
発明の目的〕 不発明は、以上の問題点全改良した高耐圧絶縁ゲート型
半導体装置、特に階段状のゲート構造４有するＭＯＳＦ
ＥＴにおいて耐圧全向上し、かつしきい値電圧をコント
ロールし、相互コンダクタンスのバラツキの少ない高耐
圧ｔ５縁ゲート型半導体装置を提供するにある。
圧化したＭＯＳＦＥＴの断面図である。図において、ゲ
ート酸化膜のドレイン側１５をソース側１４０領域より
厚くした階段状のゲート構造をとるものでゲート−ドレ
イン間の電界全緩和し、ＭＯＳＦＥＴの耐圧全回上する
ものである。しかしながら本構造をとるとゲート酸化膜
厚の薄い領域１４と厚い領域１５で、ＭＯＳＦＥＴのし
きい値■Ｔが異なり、ゲート酸化膜厚が厚い部分での■
Ｔが筒くなるため印加ゲート電圧に対して、十分な太〔
発明の目的〕 不発明は、以上の問題点全改良した高耐圧絶縁ゲート型
半導体装置、特に階段状のゲート構造４有するＭＯＳＦ
ＥＴにおいて耐圧全向上し、かつしきい値電圧をコント
ロールし、相互コンダクタンスのバラツキの少ない高耐
圧ｔ５縁ゲート型半導体装置を提供するにある。
本第１の発明は、ＭＯ８型電界効果トランジスタにおい
て、ゲート絶縁膜が膜厚の薄い第１領域と膜厚の厚い第
２領域よりなる階段構造を有し、該ゲート絶縁膜の第１
領域の表面上に形成する第１のゲート導体層と、第２の
ゲート絶縁膜表面ＶＣ形成する前記第１のゲート導体層
とは異なる材料からなる第２のゲート導電体層とを有し
、第１のゲート導電体層と半導体基板との仕事関数の差
が第２のゲート導電体層と半導体基板との仕事関数の差
よりも大きいこと全特徴とする高耐圧絶縁ゲート型半導
体装置にある。
て、ゲート絶縁膜が膜厚の薄い第１領域と膜厚の厚い第
２領域よりなる階段構造を有し、該ゲート絶縁膜の第１
領域の表面上に形成する第１のゲート導体層と、第２の
ゲート絶縁膜表面ＶＣ形成する前記第１のゲート導体層
とは異なる材料からなる第２のゲート導電体層とを有し
、第１のゲート導電体層と半導体基板との仕事関数の差
が第２のゲート導電体層と半導体基板との仕事関数の差
よりも大きいこと全特徴とする高耐圧絶縁ゲート型半導
体装置にある。
また、本第２の発明は、ＭＯ８型電界効果型トランジス
タにおいて、ゲート絶縁膜がソース側の第１領域、チャ
ンネル中央部表面の第２領域、ドレイン側の第３領域か
らなり、該ゲート絶縁膜の第１及び第３領域が厚く、第
２領域が薄い凹形構造をなし、該ゲート絶縁膜の第１及
び第３領域表面に形成する第１及び第３のゲート導電体
層と、第２のゲート絶縁膜表面に形成する前記第１のゲ
ート導電体層とは異なる材料からなる第２のゲート導電
体層とを有し％第１及び第３のゲート導電体層と半導体
基板との仕事関数の差が第２のゲート導電体層と半導体
基板との仕事関数の差よ−りも小さいこと全特徴とする
高耐圧絶縁ゲート型半導体装置にある。
タにおいて、ゲート絶縁膜がソース側の第１領域、チャ
ンネル中央部表面の第２領域、ドレイン側の第３領域か
らなり、該ゲート絶縁膜の第１及び第３領域が厚く、第
２領域が薄い凹形構造をなし、該ゲート絶縁膜の第１及
び第３領域表面に形成する第１及び第３のゲート導電体
層と、第２のゲート絶縁膜表面に形成する前記第１のゲ
ート導電体層とは異なる材料からなる第２のゲート導電
体層とを有し％第１及び第３のゲート導電体層と半導体
基板との仕事関数の差が第２のゲート導電体層と半導体
基板との仕事関数の差よ−りも小さいこと全特徴とする
高耐圧絶縁ゲート型半導体装置にある。
以下、実施例にそって図面を参照し、本発明全具体的に
説明する。
説明する。
第４図は、不法１の発明の一実施例によるＭＯ８型電界
効果トランジスタの断面図である。図においてＩｔ′ｉ
Ｎ型シリコン基板、２はソース高濃度拡散層、３はドレ
イン高濃度拡散層、７はフィールド酸化膜、８はＣＶＤ
Ｐ８Ｇ膜、 ９はソース電極。
効果トランジスタの断面図である。図においてＩｔ′ｉ
Ｎ型シリコン基板、２はソース高濃度拡散層、３はドレ
イン高濃度拡散層、７はフィールド酸化膜、８はＣＶＤ
Ｐ８Ｇ膜、 ９はソース電極。
１０Ｆｉドレイン電極、１１はゲート電極である。
ゲート酸化膜はソース側の薄い領域１６とドレイン側の
厚い領域１７よフなり、ゲー）［化膜の博い領域１６上
には、Ｎ型シリコン基板１との仕事関数差φＭ８０大き
い導電体層（例えばＰｔ ）１８を形成し、またゲート
酸化膜の厚い領域１７上には、Ｎ型シリコン基板１との
仕事関数差φＭ８が、はとんどＯｅＶに近い導電体層（
しＵえはＮ型ポリシリコン）１９を形成する。このよう
な階段状のゲート酸化膜上の導電体層１８．１９にそれ
ぞれＰｔＮ型ポリシリコンとすれば、Ｎ型シリコン基板
１とＰｔ及びＮ型ポリシリコンの仕事関数差φＭ８は、
それぞれ１．３ｅＶ、ＱｅＶであり、ゲート酸化膜１５
．１６の膜厚をそれぞれ１００ＯＡ、１３５０Ａとする
ことにより階段状のゲートのしきい値電圧ｖＴが膜厚の
異なる２領域において等しくなる。従って従来の方法に
よる第２図ＶＣ示すようにゲート酸化膜の厚い領域ＶＣ
高電圧全印加する必要がなくなる。また前述のように膜
厚の異なる２領域において、しきい値電圧ＶＴが等しい
ので、相互コンダクタンスｇｍが低下することはない。
厚い領域１７よフなり、ゲー）［化膜の博い領域１６上
には、Ｎ型シリコン基板１との仕事関数差φＭ８０大き
い導電体層（例えばＰｔ ）１８を形成し、またゲート
酸化膜の厚い領域１７上には、Ｎ型シリコン基板１との
仕事関数差φＭ８が、はとんどＯｅＶに近い導電体層（
しＵえはＮ型ポリシリコン）１９を形成する。このよう
な階段状のゲート酸化膜上の導電体層１８．１９にそれ
ぞれＰｔＮ型ポリシリコンとすれば、Ｎ型シリコン基板
１とＰｔ及びＮ型ポリシリコンの仕事関数差φＭ８は、
それぞれ１．３ｅＶ、ＱｅＶであり、ゲート酸化膜１５
．１６の膜厚をそれぞれ１００ＯＡ、１３５０Ａとする
ことにより階段状のゲートのしきい値電圧ｖＴが膜厚の
異なる２領域において等しくなる。従って従来の方法に
よる第２図ＶＣ示すようにゲート酸化膜の厚い領域ＶＣ
高電圧全印加する必要がなくなる。また前述のように膜
厚の異なる２領域において、しきい値電圧ＶＴが等しい
ので、相互コンダクタンスｇｍが低下することはない。
第５図は不法１の発明の他の実施例によるＭＯ８型電界
効果トランジスタの断面図である。図ｔζおいて構成は
第４図に準するが、異なる点はどレイン高濃度層３の周
囲に図示されている様に、これと同一の伝導型の低濃度
層４が設けであることである。このようにすることによ
り第４図の第１の実施例に比較して相互コンダクタンス
ｇｍは低下するが、ドレイン耐圧はさらに高くできる効
果がある。
効果トランジスタの断面図である。図ｔζおいて構成は
第４図に準するが、異なる点はどレイン高濃度層３の周
囲に図示されている様に、これと同一の伝導型の低濃度
層４が設けであることである。このようにすることによ
り第４図の第１の実施例に比較して相互コンダクタンス
ｇｍは低下するが、ドレイン耐圧はさらに高くできる効
果がある。
第７図は不法２の発明の一実施例によるＭＯ８型電界効
果トランジスタの断面図を示す。ＭＯＳＦＥＴ では第
６図に示すトランスミ、ジョンゲート回路のような双方
向性の回路があり、このような回路ではＭＯ８ＦＥ’ｌ
’のソース及びドレインが対称形である。
果トランジスタの断面図を示す。ＭＯＳＦＥＴ では第
６図に示すトランスミ、ジョンゲート回路のような双方
向性の回路があり、このような回路ではＭＯ８ＦＥ’ｌ
’のソース及びドレインが対称形である。
従って、双方向性ＭＯ８ＦＥＴを高耐圧化するためＶＣ
は、以上述べたような高耐圧化したドレイン側ゲート構
造をソース側にも適用する必要がある。
は、以上述べたような高耐圧化したドレイン側ゲート構
造をソース側にも適用する必要がある。
第７図において１〜１１は第１の発明の第４図に準する
。本実施例ではソース高濃度拡散層２側にもドレイン側
と対称形になるように厚いゲート酸化膜２０を設け、そ
の表面にＮ型シリコン基板と仕事関数差がほぼＯｅＶと
なるＮ型ポリシリコン１９’ｔゲート電極として設ける
。１８はチャンネル中央の薄いゲート酸化Ｊｌｌ！２１
上に設けられたＰｉ電極である。このような双方向性Ｍ
Ｏ８ＦＥＴにおいても前述したように、しきい値電圧Ｖ
Ｔは、ソース及びドレイン側の厚いゲート酸化膜領域と
チャンネル中央の薄いゲー）［化膜領域で同じ値となり
、耐圧も向上する。
。本実施例ではソース高濃度拡散層２側にもドレイン側
と対称形になるように厚いゲート酸化膜２０を設け、そ
の表面にＮ型シリコン基板と仕事関数差がほぼＯｅＶと
なるＮ型ポリシリコン１９’ｔゲート電極として設ける
。１８はチャンネル中央の薄いゲート酸化Ｊｌｌ！２１
上に設けられたＰｉ電極である。このような双方向性Ｍ
Ｏ８ＦＥＴにおいても前述したように、しきい値電圧Ｖ
Ｔは、ソース及びドレイン側の厚いゲート酸化膜領域と
チャンネル中央の薄いゲー）［化膜領域で同じ値となり
、耐圧も向上する。
第８図は不法２の発明による他の実施例によるＭＯ８型
電界効果トランジスタの断面図である。
電界効果トランジスタの断面図である。
第７図の構成の双方向性Ｍ（ＪＳＦＥＴの耐圧全史ＶＣ
向上するだめのもので、第５図の実施例で述べたように
不実施例ではソース拡散層２、ドレイン拡散層３の周囲
に同一不純物で、かつ低濃度のソース領域２２及びドレ
イン領域４が設けられている。
向上するだめのもので、第５図の実施例で述べたように
不実施例ではソース拡散層２、ドレイン拡散層３の周囲
に同一不純物で、かつ低濃度のソース領域２２及びドレ
イン領域４が設けられている。
従って耐圧向上７更に進めることができる。
以上説明したとお９本発明によれば階段状のゲート構造
？有するＭＯＳ ＦＥＴにおいて、耐圧全向上させ、
かつしきい値電圧をコントロールし、相互コンダクタン
スのバラツキを少なくした高耐圧絶縁ゲート型半導体装
置が得られる。
？有するＭＯＳ ＦＥＴにおいて、耐圧全向上させ、
かつしきい値電圧をコントロールし、相互コンダクタン
スのバラツキを少なくした高耐圧絶縁ゲート型半導体装
置が得られる。
第１図〜第３図は耐圧を向上さぜた従来のＭＯ８ＦＥＴ
ｌ／）１８′ｒ面図、第４図及び第５図は不用１の発明
の実施例Ｖ（よるＭＯＳＦＥＴの断面図、第６図はトラ
ンスミッションゲート回路を示す図、第７図及び第８図
は不用２の発明の実施例によるＭＯ８Ｆ Ｅ Ｉｌｌ
の断面図である。 １、・、Ｎ型シリコン基板、２ ・・ Ｐ型ソース筒濃
度拡散層、３・ ・Ｐ型ドレイン高濃度拡散層、４．２
２ ・・Ｐ型ソース及びドレイン低濃度拡散層、５・・
・・ゲートｉ化膜、６−−・Ｎ型ポリシリコン層、７
・フィールド酸化膜、８ ・ ＣＶＬ）ＰＳＯ膜、９
・−・−ソース電極、１０・・ ドレイン電極、１１・
・ ゲート電極、１２・・・スタックドゲート、１３．
１．５．２１・・・−・薄いゲート酸化膜、１４゜１７
．２０・・・・ｊｌいゲート酸化膜、］８ ・・白金＃
ｌ 図 第２ 図 第３ ｚ 第４ 図 、第２ｓ図 一牟 ７ ゾ ／ｌ 草８ 回
ｌ／）１８′ｒ面図、第４図及び第５図は不用１の発明
の実施例Ｖ（よるＭＯＳＦＥＴの断面図、第６図はトラ
ンスミッションゲート回路を示す図、第７図及び第８図
は不用２の発明の実施例によるＭＯ８Ｆ Ｅ Ｉｌｌ
の断面図である。 １、・、Ｎ型シリコン基板、２ ・・ Ｐ型ソース筒濃
度拡散層、３・ ・Ｐ型ドレイン高濃度拡散層、４．２
２ ・・Ｐ型ソース及びドレイン低濃度拡散層、５・・
・・ゲートｉ化膜、６−−・Ｎ型ポリシリコン層、７
・フィールド酸化膜、８ ・ ＣＶＬ）ＰＳＯ膜、９
・−・−ソース電極、１０・・ ドレイン電極、１１・
・ ゲート電極、１２・・・スタックドゲート、１３．
１．５．２１・・・−・薄いゲート酸化膜、１４゜１７
．２０・・・・ｊｌいゲート酸化膜、］８ ・・白金＃
ｌ 図 第２ 図 第３ ｚ 第４ 図 、第２ｓ図 一牟 ７ ゾ ／ｌ 草８ 回
Claims (4)
- （１）ＭＯ８型電界効果トランジスタにおいて、ゲート
絶縁膜が膜厚の薄いｉｌ領域と膜厚の厚い第２領域より
なる階段構造を有し、該ゲート絶縁膜の第１領域の表面
上に形成する第１のゲート導電体層と、第２のゲート絶
縁膜表面に形成する前記第１のゲート導電体層とは異な
る材料からなる第２のゲート導電体層とを有し、第１の
ゲート導電体層と半導体基板との仕事関数の差が第２の
ゲート導電体層と半導体基板との仕事関数の差よりも大
きいことを特徴とする高耐圧絶縁ゲート型半導体装置。 - （２） ドレイン領域が、基板と異なる導電型を示す
不純物を高濃度に有する第１の領域と、前記第１の領域
に接し前記不純物ｆｔ第１の領域より低い濃度で有し、
かつ少なくともチャンネル領域に接する第２の領域とか
らなることを特徴とする特徴請求の範囲第（１）項記載
の高耐圧絶縁ゲートを半導体装置。 - （３）ＭＯ８型電界効果トランジスタにおいて、ゲート
絶縁膜がソース側の第１領域、チャネル中央部表面の第
２領域、ドレイン側の第３領域からなり、該ゲート絶縁
膜の第４及び第３領斌が厚く、第２領域が薄い凹型構造
全なし、該ゲート絶縁膜の第１及び第３領域表面に形成
する第１及び第３のゲート導電体層と、第２のゲート絶
縁膜表面に形成する前記第１のゲート４電体層とは異な
る材料からなる第２のゲート４電体層とを有し、第１及
び第３のゲート導電体層と半導体基板との仕事関数の差
が、第２のゲート導電体層と半導体基板との仕事関数の
差よりも小さいことを特徴とする高耐圧絶縁ゲート型半
導体装置。 - （４） ソース及びドレイン領域が、基板と異なる導
電型を示す不純物を高濃度ＶＣ有する第１の領域と、前
記第１の領域に接し前記不純物を第１の領域よう低い濃
度で有し、かつ少なくともチャネル領域ＶＣ接する第２
領域とからなることを特徴とする特許請求の範囲第（３
）項記載の高耐圧絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22900782A JPS59121979A (ja) | 1982-12-28 | 1982-12-28 | 高耐圧絶縁ゲ−ト型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22900782A JPS59121979A (ja) | 1982-12-28 | 1982-12-28 | 高耐圧絶縁ゲ−ト型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121979A true JPS59121979A (ja) | 1984-07-14 |
Family
ID=16885294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22900782A Pending JPS59121979A (ja) | 1982-12-28 | 1982-12-28 | 高耐圧絶縁ゲ−ト型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121979A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279474A (ja) * | 1988-09-14 | 1990-03-20 | Nec Corp | Ｍｏｓトランジスタ |
| JPH04214672A (ja) * | 1990-12-12 | 1992-08-05 | Sharp Corp | 半導体装置及びその製造方法 |
| EP0694971A2 (en) * | 1994-07-25 | 1996-01-31 | Seiko Instruments Inc. | Semiconductor integrated circuit device and electronic apparatus in use thereof |
| JP2015170832A (ja) * | 2014-03-11 | 2015-09-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| EP4340038A1 (en) * | 2022-09-15 | 2024-03-20 | Infineon Technologies AG | Transistor device |
-
1982
- 1982-12-28 JP JP22900782A patent/JPS59121979A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279474A (ja) * | 1988-09-14 | 1990-03-20 | Nec Corp | Ｍｏｓトランジスタ |
| JPH04214672A (ja) * | 1990-12-12 | 1992-08-05 | Sharp Corp | 半導体装置及びその製造方法 |
| EP0694971A2 (en) * | 1994-07-25 | 1996-01-31 | Seiko Instruments Inc. | Semiconductor integrated circuit device and electronic apparatus in use thereof |
| EP0694971A3 (en) * | 1994-07-25 | 1998-01-07 | Seiko Instruments Inc. | Semiconductor integrated circuit device and electronic apparatus in use thereof |
| JP2015170832A (ja) * | 2014-03-11 | 2015-09-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| EP4340038A1 (en) * | 2022-09-15 | 2024-03-20 | Infineon Technologies AG | Transistor device |
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