JPS6237545B2 - - Google Patents
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- JPS6237545B2 JPS6237545B2 JP53015286A JP1528678A JPS6237545B2 JP S6237545 B2 JPS6237545 B2 JP S6237545B2 JP 53015286 A JP53015286 A JP 53015286A JP 1528678 A JP1528678 A JP 1528678A JP S6237545 B2 JPS6237545 B2 JP S6237545B2
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
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- H01L29/772—Field effect transistors
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Description
【発明の詳細な説明】
この発明は、短いチヤネル長を有するエンハン
スメント形の電界効果トランジスタおよび共通の
ゲートを有するデプレツシヨン形の電界効果トラ
ンジスタから成るソースドレイン電圧の高い電界
効果トランジスタに関する。
スメント形の電界効果トランジスタおよび共通の
ゲートを有するデプレツシヨン形の電界効果トラ
ンジスタから成るソースドレイン電圧の高い電界
効果トランジスタに関する。
半導体技術において液晶表示器或はまたMNOS
記憶回路に対しても、駆動段にしばしばMISトラ
ンジスタが使用される。普通のMISトランジスタ
は一般にほぼ40ボルトまでのソースドレイン電圧
が作用可能である。何となればこの範囲で破壊電
圧に達するからである。
記憶回路に対しても、駆動段にしばしばMISトラ
ンジスタが使用される。普通のMISトランジスタ
は一般にほぼ40ボルトまでのソースドレイン電圧
が作用可能である。何となればこの範囲で破壊電
圧に達するからである。
破壊電圧の高いMIS−FETとして、VMOS−
およびDMOS−FETが公知である（“Electronic
Design”第21巻、1975年10月11日）。VMOSトラ
ンジスタにおいては、製作の際総計４個のドープ
の異なる層を重ねて半導体基板中に配置しなけれ
ばならず、かつこの構成要素のＶ字形構造を得る
ためのエツチングが必要である欠点を持つ。
およびDMOS−FETが公知である（“Electronic
Design”第21巻、1975年10月11日）。VMOSトラ
ンジスタにおいては、製作の際総計４個のドープ
の異なる層を重ねて半導体基板中に配置しなけれ
ばならず、かつこの構成要素のＶ字形構造を得る
ためのエツチングが必要である欠点を持つ。
この発明の目的は、100ボルト以上高いソース
ドレイン電圧においても、確実に動作するMIS−
FETを得ることにある。
ドレイン電圧においても、確実に動作するMIS−
FETを得ることにある。
この目的は特許請求の範囲第１項に記載された
構成により達成される。
構成により達成される。
この発明の他の優れた構成は特許請求の範囲第
２項以下に示されている。
２項以下に示されている。
この発明は下記の解釈に基く：デプレツシヨン
形式のMIS−FETが、ソースフオロワー動作で
作動する場合、ソース側は最大で、ソースおよび
ドレインの間の領域が無くなる時（ピンチオフ
時）に存在する所の電圧に達する。何となればこ
の場合ドレイン電流がもはや流れないからであ
る。極めて高いソースドレイン電圧の際始めて衝
突イオン化現象が生じ、之はなだれ破壊に導く。
この状況は下記のようにしてMIS−FFTの耐電
圧を高めるのに利用することができる。すなわち
比較的低いドレインソース破壊電圧を持つエンハ
ンスメント形のMIS−FETを、デプレシヨン形
のMIS−FETと直列接続し、これらトランジス
タの両ゲート電極を相互に導電接続するのであ
る。その際これら両MIS−FETは、デプレシヨ
ン形のFETの予定のゲート制御電圧の領域にお
いて、常に直通する導通状態にあるように整合さ
れる。エンハンスメント形トランジスタのソース
電極と、デプレシヨン形トランジスタのドレイン
電極との間の電圧が高い際、デプレシヨン形トラ
ンジスタのチヤネル領域は無くなり、よつてこの
理由からデプレシヨン形トランジスタのソース
側、従つてまたエンハンスメント形トランジスタ
のドレイン側も、最大電圧に達する。かかる構成
要素の耐電圧は、１個のデプレシヨン形トランジ
スタの代りに、多数のデプレシヨン形トランジス
タの縦続接続を挿入するとき一層高めることがで
きる。その際かかるデプレシヨン形トランジスタ
の各々の破壊電圧ＵDBは、それらの前に直列に存
在するデプレシヨン形トランジスタの破壊電圧よ
り高く、しかしてかかるデプレシヨン形トランジ
スタの各々の飽和電圧は、それらの前に直列に存
在するデプレシヨン形トランジスタの破壊電圧よ
り低い。かかる接続において最大の働作電圧は、
ほぼ第ｎ番目の、最後のデプレシヨン形トランジ
スタの破壊電圧ＵDBoである。かかる接続は、こ
の発明によればエンハンスメントMIS−FETに
対しDIMOS−FET（Double Implantation MOS
−FET）を使用することによつて簡単に集積形
で構成することができる。かかるDIMOS−FET
は、第１の伝導形の強くドープされたソース領域
を持ち、之にやはり同じ伝導形のドープされたチ
ヤネル領域が続く。このチヤネル領域の下に第２
の伝導形のドープされた領域が存在し、之はソー
ス領域から出る電荷キヤリヤが、チヤンネル領域
の他端に存在する第１伝導形のドレイン領域に到
達するため、エネルギー障壁に打勝たねばならな
いように作用する。従つてこのチヤネル領域の下
方の第２伝導形のドープ領域により、このエンハ
ンスメント形トランジスタがノーマリーオフの状
態にあることが達成される。かかるトランジスタ
が第２伝導形のドープされた領域の局部的位置に
関して非対称に構成され、チヤネル領域がソース
側におけるよりもドレイン側に一層延長する場合
には、之はかかるるDIMOS−FETから成る集積
回路に対応する。チヤネル領域およびゲート電極
の間の間隔が、ドレイン電極の方向において例え
ば階段状に増大する場合各段の範囲はそれぞれ各
個のデプレシヨンFETに対応し、その際かかる
各個のデプレシヨン形トランジスタの破壊電圧
は、チヤネル領域からのゲート電極の間隔の増大
と共に増大し、しかして飽和電圧もまた増大す
る。すなわちかかる構造により、各個のデプレシ
ヨン形トランジスタがそれらの前に直列に存在す
るデプレシヨンFETよりも、高い破壊電圧およ
び低い飽和電圧を持つべき規定の条件を考慮した
デプレシヨンFETの縦続接続が得られる。
形式のMIS−FETが、ソースフオロワー動作で
作動する場合、ソース側は最大で、ソースおよび
ドレインの間の領域が無くなる時（ピンチオフ
時）に存在する所の電圧に達する。何となればこ
の場合ドレイン電流がもはや流れないからであ
る。極めて高いソースドレイン電圧の際始めて衝
突イオン化現象が生じ、之はなだれ破壊に導く。
この状況は下記のようにしてMIS−FFTの耐電
圧を高めるのに利用することができる。すなわち
比較的低いドレインソース破壊電圧を持つエンハ
ンスメント形のMIS−FETを、デプレシヨン形
のMIS−FETと直列接続し、これらトランジス
タの両ゲート電極を相互に導電接続するのであ
る。その際これら両MIS−FETは、デプレシヨ
ン形のFETの予定のゲート制御電圧の領域にお
いて、常に直通する導通状態にあるように整合さ
れる。エンハンスメント形トランジスタのソース
電極と、デプレシヨン形トランジスタのドレイン
電極との間の電圧が高い際、デプレシヨン形トラ
ンジスタのチヤネル領域は無くなり、よつてこの
理由からデプレシヨン形トランジスタのソース
側、従つてまたエンハンスメント形トランジスタ
のドレイン側も、最大電圧に達する。かかる構成
要素の耐電圧は、１個のデプレシヨン形トランジ
スタの代りに、多数のデプレシヨン形トランジス
タの縦続接続を挿入するとき一層高めることがで
きる。その際かかるデプレシヨン形トランジスタ
の各々の破壊電圧ＵDBは、それらの前に直列に存
在するデプレシヨン形トランジスタの破壊電圧よ
り高く、しかしてかかるデプレシヨン形トランジ
スタの各々の飽和電圧は、それらの前に直列に存
在するデプレシヨン形トランジスタの破壊電圧よ
り低い。かかる接続において最大の働作電圧は、
ほぼ第ｎ番目の、最後のデプレシヨン形トランジ
スタの破壊電圧ＵDBoである。かかる接続は、こ
の発明によればエンハンスメントMIS−FETに
対しDIMOS−FET（Double Implantation MOS
−FET）を使用することによつて簡単に集積形
で構成することができる。かかるDIMOS−FET
は、第１の伝導形の強くドープされたソース領域
を持ち、之にやはり同じ伝導形のドープされたチ
ヤネル領域が続く。このチヤネル領域の下に第２
の伝導形のドープされた領域が存在し、之はソー
ス領域から出る電荷キヤリヤが、チヤンネル領域
の他端に存在する第１伝導形のドレイン領域に到
達するため、エネルギー障壁に打勝たねばならな
いように作用する。従つてこのチヤネル領域の下
方の第２伝導形のドープ領域により、このエンハ
ンスメント形トランジスタがノーマリーオフの状
態にあることが達成される。かかるトランジスタ
が第２伝導形のドープされた領域の局部的位置に
関して非対称に構成され、チヤネル領域がソース
側におけるよりもドレイン側に一層延長する場合
には、之はかかるるDIMOS−FETから成る集積
回路に対応する。チヤネル領域およびゲート電極
の間の間隔が、ドレイン電極の方向において例え
ば階段状に増大する場合各段の範囲はそれぞれ各
個のデプレシヨンFETに対応し、その際かかる
各個のデプレシヨン形トランジスタの破壊電圧
は、チヤネル領域からのゲート電極の間隔の増大
と共に増大し、しかして飽和電圧もまた増大す
る。すなわちかかる構造により、各個のデプレシ
ヨン形トランジスタがそれらの前に直列に存在す
るデプレシヨンFETよりも、高い破壊電圧およ
び低い飽和電圧を持つべき規定の条件を考慮した
デプレシヨンFETの縦続接続が得られる。
ゲート電極とチヤネル領域の間の間隔のかかる
階段状の経過の代りに、間隔の増加が連続的であ
ることもできる。
階段状の経過の代りに、間隔の増加が連続的であ
ることもできる。
ゲート電極とチヤネル領域の間の間隔の増大を
実現するため、この発明の実施形によれば、一方
においてゲート絶縁物の厚さを増加させることが
できる。しかしまたチヤネル領域が基板表面から
離れ始め、ドレイン領域の方向に、基板表面の下
に深さが増すようにすることも可能である。
実現するため、この発明の実施形によれば、一方
においてゲート絶縁物の厚さを増加させることが
できる。しかしまたチヤネル領域が基板表面から
離れ始め、ドレイン領域の方向に、基板表面の下
に深さが増すようにすることも可能である。
この発明の他の優れた実施形は、ゲート電極が
ドレイン領域に対していくらか変移され、よつて
チヤネル領域はゲート電極の直前において、ほぼ
0.1乃至５μｍの長さゲート電極によつて蔽われ
ない。かかる実施形において、ゲート電極および
ドレイン電極の間で、FETの動作の際存在する
電界が基だ小さく、之によりかかるMIS−FET
の破壊電圧がやはり高められる。
ドレイン領域に対していくらか変移され、よつて
チヤネル領域はゲート電極の直前において、ほぼ
0.1乃至５μｍの長さゲート電極によつて蔽われ
ない。かかる実施形において、ゲート電極および
ドレイン電極の間で、FETの動作の際存在する
電界が基だ小さく、之によりかかるMIS−FET
の破壊電圧がやはり高められる。
この発明の他の構成によれば、絶縁基板例えば
サフアイア板上に存在する、エピタキシアルシリ
コン膜内にESFI（Epitaxial Silicom Films on
Insulators）技術で、この発明による電界効果ト
ランジスタを構成するのである。
サフアイア板上に存在する、エピタキシアルシリ
コン膜内にESFI（Epitaxial Silicom Films on
Insulators）技術で、この発明による電界効果ト
ランジスタを構成するのである。
次にこの発明を図面について説明する。
第１図はこの発明によるMIS電界効果トランジ
スタに対する等価回路、第２図は等価回路の各個
のトランジスタが示す特性、第３図ないし第５図
はこの発明によるMIS電界効果トランジスタの実
施例を示す。
スタに対する等価回路、第２図は等価回路の各個
のトランジスタが示す特性、第３図ないし第５図
はこの発明によるMIS電界効果トランジスタの実
施例を示す。
第１図のこの発明のMIS−FETの等価回路に
より、この発明の電界効果トランジスタの作用を
説明することができる。図はトランジスタT0，
T1……Ｔoの直列接続を示し、それにおいてトラ
ンンジスタのドレイン電極は次のトランジスタの
ソース電極と接続され、しかして各個のトランジ
スタの全ゲート電極は総合結線されている。直列
の第１のトランジスタT0は、ノーマリーオフの
トランジスタであるエンハンスメント形のMIS電
界効果トランジスタである。この第１トランジス
タT0は直列接続中の最低の破壊電圧を持つ。以
後のトランジスタT1乃至Ｔoは全部デプレシヨン
形の電界効果トランジスタであり、そのトランジ
スタT1は最低の破壊電圧、トランジスタＴoは最
大の破壊電圧を持つ。この等価回路で与えられる
電界効果トランジスタの直列接続に対する集積構
造は、この発明のMIS−FETの第３図乃至第５
図に示す実施例に示される。
より、この発明の電界効果トランジスタの作用を
説明することができる。図はトランジスタT0，
T1……Ｔoの直列接続を示し、それにおいてトラ
ンンジスタのドレイン電極は次のトランジスタの
ソース電極と接続され、しかして各個のトランジ
スタの全ゲート電極は総合結線されている。直列
の第１のトランジスタT0は、ノーマリーオフの
トランジスタであるエンハンスメント形のMIS電
界効果トランジスタである。この第１トランジス
タT0は直列接続中の最低の破壊電圧を持つ。以
後のトランジスタT1乃至Ｔoは全部デプレシヨン
形の電界効果トランジスタであり、そのトランジ
スタT1は最低の破壊電圧、トランジスタＴoは最
大の破壊電圧を持つ。この等価回路で与えられる
電界効果トランジスタの直列接続に対する集積構
造は、この発明のMIS−FETの第３図乃至第５
図に示す実施例に示される。
各個のトランジスタT0……Ｔoの整合は、第２
図の特性から認識できる。第３図に示すこの発明
によるMIS−FETの例は、例えばシリコン基板
である半導体基板１から成る。このシリコン基板
は第２の伝導形のものであり、ほぼ５・1014cm-3
のキヤリヤ濃度によつて例えば弱くｐ形ドープさ
れる。この半導体基板中に、第１伝導形の強くド
ープされたソース領域２およびドレイン領域３が
存在する。これらはほぼ1019・cm-3以上のキヤリ
ヤ濃度で例えば燐により強くｎドープされる。ソ
ース領域２およびドレイン領域３の間にチヤネル
領域５が延長し、之は基板表面１０の下のほぼ
100乃至1000nｍの間隔で走る。このチヤネル領
域５はやはり第１伝導形を持ち、ほぼ1016乃至
５・1016cm-3のキヤリヤ濃度の例えば燐によりｎ
ドープされる。
図の特性から認識できる。第３図に示すこの発明
によるMIS−FETの例は、例えばシリコン基板
である半導体基板１から成る。このシリコン基板
は第２の伝導形のものであり、ほぼ５・1014cm-3
のキヤリヤ濃度によつて例えば弱くｐ形ドープさ
れる。この半導体基板中に、第１伝導形の強くド
ープされたソース領域２およびドレイン領域３が
存在する。これらはほぼ1019・cm-3以上のキヤリ
ヤ濃度で例えば燐により強くｎドープされる。ソ
ース領域２およびドレイン領域３の間にチヤネル
領域５が延長し、之は基板表面１０の下のほぼ
100乃至1000nｍの間隔で走る。このチヤネル領
域５はやはり第１伝導形を持ち、ほぼ1016乃至
５・1016cm-3のキヤリヤ濃度の例えば燐によりｎ
ドープされる。
ソース領域２の付近に半導体基板中に、チヤネ
ル領域５の下方にキヤリヤ濃度１乃至10・1016cm
-3の例えばｐドープされた、第２伝導形のドープ
された領域４が存在する。半導体基板中でチヤネ
ル領域の下方に存在するかかるドープされた領域
の作成は、注入マスクの使用の下にイオン注入に
よつて作ることができる。何となればイオン注入
法により、濃度最大部が基板表面でなく、むしろ
基板の深く存在する領域に存在するからである。
ソース領域２およびドレイン領域３は端子、例え
ば蒸着されたアルミニウム導体路８，９を備える
ことができる。チヤネル領域５上にゲート絶縁層
６、例えば酸化シリコン層が存在する。このゲー
ト絶縁層６は、それぞれの厚さが異なる各個の部
分領域６０，６１，６２，６３から成る。ゲート
絶縁層上にゲート電極層７が存在する。このゲー
ト電極層７はこの発明の勝れた構成によれば、ド
レイン領域３に対し１区間ｌだけ変移して配置さ
れる。この区間ｌはほぼ100乃至10000nｍを持
つ。第３図において更に、この発明によるMIS−
FETのどの各個部分が、第１図の縦続回路のど
の各個回路部分に対応するかを示している。トラ
ンジスタT0には、FETのソース電極、ドープさ
れた領域４、絶縁層６の部分６０およびその上に
あるゲート電極７の部分を包含する所の部分が対
応する。次のトランジスタT1のソース電極は、
絶縁層６の領域６０の下にあるチヤネル領域５の
部分で与えられる。絶縁層の領域６１の下にある
チヤネル領域５の部分は、同時にトランジスタ
T0のドレイン領域として把握することができ
る。之はまた同時にトランジスタT1のチヤネル
領域および次のトランジスタT2のソース領域で
もある。総計して第３図に示すこの発明による
FETの構造は、１個のエンハンスメント形FET
−T0および３個の他のFET−T1、T2、T3として
把握される。
ル領域５の下方にキヤリヤ濃度１乃至10・1016cm
-3の例えばｐドープされた、第２伝導形のドープ
された領域４が存在する。半導体基板中でチヤネ
ル領域の下方に存在するかかるドープされた領域
の作成は、注入マスクの使用の下にイオン注入に
よつて作ることができる。何となればイオン注入
法により、濃度最大部が基板表面でなく、むしろ
基板の深く存在する領域に存在するからである。
ソース領域２およびドレイン領域３は端子、例え
ば蒸着されたアルミニウム導体路８，９を備える
ことができる。チヤネル領域５上にゲート絶縁層
６、例えば酸化シリコン層が存在する。このゲー
ト絶縁層６は、それぞれの厚さが異なる各個の部
分領域６０，６１，６２，６３から成る。ゲート
絶縁層上にゲート電極層７が存在する。このゲー
ト電極層７はこの発明の勝れた構成によれば、ド
レイン領域３に対し１区間ｌだけ変移して配置さ
れる。この区間ｌはほぼ100乃至10000nｍを持
つ。第３図において更に、この発明によるMIS−
FETのどの各個部分が、第１図の縦続回路のど
の各個回路部分に対応するかを示している。トラ
ンジスタT0には、FETのソース電極、ドープさ
れた領域４、絶縁層６の部分６０およびその上に
あるゲート電極７の部分を包含する所の部分が対
応する。次のトランジスタT1のソース電極は、
絶縁層６の領域６０の下にあるチヤネル領域５の
部分で与えられる。絶縁層の領域６１の下にある
チヤネル領域５の部分は、同時にトランジスタ
T0のドレイン領域として把握することができ
る。之はまた同時にトランジスタT1のチヤネル
領域および次のトランジスタT2のソース領域で
もある。総計して第３図に示すこの発明による
FETの構造は、１個のエンハンスメント形FET
−T0および３個の他のFET−T1、T2、T3として
把握される。
第４図にはこの発明によるMIS−FETの他の
実施例を示す。第３図の実施例との相違点は、ゲ
ート絶縁層６の厚さが均斉であり、しかしてゲー
ト電極７とチヤネル領域５との間の間隔がドレイ
ン領域３に向つて次第に増加する点にある。これ
はチヤネル領域５がドレイン領域３の方向におい
て、半導体基板１中の次第に深く存在する領域中
に配置されることによつて行われる。従つてチヤ
ネル領域５は階段状に互に変移された各個の領域
５０，５１，５２，５３，５４から成る。
実施例を示す。第３図の実施例との相違点は、ゲ
ート絶縁層６の厚さが均斉であり、しかしてゲー
ト電極７とチヤネル領域５との間の間隔がドレイ
ン領域３に向つて次第に増加する点にある。これ
はチヤネル領域５がドレイン領域３の方向におい
て、半導体基板１中の次第に深く存在する領域中
に配置されることによつて行われる。従つてチヤ
ネル領域５は階段状に互に変移された各個の領域
５０，５１，５２，５３，５４から成る。
第５図のこの発明の実施例は、絶縁基板上にエ
ピタキシアルシリコン膜技術で作ることができ
る。このMIS−FETは絶縁基板１２、例えばサ
フアイヤ基板から成り、その中にエピキシアルシ
リコン膜が折出され、かつ各個のシリコン島１０
０がエツチングされる。このエピタキシアルシリ
コン島１００は例えば５・1014cm-3のドープ濃度
により弱くｐドープされる。前記の実施例に対応
してかかるシリコン島１００中に、強くｎドープ
されたソース領域２、およびやはり強くｎドープ
されたドレイン領域３が存在する。チヤネル領域
５は基板表面１０の下方において、ソース領域２
およびドレイン領域３の間に伸長される。ゲート
絶縁層６は均一な厚さの部分６０を持ち、之はエ
ピタキシアルシリコン島中に存在するドープされ
た領域４の上に存在し、かつゲート絶縁層６はく
さび状に増大する部分６６を持ち、この部分でゲ
ート絶縁層は60nｍから6000nｍに増大する。ゲ
ート絶縁層６上にゲート電極７、例えばアルミニ
ウム層が折出される。ソース領域２およびドレイ
ン領域３はリード８，９により接続される。
ピタキシアルシリコン膜技術で作ることができ
る。このMIS−FETは絶縁基板１２、例えばサ
フアイヤ基板から成り、その中にエピキシアルシ
リコン膜が折出され、かつ各個のシリコン島１０
０がエツチングされる。このエピタキシアルシリ
コン島１００は例えば５・1014cm-3のドープ濃度
により弱くｐドープされる。前記の実施例に対応
してかかるシリコン島１００中に、強くｎドープ
されたソース領域２、およびやはり強くｎドープ
されたドレイン領域３が存在する。チヤネル領域
５は基板表面１０の下方において、ソース領域２
およびドレイン領域３の間に伸長される。ゲート
絶縁層６は均一な厚さの部分６０を持ち、之はエ
ピタキシアルシリコン島中に存在するドープされ
た領域４の上に存在し、かつゲート絶縁層６はく
さび状に増大する部分６６を持ち、この部分でゲ
ート絶縁層は60nｍから6000nｍに増大する。ゲ
ート絶縁層６上にゲート電極７、例えばアルミニ
ウム層が折出される。ソース領域２およびドレイ
ン領域３はリード８，９により接続される。
第１図はこの発明によるMIS−FETに対する
等価回路、第２図は等価回路の各個のトランジス
タが示す特性、第３図乃至第５図はこの発明によ
るMIS−FETの実施例を示す。 第１図および第２図において、Si……トランジ
スタＴi（ｉ＝０、１……ｎ）のソース、Ｄi……
トランジスタＴiのドレイン、ＵDBi……トランジ
スタＴiのドレイン破壊電圧、ＵDi……ドレイン電
圧、Ｊi……ドレイン電流、ＵST……飽和電圧、
ＵG……ゲート電圧を表わす。第３図ないし第５
図において、１……半導体基板、２……ソース領
域、３……ドレイン領域、４……ドープされた領
域、５……チヤネル領域、６……ゲート絶縁層、
７……ゲート電極層、８，９……導体路、１０…
…基板表面、１２……絶縁基板、１００……シリ
コン島。
等価回路、第２図は等価回路の各個のトランジス
タが示す特性、第３図乃至第５図はこの発明によ
るMIS−FETの実施例を示す。 第１図および第２図において、Si……トランジ
スタＴi（ｉ＝０、１……ｎ）のソース、Ｄi……
トランジスタＴiのドレイン、ＵDBi……トランジ
スタＴiのドレイン破壊電圧、ＵDi……ドレイン電
圧、Ｊi……ドレイン電流、ＵST……飽和電圧、
ＵG……ゲート電圧を表わす。第３図ないし第５
図において、１……半導体基板、２……ソース領
域、３……ドレイン領域、４……ドープされた領
域、５……チヤネル領域、６……ゲート絶縁層、
７……ゲート電極層、８，９……導体路、１０…
…基板表面、１２……絶縁基板、１００……シリ
コン島。
Claims (1)
- 【特許請求の範囲】 １ 短いチヤネル長を有するエンハンスメント形
の電界効果トランジスタおよび共通のゲートを有
するデプレツシヨン形の電界効果トランジスタか
ら成るソースドレイン電圧の高い電界効果トラン
ジスタにおいて、エンハンスメント形の電界効果
トランジスタToはチヤネル領域５に対して強く
ドープされた第１の伝導形のソース領域２および
第１の伝導形のチヤネル領域５の下方とソース領
域２の側方に第２の伝導形のドープ領域４を有
し、このドープ領域によりソース領域２を出発し
た電荷がチヤネル領域５の他端に存在する第１の
伝導形のドレイン領域３に到達するために乗越え
ねばならないエネルギー障壁が形成され、デプレ
ツシヨン形の電界効果トランジスタT1〜Tnの直
列接続は、第１の伝導形のチヤネル領域５と共通
のゲート電極７との間の間隔がドレイン領域３に
向かう方向において漸増することによつて形成さ
れ、その際各個のトランジスタT2，T3は前記方
向において１つの前のトランジスタT1，T2より
も高い破壊電圧および低い飽和電圧を有すること
を特徴とするMIS電界効果トランジスタ。 ２ ゲート電極７とチヤネル領域５の間の間隔が
階段的に増大することを特徴とする特許請求の範
囲第１項記載のMIS電界効果トランジスタ。 ３ ゲート電極７とチヤネル領域５の間の間隔が
連続的に増大することを特徴とする特許請求の範
囲第１項記載のMIS電界効果トランジスタ。 ４ チヤネル領域５はソース領域２の付近で、半
導体基板１の表面１０に接触し、基板表面１０か
らのチヤネル領域５の間隔は、ドレイン領域３の
方向に増大することを特徴とする特許請求の範囲
第１項乃至第３項のいずれかに記載のMIS電界効
果トランジスタ。 ５ 絶縁層６の厚さはソース領域２からドレイン
領域３の方向に増大することを特徴とする特許請
求の範囲第１項乃至第３項のいずれかに記載の
MIS電界効果トランジスタ。 ６ 絶縁層６の厚さはソース領域２の側方に存在
する第２の伝導形のドープ領域４上においては均
一であり、かつドレイン領域３の方向に向かつて
くさび状に増大することを特徴とする特許請求の
範囲第５項記載のMIS電界効果トランジスタ。 ７ 半導体基板はシリコンから成り、かつほぼ
５・1014cm-3のキヤリヤ濃度を持つｐ伝導形であ
ることを特徴とする特許請求の範囲第１項乃至第
６項のいずれかに記載のMIS電界効果トランジス
タ。 ８ チヤネル領域５はほぼ１・1016乃至５・1016
cm-3のキヤリヤ濃度でｎ伝導形にドープされたこ
とを特徴とする特許請求の範囲第１項乃至第７項
のいずれかに記載のMIS電界効果トランジスタ。 ９ ソース領域２の側方に存在するドープ領域４
はほぼ１・1016乃至５・1016cm-3のキヤリヤ濃度
のｐ伝導形であることを特徴とする特許請求の範
囲第１項乃至第８項のいずれかに記載のMIS電界
効果トランジスタ。 １０ チヤネル領域５からのゲート電極７の間隔
は、ソース領域２の側方に存在するドープ領域４
上でほぼ60nｍであり、かつドレイン領域３の方
向に向かつて6000nｍに増大することを特徴とす
る特許請求の範囲第１項乃至第９項のいずれかに
記載のMIS電界効果トランジスタ。 １１ ゲート電極７はドレイン領域３に対して、
100乃至10000nｍの長さを持つ区間ｌだけ離れて
いることを特徴とする特許請求の範囲第１項乃至
第１０項のいずれかに記載のMIS電界効果トラン
ジスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772706623 DE2706623A1 (de) | 1977-02-16 | 1977-02-16 | Mis-fet fuer hohe source-drain-spannungen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53101986A JPS53101986A (en) | 1978-09-05 |
| JPS6237545B2 true JPS6237545B2 (ja) | 1987-08-13 |
Family
ID=6001378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1528678A Granted JPS53101986A (en) | 1977-02-16 | 1978-02-13 | Misfet transistor |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4247860A (ja) |
| JP (1) | JPS53101986A (ja) |
| DE (1) | DE2706623A1 (ja) |
| FR (1) | FR2381389A1 (ja) |
| GB (1) | GB1552757A (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2852621C4 (de) * | 1978-12-05 | 1995-11-30 | Siemens Ag | Isolierschicht-Feldeffekttransistor mit einer Drif tstrecke zwischen Gate-Elektrode und Drain-Zone |
| DE3063085D1 (en) * | 1979-05-30 | 1983-06-16 | Xerox Corp | Monolithic hvmosfet array |
| DE3012430A1 (de) * | 1980-03-31 | 1981-10-08 | Siemens AG, 1000 Berlin und 8000 München | Planare halbleiteranordnung mit erhoehter durchbruchsspannung |
| NL8103218A (nl) * | 1981-07-06 | 1983-02-01 | Philips Nv | Veldeffekttransistor met geisoleerde stuurelektrode. |
| FR2524714B1 (fr) * | 1982-04-01 | 1986-05-02 | Suwa Seikosha Kk | Transistor a couche mince |
| US4499652A (en) * | 1983-09-15 | 1985-02-19 | Mostek Corporation | Method of forming a MOSFET with both improved breakdown resistance and less hot-electron effects |
| DE3404834A1 (de) * | 1984-02-08 | 1985-08-08 | Hahn-Meitner-Institut für Kernforschung Berlin GmbH, 1000 Berlin | Halbleiter-leistungsbauelement, insbesondere thyristor und gridistor, sowie verfahren zu dessen herstellung |
| US4680605A (en) * | 1984-03-12 | 1987-07-14 | Xerox Corporation | High voltage depletion mode transistor with serpentine current path |
| IT1214805B (it) * | 1984-08-21 | 1990-01-18 | Ates Componenti Elettron | Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown |
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| US4613882A (en) * | 1985-04-12 | 1986-09-23 | General Electric Company | Hybrid extended drain concept for reduced hot electron effect |
| US4859620A (en) * | 1985-04-12 | 1989-08-22 | General Electric Company | Graded extended drain concept for reduced hot electron effect |
| US4680603A (en) * | 1985-04-12 | 1987-07-14 | General Electric Company | Graded extended drain concept for reduced hot electron effect |
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| US4906588A (en) * | 1988-06-23 | 1990-03-06 | Dallas Semiconductor Corporation | Enclosed buried channel transistor |
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| DE19638437C2 (de) * | 1996-09-19 | 2002-02-21 | Infineon Technologies Ag | Durch Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung |
| US5973358A (en) * | 1997-07-01 | 1999-10-26 | Citizen Watch Co., Ltd. | SOI device having a channel with variable thickness |
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| DE19755868C1 (de) * | 1997-12-16 | 1999-04-08 | Siemens Ag | Hochvolt-SOI-Dünnfilmtransistor |
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| US6221737B1 (en) * | 1999-09-30 | 2001-04-24 | Philips Electronics North America Corporation | Method of making semiconductor devices with graded top oxide and graded drift region |
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| JP7075172B2 (ja) * | 2017-06-01 | 2022-05-25 | エイブリック株式会社 | 基準電圧回路及び半導体装置 |
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|---|---|---|---|---|
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| NL6501946A (ja) * | 1965-02-17 | 1966-08-18 | ||
| US3604990A (en) * | 1970-04-01 | 1971-09-14 | Gen Electric | Smoothly changing voltage-variable capacitor having an extendible pn junction region |
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| JPS525254A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | High voltage resistance mis switching circuit |
| FR2325194A1 (fr) * | 1975-09-16 | 1977-04-15 | Ibm | Dispositif de pompage de charge pour semi-conducteur et son procede de fabrication |
| JPS6042626B2 (ja) * | 1976-05-18 | 1985-09-24 | 松下電器産業株式会社 | 半導体装置の製造方法 |
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-
1977
- 1977-02-16 DE DE19772706623 patent/DE2706623A1/de active Granted
-
1978
- 1978-01-30 US US05/873,234 patent/US4247860A/en not_active Expired - Lifetime
- 1978-02-09 FR FR7803649A patent/FR2381389A1/fr active Granted
- 1978-02-13 JP JP1528678A patent/JPS53101986A/ja active Granted
- 1978-02-15 GB GB5943/78A patent/GB1552757A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53101986A (en) | 1978-09-05 |
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| US4247860A (en) | 1981-01-27 |
| DE2706623C2 (ja) | 1988-01-28 |
| FR2381389A1 (fr) | 1978-09-15 |
| GB1552757A (en) | 1979-09-19 |
| DE2706623A1 (de) | 1978-08-17 |
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