JPH0613391A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0613391A JPH0613391A JP4169449A JP16944992A JPH0613391A JP H0613391 A JPH0613391 A JP H0613391A JP 4169449 A JP4169449 A JP 4169449A JP 16944992 A JP16944992 A JP 16944992A JP H0613391 A JPH0613391 A JP H0613391A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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Abstract
(57)【要約】
【目的】 本発明は、耐圧を向上させたＰチャネル高耐
圧トランジスタを得ることを最も主要な特徴とする。 【構成】 Ｐ型半導体基板１の主表面に第１のＮ型ウェ
ル領域２が設けられている。第１のＮ型ウェル領域２の
主表面に、第１のフィールド酸化膜３Ｂが設けられてい
る。第１のＮ型ウェル領域２の主表面中であって、第１
のフィールド酸化膜３Ｂの両側に、Ｐ型ソース領域５と
Ｐ型ドレイン領域６が設けられている。第１のフィール
ド酸化膜３Ｂの直下に、Ｐ型ドレイン領域６に接続され
るように、Ｐ型不純物注入領域７ｂが設けられている。
第１のＮ型ウェル領域２の上であって、かつＰ型ソース
領域５とＰ型ドレイン領域６の間にゲート電極８が設け
られている。Ｎ型ウェル領域２内であって、Ｐ型ソース
領域５とチャネルの下には、Ｎ+ イオン注入領域４ａが
設けられている。Ｐ型ドレイン領域６の下に位置する第
１のＮ型ウェル領域２においては、いずれの深さにおい
ても、Ｎ型不純物濃度は等しくされている。
圧トランジスタを得ることを最も主要な特徴とする。 【構成】 Ｐ型半導体基板１の主表面に第１のＮ型ウェ
ル領域２が設けられている。第１のＮ型ウェル領域２の
主表面に、第１のフィールド酸化膜３Ｂが設けられてい
る。第１のＮ型ウェル領域２の主表面中であって、第１
のフィールド酸化膜３Ｂの両側に、Ｐ型ソース領域５と
Ｐ型ドレイン領域６が設けられている。第１のフィール
ド酸化膜３Ｂの直下に、Ｐ型ドレイン領域６に接続され
るように、Ｐ型不純物注入領域７ｂが設けられている。
第１のＮ型ウェル領域２の上であって、かつＰ型ソース
領域５とＰ型ドレイン領域６の間にゲート電極８が設け
られている。Ｎ型ウェル領域２内であって、Ｐ型ソース
領域５とチャネルの下には、Ｎ+ イオン注入領域４ａが
設けられている。Ｐ型ドレイン領域６の下に位置する第
１のＮ型ウェル領域２においては、いずれの深さにおい
ても、Ｎ型不純物濃度は等しくされている。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置に
関するものであり、より特定的には、耐圧を向上させた
Ｐチャネル高耐圧トランジスタに関する。この発明は、
さらに、そのような半導体装置の製造方法に関する。
関するものであり、より特定的には、耐圧を向上させた
Ｐチャネル高耐圧トランジスタに関する。この発明は、
さらに、そのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】図４は、Ｐチャネル高耐圧トランジスタ
と、該Ｐチャネル高耐圧トランジスタとＶE E 端子との
間に設けられたプルダウン抵抗と、を備えた従来の半導
体装置の断面図である。このような、Ｐチャネル高耐圧
トランジスタは、たとえば、蛍光表示管のスイッチに使
用される。
と、該Ｐチャネル高耐圧トランジスタとＶE E 端子との
間に設けられたプルダウン抵抗と、を備えた従来の半導
体装置の断面図である。このような、Ｐチャネル高耐圧
トランジスタは、たとえば、蛍光表示管のスイッチに使
用される。
【０００３】Ｐ型半導体基板１の主表面に第１のＮ型ウ
ェル領域２と第２のＮ型ウェル領域３２が設けられてい
る。第１のＮ型ウェル領域２の主表面には、フィールド
酸化膜３Ａ，３Ｂ，３Ｃが設けられている。第１のＮ型
ウェル領域２の主表面中であって、かつフィールド酸化
膜３Ｂの両側に、Ｐ型ソース領域５とＰ型ドレイン領域
６とが互いに離されて形成されている。フィールド酸化
膜３Ｂの直下に、Ｐ型ドレイン領域６に接続されるよう
に、該Ｐ型ドレイン領域６の不純物濃度よりも、低い濃
度を有するＰ型不純物注入領域７ｂが設けられている。
Ｐ型ソース領域５とＰ型不純物注入領域７ｂは互いに離
されて形成され、それによってチャネル領域が形成され
る。フィールド酸化膜３Ａの直下にも、Ｐ型ソース領域
５に接続されるように、該Ｐ型ソース領域５の不純物濃
度よりも、低い濃度を有するＰ型不純物注入領域７ａが
設けられている。フィールド酸化膜３Ｃの直下にも、Ｐ
型ドレイン領域６に接続されるように、該Ｐ型ドレイン
領域の不純物濃度よりも、低い濃度を有するＰ型不純物
注入領域７ｃが設けられている。
ェル領域２と第２のＮ型ウェル領域３２が設けられてい
る。第１のＮ型ウェル領域２の主表面には、フィールド
酸化膜３Ａ，３Ｂ，３Ｃが設けられている。第１のＮ型
ウェル領域２の主表面中であって、かつフィールド酸化
膜３Ｂの両側に、Ｐ型ソース領域５とＰ型ドレイン領域
６とが互いに離されて形成されている。フィールド酸化
膜３Ｂの直下に、Ｐ型ドレイン領域６に接続されるよう
に、該Ｐ型ドレイン領域６の不純物濃度よりも、低い濃
度を有するＰ型不純物注入領域７ｂが設けられている。
Ｐ型ソース領域５とＰ型不純物注入領域７ｂは互いに離
されて形成され、それによってチャネル領域が形成され
る。フィールド酸化膜３Ａの直下にも、Ｐ型ソース領域
５に接続されるように、該Ｐ型ソース領域５の不純物濃
度よりも、低い濃度を有するＰ型不純物注入領域７ａが
設けられている。フィールド酸化膜３Ｃの直下にも、Ｐ
型ドレイン領域６に接続されるように、該Ｐ型ドレイン
領域の不純物濃度よりも、低い濃度を有するＰ型不純物
注入領域７ｃが設けられている。
【０００４】第１のＮ型ウェル領域２の上であって、か
つＰ型ソース領域５とＰ型ドレイン領域６との間にゲー
ト電極８が、薄い酸化膜を介在させて設けられている。
ゲート電極８は、フィールド酸化膜３Ｂの上に、その一
部が乗りかかるように設けられている。
つＰ型ソース領域５とＰ型ドレイン領域６との間にゲー
ト電極８が、薄い酸化膜を介在させて設けられている。
ゲート電極８は、フィールド酸化膜３Ｂの上に、その一
部が乗りかかるように設けられている。
【０００５】Ｎ型ウェル領域２内であって、かつＰ型ソ
ース領域５の下には、該Ｎ型ウェル領域２を構成するＮ
型不純物の濃度よりも高い濃度を有するＮ+ イオン注入
領域４ａが設けられている。Ｎ型ウェル領域２内であっ
て、Ｐ型ドレイン領域６の下には、Ｎ型ウェルを構成す
るＮ型不純物の濃度よりも高い濃度を有するＮ+ イオン
注入領域４ｂが設けられている。
ース領域５の下には、該Ｎ型ウェル領域２を構成するＮ
型不純物の濃度よりも高い濃度を有するＮ+ イオン注入
領域４ａが設けられている。Ｎ型ウェル領域２内であっ
て、Ｐ型ドレイン領域６の下には、Ｎ型ウェルを構成す
るＮ型不純物の濃度よりも高い濃度を有するＮ+ イオン
注入領域４ｂが設けられている。
【０００６】第２のＮ型ウェル領域３２の主表面中に
は、フィールド酸化膜３Ｄ，３Ｅ，３Ｆが設けられてい
る。第２のＮ型ウェル領域３２の主表面中であって、フ
ィールド酸化膜３Ｅの両側には、出力側Ｐ+ 領域９とＶ
E E 電源側Ｐ+ 領域１０が設けられている。フィールド
酸化膜３Ｅの直下には、出力側Ｐ+ 領域９とＶE E 電源
側Ｐ+ 領域１０とを接続するための、これらのＰ+ 領域
９，１０を構成するＰ型不純物の濃度よりも低い濃度を
有するＰ型不純物抵抗層７ｅが設けられている。フィー
ルド酸化膜３Ｄの直下にも、出力側Ｐ+ 領域９に接続さ
れたＰ型不純物注入領域７ｄが設けられている。フィー
ルド酸化膜３Ｆの下にも、ＶE E 電源側Ｐ + 領域１０に
接続された、該ＶE E 電源側Ｐ+ 領域１０を構成するＰ
型不純物の濃度よりも低い濃度を有するＰ型不純物注入
領域７ｆが設けられている。フィールド酸化膜７ｅの上
に、電極１１が設けられている。電極１１には、Ｐ型不
純物抵抗層７ｅに印加される電圧と同じ大きさの電圧が
印加され、それによって、Ｐ型不純物抵抗層７ｅの破損
が防止される。電極１１は、そのような働きをさせるた
めに設けられる。第２のＮ型ウェル領域３２内であっ
て、出力側Ｐ+ 領域９およびＶE E 電源側Ｐ+ 領域１０
の下には、第２のＮ型ウェル３２を構成するＮ型不純物
の濃度よりも高い濃度を有するＮ+ イオン注入領域４
ｃ，４ｄが設けられている。
は、フィールド酸化膜３Ｄ，３Ｅ，３Ｆが設けられてい
る。第２のＮ型ウェル領域３２の主表面中であって、フ
ィールド酸化膜３Ｅの両側には、出力側Ｐ+ 領域９とＶ
E E 電源側Ｐ+ 領域１０が設けられている。フィールド
酸化膜３Ｅの直下には、出力側Ｐ+ 領域９とＶE E 電源
側Ｐ+ 領域１０とを接続するための、これらのＰ+ 領域
９，１０を構成するＰ型不純物の濃度よりも低い濃度を
有するＰ型不純物抵抗層７ｅが設けられている。フィー
ルド酸化膜３Ｄの直下にも、出力側Ｐ+ 領域９に接続さ
れたＰ型不純物注入領域７ｄが設けられている。フィー
ルド酸化膜３Ｆの下にも、ＶE E 電源側Ｐ + 領域１０に
接続された、該ＶE E 電源側Ｐ+ 領域１０を構成するＰ
型不純物の濃度よりも低い濃度を有するＰ型不純物注入
領域７ｆが設けられている。フィールド酸化膜７ｅの上
に、電極１１が設けられている。電極１１には、Ｐ型不
純物抵抗層７ｅに印加される電圧と同じ大きさの電圧が
印加され、それによって、Ｐ型不純物抵抗層７ｅの破損
が防止される。電極１１は、そのような働きをさせるた
めに設けられる。第２のＮ型ウェル領域３２内であっ
て、出力側Ｐ+ 領域９およびＶE E 電源側Ｐ+ 領域１０
の下には、第２のＮ型ウェル３２を構成するＮ型不純物
の濃度よりも高い濃度を有するＮ+ イオン注入領域４
ｃ，４ｄが設けられている。
【０００７】図５は、上述したＰチャネルの高耐圧トラ
ンジスタと、該Ｐチャネル高耐圧トランジスタとＶE E
端子との間にあるプルダウン抵抗の回路図である。図
中、参照符号１２はＰチャネル高耐圧トランジスタを表
わしており、参照符号１３はプルダウン抵抗を表わして
おり、参照符号１４は出力端子を表わしており、参照符
号１５はＶE E 電源を表わしており、参照符号１６は電
源端子である。電源端子１６には、電源電圧ＶC C が印
加されている。このようなスイッチは、上述したよう
に、蛍光表示管のスイッチとして利用される。５ボルト
の電源電圧ＶC C を印加し、ゲート電極８に適当な電圧
を印加すると、Ｐチャネル高耐圧トランジスタ１２はＯ
Ｎ状態となり、蛍光表示管を点灯させる。次に、出力端
子１４とＶE E 電源端子１５に高電圧（−３５Ｖ）を印
加すると、出力端子１４にかかっていた電圧は、プルダ
ウン抵抗１３によって引き抜かれ、蛍光表示管は消灯す
る。
ンジスタと、該Ｐチャネル高耐圧トランジスタとＶE E
端子との間にあるプルダウン抵抗の回路図である。図
中、参照符号１２はＰチャネル高耐圧トランジスタを表
わしており、参照符号１３はプルダウン抵抗を表わして
おり、参照符号１４は出力端子を表わしており、参照符
号１５はＶE E 電源を表わしており、参照符号１６は電
源端子である。電源端子１６には、電源電圧ＶC C が印
加されている。このようなスイッチは、上述したよう
に、蛍光表示管のスイッチとして利用される。５ボルト
の電源電圧ＶC C を印加し、ゲート電極８に適当な電圧
を印加すると、Ｐチャネル高耐圧トランジスタ１２はＯ
Ｎ状態となり、蛍光表示管を点灯させる。次に、出力端
子１４とＶE E 電源端子１５に高電圧（−３５Ｖ）を印
加すると、出力端子１４にかかっていた電圧は、プルダ
ウン抵抗１３によって引き抜かれ、蛍光表示管は消灯す
る。
【０００８】上述のように構成される半導体装置におい
ては、出力端子１４とＶE E 電源端子１５との間に高電
圧が印加されると、Ｐチャネル高耐圧トランジスタ１２
のＰ + ドレイン領域６と、プルダウン抵抗１３の出力側
Ｐ+ 領域９と、ＶE E 電源側Ｐ+ 領域１０に高電圧が印
加される。しかし、Ｎ+ イオン注入領域４ａとＰ型不純
物注入領域７ｂの存在により、チャネル下の深い部分と
Ｐ+ ドレイン領域６側のチャネル端との間でブレークダ
ウンが起こりにくい構造となっている。
ては、出力端子１４とＶE E 電源端子１５との間に高電
圧が印加されると、Ｐチャネル高耐圧トランジスタ１２
のＰ + ドレイン領域６と、プルダウン抵抗１３の出力側
Ｐ+ 領域９と、ＶE E 電源側Ｐ+ 領域１０に高電圧が印
加される。しかし、Ｎ+ イオン注入領域４ａとＰ型不純
物注入領域７ｂの存在により、チャネル下の深い部分と
Ｐ+ ドレイン領域６側のチャネル端との間でブレークダ
ウンが起こりにくい構造となっている。
【０００９】次に、図４に示すＰチャネル高耐圧トラン
ジスタのＮ+ イオン注入領域４ａの従来の形成方法を説
明する。
ジスタのＮ+ イオン注入領域４ａの従来の形成方法を説
明する。
【００１０】図６（ａ）（ｂ）を参照して、従来は、Ｎ
+ イオン注入領域４ａを、Ｐ型半導体基板１の主表面に
Ｎ型不純物を注入することによって形成していた。フィ
ールド酸化膜３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆの下
には、これらの膜厚が厚いためにＮ型不純物が通過でき
ず、Ｎ+ イオン注入領域は形成されない。膜厚が薄い酸
化膜の下に、Ｎ+ イオン注入領域４ａ，４ｂ，４ｃ，４
ｄが形成される。
+ イオン注入領域４ａを、Ｐ型半導体基板１の主表面に
Ｎ型不純物を注入することによって形成していた。フィ
ールド酸化膜３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆの下
には、これらの膜厚が厚いためにＮ型不純物が通過でき
ず、Ｎ+ イオン注入領域は形成されない。膜厚が薄い酸
化膜の下に、Ｎ+ イオン注入領域４ａ，４ｂ，４ｃ，４
ｄが形成される。
【００１１】
【発明が解決しようとする課題】従来のＮ+ イオン注入
領域の形成は以上のように行なわれていたので、次のよ
うな問題点があった。
領域の形成は以上のように行なわれていたので、次のよ
うな問題点があった。
【００１２】すなわち、図６（ｂ）を参照して、Ｎ+ イ
オン注入領域４ａの形成と同時に、不必要な部分にも、
Ｎ+ イオン注入領域４ｂ，４ｃ，４ｄが形成された。
オン注入領域４ａの形成と同時に、不必要な部分にも、
Ｎ+ イオン注入領域４ｂ，４ｃ，４ｄが形成された。
【００１３】また、フィールド酸化膜３Ｂのバーズビー
ク３０の膜厚は薄いので、Ｎ型不純物１７が通過してし
まって、Ｐ型不純物注入領域７ｂの端部３１にＮ型不純
物が注入される。その結果、図６（ｂ）を参照して、Ｐ
型不純物とＮ型不純物とが相殺され、バーズビーク３０
の下部分３２において、Ｐ型不純物注入領域７ｂが消滅
してしまうという問題点があった。
ク３０の膜厚は薄いので、Ｎ型不純物１７が通過してし
まって、Ｐ型不純物注入領域７ｂの端部３１にＮ型不純
物が注入される。その結果、図６（ｂ）を参照して、Ｐ
型不純物とＮ型不純物とが相殺され、バーズビーク３０
の下部分３２において、Ｐ型不純物注入領域７ｂが消滅
してしまうという問題点があった。
【００１４】このような問題点は、得られた半導体装置
に、次のような悪影響を与えた。
に、次のような悪影響を与えた。
【００１５】すなわち、図４を参照して、Ｐ+ ドレイン
領域６下の深い部分にＮ+ イオン注入領域４ｂがあるた
め、その理由はわからないが、Ｐ+ ドレイン領域６と半
導体基板１との間の耐圧が低下するという問題点があっ
た。
領域６下の深い部分にＮ+ イオン注入領域４ｂがあるた
め、その理由はわからないが、Ｐ+ ドレイン領域６と半
導体基板１との間の耐圧が低下するという問題点があっ
た。
【００１６】また、プルダウン抵抗１３側においても、
出力側Ｐ+ 領域９の下にＮ+ イオン注入領域４ｃがある
ため、理由は不明であるが、出力側Ｐ+ 領域９と基板１
との間の耐圧が低下するという問題点があった。同様
に、ＶE E 電源側Ｐ+ 領域１０の下にＮ+ イオン注入領
域４ｄがあるため、その理由は不明であるが、ＶE E 電
源側Ｐ+ 領域１０と基板１との間の耐圧が低下するとい
う問題点があった。
出力側Ｐ+ 領域９の下にＮ+ イオン注入領域４ｃがある
ため、理由は不明であるが、出力側Ｐ+ 領域９と基板１
との間の耐圧が低下するという問題点があった。同様
に、ＶE E 電源側Ｐ+ 領域１０の下にＮ+ イオン注入領
域４ｄがあるため、その理由は不明であるが、ＶE E 電
源側Ｐ+ 領域１０と基板１との間の耐圧が低下するとい
う問題点があった。
【００１７】さらに、図６（ｂ）を参照して、Ｐ型不純
物注入領域７ｂの端部の消滅した部分（３２）におい
て、電界集中が起こり、ブレークダウンが生じ、ひいて
は耐圧を維持することができないという問題点があっ
た。
物注入領域７ｂの端部の消滅した部分（３２）におい
て、電界集中が起こり、ブレークダウンが生じ、ひいて
は耐圧を維持することができないという問題点があっ
た。
【００１８】この発明は、上記のような問題点を解決す
るためになされたもので、Ｐチャネル高耐圧トランジス
タの耐圧を維持できるように改良された半導体装置を提
供することにある。
るためになされたもので、Ｐチャネル高耐圧トランジス
タの耐圧を維持できるように改良された半導体装置を提
供することにある。
【００１９】この発明の他の目的は、Ｐチャネル高耐圧
トランジスタおよびプルダウン抵抗において、耐圧を維
持できるように改良された半導体装置を提供することに
ある。
トランジスタおよびプルダウン抵抗において、耐圧を維
持できるように改良された半導体装置を提供することに
ある。
【００２０】この発明のさらに他の目的は、上述のよう
な半導体装置を製造する方法を提供することにある。
な半導体装置を製造する方法を提供することにある。
【００２１】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、Ｐ型半導体基板を備えている。上記
Ｐ型半導体基板の主表面に、第１のＮ型ウェル領域が設
けられている。上記第１のＮ型ウェル領域の主表面に第
１のフィールド酸化膜が設けられている。上記第１のＮ
型ウェル領域の主表面中であって、かつ上記第１のフィ
ールド酸化膜の両側には、Ｐ型ソース領域とＰ型ドレイ
ン領域が互いに離されて設けられている。上記第１のフ
ィールド酸化膜の直下であって、かつ上記Ｐ型ドレイン
領域に接続されるように、Ｐ型ドレイン領域の不純物濃
度よりも低い濃度を有するＰ型不純物注入領域が設けら
れている。上記第１のＮ型ウェル領域の上であって、か
つ上記Ｐ型ソース領域と上記Ｐ型ドレイン領域の間にゲ
ート電極が設けられている。上記Ｎ型ウェル領域内であ
って、上記Ｐ型ソース領域の下に、該Ｎ型ウェルを構成
するＮ型不純物の濃度よりも高い濃度を有するＮ+ イオ
ン注入領域が設けられている。上記Ｐ型ドレイン領域の
下に位置する前記第１のＮ型ウェル領域においては、い
ずれの深さにおいても、Ｎ型不純物濃度は等しくされて
いる。
従う半導体装置は、Ｐ型半導体基板を備えている。上記
Ｐ型半導体基板の主表面に、第１のＮ型ウェル領域が設
けられている。上記第１のＮ型ウェル領域の主表面に第
１のフィールド酸化膜が設けられている。上記第１のＮ
型ウェル領域の主表面中であって、かつ上記第１のフィ
ールド酸化膜の両側には、Ｐ型ソース領域とＰ型ドレイ
ン領域が互いに離されて設けられている。上記第１のフ
ィールド酸化膜の直下であって、かつ上記Ｐ型ドレイン
領域に接続されるように、Ｐ型ドレイン領域の不純物濃
度よりも低い濃度を有するＰ型不純物注入領域が設けら
れている。上記第１のＮ型ウェル領域の上であって、か
つ上記Ｐ型ソース領域と上記Ｐ型ドレイン領域の間にゲ
ート電極が設けられている。上記Ｎ型ウェル領域内であ
って、上記Ｐ型ソース領域の下に、該Ｎ型ウェルを構成
するＮ型不純物の濃度よりも高い濃度を有するＮ+ イオ
ン注入領域が設けられている。上記Ｐ型ドレイン領域の
下に位置する前記第１のＮ型ウェル領域においては、い
ずれの深さにおいても、Ｎ型不純物濃度は等しくされて
いる。
【００２２】この発明の第２の局面に従う半導体装置
は、さらに、上記Ｐ型半導体基板の主表面であって、か
つ上記第１のＮ型ウェル領域から離されて設けられた第
２のＮ型ウェル領域を備える。上記第２のＮ型ウェル領
域の主表面中に第２のフィールド酸化膜が設けられてい
る。上記第２のＮ型ウェル領域の主表面中であって、上
記第２のフィールド酸化膜の両側に、出力側Ｐ+ 領域と
ＶE E 電源側Ｐ+ 領域とが、互いに離されて設けられて
いる。上記第２のフィールド酸化膜の直下に、上記出力
側Ｐ+ 領域と上記ＶE E 電源側Ｐ+ 領域とを接続するた
めの、これらのＰ + 領域を構成するＰ型不純物の濃度よ
りも低い濃度を有するＰ型不純物抵抗層が設けられてい
る。上記第２のフィールド酸化膜の上には電極が設けら
れている。上記出力側Ｐ+ 領域および上記ＶE E 電源側
Ｐ+ 領域の下に位置する上記第２のＮ型ウェル領域にお
いては、いずれの深さにおいても、Ｎ型不純物濃度は等
しくされている。
は、さらに、上記Ｐ型半導体基板の主表面であって、か
つ上記第１のＮ型ウェル領域から離されて設けられた第
２のＮ型ウェル領域を備える。上記第２のＮ型ウェル領
域の主表面中に第２のフィールド酸化膜が設けられてい
る。上記第２のＮ型ウェル領域の主表面中であって、上
記第２のフィールド酸化膜の両側に、出力側Ｐ+ 領域と
ＶE E 電源側Ｐ+ 領域とが、互いに離されて設けられて
いる。上記第２のフィールド酸化膜の直下に、上記出力
側Ｐ+ 領域と上記ＶE E 電源側Ｐ+ 領域とを接続するた
めの、これらのＰ + 領域を構成するＰ型不純物の濃度よ
りも低い濃度を有するＰ型不純物抵抗層が設けられてい
る。上記第２のフィールド酸化膜の上には電極が設けら
れている。上記出力側Ｐ+ 領域および上記ＶE E 電源側
Ｐ+ 領域の下に位置する上記第２のＮ型ウェル領域にお
いては、いずれの深さにおいても、Ｎ型不純物濃度は等
しくされている。
【００２３】この発明の第３の局面に従う製造方法は、
フィールド酸化膜の両側に設けられたＰ型ソース領域と
Ｐ型ドレイン領域とを有する半導体装置の製造方法に係
るものである。Ｐ型半導体基板の主表面にＮ型ウェル領
域を形成する。上記Ｎ型ウェル領域の主表面にフィール
ド酸化膜を形成する。上記Ｐ型ソース領域を形成する部
分以外の部分をマスクして、上記Ｐ型半導体基板の主表
面に、上記Ｎ型ウェル領域を構成するＮ型不純物の濃度
よりも高い濃度で、Ｎ型不純物を注入し、それによっ
て、形成すべき上記Ｐ型ソース領域の下であって、かつ
上記Ｎ型ウェル領域の主表面から離れた位置に、Ｎ+ イ
オン注入領域を形成する。上記Ｎ型ウェル領域の主表面
であって、かつ上記フィールド酸化膜の両側に、上記Ｐ
型ソース領域と上記Ｐ型ドレイン領域を互いに離して形
成する。上記Ｎ型ウェル領域の上であって、かつ上記Ｐ
型ソース領域と上記Ｐ型ドレイン領域との間にゲート電
極を形成する。
フィールド酸化膜の両側に設けられたＰ型ソース領域と
Ｐ型ドレイン領域とを有する半導体装置の製造方法に係
るものである。Ｐ型半導体基板の主表面にＮ型ウェル領
域を形成する。上記Ｎ型ウェル領域の主表面にフィール
ド酸化膜を形成する。上記Ｐ型ソース領域を形成する部
分以外の部分をマスクして、上記Ｐ型半導体基板の主表
面に、上記Ｎ型ウェル領域を構成するＮ型不純物の濃度
よりも高い濃度で、Ｎ型不純物を注入し、それによっ
て、形成すべき上記Ｐ型ソース領域の下であって、かつ
上記Ｎ型ウェル領域の主表面から離れた位置に、Ｎ+ イ
オン注入領域を形成する。上記Ｎ型ウェル領域の主表面
であって、かつ上記フィールド酸化膜の両側に、上記Ｐ
型ソース領域と上記Ｐ型ドレイン領域を互いに離して形
成する。上記Ｎ型ウェル領域の上であって、かつ上記Ｐ
型ソース領域と上記Ｐ型ドレイン領域との間にゲート電
極を形成する。
【００２４】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、Ｐ型ドレイン領域の下に位置する第１のＮ型ウェル
領域において、いずれの深さにおいても、Ｎ型不純物濃
度は等しくされているので、Ｐ+ ドレイン領域と基板と
の間の耐圧が上がり、Ｐチャネル高耐圧トランジスタの
耐圧が向上する。
ば、Ｐ型ドレイン領域の下に位置する第１のＮ型ウェル
領域において、いずれの深さにおいても、Ｎ型不純物濃
度は等しくされているので、Ｐ+ ドレイン領域と基板と
の間の耐圧が上がり、Ｐチャネル高耐圧トランジスタの
耐圧が向上する。
【００２５】この発明の第２の局面に従う半導体装置に
よれば、上述の特徴に加えて、さらに出力側Ｐ+ 領域お
よびＶE E 電源側Ｐ+ 領域の下に位置する第２のＮ型ウ
ェル領域において、いずれの深さにおいても、Ｎ型不純
物濃度は等しくされているので、出力側Ｐ+ 領域と基板
との間の耐圧と、ＶE E 電源側Ｐ+ 領域と基板との間の
耐圧が向上し、ひいては、Ｐチャネル高耐圧トランジス
タとプルダウン抵抗の耐圧が向上する。
よれば、上述の特徴に加えて、さらに出力側Ｐ+ 領域お
よびＶE E 電源側Ｐ+ 領域の下に位置する第２のＮ型ウ
ェル領域において、いずれの深さにおいても、Ｎ型不純
物濃度は等しくされているので、出力側Ｐ+ 領域と基板
との間の耐圧と、ＶE E 電源側Ｐ+ 領域と基板との間の
耐圧が向上し、ひいては、Ｐチャネル高耐圧トランジス
タとプルダウン抵抗の耐圧が向上する。
【００２６】この発明の第３の局面に従う製造方法によ
れば、Ｐ型ソース領域を形成する部分以外の部分をマス
クして、Ｐ型半導体基板の主表面に、Ｎ型ウェル領域を
構成するＮ型不純物濃度よりも高い濃度で、Ｎ型不純物
を注入し、それによって、形成すべきＰ型ソース領域の
下であって、かつＮ型ウェル領域の主表面から離れた位
置に、Ｎ+ イオン注入領域を形成するので、Ｐ型ドレイ
ン領域、出力側Ｐ+ 領域およびＶE E 電源側Ｐ+ 領域の
下に、Ｎ+ イオン注入領域は形成されない。
れば、Ｐ型ソース領域を形成する部分以外の部分をマス
クして、Ｐ型半導体基板の主表面に、Ｎ型ウェル領域を
構成するＮ型不純物濃度よりも高い濃度で、Ｎ型不純物
を注入し、それによって、形成すべきＰ型ソース領域の
下であって、かつＮ型ウェル領域の主表面から離れた位
置に、Ｎ+ イオン注入領域を形成するので、Ｐ型ドレイ
ン領域、出力側Ｐ+ 領域およびＶE E 電源側Ｐ+ 領域の
下に、Ｎ+ イオン注入領域は形成されない。
【００２７】
【実施例】以下、この発明の実施例を図について説明す
る。
る。
【００２８】図１は、この発明の一実施例に係る、Ｐチ
ャネル高耐圧トランジスタとプルダウン抵抗とを備えた
半導体装置の断面図である。Ｐ型半導体基板１の主表面
に、第１のＮ型ウェル領域２と第２のＮ型ウェル領域３
２が設けられている。
ャネル高耐圧トランジスタとプルダウン抵抗とを備えた
半導体装置の断面図である。Ｐ型半導体基板１の主表面
に、第１のＮ型ウェル領域２と第２のＮ型ウェル領域３
２が設けられている。
【００２９】第１のＮ型ウェル領域２の主表面にフィー
ルド酸化膜３Ａ，３Ｂ，３Ｃが設けられている。第１の
Ｎ型ウェル領域２の主表面中であって、フィールド酸化
膜３Ｂの両側に、Ｐ型ソース領域５とＰ型ドレイン領域
６が設けられている。フィールド酸化膜３Ｂの直下に
は、Ｐ型ドレイン領域６に接続されるように、該Ｐ型ド
レイン領域６の不純物濃度よりも低い濃度を有するＰ型
不純物注入領域７ｂが設けられている。Ｐ型ソース領域
５とＰ型不純物注入領域７ｂは互いに離されて形成さ
れ、それによってチャネル領域が形成される。第１のＮ
型ウェル領域２の上であって、かつＰ型ソース領域５と
Ｐ型ドレイン領域６の間のチャネル領域の上にゲート電
極８が設けられている。ゲート電極８の一部は、フィー
ルド酸化膜３Ｂの上にのりかかっている。Ｎ型ウェル領
域２内であって、Ｐ型ソース領域５の下に、該Ｎ型ウェ
ルを構成するＮ型不純物の濃度よりも高い濃度を有する
Ｎ+ イオン注入領域４ａが設けられている。Ｐ型ドレイ
ン領域６の下に位置する第１のＮ型ウェル領域２におい
ては、いずれの深さにおいても、Ｎ型不純物濃度は等し
くされている。
ルド酸化膜３Ａ，３Ｂ，３Ｃが設けられている。第１の
Ｎ型ウェル領域２の主表面中であって、フィールド酸化
膜３Ｂの両側に、Ｐ型ソース領域５とＰ型ドレイン領域
６が設けられている。フィールド酸化膜３Ｂの直下に
は、Ｐ型ドレイン領域６に接続されるように、該Ｐ型ド
レイン領域６の不純物濃度よりも低い濃度を有するＰ型
不純物注入領域７ｂが設けられている。Ｐ型ソース領域
５とＰ型不純物注入領域７ｂは互いに離されて形成さ
れ、それによってチャネル領域が形成される。第１のＮ
型ウェル領域２の上であって、かつＰ型ソース領域５と
Ｐ型ドレイン領域６の間のチャネル領域の上にゲート電
極８が設けられている。ゲート電極８の一部は、フィー
ルド酸化膜３Ｂの上にのりかかっている。Ｎ型ウェル領
域２内であって、Ｐ型ソース領域５の下に、該Ｎ型ウェ
ルを構成するＮ型不純物の濃度よりも高い濃度を有する
Ｎ+ イオン注入領域４ａが設けられている。Ｐ型ドレイ
ン領域６の下に位置する第１のＮ型ウェル領域２におい
ては、いずれの深さにおいても、Ｎ型不純物濃度は等し
くされている。
【００３０】Ｐ型半導体基板１の主表面には、第１のＮ
型ウェル領域２から離されて、第２のＮ型ウェル領域３
２が設けられている。上記第２のＮ型ウェル領域３２の
主表面中に第２のフィールド酸化膜３Ｄ，３Ｅ，３Ｆが
設けられている。第２のＮ型ウェル領域３２の主表面中
であって、フィールド酸化膜３Ｅの両側に、出力側Ｐ +
領域９とＶE E 電源側Ｐ+ 領域１０が互いに離されて設
けられている。フィールド酸化膜３Ｅの直下に、出力側
Ｐ+ 領域９とＶE E 電源側Ｐ+ 領域１０とを接続するた
めの、これらのＰ+ 領域９，１５を構成するＰ型不純物
の濃度よりも低い濃度を有するＰ型不純物抵抗層７ｅが
設けられている。フィールド酸化膜３Ｅの上には電極１
１が設けられている。出力側Ｐ+ 領域９およびＶE E 電
源側Ｐ+領域１０の下に位置する第２のＮ型ウェル領域
３２においては、いずれの深さにおいても、Ｎ型不純物
濃度は等しくされている。
型ウェル領域２から離されて、第２のＮ型ウェル領域３
２が設けられている。上記第２のＮ型ウェル領域３２の
主表面中に第２のフィールド酸化膜３Ｄ，３Ｅ，３Ｆが
設けられている。第２のＮ型ウェル領域３２の主表面中
であって、フィールド酸化膜３Ｅの両側に、出力側Ｐ +
領域９とＶE E 電源側Ｐ+ 領域１０が互いに離されて設
けられている。フィールド酸化膜３Ｅの直下に、出力側
Ｐ+ 領域９とＶE E 電源側Ｐ+ 領域１０とを接続するた
めの、これらのＰ+ 領域９，１５を構成するＰ型不純物
の濃度よりも低い濃度を有するＰ型不純物抵抗層７ｅが
設けられている。フィールド酸化膜３Ｅの上には電極１
１が設けられている。出力側Ｐ+ 領域９およびＶE E 電
源側Ｐ+領域１０の下に位置する第２のＮ型ウェル領域
３２においては、いずれの深さにおいても、Ｎ型不純物
濃度は等しくされている。
【００３１】次に、動作について説明する。
【００３２】図１と図５を参照して、出力端子１４に高
電圧が印加されると、Ｐチャネル高耐圧トランジスタ１
２のＰ型ドレイン領域６に高電圧がかかる。実施例の装
置によると、Ｐ型ドレイン領域６の下に位置する第１の
Ｎ型ウェル領域２においては、いずれの深さにおいて
も、Ｎ型不純物濃度は等しくされているので、Ｐ型ドレ
イン領域６と基板１間のブレークダウンが起こりにくく
なり、ひいては、Ｐ型ドレイン領域６と基板１間の耐圧
が向上する。ひいては、Ｐチャネル高耐圧トランジスタ
１２の耐圧は向上する。
電圧が印加されると、Ｐチャネル高耐圧トランジスタ１
２のＰ型ドレイン領域６に高電圧がかかる。実施例の装
置によると、Ｐ型ドレイン領域６の下に位置する第１の
Ｎ型ウェル領域２においては、いずれの深さにおいて
も、Ｎ型不純物濃度は等しくされているので、Ｐ型ドレ
イン領域６と基板１間のブレークダウンが起こりにくく
なり、ひいては、Ｐ型ドレイン領域６と基板１間の耐圧
が向上する。ひいては、Ｐチャネル高耐圧トランジスタ
１２の耐圧は向上する。
【００３３】また、出力端子１４とＶE E 電源端子１５
に高電圧が印加されると、出力側Ｐ + 領域９とＶE E 電
源側Ｐ+ 領域１０に高電圧がかかる。実施例に係る装置
によると、出力側Ｐ+ 領域９とＶE E 電源側Ｐ+ 領域１
０に高電圧がかかっても、出力側Ｐ+ 領域９およびＶ
E E 電源側Ｐ+ 領域１０の下に位置する第２のＮ型ウェ
ル領域３２においては、いずれの深さにおいてもＮ型不
純物濃度は等しくされているので、出力側Ｐ+ 領域９と
基板１間でブレークダウンが起こりにくくなり、また、
ＶE E 電源側Ｐ+ 領域１０と基板１との間でブレークダ
ウンが起こりにくくなる。ひいては、プルダウン抵抗１
３の耐圧が向上する。
に高電圧が印加されると、出力側Ｐ + 領域９とＶE E 電
源側Ｐ+ 領域１０に高電圧がかかる。実施例に係る装置
によると、出力側Ｐ+ 領域９とＶE E 電源側Ｐ+ 領域１
０に高電圧がかかっても、出力側Ｐ+ 領域９およびＶ
E E 電源側Ｐ+ 領域１０の下に位置する第２のＮ型ウェ
ル領域３２においては、いずれの深さにおいてもＮ型不
純物濃度は等しくされているので、出力側Ｐ+ 領域９と
基板１間でブレークダウンが起こりにくくなり、また、
ＶE E 電源側Ｐ+ 領域１０と基板１との間でブレークダ
ウンが起こりにくくなる。ひいては、プルダウン抵抗１
３の耐圧が向上する。
【００３４】次に、図１に示す、Ｎ+ イオン注入領域４
ａの形成方法を説明する。
ａの形成方法を説明する。
【００３５】図２（ａ）（ｂ）を参照して、フィールド
酸化膜３Ａとフィールド酸化膜３Ｂで取り囲まれた部分
以外の部分に、レジスト１８を形成する。レジスト１８
を、フィールド酸化膜３Ｂのバーズビーク３０の部分を
も、覆うように形成する。レジスト１８をマスクにし
て、半導体基板１の主表面にＮ型不純物１７を注入し、
それによって、形成すべきＰ型ソース領域の下であっ
て、かつＮ型ウェル領域２の主表面から離れた位置に、
Ｎ+ イオン注入領域４ａを形成する。
酸化膜３Ａとフィールド酸化膜３Ｂで取り囲まれた部分
以外の部分に、レジスト１８を形成する。レジスト１８
を、フィールド酸化膜３Ｂのバーズビーク３０の部分を
も、覆うように形成する。レジスト１８をマスクにし
て、半導体基板１の主表面にＮ型不純物１７を注入し、
それによって、形成すべきＰ型ソース領域の下であっ
て、かつＮ型ウェル領域２の主表面から離れた位置に、
Ｎ+ イオン注入領域４ａを形成する。
【００３６】この方法によると、図１と図２（ｂ）を参
照して、Ｐ型ドレイン領域の下に位置する部分、出力側
Ｐ+ 領域９の下に位置する部分およびＶE E 電源側Ｐ+
領域１０の下に位置する部分に、Ｎ+ イオン注入領域は
形成されない。したがって、耐圧が向上したＰチャネル
高耐圧トランジスタ１２と、耐圧が向上したプルダウン
抵抗１３が得られる。また、バーズビーク３０の上部分
にもレジスト１８を覆っているので、Ｐ型不純物イオン
注入領域７ｂの端部３１にＮ型不純物が注入されない。
その結果、Ｐ型不純物注入領域７ｂの端部は消滅しな
い。したがって、Ｐ型不純物注入領域７ｂのチャネル付
近で生じる電界集中は、Ｐ型不純物イオン注入領域７ｂ
によって効率よく緩和され、ブレークダウンが起こりに
くくなり、ひいては耐圧を向上させることができる。
照して、Ｐ型ドレイン領域の下に位置する部分、出力側
Ｐ+ 領域９の下に位置する部分およびＶE E 電源側Ｐ+
領域１０の下に位置する部分に、Ｎ+ イオン注入領域は
形成されない。したがって、耐圧が向上したＰチャネル
高耐圧トランジスタ１２と、耐圧が向上したプルダウン
抵抗１３が得られる。また、バーズビーク３０の上部分
にもレジスト１８を覆っているので、Ｐ型不純物イオン
注入領域７ｂの端部３１にＮ型不純物が注入されない。
その結果、Ｐ型不純物注入領域７ｂの端部は消滅しな
い。したがって、Ｐ型不純物注入領域７ｂのチャネル付
近で生じる電界集中は、Ｐ型不純物イオン注入領域７ｂ
によって効率よく緩和され、ブレークダウンが起こりに
くくなり、ひいては耐圧を向上させることができる。
【００３７】なお、上記実施例では、フィールド酸化膜
３Ａとフィールド酸化膜３Ｂとで囲まれた部分以外の部
分をマスクするためにレジスト１８を用いる場合を例示
したが、この発明はこれに限られるものでなく、図３
（ａ）（ｂ）に示すように、マスク２８を使用しても、
実施例と同様の効果を奏する。
３Ａとフィールド酸化膜３Ｂとで囲まれた部分以外の部
分をマスクするためにレジスト１８を用いる場合を例示
したが、この発明はこれに限られるものでなく、図３
（ａ）（ｂ）に示すように、マスク２８を使用しても、
実施例と同様の効果を奏する。
【００３８】なお、図３中、図２に示す部材と同一部分
には同一の参照番号を付し、その説明を繰返さない。
には同一の参照番号を付し、その説明を繰返さない。
【００３９】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、Ｐ型ドレイン領域の下
に位置する第１のＮ型ウェル領域において、いずれの深
さにおいても、Ｎ型不純物濃度は等しくされているの
で、Ｐ型ドレイン領域と基板間で生じるブレークダウン
が起こりにくくなり、ひいては、この間で耐圧が向上
し、その結果Ｐチャネル高耐圧トランジスタの耐圧が向
上する。
局面に従う半導体装置によれば、Ｐ型ドレイン領域の下
に位置する第１のＮ型ウェル領域において、いずれの深
さにおいても、Ｎ型不純物濃度は等しくされているの
で、Ｐ型ドレイン領域と基板間で生じるブレークダウン
が起こりにくくなり、ひいては、この間で耐圧が向上
し、その結果Ｐチャネル高耐圧トランジスタの耐圧が向
上する。
【００４０】この発明の第２の局面に従う半導体装置に
よれば、出力側Ｐ+ 領域およびＶE E 電源側Ｐ+ 領域の
下に位置する第２のＮ型ウェル領域において、いずれの
深さにおいても、Ｎ型不純物濃度は等しくされているの
で、出力側Ｐ+ 領域と基板との間の耐圧ならびにＶE E
電源側Ｐ+ 領域と基板との間の耐圧は向上し、ひいて
は、Ｐチャネル高耐圧トランジスタとプルダウン抵抗の
耐圧が向上する。
よれば、出力側Ｐ+ 領域およびＶE E 電源側Ｐ+ 領域の
下に位置する第２のＮ型ウェル領域において、いずれの
深さにおいても、Ｎ型不純物濃度は等しくされているの
で、出力側Ｐ+ 領域と基板との間の耐圧ならびにＶE E
電源側Ｐ+ 領域と基板との間の耐圧は向上し、ひいて
は、Ｐチャネル高耐圧トランジスタとプルダウン抵抗の
耐圧が向上する。
【００４１】この発明の第３の局面に従う方法によれ
ば、Ｐ型ドレイン領域の下に位置する部分、出力側Ｐ+
領域の下に位置する部分およびＶE E 電源側Ｐ+ 領域の
下に位置する部分に、Ｎ+ イオン注入領域は形成されな
い。その結果、耐圧の向上したＰチャネル高耐圧トラン
ジスタが得られる。
ば、Ｐ型ドレイン領域の下に位置する部分、出力側Ｐ+
領域の下に位置する部分およびＶE E 電源側Ｐ+ 領域の
下に位置する部分に、Ｎ+ イオン注入領域は形成されな
い。その結果、耐圧の向上したＰチャネル高耐圧トラン
ジスタが得られる。
【図１】本発明の一実施例に係る、Ｐチャネル高耐圧ト
ランジスタとプルダウン抵抗を備えた半導体装置の断面
図である。
ランジスタとプルダウン抵抗を備えた半導体装置の断面
図である。
【図２】図１に示す半導体装置の第１の製造方法の要部
の、各工程における半導体装置の断面図である。
の、各工程における半導体装置の断面図である。
【図３】図１に示す半導体装置の第２の製造方法の要部
の、各工程における半導体装置の断面図である。
の、各工程における半導体装置の断面図である。
【図４】Ｐチャネル高耐圧トランジスタとプルダウン抵
抗を備えた、従来の半導体装置の断面図である。
抗を備えた、従来の半導体装置の断面図である。
【図５】Ｐチャネル高耐圧トランジスタとプルダウン抵
抗を備える半導体装置の回路図である。
抗を備える半導体装置の回路図である。
【図６】Ｐチャネル高耐圧トランジスタとプルダウン抵
抗を備えた従来の半導体装置の製造方法の要部の、各工
程における半導体装置の断面図である。
抗を備えた従来の半導体装置の製造方法の要部の、各工
程における半導体装置の断面図である。
１ Ｐ型半導体基板 ２ 第１のＮ型ウェル領域 ３Ｂ フィールド酸化膜 ５ Ｐ型ソース領域 ６ Ｐ型ドレイン領域 ７ｂ Ｐ型不純物注入領域 ８ ゲート電極 ４ａ Ｎ+ イオン注入領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】Ｎ型ウェル領域２内であって、かつＰ型ソ
ース領域５とチャネルの下には、該Ｎ型ウェル領域２を
構成するＮ型不純物の濃度よりも高い濃度を有するＮ+
イオン注入領域４ａが設けられている。Ｎ型ウェル領域
２内であって、Ｐ型ドレイン領域６の下には、Ｎ型ウェ
ルを構成するＮ型不純物の濃度よりも高い濃度を有する
Ｎ+ イオン注入領域４ｂが設けられている。
ース領域５とチャネルの下には、該Ｎ型ウェル領域２を
構成するＮ型不純物の濃度よりも高い濃度を有するＮ+
イオン注入領域４ａが設けられている。Ｎ型ウェル領域
２内であって、Ｐ型ドレイン領域６の下には、Ｎ型ウェ
ルを構成するＮ型不純物の濃度よりも高い濃度を有する
Ｎ+ イオン注入領域４ｂが設けられている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】第２のＮ型ウェル領域２１の主表面中に
は、フィールド酸化膜３Ｄ，３Ｅ，３Ｆが設けられてい
る。第２のＮ型ウェル領域２１の主表面中であって、フ
ィールド酸化膜３Ｅの両側には、出力側Ｐ+ 領域９とＶ
EE電源側Ｐ+ 領域１０が設けられている。フィールド酸
化膜３Ｅの直下には、出力側Ｐ+ 領域９とＶEE電源側Ｐ
+ 領域１０とを接続するための、これらのＰ+ 領域９，
１０を構成するＰ型不純物の濃度よりも低い濃度を有す
るＰ型不純物抵抗層７ｅが設けられている。フィールド
酸化膜３Ｄの直下にも、出力側Ｐ+ 領域９に接続された
Ｐ型不純物注入領域７ｄが設けられている。フィールド
酸化膜３Ｆの下にも、ＶEE電源側Ｐ+ 領域１０に接続さ
れた、該ＶEE電源側Ｐ+ 領域１０を構成するＰ型不純物
の濃度よりも低い濃度を有するＰ型不純物注入領域７ｆ
が設けられている。フィールド酸化膜７ｅの上に、電極
１１が設けられている。電極１１には、Ｐ型不純物抵抗
層７ｅに印加される電圧と同じ大きさの電圧が印加さ
れ、それによって、Ｐ型不純物抵抗層７ｅの破損が防止
される。電極１１は、そのような働きをさせるために設
けられる。第２のＮ型ウェル領域２１内であって、出力
側Ｐ+ 領域９およびＶEE電源側Ｐ+ 領域１０の下には、
第２のＮ型ウェル２１を構成するＮ型不純物の濃度より
も高い濃度を有するＮ+ イオン注入領域４ｃ，４ｄが設
けられている。
は、フィールド酸化膜３Ｄ，３Ｅ，３Ｆが設けられてい
る。第２のＮ型ウェル領域２１の主表面中であって、フ
ィールド酸化膜３Ｅの両側には、出力側Ｐ+ 領域９とＶ
EE電源側Ｐ+ 領域１０が設けられている。フィールド酸
化膜３Ｅの直下には、出力側Ｐ+ 領域９とＶEE電源側Ｐ
+ 領域１０とを接続するための、これらのＰ+ 領域９，
１０を構成するＰ型不純物の濃度よりも低い濃度を有す
るＰ型不純物抵抗層７ｅが設けられている。フィールド
酸化膜３Ｄの直下にも、出力側Ｐ+ 領域９に接続された
Ｐ型不純物注入領域７ｄが設けられている。フィールド
酸化膜３Ｆの下にも、ＶEE電源側Ｐ+ 領域１０に接続さ
れた、該ＶEE電源側Ｐ+ 領域１０を構成するＰ型不純物
の濃度よりも低い濃度を有するＰ型不純物注入領域７ｆ
が設けられている。フィールド酸化膜７ｅの上に、電極
１１が設けられている。電極１１には、Ｐ型不純物抵抗
層７ｅに印加される電圧と同じ大きさの電圧が印加さ
れ、それによって、Ｐ型不純物抵抗層７ｅの破損が防止
される。電極１１は、そのような働きをさせるために設
けられる。第２のＮ型ウェル領域２１内であって、出力
側Ｐ+ 領域９およびＶEE電源側Ｐ+ 領域１０の下には、
第２のＮ型ウェル２１を構成するＮ型不純物の濃度より
も高い濃度を有するＮ+ イオン注入領域４ｃ，４ｄが設
けられている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】図５は、上述したＰチャネルの高耐圧トラ
ンジスタと、該Ｐチャネル高耐圧トランジスタとＶEE端
子との間にあるプルダウン抵抗の回路図である。図中、
参照符号１２はＰチャネル高耐圧トランジスタを表わし
ており、参照符号１３はプルダウン抵抗を表わしてお
り、参照符号１４は出力端子を表わしており、参照符号
１５はＶEE電源端子を表わしており、参照符号１６は電
源端子である。電源端子１６には、電源電圧ＶCCが印加
されている。このようなスイッチは、上述したように、
蛍光表示管のスイッチとして利用される。５ボルトの電
源電圧ＶCCを印加し、ゲート電極８に適当な電圧を印加
すると、Ｐチャネル高耐圧トランジスタ１２はＯＮ状態
となり、蛍光表示管を点灯させる。次に、出力端子１４
とＶEE電源端子１５に高電圧（−３５Ｖ）を印加する
と、出力端子１４にかかっていた電圧は、プルダウン抵
抗１３によって引き抜かれ、蛍光表示管は消灯する。
ンジスタと、該Ｐチャネル高耐圧トランジスタとＶEE端
子との間にあるプルダウン抵抗の回路図である。図中、
参照符号１２はＰチャネル高耐圧トランジスタを表わし
ており、参照符号１３はプルダウン抵抗を表わしてお
り、参照符号１４は出力端子を表わしており、参照符号
１５はＶEE電源端子を表わしており、参照符号１６は電
源端子である。電源端子１６には、電源電圧ＶCCが印加
されている。このようなスイッチは、上述したように、
蛍光表示管のスイッチとして利用される。５ボルトの電
源電圧ＶCCを印加し、ゲート電極８に適当な電圧を印加
すると、Ｐチャネル高耐圧トランジスタ１２はＯＮ状態
となり、蛍光表示管を点灯させる。次に、出力端子１４
とＶEE電源端子１５に高電圧（−３５Ｖ）を印加する
と、出力端子１４にかかっていた電圧は、プルダウン抵
抗１３によって引き抜かれ、蛍光表示管は消灯する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、Ｐ型半導体基板を備えている。上記
Ｐ型半導体基板の主表面に、第１のＮ型ウェル領域が設
けられている。上記第１のＮ型ウェル領域の主表面に第
１のフィールド酸化膜が設けられている。上記第１のＮ
型ウェル領域の主表面中であって、かつ上記第１のフィ
ールド酸化膜の両側には、Ｐ型ソース領域とＰ型ドレイ
ン領域が互いに離されて設けられている。上記第１のフ
ィールド酸化膜の直下であって、かつ上記Ｐ型ドレイン
領域に接続されるように、Ｐ型ドレイン領域の不純物濃
度よりも低い濃度を有するＰ型不純物注入領域が設けら
れている。上記第１のＮ型ウェル領域の上であって、か
つ上記Ｐ型ソース領域と上記Ｐ型ドレイン領域の間にゲ
ート電極が設けられている。上記Ｎ型ウェル領域内であ
って、上記Ｐ型ソース領域とチャネルの下に、該Ｎ型ウ
ェルを構成するＮ型不純物の濃度よりも高い濃度を有す
るＮ+ イオン注入領域が設けられている。上記Ｐ型ドレ
イン領域の下に位置する上記第１のＮ型ウェル領域にお
いては、いずれの深さにおいても、Ｎ型不純物濃度は等
しくされている。
従う半導体装置は、Ｐ型半導体基板を備えている。上記
Ｐ型半導体基板の主表面に、第１のＮ型ウェル領域が設
けられている。上記第１のＮ型ウェル領域の主表面に第
１のフィールド酸化膜が設けられている。上記第１のＮ
型ウェル領域の主表面中であって、かつ上記第１のフィ
ールド酸化膜の両側には、Ｐ型ソース領域とＰ型ドレイ
ン領域が互いに離されて設けられている。上記第１のフ
ィールド酸化膜の直下であって、かつ上記Ｐ型ドレイン
領域に接続されるように、Ｐ型ドレイン領域の不純物濃
度よりも低い濃度を有するＰ型不純物注入領域が設けら
れている。上記第１のＮ型ウェル領域の上であって、か
つ上記Ｐ型ソース領域と上記Ｐ型ドレイン領域の間にゲ
ート電極が設けられている。上記Ｎ型ウェル領域内であ
って、上記Ｐ型ソース領域とチャネルの下に、該Ｎ型ウ
ェルを構成するＮ型不純物の濃度よりも高い濃度を有す
るＮ+ イオン注入領域が設けられている。上記Ｐ型ドレ
イン領域の下に位置する上記第１のＮ型ウェル領域にお
いては、いずれの深さにおいても、Ｎ型不純物濃度は等
しくされている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】図１は、この発明の一実施例に係る、Ｐチ
ャネル高耐圧トランジスタとプルダウン抵抗とを備えた
半導体装置の断面図である。Ｐ型半導体基板１の主表面
に、第１のＮ型ウェル領域２と第２のＮ型ウェル領域２
１が設けられている。
ャネル高耐圧トランジスタとプルダウン抵抗とを備えた
半導体装置の断面図である。Ｐ型半導体基板１の主表面
に、第１のＮ型ウェル領域２と第２のＮ型ウェル領域２
１が設けられている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】第１のＮ型ウェル領域２の主表面にフィー
ルド酸化膜３Ａ，３Ｂ，３Ｃが設けられている。第１の
Ｎ型ウェル領域２の主表面中であって、フィールド酸化
膜３Ｂの両側に、Ｐ型ソース領域５とＰ型ドレイン領域
６が設けられている。フィールド酸化膜３Ｂの直下に
は、Ｐ型ドレイン領域６に接続されるように、該Ｐ型ド
レイン領域６の不純物濃度よりも低い濃度を有するＰ型
不純物注入領域７ｂが設けられている。Ｐ型ソース領域
５とＰ型不純物注入領域７ｂは互いに離されて形成さ
れ、それによってチャネル領域が形成される。第１のＮ
型ウェル領域２の上であって、かつＰ型ソース領域５と
Ｐ型ドレイン領域６の間のチャネル領域の上にゲート電
極８が設けられている。ゲート電極８の一部は、フィー
ルド酸化膜３Ｂの上にのりかかっている。Ｎ型ウェル領
域２内であって、Ｐ型ソース領域５とチャネルの下に、
該Ｎ型ウェルを構成するＮ型不純物の濃度よりも高い濃
度を有するＮ+ イオン注入領域４ａが設けられている。
Ｐ型ドレイン領域６の下に位置する第１のＮ型ウェル領
域２においては、いずれの深さにおいても、Ｎ型不純物
濃度は等しくされている。
ルド酸化膜３Ａ，３Ｂ，３Ｃが設けられている。第１の
Ｎ型ウェル領域２の主表面中であって、フィールド酸化
膜３Ｂの両側に、Ｐ型ソース領域５とＰ型ドレイン領域
６が設けられている。フィールド酸化膜３Ｂの直下に
は、Ｐ型ドレイン領域６に接続されるように、該Ｐ型ド
レイン領域６の不純物濃度よりも低い濃度を有するＰ型
不純物注入領域７ｂが設けられている。Ｐ型ソース領域
５とＰ型不純物注入領域７ｂは互いに離されて形成さ
れ、それによってチャネル領域が形成される。第１のＮ
型ウェル領域２の上であって、かつＰ型ソース領域５と
Ｐ型ドレイン領域６の間のチャネル領域の上にゲート電
極８が設けられている。ゲート電極８の一部は、フィー
ルド酸化膜３Ｂの上にのりかかっている。Ｎ型ウェル領
域２内であって、Ｐ型ソース領域５とチャネルの下に、
該Ｎ型ウェルを構成するＮ型不純物の濃度よりも高い濃
度を有するＮ+ イオン注入領域４ａが設けられている。
Ｐ型ドレイン領域６の下に位置する第１のＮ型ウェル領
域２においては、いずれの深さにおいても、Ｎ型不純物
濃度は等しくされている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】Ｐ型半導体基板１の主表面には、第１のＮ
型ウェル領域２から離されて、第２のＮ型ウェル領域２
１が設けられている。上記第２のＮ型ウェル領域２１の
主表面中に第２のフィールド酸化膜３Ｄ，３Ｅ，３Ｆが
設けられている。第２のＮ型ウェル領域２１の主表面中
であって、フィールド酸化膜３Ｅの両側に、出力側Ｐ +
領域９とＶEE電源側Ｐ+ 領域１０が互いに離されて設け
られている。フィールド酸化膜３Ｅの直下に、出力側Ｐ
+ 領域９とＶEE電源側Ｐ+ 領域１０とを接続するため
の、これらのＰ+ 領域９，１５を構成するＰ型不純物の
濃度よりも低い濃度を有するＰ型不純物抵抗層７ｅが設
けられている。フィールド酸化膜３Ｅの上には電極１１
が設けられている。出力側Ｐ+ 領域９およびＶEE電源側
Ｐ+ 領域１０の下に位置する第２のＮ型ウェル領域２１
においては、いずれの深さにおいても、Ｎ型不純物濃度
は等しくされている。
型ウェル領域２から離されて、第２のＮ型ウェル領域２
１が設けられている。上記第２のＮ型ウェル領域２１の
主表面中に第２のフィールド酸化膜３Ｄ，３Ｅ，３Ｆが
設けられている。第２のＮ型ウェル領域２１の主表面中
であって、フィールド酸化膜３Ｅの両側に、出力側Ｐ +
領域９とＶEE電源側Ｐ+ 領域１０が互いに離されて設け
られている。フィールド酸化膜３Ｅの直下に、出力側Ｐ
+ 領域９とＶEE電源側Ｐ+ 領域１０とを接続するため
の、これらのＰ+ 領域９，１５を構成するＰ型不純物の
濃度よりも低い濃度を有するＰ型不純物抵抗層７ｅが設
けられている。フィールド酸化膜３Ｅの上には電極１１
が設けられている。出力側Ｐ+ 領域９およびＶEE電源側
Ｐ+ 領域１０の下に位置する第２のＮ型ウェル領域２１
においては、いずれの深さにおいても、Ｎ型不純物濃度
は等しくされている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】図２（ａ）（ｂ）を参照して、フィールド
酸化膜３Ａとフィールド酸化膜３Ｂで取り囲まれた部分
以外の部分に、レジスト１８を形成する。レジスト１８
を、フィールド酸化膜３Ｂのバーズビーク３０の部分を
も、覆うように形成する。レジスト１８をマスクにし
て、半導体基板１の主表面にＮ型不純物１７を注入し、
それによって、形成すべきＰ型ソース領域とチャネルの
下であって、かつＮ型ウェル領域２の主表面から離れた
位置に、Ｎ+ イオン注入領域４ａを形成する。
酸化膜３Ａとフィールド酸化膜３Ｂで取り囲まれた部分
以外の部分に、レジスト１８を形成する。レジスト１８
を、フィールド酸化膜３Ｂのバーズビーク３０の部分を
も、覆うように形成する。レジスト１８をマスクにし
て、半導体基板１の主表面にＮ型不純物１７を注入し、
それによって、形成すべきＰ型ソース領域とチャネルの
下であって、かつＮ型ウェル領域２の主表面から離れた
位置に、Ｎ+ イオン注入領域４ａを形成する。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (3)
- 【請求項１】 Ｐ型半導体基板と、 前記Ｐ型半導体基板の主表面に設けられた第１のＮ型ウ
ェル領域と、 前記第１のＮ型ウェル領域の主表面に設けられた第１の
フィールド酸化膜と、 前記第１のＮ型ウェル領域の主表面中であって、かつ前
記第１のフィールド酸化膜の両側に互いに離されて設け
られたＰ型ソース領域とＰ型ドレイン領域と、 前記第１のフィールド酸化膜の直下であって、かつ前記
Ｐ型ドレイン領域に接続されるように設けられ、該Ｐ型
ドレイン領域の不純物濃度よりも低い濃度を有するＰ型
不純物注入領域と、 前記第１のＮ型ウェル領域の上であって、かつ前記Ｐ型
ソース領域と前記Ｐ型ドレイン領域との間に設けられた
ゲート電極と、 前記Ｎ型ウェル領域内であって、前記Ｐ型ソース領域の
下に設けられ、該Ｎ型ウェルを構成するＮ型不純物の濃
度よりも高い濃度を有するＮ+ イオン注入領域と、を備
え、 前記Ｐ型ドレイン領域の下に位置する前記第１のＮ型ウ
ェル領域においては、いずれの深さにおいても、Ｎ型不
純物濃度は等しくされている、半導体装置。 - 【請求項２】 前記Ｐ型半導体基板の主表面であって、
かつ前記第１のＮ型ウェル領域から離されて設けられた
第２のＮ型ウェル領域と、 前記第２のＮ型ウェル領域の主表面中に設けられた第２
のフィールド酸化膜と、 前記第２のＮ型ウェル領域の主表面中であって、前記第
２のフィールド酸化膜の両側に互いに離されて設けられ
た出力側Ｐ+ 領域とＶE E 電源側Ｐ+ 領域と、 前記第２のフィールド酸化膜の直下に設けられ、前記出
力側Ｐ+ 領域と前記Ｖ E E 電源側Ｐ+ 領域とを接続する
ための、これらのＰ+ 領域を構成するＰ型不純物の濃度
よりも低い濃度を有するＰ型不純物抵抗層と、 前記第２のフィールド酸化膜の上に設けられた電極と、
をさらに備え、 前記出力側Ｐ+ 領域および前記ＶE E 電源側Ｐ+ 領域の
下に位置する前記第２のＮ型ウェル領域においては、い
ずれの深さにおいても、Ｎ型不純物濃度は等しくされて
いる、請求項１記載の半導体装置。 - 【請求項３】 フィールド酸化膜の両側に設けられたＰ
型ソース領域とＰ型ドレイン領域とを有する半導体装置
の製造方法であって、 Ｐ型半導体基板の主表面にＮ型ウェル領域を形成する工
程と、 前記Ｎ型ウェル領域の主表面にフィールド酸化膜を形成
する工程と、 前記Ｐ型ソース領域を形成する部分以外の部分をマスク
して、前記Ｐ型半導体基板の主表面に、前記Ｎ型ウェル
領域を構成するＮ型不純物の濃度よりも高い濃度で、Ｎ
型不純物を注入し、それによって、形成すべき前記Ｐ型
ソース領域の下であって、かつ前記Ｎ型ウェル領域の主
表面から離れた位置に、Ｎ+ イオン注入領域を形成する
工程と、 前記Ｎ型ウェル領域の主表面であって、かつ前記フィー
ルド酸化膜の両側に前記Ｐ型ソース領域と前記Ｐ型ドレ
イン領域を互いに離して形成する工程と、 前記Ｎ型ウェル領域の上であって、かつ前記Ｐ型ソース
領域と前記Ｐ型ドレイン領域との間にゲート電極を形成
する工程と、を備えた、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169449A JPH0613391A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置およびその製造方法 |
| US08/272,445 US5448101A (en) | 1992-06-26 | 1994-07-08 | Semiconductor device having P channel high voltage transistors with improved breakdown voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169449A JPH0613391A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613391A true JPH0613391A (ja) | 1994-01-21 |
Family
ID=15886813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169449A Pending JPH0613391A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5448101A (ja) |
| JP (1) | JPH0613391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012172742A1 (ja) * | 2011-06-16 | 2012-12-20 | パナソニック株式会社 | 半導体装置とその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2981717B2 (ja) * | 1994-09-02 | 1999-11-22 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置 |
| JPH09129871A (ja) * | 1995-10-31 | 1997-05-16 | Nkk Corp | Ｍｏｓトランジスタおよびその製造方法 |
| US6534829B2 (en) * | 1998-06-25 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
Citations (3)
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|---|---|---|---|---|
| JPS53101986A (en) * | 1977-02-16 | 1978-09-05 | Siemens Ag | Misfet transistor |
| JPS5727071A (en) * | 1980-06-16 | 1982-02-13 | Philips Corp | Lateral insulated gate field effect transistor |
| JPS59124755A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55151363A (en) * | 1979-05-14 | 1980-11-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and fabricating method of the same |
| US4965221A (en) * | 1989-03-15 | 1990-10-23 | Micron Technology, Inc. | Spacer isolation method for minimizing parasitic sidewall capacitance and creating fully recessed field oxide regions |
| US5164806A (en) * | 1990-05-23 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Element isolating structure of semiconductor device suitable for high density integration |
-
1992
- 1992-06-26 JP JP4169449A patent/JPH0613391A/ja active Pending
-
1994
- 1994-07-08 US US08/272,445 patent/US5448101A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101986A (en) * | 1977-02-16 | 1978-09-05 | Siemens Ag | Misfet transistor |
| JPS5727071A (en) * | 1980-06-16 | 1982-02-13 | Philips Corp | Lateral insulated gate field effect transistor |
| JPS59124755A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012172742A1 (ja) * | 2011-06-16 | 2012-12-20 | パナソニック株式会社 | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5448101A (en) | 1995-09-05 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980630 |