JP4202031B2 - Ｍｏｓ型半導体装置とその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置、特に高耐圧であるＭＯＳ型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図３に従来のＭＯＳ型半導体装置の製造工程順の断面図を示す。図３(a)に半導体基板１０１上のゲート絶縁膜１０３上にゲート電極１０４を形成した後、ソース拡散、ドレイン拡散１０２、１０２となる部分上およびゲート電極１０４の端部下のゲート絶縁膜１０３をウェットエッチングした様子を示す。これは半導体装置の信頼性を保証するために、通常シリコン熱酸化膜で形成されるゲート絶縁膜１０３の膜厚は３MV/cm程度の膜厚に設定する必要があり、たとえば高耐圧ＭＯＳ型半導体装置においてゲート電極１０４と半導体基板１０１間に３０Ｖ印加される場合１０００Åの酸化膜厚を必要とする。その場合、後のソース、ドレイン形成時に高電流イオン注入装置を用いて不純物導入する際、打ち込みエネルギーの制限のため十分に半導体基板中に不純物を導入するのが困難となる。従ってゲート電極を形成した後にウェットエッチングにより後にソース拡散、ドレイン拡散となる部分上のゲート絶縁膜をエッチングする必要があるが、本ウエットエッチングは等方性のためゲート電極１０４の端部下のゲート絶縁膜１０３もエッチングされる。
【０００３】
次に図３(b)に示すように熱酸化法により半導体基板１０１上およびゲート電極１０４表面に酸化膜１０５を形成して、高電流イオン注入装置を用いて不純物導入を行いソース拡散１０２、ドレイン拡散１０２を形成する。この時の酸化膜厚を２００Å程度にしておくと不純物導入は十分に行われる。その後図３(c)に示すようにＣＶＤ法により中間絶縁膜１０７を形成する。
【０００４】
【発明名が解決しようとする課題】
上記の従来の製造方法により製造されたＭＯＳ型半導体装置においては、ゲート電極１０４とソース拡散１０２、ドレイン拡散１０２とのオーバーラップ部分に空隙が形成されており著しく信頼性を低下させる原因となっている。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
（１）ゲート電極と半導体基板中に形成されているソース拡散およびドレイン拡散とのオーバーラップ部分の間の絶縁膜が複数種の絶縁膜からなることを特徴とするＭＯＳ型半導体装置。
（２）ゲート電極と半導体基板の間の絶縁膜はシリコン酸化膜であり、かつ５００Å以上の膜厚であることを特徴とするＭＯＳ型半導体装置。
（３）ゲート電極とソース拡散およびドレイン拡散とのオーバーラップ部分の間の絶縁膜の少なくとも一種はシリコン酸化膜であり、少なくとも一種はシリコン窒化膜であることを特徴とするＭＯＳ型半導体装置。
（４）ゲート電極とソース拡散およびドレイン拡散とのオーバーラップ部分の間の絶縁膜の少なくとも一種はシリコン熱酸化膜であり、少なくとも一種はＣＶＤ法によるシリコン酸化膜あることを特徴とするＭＯＳ型半導体装置。
（５）半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート絶縁膜をウェットでエッチングする工程と、熱酸化法により半導体基板上およびゲート電極表面に酸化膜を形成する工程と、ＣＶＤ法により絶縁膜を被着する工程と、絶縁膜をドライエッチング法によりエッチングする工程と、不純物を半導体基板中に導入する工程とを有することを特徴とするＭＯＳ型半導体装置の製造方法。
（６）ＣＶＤ法により被着する絶縁膜は膜厚３００Åから１０００Åの範囲である酸化膜もしくは窒化膜であることを特徴とするＭＯＳ型半導体装置の製造方法。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明の製造方法による半導体装置の一実施例を示す模式的断面図である。半導体基板１０１中に基板１０１とは逆導電型のソース拡散とドレイン拡散１０２が形成され、ゲート電極１０４およびゲート絶縁膜１０３から成るMOSトランジスターが形成される。
【０００７】
図１において、MOSトランジスターのゲート電極１０４ならびにソース拡散とドレイン拡散１０２上には熱酸化膜１０５が形成され、ゲート電極１０４とソース拡散、ドレイン拡散１０２とのオーバーラップ部分には絶縁膜１０６が埋め込まれている。
この様な構造にすることで、従来の空隙がある構造に比べゲート電極１０４とソース拡散もしくはドレイン拡散１０２間にて生じるＴＤＤＢ（Time Dependent Die electric Breakdown）特性は飛躍的に向上する。さらにＥＳＤ（Electro Static Discharge）評価の一方法であるＣＤＭ（デバイス帯電法）耐性でも著しい改善がみられた。従来７５０Ｖで破壊していたものが本構造においては３０００Ｖでも破壊はみられなかった。
【０００８】
図２は本発明の製造方法を示す工程順断面図である。図２（a）半導体基板１０１上のゲート絶縁膜１０３上にゲート電極１０４を形成した後、ウェットエッチングにより後にソース拡散及びドレイン拡散１０２となる部分上およびゲート電極１０４端部の下のゲート絶縁膜１０３をエッチング除去した様子を示す。
例えば電源電圧が３０ＶのMOS型半導体装置である時、半導体装置の信頼性を保証するために通常シリコン熱酸化膜で形成されるゲート絶縁膜１０３の膜厚は３MV/cm程度の膜厚に設定する必要があり、１０００Å以上の酸化膜厚を必要とするが、この時ウェットエッチングはフッ酸を用いてゲート絶縁膜１０３が半導体基板１０１上に残らないように１２００Å相当ウェットエッチングを行う。ウェットエッチングは等方性であるので、ゲート電極１０４下に約0.1umアンダーカットが生じる。
次に図２(b)に示すように熱酸化法により半導体基板１０１上およびゲート電極表面に約２００Åの熱酸化膜１０５を形成し、さらにＣＶＤ法により膜厚３００Åから１０００Åの酸化膜ないしは窒化膜の絶縁膜１０６を被着する。ここでゲート電極１０４と半導体基板１０１の距離は１０００Åであり２００Å程度の熱酸化膜１０５を成長させてもゲート電極１０４端部の下の空隙の解消とはならない。またこの時酸化膜１０５の膜厚を厚くして空隙の解消を図ることも考えられるが、現行の高電流イオン注入装置の最大打ち込みエネルギー１５０Ｋｅｖを考慮するとせいぜい４００Å程度にしか厚くできず完全に空隙をなくすことはできない。
次に、ＣＶＤ法により窒化膜の絶縁膜１０６を被着する際、空隙を完全に埋め込む必要があるが、そのためにはカバレッジのよい減圧ＣＶＤ法を用いた方が効果的である。さらに絶縁膜１０６の種類であるが、酸化膜に比べ後のドライエッチングの際、下地熱酸化膜と選択比のとれる窒化膜のほうが工程の安定化、削減の点で有利である。酸化膜を用いるとエッチストップは半導体基板が露出した時点でかかるので熱酸化工程が余分に必要となる。
【０００９】
その後、図２(c)に示すようにドライエッチング法によりエッチングを行うと、エッチングに方向性があるため、ゲート電極１０４端と半導体基板１０１に挟まれた部分の窒化膜の絶縁膜１０６だけを選択的に残すことが可能となる。その後イオン注入法によりソース拡散とドレイン拡散１０２を形成しＣＶＤ法により中間絶縁膜１０７を形成する。図４は本発明にかかわる半導体装置の第二実施例である。ＭＯＳトランジスタ−のゲート電極１上に、シリコン窒化膜４の上下に熱酸化膜２、５を形成した絶縁層を形成し、その上にポリシリコン３を形成して容量素子を作る。シリコン窒化膜４下の熱酸化膜２の膜厚は約３００Åから７００Å、シリコン窒化膜４は約２００Åから１０００Å、シリコン窒化膜４上の熱酸化膜５の膜厚は約１０Åから１００Åにする。この様な構造にすることで、ゲート電極１とポリシリコン３との間に高電圧を印加しても破壊しない信頼性の高い半導体装置を作ることができる。
【００１０】
図５はゲート電極１とポリシリコン３間の電極に電圧をかけたときの電極間の電流値を表す。グラフの横軸には電圧をとってあり、縦軸には電流をとってある。従来品は１０Ｖ付近からリ−ク電流が急激に増加し、２２Ｖで破壊してしまっているのに対して、本発明品は３０Ｖ付近までリ−ク電流はほとんどなく破壊電圧も高いことがわかる。また、ポリシリコン３はゲート電極１よりも面積が小さくなっている。ポリシリコン３がゲート電極１を跨いでいる所では電界が集中するので破壊電圧が低くなる。さらにＳｉ３Ｎ４の比誘電率は７．５とシリコン酸化膜の比誘電率３．９より大きいのでＳｉ３Ｎ４を用いることで容量を大きくすることができる。つまり面積を小さくすることができるのである。
【００１１】
図６は本発明にかかわる製造方法の第二実施例である。図６（Ａ）に示す工程Ａにおいて半導体基板１０１上にＭＯＳトランジスタ−を形成する領域にシリコン窒化膜（Ｓｉ３Ｎ４）をパターニング後、熱酸化を施しフィールド酸化膜１０９を形成する。次にシリコン窒化膜を除去してゲート酸化膜１０３を形成する。ゲート酸化膜１０３の膜厚は９００Å程度にした。
【００１２】
図６（Ｂ）に示す工程Ｂにおいて膜厚３０００Åから４０００Åのポリシリコンを堆積させ、熱処理（プレデポジション）を行ない高濃度の燐をポリシリコンに注入する。その後エッチングを行いゲート電極１０４をゲート酸化膜１０３及びフィールド酸化膜１０９上に形成する。ゲート電極１０４のシ−ト抵抗は、３０Ω／□程度にした。次にウェットエッチングにて後工程で形成されるソース・ドレイン領域１０２、１０２の上の酸化膜除去を行い、その後熱酸化処理を施し基板全面にシリコン酸化膜１０５（ＢｏｔｔｏｍＯｘ．）を成長させる。次にシリコン酸化膜１０５の上にＣＶＤ法によりシリコン窒化膜１１０を被着させる。この時にウェットエッチングにてできたゲート電極１０４の端部下の空隙を完全に埋め込むことになる。その後酸素雰囲気中で９００℃の熱酸化を施し酸化膜１０５（ＴｏｐＯｘ．）を成長させる。本発明品は１２Å程度酸化膜を形成した。またＢｏｔｔｏｍＯｘ．膜厚は約３００Åから７００Å、Ｓｉ３Ｎ４膜厚は約２００Åから１０００Åにする。ただしＢｏｔｔｏｍＯｘ．とＳｉ３Ｎ４の膜厚は必要な破壊電界によって決めた方が好ましい。図７に破壊電界に対するＯｘ．Ｒａｔｉｏを示す。グラフの縦軸には破壊電界をとってあり、横軸にはＯｘ．Ｒａｔｉｏ（＝ＢｏｔｔｏｍＯｘ．膜厚／（ＢｏｔｔｏｍＯｘ．膜厚＋Ｓｉ３Ｎ４膜厚））をとってある。本発明品はＢｏｔｔｏｍＯｘ．を６００Å程度、Ｓｉ３Ｎ４を５００Å程度にした。次にポリシリコン１１１を堆積させた後、不純物（燐、砒素またはＢＦ２）をポリシリコンにイオン注入し、ポリシリコンを必要な抵抗値にする。ポリシリコンの膜厚は約３００Åから２０００Åと薄い。本発明品は１０００Åを用いた。膜厚を薄くすることで抵抗値のズレを小さくすることができる（図８）。
【００１３】
図６（Ｃ）に示す工程Ｃにおいてフィールド絶縁膜１０９上のゲート電極１０４上部分及びフィールド酸化膜１０９上の抵抗形成部にマスクをパタ−ニングする。そして、ポリシリコン１１１と酸化膜１０５（ＴｏｐＯｘ．）及びシリコン窒化膜１１０を同時エッチングする。この時ゲート電極１０４上のポリシリコン１１１はゲート電極１０４の面積より小さくする。ポリシリコン１１１がゲート電極１０４を跨いでいる所では電界か集中するので破壊電圧が低くなるためである。次に、先に形成した抵抗１１２の部分をフォトレジスト１１３で覆い、高電流イオン注入装置を用いて半導体基板へ不純物導入を行うと同時にポリシリコン１１１にも導入し導電体にする。本発明品のポリシリコンのシ−ト抵抗は、１３０Ω／□程度にした。
図６（Ｄ）に示す工程Ｄにおいて先のフォトレジストを除去し、高温熱処理を施し注入した不純物の活性化及び拡散を行ないＭＯＳトランジスタ−１１４を形成する。このようにゲート電極と半導体基板中に形成されているソース拡散およびドレイン拡散とのオーバーラップ部分の間の絶縁膜を形成すると同時に一回の成膜、熱酸化とイオン注入で容量１１５と抵抗１１２を形成することができる。またこの容量素子１１５は、高い電圧に耐えられ信頼性の高い装置となっている。
【００１４】
本発明にかかる半導体装置の第三実施例を詳細に説明する。図９はＰ−ｃｈａｎｎｅｌ及びＮ−ｃｈａｎｎｅｌのＭＯＳトランジスタからなるインバ−タと、本発明の容量素子及び抵抗素子からなる発振回路図である。図１０（ａ）はその容量及び抵抗の構造を示す平面図と及び図１０（ｂ）はその模式記号である。容量素子と抵抗素子は図１０（ａ）のような構成をしている。第一導電体１、例えばプレデポジションにより低抵抗化した膜厚２５００Å〜５０００Åのポリシリコンに熱酸化処理してポリシリコン上にシリコン酸化膜を成長させる。この第一導電体はＭＯＳトランジスタのゲート電極を用いてもよい。本発明ではポリシリコンを３０００Å、シリコン酸化膜を５００Å程度にした。次にそのシリコン酸化膜の上にＣＶＤ法により膜厚約２００Åから９００Åシリコン窒化膜を被着させる。本発明では２００Å程度にした。その後酸素雰囲気中で９００℃の熱酸化を施しシリコン窒化膜上に酸化膜を成長させる。本発明品は２０Å程度酸化膜を形成した。次に第二導電体３、例えばポリシリコンを堆積させる。その後ＭＯＳトランジスタの拡散層（ソ−ス・ドレイン）を形成するために半導体基板に不純物（燐、砒素またはＢＦ２）をイオン注入するが、同時に第二導電体にも不純物を注入して第二導電体の低抵抗化をする。本発明では例えば燐の場合３〜５Ｅ１５／ｃｍ２、砒素の場合５〜７Ｅ１５／ｃｍ２、ＢＦ２の場合３〜５Ｅ１５／ｃｍ２の濃度をイオン注入した。燐と砒素を混合させて注入してもよい。抵抗素子は第二導電体で形成され、抵抗値は第二導電体の長さで調節する。抵抗値は長さを長くするほど高くなる。このポリシリコンの膜厚は第一導電体１のポリシリコンと同等か、または約３００Åから２０００Åの厚さにする。本発明品は２０００Åを用いた。最後に第二導電体のポリシリコンを必要な長さにするためにフォトレジストをパタ−ニングしてポリシリコンをエッチングする。この様にして、同一面積内に第一導電体、絶縁層と第二導電体とで成る容量素子と、第二導電体で成る抵抗素子が、工程を増やすことなく、また小さい面積で作成することができる。図１０ｂ）はその容量と抵抗の模式的記号であり抵抗に容量が図のようにつながっていて、発振回路の一部を形成している。さらにＯｘ．Ｒａｔｉｏは０．７となり、図５よりＢｒｅａｋＤｏｗｎＦｉｅｌｄは８ＭＶ／ｃｍとなるため１５Ｖ以上の電圧が印加されても破壊しない構造になっている。
【００１５】
図１１は本発明にかかわる製造方法の第三実施例である。工程Ａにおいて半導体基板１０１上に熱酸化膜１０５を形成し、基板と同極性の不純物をイオン注入する。本発明燐または砒素を１〜８Ｅ１４／ｃｍ２注入した。このイオン注入は回路によっては行わなくても良い。
工程Ｂにおいて先の熱酸化膜１０５を除去してゲート酸化膜１０３を形成する。ゲート酸化膜厚は９００Å程度にした。
【００１６】
工程Ｃにおいて膜厚３０００Åから４０００Åのポリシリコンを堆積させ、熱処理（プレデポジション）を行ない高濃度の燐をポリシリコンに入れる。その後エッチングを行いゲート電極１０４をゲート酸化膜１０３上に形成する。ゲート電極のシ−ト抵抗は、３０Ω／□程度にした。次に熱酸化処理を施しゲート電極１０４上にシリコン酸化膜（ＢｏｔｔｏｍＯｘ．）を成長させる。
【００１７】
工程ＤにおいてＢｏｔｔｏｍ酸化膜の上にＣＶＤ法によりシリコン窒化膜１１０を被着させる。その後酸素雰囲気中で９００℃の熱酸化を施し酸化膜（ＴｏｐＯｘ．）を成長させる。本発明品は１００Å程度酸化膜を形成した。またＢｏｔｔｏｍＯｘ．膜厚は約３００Åから７００Å、Ｓｉ３Ｎ４膜厚は約２００Åから８００Åにする。ただしＢｏｔｔｏｍＯｘ．とＳｉ３Ｎ４の膜厚は必要な破壊電界によって決めた方が好ましい。図７に破壊電界に対するＯｘ．Ｒａｔｉｏを示す。グラフの縦軸には破壊電界をとってあり、横軸にはＯｘ．Ｒａｔｉｏ（＝ＢｏｔｔｏｍＯｘ．膜厚／（ＢｏｔｔｏｍＯｘ．膜厚＋Ｓｉ３Ｎ４膜厚））をとってある。本発明品はＢｏｔｔｏｍＯｘ．を６００Å程度、Ｓｉ３Ｎ４を５００Å程度にした。次にポリシリコン１１１を堆積させる。ポリシリコンの膜厚は約３００Åから２０００Åと薄い。本発明品は１５００Åを用いた。
【００１８】
工程Ｅにおいてパタ−ニング後ポリシリコンとＴｏｐＯｘ．及びシリコン窒化膜を同時エッチングする。この時ゲート電極上のポリシリコン１１１はゲート電極の面積より小さくする。ポリシリコンがゲート電極を跨いでいる所では電界か集中するので破壊電圧が低くなるためである。次に高電流イオン注入装置を用いて基板全面へ不純物（燐、砒素またはＢＦ２）を行う。本発明では燐や砒素を注入した。ポリシリコン１１１はこの不純物注入により、導電体化される。工程Ｄにおいて高温熱処理を施し注入した不純物の活性化及び拡散を行う。
【００１９】
図１２は本発明の製造方法による半導体装置の第四実施例の断面図である。ＣＶＤ法等により中間絶縁膜１０７を成膜し、引き続き熱処理により平坦化する。次に真空蒸着あるいはスパッタリング等により金属材料を全面に成膜した後フォトリソグラフィ及びエッチングを行いメタル１１７をポリシリコン１１１上にパターニングする。これによりメタル１１７とポリシリコン１１１で成る容量素子と、ポリシリコン１１１とゲート電極１０４で成る容量素子と、ゲート電極１０４と半導体基板１０１で成る容量素子の三種類を同じ面積内に作ることができるため、小さい面積で高容量を作ることができ、ＩＣを小さくすることができる。図１３ａ）は図１２を簡易的に描いた断面図であり、ｂ）はａ）の模式図である。図ように縦に重なっている容量素子を結ぶことより、並列結線になり容量を大きくできる。メタルが無い時には二種類の容量素子となるが、他の二種類の容量で十分に高容量化できＩＣを小さくすることができる。この容量は当然ながら高耐圧で信頼性の高い装置と成っている。
【００２０】
【発明の効果】
上述したように、本発明はゲート電極とソース拡散およびドレイン拡散のオーバーラップ部分に空隙が生じない様にＣＶＤ法による酸化膜もしくは窒化膜等の絶縁物を埋め込み、絶縁膜を複数種の絶縁膜とすることで信頼性の高いＭＯＳ型半導体装置とすることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第一実施例を示す模式的断面図である。
【図２】本発明の半導体装置の第一実施例の製造方法を示す工程順断面図。
【図３】従来の半導体装置の製造方法を示す工程順断面図。
【図４】本発明の半導体装置の第二実施例の模式的断面図である。
【図５】容量の電圧とリーク電流との関係を示すグラフである。
【図６】本発明の半導体装置の第二実施例の製造方法を示す工程順断面図。
【図７】絶縁膜のＯｘ．Ｒａｔｉｏと耐圧との関係を示すグラフである。
【図８】ポリシリコン膜厚絶縁膜と抵抗値のズレとの関係を示すグラフである。
【図９】発振回路図である。
【図１０】本発明の半導体装置の第三実施例を示す模式的図である。
【図１１】本発明の半導体装置の第三実施例の製造方法を示す工程順断面図。
【図１２】本発明の半導体装置の第四実施例の模式的断面図である。
【図１３】本発明の半導体装置の第四実施例の模式的図である。
【符号の説明】
１０１ 半導体基板
１０２ ソース拡散もしくはドレイン拡散層
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ 熱酸化膜
１０６ 絶縁膜
１０７ 中間絶縁膜
１０８ 空隙
１０９ フィールド酸化膜
１１０ シリコン窒化膜
１１１ ポリシリコン
１１２ 抵抗素子
１１３ フォトレジスト
１１４ ＭＯＳトランジスタ−
１１５ 容量素子
１１６ Ｎ型拡散層
１１７ メタル

Claims (4)

1. 半導体基板と、
   前記半導体基板上に配置されたゲート電極と、
   前記半導体基板中に配置されたソース拡散およびドレイン拡散と、
   前記ゲート電極と前記ソース拡散およびドレイン拡散とのオーバーラップ部分の間の空隙にのみ選択的に配置された、前記半導体基板上の第１のシリコン熱酸化膜と、シリコンチッ化膜と、前記ゲート電極表面の第２のシリコン熱酸化膜とからなる第１の絶縁膜と、
   前記ゲート電極の上に配置された、第２のシリコン熱酸化膜と、シリコンチッ化膜と、第３のシリコン熱酸化膜とをこの順で積層した第２の絶縁膜を、前記ゲート電極と導電体とで挟んだ容量素子とからなり、
   前記オーバーラップ部分と前記容量素子を構成する前記第２の絶縁膜とを除いた部分の絶縁膜はシリコンチッ化膜を含まないことを特徴とする半導体装置。
2. 前記導電体は、ポリシリコンよりなり、前記ゲート電極よりも面積が小さくなっている請求項１記載の半導体装置。
3. 前記ポリシリコンは膜厚３００Åから２０００Åの範囲である請求項２記載の半導体装置。
4. インバータ回路用の半導体装置において、前記ゲート電極と前記第２の絶縁膜層と前記ポリシリコンとからなる容量素子と、更に前記ポリシリコンからなる抵抗素子を有する請求項２記載の半導体装置。

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