JPS63237567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63237567A JPS63237567A JP7217987A JP7217987A JPS63237567A JP S63237567 A JPS63237567 A JP S63237567A JP 7217987 A JP7217987 A JP 7217987A JP 7217987 A JP7217987 A JP 7217987A JP S63237567 A JPS63237567 A JP S63237567A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法にかかり、特にイオン注
入を用いてＭＯＳトラシジスタのゲート電極を作製する
ような半導体装置の製造方法に関する。
入を用いてＭＯＳトラシジスタのゲート電極を作製する
ような半導体装置の製造方法に関する。
（従来の技術）
第３図は現在用いられているセルファライン構造のＭＯ
Ｓ）ランジスタの構造を示す斜視図である。半導体基板
３０３上に周知の製造方法を用いてフィールド酸化膜３
０１およびゲート酸化膜３０２を形成する。
Ｓ）ランジスタの構造を示す斜視図である。半導体基板
３０３上に周知の製造方法を用いてフィールド酸化膜３
０１およびゲート酸化膜３０２を形成する。
さらにポリシリコンやタングステン等のゲート電極材料
を肢管したのち、これをパターニングして所望のゲート
電極３０４を形成する。その後、パターニングされたゲ
ート電極３０４をマスクとしてイオン注入および拡散に
より半導体基板３０３内にソース・ドレイン領域を形成
する。
を肢管したのち、これをパターニングして所望のゲート
電極３０４を形成する。その後、パターニングされたゲ
ート電極３０４をマスクとしてイオン注入および拡散に
より半導体基板３０３内にソース・ドレイン領域を形成
する。
このように従来のＴ導体装置の製造方法では、ゲート電
極３０４がゲート酸化膜３０２やフィールド酸化膜３０
１のような絶縁膜上に絶縁された。
極３０４がゲート酸化膜３０２やフィールド酸化膜３０
１のような絶縁膜上に絶縁された。
状態で形成され、これをマスクにしてイオン注入をＩＪ
なうことになる。
なうことになる。
したがってイオン注入時にゲート電極３０４内に電荷が
蓄積され、ゲート酸化膜３０２に対して電気的ストレス
を与えることになり、そのストレスか大きい場合にはゲ
ート酸化膜３０２が絶縁破壊されるという問題を生じて
いる。
蓄積され、ゲート酸化膜３０２に対して電気的ストレス
を与えることになり、そのストレスか大きい場合にはゲ
ート酸化膜３０２が絶縁破壊されるという問題を生じて
いる。
（発明が解決しようとする問題点）
このように従来のセルファラインによる半導体装置の製
造方法では、形成されたゲート電極が基板と絶縁されて
いるためイオン注入の条件によってはゲート内に帯電し
た電（５丁によりその下層に存在するゲート酸化膜が絶
縁破壊を起こすという問題がある。
造方法では、形成されたゲート電極が基板と絶縁されて
いるためイオン注入の条件によってはゲート内に帯電し
た電（５丁によりその下層に存在するゲート酸化膜が絶
縁破壊を起こすという問題がある。
本発明はこのような問題点を解消するためになされたも
ので、イオン注入時にゲート電極に電荷の蓄積を起さな
いような製造方法を採用することにより、ゲート酸化膜
の破壊を防止することのできる半導体装置の製造方法を
提供することを目的とする。
ので、イオン注入時にゲート電極に電荷の蓄積を起さな
いような製造方法を採用することにより、ゲート酸化膜
の破壊を防止することのできる半導体装置の製造方法を
提供することを目的とする。
（問題点を解決するための手段）
本発明にかかる半導体装置の製造方法は、半導体基板上
にゲート酸化膜となる絶縁膜を形成する１−程と、この
絶縁膜上にゲート電極を半導体基板との電気的導通を保
つように所定のパターンで形成する工程と、ソース、ド
レイン領域形成のためのイオン導入をゲート電極をマス
クとして行う工程と、電気的導通を遮断する工程とを具
備したものである。
にゲート酸化膜となる絶縁膜を形成する１−程と、この
絶縁膜上にゲート電極を半導体基板との電気的導通を保
つように所定のパターンで形成する工程と、ソース、ド
レイン領域形成のためのイオン導入をゲート電極をマス
クとして行う工程と、電気的導通を遮断する工程とを具
備したものである。
（作 用）
イオン注入時にはマスクとして使用されるゲート電極が
基板と電気的に接続された状態となっているため、イオ
ン注入時にゲートに電荷が蓄積されることなくすべて基
板に流出する。このため、ゲート電極と基板の電位とか
同電位となり、基板とゲート電極との間に挟まれるゲー
ト酸化膜に電気的ストレスがかかることがない。
基板と電気的に接続された状態となっているため、イオ
ン注入時にゲートに電荷が蓄積されることなくすべて基
板に流出する。このため、ゲート電極と基板の電位とか
同電位となり、基板とゲート電極との間に挟まれるゲー
ト酸化膜に電気的ストレスがかかることがない。
このためイオン注入時にゲート酸化膜が絶縁破壊される
という１１１態を回避することができる。
という１１１態を回避することができる。
（実施例）
以Ｆ本発明の実施例を図面に基づいて詳細に説明する。
第１図は本発明の一実施例としてロチャネルＭＯ３Ｉ−
ランジスタを含む半導体装置の製造方法を示す工程別素
子断面図である。
ランジスタを含む半導体装置の製造方法を示す工程別素
子断面図である。
まず第１図（ａ）に示すように、基板１０３の表面に選
択酸化法によりフィールド酸化膜１０１を形成し、続い
て熱酸化法によりゲート酸化膜１０２を形成する。この
際、ゲート酸化膜１０２の厚さとして５００人程程度適
当である。次いで第１図（ｂ）に示すように、レジスト
１０４を塗布し、所望のパターニングを行なった後にこ
のレジスト１０４をマスクとして一部のゲート酸化膜１
０２ａをＨＦ、ＮＨ４Ｆ等のエッチャントを用いてエツ
チング除去する。
択酸化法によりフィールド酸化膜１０１を形成し、続い
て熱酸化法によりゲート酸化膜１０２を形成する。この
際、ゲート酸化膜１０２の厚さとして５００人程程度適
当である。次いで第１図（ｂ）に示すように、レジスト
１０４を塗布し、所望のパターニングを行なった後にこ
のレジスト１０４をマスクとして一部のゲート酸化膜１
０２ａをＨＦ、ＮＨ４Ｆ等のエッチャントを用いてエツ
チング除去する。
次いで、ゲート電極材料としてポリシリコシを４．００
０人堆積させ、リン拡散等を施してこのポリシリコンの
電気抵抗を下げた後、所定のパターンにエツチングし、
第１図（Ｃ）に示すようなゲート電極１０５を有する構
造を得る。この際、ゲート電極１０５がゲート酸化膜１
０２ａをエツチングした個所で基板１０３と接続される
ようにパターニングする必要がある。
０人堆積させ、リン拡散等を施してこのポリシリコンの
電気抵抗を下げた後、所定のパターンにエツチングし、
第１図（Ｃ）に示すようなゲート電極１０５を有する構
造を得る。この際、ゲート電極１０５がゲート酸化膜１
０２ａをエツチングした個所で基板１０３と接続される
ようにパターニングする必要がある。
次にソース・ドレインを形成するために第１図（ｄ）に
示すように、ゲート電極１０５をマスクとしてイオン注
入を行なう。イオン注入はＡｓイオンを５ Ｘ １０１
５ｃｍ−２のドーズ量で注入することにより行なう。こ
の時ゲート電極１０５に蓄積された電荷はゲート電極１
０５と基板１０３との接枝部１０６を介して基板１０３
へと流れ込み、ゲート電極１０５は基板１０３と同電位
となる。
示すように、ゲート電極１０５をマスクとしてイオン注
入を行なう。イオン注入はＡｓイオンを５ Ｘ １０１
５ｃｍ−２のドーズ量で注入することにより行なう。こ
の時ゲート電極１０５に蓄積された電荷はゲート電極１
０５と基板１０３との接枝部１０６を介して基板１０３
へと流れ込み、ゲート電極１０５は基板１０３と同電位
となる。
したかってゲート電極１０５と基板１０３との間に介在
するゲート酸化膜１０２への電気的なストレスは無くな
る。
するゲート酸化膜１０２への電気的なストレスは無くな
る。
次にイオン注入か終了した後第１図（ｅ）に示すように
レジスト１０７を塗布しゲート電極］０５と基板１０３
とが接続されているゲート電極の一部をエツチングによ
り除去するためのパターニングおよびこれに引き続きエ
ツチング処理を行なう。その後このレジスト１０７を除
去すれば第１図（ｆ）に示すように、ゲート電極１０５
は基板１０３から切り離され絶縁された状態でＭＯＳ型
トランジスタが形成される。
レジスト１０７を塗布しゲート電極］０５と基板１０３
とが接続されているゲート電極の一部をエツチングによ
り除去するためのパターニングおよびこれに引き続きエ
ツチング処理を行なう。その後このレジスト１０７を除
去すれば第１図（ｆ）に示すように、ゲート電極１０５
は基板１０３から切り離され絶縁された状態でＭＯＳ型
トランジスタが形成される。
第１図に示した実施例はゲート電極材料を直接基板に接
続させる方法でイオン注入用のゲートマスクを作成する
場合であったが、ゲート電極材料を直接基板へ接続させ
ないで別の導体を介して基板へ接続させる方法によって
も同様゛の効果が得られる。
続させる方法でイオン注入用のゲートマスクを作成する
場合であったが、ゲート電極材料を直接基板へ接続させ
ないで別の導体を介して基板へ接続させる方法によって
も同様゛の効果が得られる。
第２図はこのような考えにもとづく本発明の第２の実Ｍ
ｉ例を示す工程別素子断面図である。
ｉ例を示す工程別素子断面図である。
第２図（ａ）に示すように基板２０３の表面に前述した
ような周知の製這方法に猛づいてフィールド酸化１２０
１と、５００人の厚さを持つゲート酸化膜２０２，２０
２ａとを形成する。その後第２図（ｂ）に示すように、
ゲート電極材料として例えばＭｏＳｉ２を堆積させ、所
定のパターニングを行なってゲート電極２０４を形成す
る。この状態ではゲート電極２０４は基板２０３に対し
て絶縁された状態となっている。
ような周知の製這方法に猛づいてフィールド酸化１２０
１と、５００人の厚さを持つゲート酸化膜２０２，２０
２ａとを形成する。その後第２図（ｂ）に示すように、
ゲート電極材料として例えばＭｏＳｉ２を堆積させ、所
定のパターニングを行なってゲート電極２０４を形成す
る。この状態ではゲート電極２０４は基板２０３に対し
て絶縁された状態となっている。
次にレジスト２０５を全面に塗布し、所定のパターニン
グを行なって第２図（Ｃ）に示すようなマスクを形成し
ゲート電極の形成されていない個所の酸化膜２０２ ａ
をエツチング除去して基板２０３の表面を露出させる。
グを行なって第２図（Ｃ）に示すようなマスクを形成し
ゲート電極の形成されていない個所の酸化膜２０２ ａ
をエツチング除去して基板２０３の表面を露出させる。
その後レジスト２０５を除去した後アルミニウム等の導
体２０６を堆積させレジスト２０７を所定の形状にパタ
ーニングしてマスクとし、ゲート電極２０４が導体２０
６を介して基板２０３と電気的に接続されるようにパタ
ーニングする。
体２０６を堆積させレジスト２０７を所定の形状にパタ
ーニングしてマスクとし、ゲート電極２０４が導体２０
６を介して基板２０３と電気的に接続されるようにパタ
ーニングする。
次に第２図（ｅ）に示すように高ドーズ量（約５ Ｘ
］ Ｏ１５ａｍ−２）のイオン注入を行なってソース・
ドレインを形成する。この場合ゲート電極２０４へ注入
されたイオンの電荷は導体２０６を介して基板２０３へ
流れ込みゲート電極２０４と、基板２０３とは同電位と
なるため、その間に介在するゲート酸化膜２０２に対し
て電気的ストレスを与えることは無くなる。
］ Ｏ１５ａｍ−２）のイオン注入を行なってソース・
ドレインを形成する。この場合ゲート電極２０４へ注入
されたイオンの電荷は導体２０６を介して基板２０３へ
流れ込みゲート電極２０４と、基板２０３とは同電位と
なるため、その間に介在するゲート酸化膜２０２に対し
て電気的ストレスを与えることは無くなる。
次いで第２図（ｆ）に示すように基板２０３とゲート電
極２０４とを接続していた導体２０６をエツチング除去
してＭＯＳ型トランジスタを形成する。
極２０４とを接続していた導体２０６をエツチング除去
してＭＯＳ型トランジスタを形成する。
本実施例の場合には第１図に示す実施例の場合と異なり
、ゲート酸化膜２０２」−でのレジスト工程が無いため
工程が簡単となる。さらに導体２０６としてアルミニウ
ムを用いれば特に基板２０３となるシリコンに対しては
Ｐ型およびＮ型いずれの場合でも熱拡散せずにオーミッ
クな電気的接続が得られるので追加の工程を必要としな
い。
、ゲート酸化膜２０２」−でのレジスト工程が無いため
工程が簡単となる。さらに導体２０６としてアルミニウ
ムを用いれば特に基板２０３となるシリコンに対しては
Ｐ型およびＮ型いずれの場合でも熱拡散せずにオーミッ
クな電気的接続が得られるので追加の工程を必要としな
い。
またイオン注入後の導体２０６のエツチングの際にレジ
ストマスク無しにエツチング除去することが可能である
ため、プロセスか容易でかつ信頼性の高いＭＯＳ型トラ
ンジスタを形成することができる。
ストマスク無しにエツチング除去することが可能である
ため、プロセスか容易でかつ信頼性の高いＭＯＳ型トラ
ンジスタを形成することができる。
以１一実施例に基づいて詳細に説明したように、本発明
によればゲート酸化膜へ電気ストレスかかからないよう
な方法でイオン注入を行゛なうため、ゲート酸化膜の絶
縁破壊が無くなり、高い信頼性をｔ！ｆつＭＯＳ）ラン
ジスタを形成することが可能となる。
によればゲート酸化膜へ電気ストレスかかからないよう
な方法でイオン注入を行゛なうため、ゲート酸化膜の絶
縁破壊が無くなり、高い信頼性をｔ！ｆつＭＯＳ）ラン
ジスタを形成することが可能となる。
第１図は本発明の一実施例を説明するための工程別素子
断面図、第２図は本発明の他の実施例を説明するための
工程別素子断面図、第３図はセルファライン構造による
イオン注入によって得られる従来の半導体装置の構造を
示す斜視図である。 １０．１，２０１・・・フィールド酸化膜、１０２゜２
０２・・・ゲート酸化膜、１０３，２０３・・・半導体
基板、１０４，１０７，２０５，２０７・・・レジスト
、１０５．２０４・・・ゲート電極、２０６・・・導体
。 出願人代理人 佐 藤 −雄 汽 １ 図
断面図、第２図は本発明の他の実施例を説明するための
工程別素子断面図、第３図はセルファライン構造による
イオン注入によって得られる従来の半導体装置の構造を
示す斜視図である。 １０．１，２０１・・・フィールド酸化膜、１０２゜２
０２・・・ゲート酸化膜、１０３，２０３・・・半導体
基板、１０４，１０７，２０５，２０７・・・レジスト
、１０５．２０４・・・ゲート電極、２０６・・・導体
。 出願人代理人 佐 藤 −雄 汽 １ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にゲート酸化膜となる絶縁膜を形成す
る工程と、 この絶縁膜上にゲート電極を前記半導体基板との電気的
導通を図るように所定のパターンで形成する工程と、 ソース・ドレイン領域形成のためのイオン導入を前記ゲ
ート電極をマスクとして行う工程と、前記電気的導通を
遮断する工程とを備えた半導体装置の製造方法。 ２、電気的導通を図る工程が、半導体基板の一部が露出
するよう絶縁膜の一部を除去する工程と、この露出した
半導体基板の上にゲート電極材料を堆積する工程である
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 ３、電気的導通を図る工程が半導体基板の一部が露出す
るよう絶縁膜の一部を除去する工程と、この露出した半
導体基板の上に導電材料膜をゲート電極と接続されるよ
うに堆積する工程であり、電気的導通を遮断する工程が
前記導電材料膜を除去する工程である特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072179A JP2723221B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072179A JP2723221B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237567A true JPS63237567A (ja) | 1988-10-04 |
| JP2723221B2 JP2723221B2 (ja) | 1998-03-09 |
Family
ID=13481741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072179A Expired - Fee Related JP2723221B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723221B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278722A (ja) * | 1989-04-19 | 1990-11-15 | Sharp Corp | 半導体装置の製造方法 |
| JPH02292817A (ja) * | 1989-05-06 | 1990-12-04 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH04168728A (ja) * | 1990-11-01 | 1992-06-16 | Nec Yamagata Ltd | Ｍｏｓ集積回路の製造方法 |
| US6703285B2 (en) | 2002-05-27 | 2004-03-09 | Oki Electric Industry Co., Ltd. | Method for manufacturing capacitor structure, and method for manufacturing capacitor element |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775463A (en) * | 1980-10-28 | 1982-05-12 | Nec Corp | Manufacture of semiconductor device |
| JPS57100768A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Manufacture of field effect semiconductor device |
| JPS5831521A (ja) * | 1981-08-19 | 1983-02-24 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6057671A (ja) * | 1983-09-08 | 1985-04-03 | Clarion Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-03-26 JP JP62072179A patent/JP2723221B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5775463A (en) * | 1980-10-28 | 1982-05-12 | Nec Corp | Manufacture of semiconductor device |
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| JPH04168728A (ja) * | 1990-11-01 | 1992-06-16 | Nec Yamagata Ltd | Ｍｏｓ集積回路の製造方法 |
| US6703285B2 (en) | 2002-05-27 | 2004-03-09 | Oki Electric Industry Co., Ltd. | Method for manufacturing capacitor structure, and method for manufacturing capacitor element |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723221B2 (ja) | 1998-03-09 |
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