JP3064383B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にコンタク
トの形成方法に関するものである。
トの形成方法に関するものである。
半導体集積回路の高速化・高集積化に伴ない、コンタ
クト領域にサイドウォール（側壁）を形成することによ
り、その上の金属配線との絶縁を確保している。
クト領域にサイドウォール（側壁）を形成することによ
り、その上の金属配線との絶縁を確保している。
従来技術による半導体装置の製造方法について、第３
図（ａ）〜（ｆ）を参照して説明する。
図（ａ）〜（ｆ）を参照して説明する。
はじめに第３図（ａ）に示すように、Ｐ型シリコン基
板１上に、LOCOS選択酸化法によりフィールド酸化膜２
およびゲート酸化膜３を形成する。
板１上に、LOCOS選択酸化法によりフィールド酸化膜２
およびゲート酸化膜３を形成する。
つぎにポリシリコンからなるゲート電極４を形成した
のち、砒素（As）を70keV、1.0×1016cm-2イオン注入す
ることによりゲート電極４に対して自己整合的にＮ型ソ
ース5aおよびＮ型ドレイン5bを形成する。
のち、砒素（As）を70keV、1.0×1016cm-2イオン注入す
ることによりゲート電極４に対して自己整合的にＮ型ソ
ース5aおよびＮ型ドレイン5bを形成する。
つぎに第３図（ｂ）に示すように、層間絶縁膜として
厚さ2000ÅのCVD酸化シリコン膜６を堆積したのち、フ
ォトレジスト７をマスクとしてCVD酸化シリコン膜６お
よびゲート酸化膜３をエッチングしてコンタクト領域を
開口する。
厚さ2000ÅのCVD酸化シリコン膜６を堆積したのち、フ
ォトレジスト７をマスクとしてCVD酸化シリコン膜６お
よびゲート酸化膜３をエッチングしてコンタクト領域を
開口する。
つぎに第３図（ｃ）に示すように、フォトレジスト７
を除去したのちサイドウォールとなるCVD酸化シリコン
膜８を堆積する。
を除去したのちサイドウォールとなるCVD酸化シリコン
膜８を堆積する。
つぎに第３図（ｄ）に示すように、CVD酸化シリコン
膜８を異方性エッチングすることによりコンタクト領域
の側壁にCVD酸化シリコン膜８を残す。
膜８を異方性エッチングすることによりコンタクト領域
の側壁にCVD酸化シリコン膜８を残す。
つぎに第３図（ｅ）に示すように、金属配線となるア
ルミ膜９を堆積し、フォトレジスト10を形成する。
ルミ膜９を堆積し、フォトレジスト10を形成する。
つぎ第３図（ｆ）に示すように、フォトレジスト10を
マスクとしてアルミ膜９をエッチングしてからフォトレ
ジスト10を除去することにより金属配線が形成され、素
子部が完成する。
マスクとしてアルミ膜９をエッチングしてからフォトレ
ジスト10を除去することにより金属配線が形成され、素
子部が完成する。
従来技術によるコンタクトの形成方法においては、つ
ぎのような問題があった。
ぎのような問題があった。
第１にコンタクト領域を開口する際にフォトレジスト
のパターンがずれると、層間絶縁膜の一部がエッチング
されてゲート電極が露出し、あとで形成される金属配線
がゲート電極とショートするおそれがある。余裕をもた
せるためコンタクト領域とゲート電極端との間隔を拡げ
なければならず、高速化・高集積化に不利であった。
のパターンがずれると、層間絶縁膜の一部がエッチング
されてゲート電極が露出し、あとで形成される金属配線
がゲート電極とショートするおそれがある。余裕をもた
せるためコンタクト領域とゲート電極端との間隔を拡げ
なければならず、高速化・高集積化に不利であった。
第２に異方性エッチングによりCVD酸化膜からなるサ
イドウォールを形成する際に、過度にオーバーエッチン
グするとゲート電極上の層間絶縁膜がすべてエッチング
されてしまい、同様にあとで形成される金属配線とショ
ートするおそれがあり、異方性エッチングの制御が非常
に難しかった。またオーバーエッチングによってサイド
ウォールも同時に薄くなり、耐圧が低下するという問題
があった。
イドウォールを形成する際に、過度にオーバーエッチン
グするとゲート電極上の層間絶縁膜がすべてエッチング
されてしまい、同様にあとで形成される金属配線とショ
ートするおそれがあり、異方性エッチングの制御が非常
に難しかった。またオーバーエッチングによってサイド
ウォールも同時に薄くなり、耐圧が低下するという問題
があった。
本発明の半導体装置の製造方法は、第１導電型半導体
基板上に形成された酸化膜上に導電体層を堆積する工程
と、その上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に第１の材質の膜を堆積する工程と、前記第
１の材質の膜、前記第１の絶縁膜、前記導電体層を順次
選択エッチングして上部が前記第１の材質の膜及び前記
第１の絶縁膜で覆われ下部に前記導電体層を有するゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て前記ゲート電極と自己整合的に前記第１導電型半導体
基板に第２導電型の不純物層を形成する工程と、前記ゲ
ート電極を含む前記第１導電型半導体基板上に第２の絶
縁膜を堆積してから、前記ゲート電極をまたいで前記不
純物層上にまで延びた領域の前記第２の絶縁膜と、前記
不純物層上の前記酸化膜とをエッチング除去して前記不
純物層上に前記ゲート電極の側面及び前記第２絶縁膜の
側面を含む側壁からなるコンタクトを形成する工程と、
前記ゲート電極及び前記コンタクトを含む前記第１導電
型半導体基板上に第３の絶縁膜を堆積してから異方性エ
ッチングして前記ゲート電極の前記第１の材質の膜を露
出するとともに前記コンタクトの側壁に前記第３の絶縁
膜を残す工程と、前記拡散層と接続する金属配線を形成
する工程とを含んでおり、前記拡散層と接続する金属配
線を形成する工程の第１の適用形態として、前記拡散層
と接続する金属配線を形成する工程が、前記コンタクト
の側壁に前記第３の絶縁膜を残す工程の後、前記コンタ
クト及び前記ゲート電極を含む前記半導体基板上に金属
を堆積させ、その後前記金属をパターニングして金属配
線とし、更に、前記金属配線以外の領域に露出する前記
第１の材質の膜をエッチング除去することにより行わ
れ、前記拡散層と接続する金属配線を形成する工程の第
２の適用形態として、前記拡散層と接続する金属配線を
形成する工程は、前記コンタクトの側壁に前記第３の絶
縁膜を残す工程の後に位置し、前記コンタクトの側壁に
前記第３の絶縁膜を残す工程と前記拡散層と接続する金
属配線を形成する工程との間に、前記コンタクトに前記
第１の材質の膜と同じ材質からなる膜を堆積させ、その
膜をエッチバックして前記コンタクトに前記第１の材質
の膜と同じ材質からなる埋込膜を形成すると同時に前記
ゲート電極の前記第１の材質の膜を除去する工程を有
し、それに続く前記拡散層と接続する金属配線を形成す
る工程が、前記埋込膜の上にそれと接して金属配線が形
成されることによりなされる、というものである。
基板上に形成された酸化膜上に導電体層を堆積する工程
と、その上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に第１の材質の膜を堆積する工程と、前記第
１の材質の膜、前記第１の絶縁膜、前記導電体層を順次
選択エッチングして上部が前記第１の材質の膜及び前記
第１の絶縁膜で覆われ下部に前記導電体層を有するゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て前記ゲート電極と自己整合的に前記第１導電型半導体
基板に第２導電型の不純物層を形成する工程と、前記ゲ
ート電極を含む前記第１導電型半導体基板上に第２の絶
縁膜を堆積してから、前記ゲート電極をまたいで前記不
純物層上にまで延びた領域の前記第２の絶縁膜と、前記
不純物層上の前記酸化膜とをエッチング除去して前記不
純物層上に前記ゲート電極の側面及び前記第２絶縁膜の
側面を含む側壁からなるコンタクトを形成する工程と、
前記ゲート電極及び前記コンタクトを含む前記第１導電
型半導体基板上に第３の絶縁膜を堆積してから異方性エ
ッチングして前記ゲート電極の前記第１の材質の膜を露
出するとともに前記コンタクトの側壁に前記第３の絶縁
膜を残す工程と、前記拡散層と接続する金属配線を形成
する工程とを含んでおり、前記拡散層と接続する金属配
線を形成する工程の第１の適用形態として、前記拡散層
と接続する金属配線を形成する工程が、前記コンタクト
の側壁に前記第３の絶縁膜を残す工程の後、前記コンタ
クト及び前記ゲート電極を含む前記半導体基板上に金属
を堆積させ、その後前記金属をパターニングして金属配
線とし、更に、前記金属配線以外の領域に露出する前記
第１の材質の膜をエッチング除去することにより行わ
れ、前記拡散層と接続する金属配線を形成する工程の第
２の適用形態として、前記拡散層と接続する金属配線を
形成する工程は、前記コンタクトの側壁に前記第３の絶
縁膜を残す工程の後に位置し、前記コンタクトの側壁に
前記第３の絶縁膜を残す工程と前記拡散層と接続する金
属配線を形成する工程との間に、前記コンタクトに前記
第１の材質の膜と同じ材質からなる膜を堆積させ、その
膜をエッチバックして前記コンタクトに前記第１の材質
の膜と同じ材質からなる埋込膜を形成すると同時に前記
ゲート電極の前記第１の材質の膜を除去する工程を有
し、それに続く前記拡散層と接続する金属配線を形成す
る工程が、前記埋込膜の上にそれと接して金属配線が形
成されることによりなされる、というものである。
本発明の第１の実施例について、第１図（ａ）〜
（ｈ）を参照して説明する。
（ｈ）を参照して説明する。
はじめに第１図（ａ）に示すように、Ｐ型シリコン基
板１上にLOCOS選択酸化法によりフィールド酸化膜２お
よびゲート酸化膜３を形成する。
板１上にLOCOS選択酸化法によりフィールド酸化膜２お
よびゲート酸化膜３を形成する。
つぎにゲート電極となる厚さ4000Åのポリシリコン1
1、保護絶縁膜となる厚さ2000ÅのCVD酸化シリコン膜1
2、エッチングストッパーとなる厚さ500Åのポリシリコ
ン13を順次堆積する。
1、保護絶縁膜となる厚さ2000ÅのCVD酸化シリコン膜1
2、エッチングストッパーとなる厚さ500Åのポリシリコ
ン13を順次堆積する。
つぎにフォトレジスト14をパターニングする。
つぎに第１図（ｂ）に示すように、フォトレジスト14
をマスクとしてポリシリコン13、CVD酸化シリコン膜1
2、ポリシリコン11を順次エッチングして、ゲート電極
４を形成してから砒素（As）を70keV、1.0×1016cm-2注
入してゲート電極４に対して自己整合的にＮ型ソース5a
およびＮ型ドレイン5bを形成する。
をマスクとしてポリシリコン13、CVD酸化シリコン膜1
2、ポリシリコン11を順次エッチングして、ゲート電極
４を形成してから砒素（As）を70keV、1.0×1016cm-2注
入してゲート電極４に対して自己整合的にＮ型ソース5a
およびＮ型ドレイン5bを形成する。
つぎに第１図（ｃ）に示すように、層間絶縁膜となる
CVD酸化シリコン膜６を堆積する。
CVD酸化シリコン膜６を堆積する。
つぎに第１図（ｄ）に示すように、フォトレジスト７
をマスクとしてゲート電極４からコンタクト領域までの
CVD酸化シリコン膜６をエッチングする。
をマスクとしてゲート電極４からコンタクト領域までの
CVD酸化シリコン膜６をエッチングする。
つぎに第１図（ｅ）に示すように、側壁となる厚さ20
00ÅのCVD酸化シリコン膜８を堆積する。
00ÅのCVD酸化シリコン膜８を堆積する。
つぎに第１図（ｆ）に示すように、CVD酸化シリコン
膜８を異方性エッチングすることにより、コンタクト領
域の側壁にCVD酸化シリコン膜８を残す。このときゲー
ト電極４上のCVD酸化シリコン膜８は完全に除去され
る。
膜８を異方性エッチングすることにより、コンタクト領
域の側壁にCVD酸化シリコン膜８を残す。このときゲー
ト電極４上のCVD酸化シリコン膜８は完全に除去され
る。
つぎに第１図（ｇ）に示すように、金属配線となる厚
さ1.0μｍのアルミ膜９を堆積し、フォトレジスト10を
形成する。
さ1.0μｍのアルミ膜９を堆積し、フォトレジスト10を
形成する。
つぎに第１図（ｈ）に示すように、フォトレジスト10
をマスクとしてアルミ膜９およびゲート電極４上のポリ
シリコン13をエッチングすることにより、アルミ膜９か
らなる金属配線とソース5a、ドレイン5bとを電気的に接
続するコンタクトが形成される。
をマスクとしてアルミ膜９およびゲート電極４上のポリ
シリコン13をエッチングすることにより、アルミ膜９か
らなる金属配線とソース5a、ドレイン5bとを電気的に接
続するコンタクトが形成される。
また本実施例において、ポリシリコン13の代りにCVD
窒化シリコン膜９を用いれば、アルミ膜をエッチングす
る際にはCVD窒化シリコン膜９を除去する必要がなくな
る。
窒化シリコン膜９を用いれば、アルミ膜をエッチングす
る際にはCVD窒化シリコン膜９を除去する必要がなくな
る。
つぎに本発明の第２の実施例について、第２図（ａ）
〜（ｄ）を参照して説明する。
〜（ｄ）を参照して説明する。
はじめに第１の実施例と同様に第１図（ｆ）の工程ま
で進めたのち、第２図（ａ）に示すように厚さ8000Åの
ポリシリコン15を堆積する。
で進めたのち、第２図（ａ）に示すように厚さ8000Åの
ポリシリコン15を堆積する。
つぎに第２図（ｂ）に示すように、ポリシリコン15を
エッチングすることにより埋め込みコンタクト15a,15b
を形成すると同時に、ゲート電極４上のポリシリコン13
もエッチングする。
エッチングすることにより埋め込みコンタクト15a,15b
を形成すると同時に、ゲート電極４上のポリシリコン13
もエッチングする。
つぎに第２図（ｃ）に示すように、金属配線となるア
ルミ膜９を堆積し、フォトレジスト10を形成する。
ルミ膜９を堆積し、フォトレジスト10を形成する。
つぎに第２図（ｄ）に示すように、フォトレジスト10
をマスクとしてアルミ膜９をエッチングすることによ
り、アルミ膜９からなる金属配線とソース5a、ドレイン
5bとを電気的に接続するコンタクトが形成される。
をマスクとしてアルミ膜９をエッチングすることによ
り、アルミ膜９からなる金属配線とソース5a、ドレイン
5bとを電気的に接続するコンタクトが形成される。
ポリシリコンからなるゲート、電極を形成する際にポ
リシリコン上に層間絶縁膜を設け、さらにその上に層間
絶縁膜よりもエッチングレートが低い別の膜を設ける多
層構造を形成する。
リシリコン上に層間絶縁膜を設け、さらにその上に層間
絶縁膜よりもエッチングレートが低い別の膜を設ける多
層構造を形成する。
その結果ゲート電極とコンタクト開口領域との目合わ
せずれのマージンを見込まなくても、ゲート電極上の層
間絶縁膜はエッチングされることがないので、ゲート電
極と金属配線との間でショートすることなく、高密度化
が可能になる。
せずれのマージンを見込まなくても、ゲート電極上の層
間絶縁膜はエッチングされることがないので、ゲート電
極と金属配線との間でショートすることなく、高密度化
が可能になる。
またコンタクト開口の側壁に絶縁膜を形成する際も、
層間絶縁膜よりもエッチングレートの低い膜がエッチバ
ックのストッパとなるため、ゲート電極上の層間絶縁膜
がなくならず、加工制御が容易になった。
層間絶縁膜よりもエッチングレートの低い膜がエッチバ
ックのストッパとなるため、ゲート電極上の層間絶縁膜
がなくならず、加工制御が容易になった。
さらにゲート電極上にCVD酸化シリコン膜とポリシリ
コンとが形成されているため、サイドウォールのCVD酸
化シリコン膜が薄くなる恐れがなくなった。
コンとが形成されているため、サイドウォールのCVD酸
化シリコン膜が薄くなる恐れがなくなった。
第１図（ａ）〜（ｈ）は本発明の第１の実施例を示す断
面図、第２図（ａ）〜（ｄ）は本発明の第２の実施例を
示す断面図、第３図（ａ）〜（ｆ）は従来技術による半
導体装置の製造方法を示す断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、5a……Ｎ型ソー
ス、5b……Ｎ型ドレイン、６……CVD酸化シリコン膜、
７……フォトレジスト、８……CVD酸化シリコン膜、９
……アルミ膜、10……フォトレジスト、11……ポリシリ
コン、12……CVD酸化シリコン膜、13……ポリシリコ
ン、14……フォトレジスト、15……ポリシリコン、15a,
15b……埋め込みコンタクト。
面図、第２図（ａ）〜（ｄ）は本発明の第２の実施例を
示す断面図、第３図（ａ）〜（ｆ）は従来技術による半
導体装置の製造方法を示す断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、5a……Ｎ型ソー
ス、5b……Ｎ型ドレイン、６……CVD酸化シリコン膜、
７……フォトレジスト、８……CVD酸化シリコン膜、９
……アルミ膜、10……フォトレジスト、11……ポリシリ
コン、12……CVD酸化シリコン膜、13……ポリシリコ
ン、14……フォトレジスト、15……ポリシリコン、15a,
15b……埋め込みコンタクト。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 21/28 301 H01L 21/336 H01L 21/768 H01L 29/78
Claims (3)
- 【請求項１】第１導電型半導体基板上に形成された酸化
膜上に導電体層を堆積する工程と、その上に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜上に第１の材質
の膜を堆積する工程と、前記第１の材質の膜、前記第１
の絶縁膜、前記導電体層を順次選択エッチングして上部
が前記第１の材質の膜及び前記第１の絶縁膜で覆われ下
部に前記導電体層を有するゲート電極を形成する工程
と、前記ゲート電極をマスクとして前記ゲート電極と自
己整合的に前記第１導電型半導体基板に第２導電型の不
純物層を形成する工程と、前記ゲート電極を含む前記第
１導電型半導体基板上に第２の絶縁膜を堆積してから、
前記ゲート電極をまたいで前記不純物層上にまで延びた
領域の前記第２の絶縁膜と、前記不純物層上の前記酸化
膜とをエッチング除去して前記不純物層上に前記ゲート
電極の側面及び前記第２絶縁膜の側面を含む側壁からな
るコンタクトを形成する工程と、前記ゲート電極及び前
記コンタクトを含む前記第１導電型半導体基板上に第３
の絶縁膜を堆積してから異方性エッチングして前記ゲー
ト電極の前記第１の材質の膜を露出するとともに前記コ
ンタクトの側壁に前記第３の絶縁膜を残す工程と、前記
拡散層と接続する金属配線を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】前記拡散層と接続する金属配線を形成する
工程が、前記コンタクトの側壁に前記第３の絶縁膜を残
す工程の後、前記コンタクト及び前記ゲート電極を含む
前記半導体基板上に金属を堆積させ、その後前記金属を
パターニングして金属配線とし、更に、前記金属配線以
外の領域に露出する前記第１の材質の膜をエッチング除
去することにより行われる請求項１記載の半導体装置の
製造方法。 - 【請求項３】前記拡散層と接続する金属配線を形成する
工程は、前記コンタクトの側壁に前記第３の絶縁膜を残
す工程の後に位置し、前記コンタクトの側壁に前記第３
の絶縁膜を残す工程と前記拡散層と接続する金属配線を
形成する工程との間に、前記コンタクトに前記第１の材
質の膜と同じ材質からなる膜を堆積させ、その膜をエッ
チバックして前記コンタクトに前記第１の材質の膜と同
じ材質からなる埋込膜を形成すると同時に前記ゲート電
極の前記第１の材質の膜を除去する工程を有し、それに
続く前記拡散層と接続する金属配線を形成する工程が、
前記埋込膜の上にそれと接して金属配線が形成されるこ
とによりなされる請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282276A JP3064383B2 (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282276A JP3064383B2 (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04155919A JPH04155919A (ja) | 1992-05-28 |
| JP3064383B2 true JP3064383B2 (ja) | 2000-07-12 |
Family
ID=17650333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2282276A Expired - Fee Related JP3064383B2 (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064383B2 (ja) |
-
1990
- 1990-10-19 JP JP2282276A patent/JP3064383B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04155919A (ja) | 1992-05-28 |
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