JP3280734B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置、及びその
製造方法に関するものである。

【０００２】

【従来の技術】ＶＬＳＩ(very large scale integrated
circuit) の高集積化が進むに従い、トランジスタの微
細化が活発に研究されている。各トランジスタは素子分
離のために、絶縁膜であるシリコン酸化膜で囲まれてい
る。この酸化膜は通常ＬＯＣＯＳ(local oxidation of
Si) 法により形成される。ＬＯＣＯＳ法は文献「超高速
ＭＯＳデバイス」，菅野卓雄監修，香山晋編（培風館）
（１９８６）のｐ１３６に示されるように、シリコン窒
化膜をマスクに基板シリコンを酸化することにより形成
する。このシリコン酸化膜はその周辺部でバーズビーク
と呼ばれるような緩やかな形状を示す。その上に形成さ
れるゲート電極配線は下地段差が緩やかであるため、パ
ターニング時のエッチング残が発生しにくい利点がある
一方、文献「サブミクロンデバイスＩ」，小柳光正著
（丸善）（１９８７）ｐ１３８〜ｐ１４７に説明されて
いるように、チャネル領域にまでバーズビークが食い込
み、また、高濃度の不純物からなるチャネルストッパ領
域４もチャネル領域へと食い込むため、狭チャネル効果
というＭＯＳトランジスタの微細化の妨げとなる現象を
生じさせる欠点も持っている。

【０００３】図１６は従来のＭＯＳトランジスタのチャ
ネル幅方向の断面図を示す。図において、１は半導体基
板、２はゲート酸化膜、４はチャネルストッパ領域、５
は絶縁膜からなる素子分離膜、６はゲート電極である。
絶縁膜５はバーズビークと呼ばれる緩やかなカーブを形
成しており、ゲート電極６は該バーズビークに乗り上げ
るように形成されている。狭チャネル効果は、上記文献
「サブミクロンデバイスＩ」ｐ１４７に記述されるよう
に、バーズビークのテーパー角度が小さいほど起こりや
すくなる。このため、バーズビークによる狭チャネル効
果を防止する素子分離方法として、例えば、文献「超高
速ＭＯＳデバイス」ｐ１４１〜１４２のＳＥＰＯＸやｐ
１４４のモード素子分離のように、シリコン基板上に素
子分離用酸化膜を形成して、テーパー角を大きくする方
法が考えられている。しかし、このような方法では酸化
膜の下地段差が大きくなり、ゲート電極配線のパターニ
ングが困難であるという欠点がある。

【０００４】また、同文献ｐ１３８〜ｐ１４４に示され
ている他の素子分離方法では、基板シリコンをエッチン
グすることにより発生するダメージや、基板シリコンを
酸化した時のストレスが大きくなり、欠陥を発生させ、
リーク電流が増大するといった欠点がある。

【０００５】トランジスタの微細化により、ＶＬＳＩの
高集積化を行うためには、素子分離は狭チャネル効果の
防止や、ゲート電極等の配線形成の容易さや、不純物拡
散層と基板とのリーク電流の抑制といった課題を解決す
るものでなければならず、ＬＯＣＯＳ法に代わる方法を
開発する必要性が近年特に強くなってきている。

【０００６】

【発明が解決しようとする課題】以上のように従来の素
子分離方法では、狭チャネル効果の防止，ゲート配線を
容易にすること，基板シリコンにストレスやダメージを
加えないことといった要求を同時に満たすことができな
いという問題点があった。

【０００７】この発明は上記のような問題点を解消する
ためになされたもので、トランジスタの微細化が可能と
なる半導体装置、及びその製造方法を提供することを目
的とする。

【０００８】

【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板上に形成された絶縁膜により囲まれる
領域に、ゲート電極となる導電性膜とソース及びドレイ
ン電極となる導電性膜を埋め込むように形成して平坦化
し、さらに、ソース及びドレイン電極と上記絶縁膜との
間、及び、ゲート電極と上記ソース及びドレイン電極の
間に絶縁膜からなるサイドウォールを形成するようにし
たものである。

【０００９】また、この発明に係る半導体装置は、開孔
されたゲート電極領域を有するソース及びドレイン電極
と、該ゲート電極領域に設けられたゲート電極と、上記
ソース及びドレイン電極及びゲート電極端部と隣接する
絶縁膜と、該絶縁膜と、上記ソース及びドレイン電極と
の間及びゲート電極端部との間に設けられた絶縁膜のサ
イドウォールよりなり、さらに、ゲート電極領域表面と
ソース及びドレイン電極表面に絶縁膜を有し、上記ソー
ス及びドレイン電極表面及び該ソース及びドレイン電極
に隣接する絶縁膜表面が平坦化されているものである。

【００１０】

【作用】この発明においては、テーパー角が大きい素子
分離用絶縁膜を半導体基板上に形成することにより、狭
チャネル効果を防止することが可能となる。

【００１１】また、この発明においては、半導体装置表
面を導電性膜形成時に平坦化することにより、半導体装
置上の配線を容易に形成することができる。

【００１２】

【実施例】実施例１．図１(a) ないし(g) は、本発明の
第１の実施例による半導体装置の製造工程を示す断面図
であり、図１(h) は図１(g) のゲート電極方向の断面図
である。図において、１は半導体基板、２はゲート酸化
膜、３は第１の導電性膜、４はチャネルストッパ領域、
５は絶縁膜、６はゲート電極、７は不純物拡散層領域、
８はサイドウォール、９は第２の導電性膜、１０は埋込
電極、１１は配線、５０は濃度の低い不純物拡散層であ
る。

【００１３】次に各工程について説明する。まず、図１
(a) に示すように、半導体基板１上にゲート酸化膜２を
熱酸化法やＣＶＤ法等により形成し、その上に第１の導
電性膜３、例えば多結晶シリコン膜をＣＶＤ法等により
形成する。

【００１４】次に、このゲート酸化膜２、および第１の
導電性膜３を、写真製版及びエッチングの組み合わせに
より、トランジスタを形成する領域にのみ導電性膜３が
残るようにパターニングを行う。その後、チャネルスト
ッパ用の不純物（ボロン等）を、注入エネルギー４０〜
８０ｋｅＶ、注入量５Ｅ１１〜５Ｅ１２ｃｍ^-2でイオン
注入し、熱拡散を行って半導体基板表面１にチャネルス
トッパ領域４を形成する。

【００１５】その後、図１(b) に示すように、ＣＶＤ法
等により素子分離用の絶縁膜５を形成する。

【００１６】次に、図１(c) のように、レジストエッチ
バック法、又は研磨法により絶縁膜５を平坦にし、第１
の導電性膜３と同じ高さにする。

【００１７】次に、第１の導電性膜３を写真製版、及び
エッチングの組み合わせによりパターニングして、ゲー
ト電極６を形成する。その後、ＬＤＤ(lightly doped d
rain) 構造のトランジスタを形成する方法と同様に、注
入エネルギー５０〜１００ｋｅＶ、注入量１Ｅ１３〜５
Ｅ１４ｃｍ^-2でイオン注入することにより濃度の低い不
純物拡散層５０を形成した後、絶縁膜のＣＶＤ法、及び
エッチングの組み合わせによりサイドウォール８を形成
し、その後、注入エネルギー４０〜８０ｋｅＶ、注入量
１Ｅ１５〜５Ｅ１５ｃｍ^-2でイオン注入し、半導体基板
１上に不純物濃度の高い不純物拡散層７を形成する。ｎ
チャネルトランジスタの場合、例えば、ヒ素を注入し、
ｎ型のソース及びドレイン領域である不純物拡散層７が
ゲートの両側に形成される（図１(d))。

【００１８】次に、ＣＶＤ法等により第２の導電性膜９
を形成する（図１(e))。

【００１９】次に、レジストエッチバック法、又は研磨
法により第２の導電性膜９を、ゲート電極６又は素子分
離用絶縁膜５のもとの高さまでエッチングした後、さら
にエッチングを行う。例えば、絶縁膜５のもとの膜厚が
７００ｎｍの場合、最終的に５００ｎｍになるまでエッ
チングを行う。これにより、半導体基板１上に埋込電極
１０を形成すると同時に、ゲート電極６と埋込電極１０
とをサイドウォール８により電気的に絶縁することがで
きる（図１(f))。

【００２０】次に、例えば多結晶シリコン等の導電性膜
を形成し、該導電性膜にパターニングを施し、ゲート電
極６及びソース，ドレイン電極１０上に配線１１を形成
する（図１(g))。

【００２１】このように、本実施例１においては、図１
(h) に示すように、ゲート電極を素子分離用絶縁膜５で
囲まれた領域に埋め込むように形成し、かつ、表面を完
全に平坦化させたことにより、その表面での配線パター
ニングを容易とすることができる。また、素子分離用絶
縁膜５を基板に対し垂直になるように形成したことによ
り、狭チャネル効果を防止することが可能となる。

【００２２】また、本実施例１においては、図１(g) に
示すゲート電極６に直角な方向の断面図については、素
子分離用絶縁膜５にサイドウォール８を形成したことに
より、ＬＤＤトランジスタと同様、チャネルストッパ領
域７と、ソース又はドレイン領域の不純物拡散層４との
間での濃度勾配を緩やかとすることができる。従って、
ソース又はドレイン領域と、チャネルストッパ領域との
間の電界が緩やかになり、この間でのブレークダウン電
圧を高くできる、すなわち、リーク電流を小さくできる
効果がある。

【００２３】なお、導電性膜６，１０及び配線１１の配
線材は、多結晶シリコンの他、金属や金属シリサイド、
又はこれらの２層以上の多層膜であってもよい。特にシ
リサイドの場合、本実施例１は従来のサリサイドプロセ
スの代替技術としてこれを用いることができる。

【００２４】さらに、図１(c) のレジストエッチバッ
ク、又は研磨工程において、絶縁膜５が第１の導電性膜
３上に残るようにし、図１(d) 及び(e) で示す工程の
後、図１(f) の工程において、導電性膜３の高さよりも
低い位置まで第２の導電性膜９をレジストエッチバッ
ク、又は研磨するようにしてもよい。また、上記第１の
導電性膜３上に残された絶縁膜５の高さよりも低く、か
つ、絶縁膜５が残るように表面を平坦にエッチングする
ようにしてもよい。ただし、第１の導電性膜３上に絶縁
膜５が残る場合、その後形成される配線と、ゲート電極
６と、埋込電極１０とを接続するためには、絶縁膜５に
コンタクトホールを開口する必要がある。

【００２５】実施例２．上記実施例１では第１の導電性
膜３をゲート電極として用いたが、ゲート電極用の導電
性膜を形成し直すようにしてもよい。即ち、図２(a) な
いし(g) は本発明の第２の実施例の半導体装置の製造工
程を示す図である。図において、１は半導体基板、２は
ゲート酸化膜、３は第１の導電性膜、４はチャンネルス
トッパ領域、５は絶縁膜、６はゲート電極、７は不純物
拡散層領域、８はサイドウォール、１２は第２のゲート
酸化膜、１３は第３の導電性膜、５０は濃度の低い不純
物拡散層である。

【００２６】次に各工程について説明する。図２(a),
(b),(c) は実施例１での図１(a),(b),(c) と同様の工程
であり、その後、図２(d) に示すように、第１の導電性
膜３を除去する。

【００２７】そして、次にゲート酸化膜２を除去する。
この段階でＭＯＳトランジスタのしきい値電圧を所定の
値に設定するためのチャネルドープや、ラッチアップ防
止のために、高エネルギー注入によるリトログレードウ
ェルの形成（「サブミクロンデバイスＩ」小柳光正著ｐ
２１４参照）を施すことができる。

【００２８】次に、熱酸化法又はＣＶＤ法により第２の
ゲート酸化膜１２を形成した後、ＣＶＤ法等により導電
性膜を形成し、その後、表面をレジストエッチバック、
又は研磨法により平坦化し、第３の導電性膜１３を形成
する（図２(e))。

【００２９】次に、写真製版とエッチングの組み合わせ
により第３の導電性膜１３をパターニングし、ゲート電
極６を形成する（図２(f))。

【００３０】次に、ＣＶＤ法とエッチングの組み合わせ
により、絶縁膜のサイドウォール８を形成する。この
時、図１(d) と全く同様に不純物拡散層７を形成する
（図２(g))。以後は図１(e),(f),(g) と同様の工程を行
う。

【００３１】なお、本実施例２では、図２(a) におい
て、ゲート酸化膜２は第１の導電性膜３をエッチングす
る時のストッパとして利用しているが、例えば第１の導
電性膜３が多結晶シリコンの場合には、基板の単結晶シ
リコンに対し選択的にエッチングすることが可能である
ため、図２(a),(b),(c) においてゲート酸化膜２はなく
てもよい。

【００３２】また、図２(d) においてゲート酸化膜を除
去しない場合には、図２(e) において第２のゲート酸化
膜１２を形成し直す必要はない。

【００３３】実施例３．本発明はバイポーラデバイス
（例えば IEEE IEDM p.221, M. Sugiyama et. al. (198
9)) にも適用できるものである。

【００３４】即ち、図３(a) 〜(j) は本発明の第３の実
施例による半導体装置の製造工程を示す図である。図に
おいて、図１と同一符号は、同一又は相当する部分を示
し、３１はエミッタ電極、３２はベース電極、３３はコ
レクタ電極、３４はｎ⁺ 拡散層、３５はｐ拡散層、３６
はｎ^- 拡散層、３７はｎ⁺ 拡散層、３８はｎ⁺ 埋込み
層、３９はＳｉＯ2 、４０は多結晶シリコン膜、４１は
フォトレジストである。

【００３５】なお、本実施例の装置は、エミッタ電極３
１，ベース電極３２，コレクタ電極３３に導電性膜、例
えば多結晶シリコンを用い、表面を完全平坦化したデバ
イスである。その製造方法は、実施例１または２におい
て、ゲート酸化膜を形成しない場合と同様であり、製造
工程を以下に説明する。

【００３６】図３(a) に示すように、半導体基板１上に
絶縁膜５を形成したのち、該絶縁膜を開孔し、バイポー
ラトランジスタを形成する領域を設け、Ａｓ等を注入エ
ネルギー１００〜２００ｋｅＶ、注入量１Ｅ１５〜５Ｅ
１５ｃｍ^-2でイオン注入し、熱拡散を行い、ｎ⁺ 埋込み
層３８を形成し、同様に注入エネルギー５０〜１００ｋ
ｅＶ、注入量１Ｅ１３〜５Ｅ１４ｃｍ^-2でイオン注入を
行い、ｎ^- 拡散層３６を形成する。

【００３７】次に表面にＣＶＤ法によりＳｉＯ2 膜３９
を形成し、その後研磨等により絶縁膜５と同じ高さにな
るように表面を平坦化させる（図３(b))。

【００３８】更にＳｉＯ2 膜３９の一部を写真製版とエ
ッチングの組合せにより、エミッタ電極及びゲート電極
を形成する領域を開孔し、ボロン等を注入エネルギー２
０〜４０ｋｅＶ、注入量１Ｅ１３〜１Ｅ１４ｃｍ^-2でイ
オン注入し、熱拡散を行い、Ｐ拡散層３５を形成する
（図３(c))。

【００３９】次に、図３(d) に示すように、表面に多結
晶シリコンをＣＶＤ法により形成し、Ａｓを注入エネル
ギー５０〜８０ｋｅＶ、注入量５Ｅ１５〜１Ｅ１６ｃｍ
^-2でイオン注入を行うか、または、リンドープを行った
のち、表面を平坦化して多結晶シリコン膜４０を得る。

【００４０】その後、図３(e) に示すように、写真製版
とエッチングの組合せにより多結晶シリコン膜４０から
エミッタ電極３１を形成する。ただし、この時、熱処理
は行わない。

【００４１】次に図３(f) に示すように、写真製版とエ
ッチングの組合せによりＳｉＯ2 膜３９を開孔してコレ
クタ電極を形成する領域を設けたのち、エミッタ電極３
１、絶縁膜５およびＳｉＯ2 膜３９の側面にサイドウォ
ール８を設ける（図３(g))。

【００４２】つぎに、半導体装置表面にフォトレジスト
４１を形成し、写真製版によりコレクタが形成される領
域を開孔したのち、サイドウォール８とフォトレジスト
４１をマスクとしてＡｓ等を注入エネルギー５０〜１０
０ｋｅＶ、注入量１Ｅ１５〜５Ｅ１５ｃｍ^-2でイオン注
入を行い、ｎ⁺ 拡散層３７を設ける（図３(h))。

【００４３】その後、フォトレジストを剥離し、熱拡散
を行う。エミッタ層には図３(d) の工程に示したように
ＰまたはＡｓが注入されているので、エッチング電極３
１直下にｎ型拡散層３４が形成される（図３(i))。

【００４４】更に半導体装置表面にＣＶＤ法により多結
晶シリコン膜を形成し、表面を研磨法等によりサイドウ
ォール８の高さ以下とし、かつ、平坦化することによ
り、ベース電極３２，コレクタ電極３３が形成され、図
３(c) に示すようなバイポーラトランジスタが得られ
る。

【００４５】本実施例３においては、表面の平坦化が実
現されているため、その後の配線のパターニングが容易
になるという利点がある。

【００４６】実施例４．本発明にかかる半導体装置の製
造方法は、図４に示すようなポリシリコン・ソースドレ
イン・トランジスタにも適用できる（IEEE Elect. Dev.
Lett. EDL-7.p.314, T.Y.Huang et. al. (1986) ）。
しかし、上記実施例１及び２に示すようなサイドウォー
ル８が素子分離絶縁膜５とソース，ドレイン電極１０の
間にないため、チャネルストッパ４と、ソース又はドレ
イン領域７との間での濃度勾配が大きくなり、これらの
領域間の耐電圧が小さいという問題が発生し、このまま
では現実のデバイスには使用できない。以下ではこの問
題点を容易に解決することができる本発明の第４の実施
例について説明する。

【００４７】図５(a) ないし(f) は本発明の第４の実施
例による半導体装置の製造方法における製造工程を示し
た図である。図において、１は半導体基板、３は第１の
導電性膜、４はチャンネルストッパ領域、５は絶縁膜、
６はゲート長０．５〜１μｍのゲート電極、７は不純物
拡散層領域、８はサイドウォール、１０は埋め込み電
極、１４は第２の絶縁膜、５１はゲート電極になる領域
である。

【００４８】次に各製造工程について説明する。まず、
半導体基板１、例えばシリコン基板に第１の導電性膜
３、例えば多結晶シリコンを形成する（図５(a))。

【００４９】次に、写真製版、及びエッチングにより第
１の導電性膜３をパターニングし、トランジスタが形成
される領域のみに残るようにする（図５(b))。

【００５０】次に、ＣＶＤ法、及び、エッチング法によ
り絶縁膜、例えばシリコン酸化膜からなる幅約２００ｎ
ｍのサイドウォール８を形成する。これは通常のＬＤＤ
トランジスタのサイドウォールの形成法と同様の方法を
用いる。そして、チャネルストッパ用不純物を注入エネ
ルギー４０〜８０ｋｅＶ、注入量５Ｅ１１〜５Ｅ１２ｃ
ｍ^-2で注入して拡散させ、チャネルストッパ領域４を形
成する（図５(c))。

【００５１】次に、ＣＶＤ法等により絶縁膜５、例えば
シリコン酸化膜を形成した後、レジストエッチバック、
又は研磨法により平坦化し、第１の導電性膜３と同じ高
さになるようにする。その後、第１の導電性膜３にイオ
ン注入法等により不純物を注入エネルギー４０〜８０ｋ
ｅＶ、注入量１Ｅ１５〜５Ｅ１５ｃｍ^-2で注入する（図
５(d))。

【００５２】次に、第１の導電性膜３に対し、写真製版
とエッチング法の組み合わせを施し、ゲート電極が形成
される領域５１を形成する。この時、残った部分はソー
ス又はドレイン領域の埋込電極１０となる。その後、熱
処理により、ソース及びドレイン領域の埋込電極１０の
導電性膜から半導体基板表面に不純物を拡散させ、不純
物拡散層領域７を形成する（図５(e))。

【００５３】次に、上記第１の導電性膜３上に、熱酸化
法やＣＶＤ法により第２の絶縁膜１４、例えばシリコン
酸化膜を形成し、その後、第２の導電性膜、例えば多結
晶シリコンをＣＶＤ法により堆積した後、写真製版とエ
ッチングの組み合わせによりパターニングし、ゲート電
極６を形成する（図５(f))。

【００５４】なお、本実施例４では、半導体基板１（単
結晶シリコン）上に形成した第１の導電性膜３（多結晶
シリコン）を選択的にエッチングするようにしている
が、選択比は３程度と小さく、基板１をエッチングする
ことがあり、素子分離領域にダメージが入り、リーク電
流を増大させてしまうことがある。これを防止する方法
を図６について以下に示す。

【００５５】まず、半導体基板１上にシリコン酸化膜１
５を形成し、その上に第１の導電性膜３を形成し、写真
製版、及びエッチング法によりパターニングする（図６
(a))。

【００５６】次に、図５(c) と同様にサイドウォール８
を形成した後、チャネルストッパ領域４を形成し、さら
に図５(d) と同様に絶縁膜５を形成し平坦化する（図６
(b))。

【００５７】次に、導電性膜３をエッチングした後、さ
らにシリコン酸化膜１５が除去されるまで全面をエッチ
バックする。この時、シリコン酸化膜１５の厚さは５０
ｎｍ以下であり、絶縁膜５の厚さは５００ｎｍ以上であ
るため、上記全面エッチバックによる絶縁膜５の膜減り
はこれを無視することができる（図６(c))。

【００５８】次にＣＶＤ法により第３の導電性膜９を形
成し、レジストエッチバック、又は研磨法により表面を
平坦にする。この時、第３の導電性膜９はＣＶＤ法によ
り直接ドープトポリシリコンを形成してもよく、あまり
ドープしていないポリシリコンを形成してもよい。但
し、後者の場合、第３の導電性膜９を形成した後にイオ
ン注入法により不純物を注入する必要がある（図６
(d))。以後の工程は、図５(e),(f) の工程と同じであ
る。

【００５９】このように本実施例においてはサイドウォ
ールを設けることにより、濃度勾配を緩やかにすること
が可能となり、素子分離絶縁膜とソース，ドレイン電極
間の耐電圧を大きくできる効果がある。

【００６０】なお、本実施例４における第１の導電性膜
３の端部にサイドウォール８を形成する方法は、上記実
施例１及び２にもこれを適用することができる。この場
合、チャネルストッパ領域の不純物がトランジスタのゲ
ート電極下のチャネル領域に拡散することを防ぐことが
でき、さらに効果的に狭チャネル効果を抑制することが
できる。

【００６１】図７はチャネル方向の断面図を示し、図１
(h) に対応する図であるが、チャネル領域へのチャネル
ストッパ領域の侵入が防止されている様子を示す。

【００６２】実施例５． なお、上記実施例４の図５(d) で示す工程の後、図８
(a) に示すように、ＣＶＤ法により絶縁膜１６（例えば
シリコン酸化膜）を形成し、その後、ゲート領域を図５
(e) と同様パターニングし（図８(b))、さらに、図５
(f) で示す工程を行うことによりトランジスタを形成し
てもよい。このような構成とすることによってゲートと
ソース，ドレイン間の絶縁性（耐圧）を高め、また、寄
生容量を減少させる効果が得られる。また、同様の理由
より、図８(b) の工程で、ソース，ドレイン電極側壁に
サイドウォールを形成してもよい。また、図８(a) の絶
縁膜１６は、図５(d) の工程において、絶縁膜５が第１
の導電性膜３上に残るようにエッチバックを行うことに
より形成してもよい。従って、この場合は、図８(a) に
おいて、ＣＶＤ法により絶縁膜１６を形成する必要がな
くなる。

【００６３】実施例６．上記実施例４では、１つのトラ
ンジスタのソース，ドレイン，ゲートと、他のトランジ
スタのソース，ドレイン，ゲート電極とを配線するに
は、絶縁膜１４を除去し、さらに配線を形成する必要が
ある。この場合、ゲート電極にさらに配線の膜厚分の段
差が加わるために、その後、該配線の上方にさらに配線
をパターニングすることが困難であること、そして段差
のある配線上に形成された層間絶縁膜に開口されるコン
タクトホールは深さに差が生じるため、深いホールと浅
いホールを開孔するためのエッチングを同時に行うと、
浅いホールに対してはオーバーエッチ量が増えるため
に、浅いホールのホールサイズが大きくなったり、下地
配線をエッチングしたりする問題がある。以下、この問
題を解決する本発明の第６の実施例を説明する。

【００６４】図９(a) ないし(f) は本発明の第６の実施
例による半導体装置の製造方法における製造工程を示す
図である。図において、１は半導体基板、３は第１の導
電性膜、４はチャネルストッパ領域、５は絶縁膜、８は
サイドウォール、９は第２の導電性膜、１１はソース，
ドレイン領域からの配線、１４は第２の絶縁膜、１５は
シリコン酸化膜、２１は開孔された配線領域である。

【００６５】次に各工程について説明する。図９(a) は
上記実施例４の図６(b) で示す段階を示している。次
に、写真製版とエッチングとの組み合わせにより配線が
施されるべき領域を絶縁膜５に開口することによって、
配線領域２１を得る（図９(b))。

【００６６】次に、第１の導電性膜３を除去し、その後
シリコン酸化膜１５を除去する（図９(c))。

【００６７】次に、第３の導電性膜９を形成し、レジス
トエッチバック、又は研磨法により表面を平坦化する
（図９(d))。この工程により、ソース又はドレインとな
る領域からの配線１１が自己整合的に形成される。

【００６８】次に、第３の導電性膜９の一部をエッチン
グしてゲート電極形成領域５１を形成し、熱処理により
不純物拡散層７を形成したのち、基板表面１、及び第３
の導電性膜９表面を酸化し、絶縁膜１４を形成する（図
９(e))。

【００６９】次に、導電性膜、例えば多結晶シリコンを
ＣＶＤ法等により形成し、写真製版とエッチングとの組
み合わせによりパターニングし、ゲート電極６を形成す
る（図９(f))。

【００７０】なお、ゲート電極６と、ソース，ドレイン
領域、又は図９(d) で形成される配線とを電気的に接続
する場合、図９(e) で形成された絶縁膜１４を除去する
必要がある。以下にその工程を示す。

【００７１】図１０は図９(e) の工程の平面図を示し、
図において、２４は配線用コンタクト窓である。電気的
にゲート電極６と図９(d) で形成された配線とを接続す
るために配線上の一部の絶縁膜１４を写真製版とエッチ
ングとの組み合わせにより除去し、配線用コンタクト窓
２４を形成する（図１０(b))。

【００７２】次に、図９(f) で示す工程と同様にして、
ゲート電極６を形成する（図１０(c))。

【００７３】実施例７．上記実施例６の配線形成法は上
記実施例１又は２に対しても適用できるものである。即
ち、図１１(a) ないし(c) は本発明の第７の実施例を示
す。図１１(a) は本発明の第１の実施例における図１
(d) の状態の半導体装置に、写真製版とエッチングとの
組み合わせにより絶縁膜５に配線を形成すべき領域２１
をパターニングした状態を示すものである。

【００７４】次に、ＣＶＤ法等により導電性膜１０、例
えば多結晶シリコン膜を形成し、レジストエッチバッ
ク、又は研磨法により表面を平坦化する。この時、実施
例１又は２と同様、ゲート電極６のもとの高さより低く
なるまで削る（図１１(b))。この段階で、埋込電極１０
と配線１１とが同時に、かつ自己整合的に形成される。

【００７５】図１１(c) は本実施例７のゲート電極方向
の半導体装置の断面図である。この場合、ゲート電極６
から、他のトランジスタの電極等に接続されるような配
線１１が施される例を示している。上述したように、埋
込電極１０を形成する際に、配線１１を同時にかつ自己
整合的に形成することができ、さらに、良好な平坦性を
実現できる利点がある。なお、すでに述べたように、埋
込電極１０はシリサイド膜や金属膜であってもよい。ま
た、実施例３で示されるような半導体装置に対しても適
用できる。

【００７６】実施例８．実施例６で示した半導体装置に
おいては、ゲート電極６の膜厚分の段差が残る。この段
差もなくす方法について以下に説明する。図１２(a) な
いし(c) は本発明の第８の実施例を示す工程図である。
まず、上記実施例５の図８(b) で示される工程の後、酸
化性雰囲気下で半導体装置表面に熱処理を施し、ゲート
酸化膜２を形成し、熱処理により不純物拡散層７を形成
する（図１２(a))。

【００７７】次に、写真製版とエッチングの組み合わせ
により、絶縁膜１６に配線を形成する領域２１を形成す
る（図１２(b))。

【００７８】次に、導電性膜６をＣＶＤ法等により形成
し、その後エッチバック、又は研磨法により平坦化し、
ゲート電極６及び配線１１を形成する（図１２(c))。

【００７９】なお、上記実施例５の図８(b) において、
絶縁膜１６をパターニングする際、配線となる領域２１
も形成しておき、その後、酸化処理を行うことによりゲ
ート電極となる領域５１および配線領域２１の表面を酸
化したのち、ソース又はドレイン領域の埋込電極３表面
の配線領域に形成される酸化膜のみを図１２(b) の工程
で写真製版とエッチングの組み合わせにより除去するよ
うにしてもよい。

【００８０】実施例９．図１３(a) ないし(c) は本発明
の第９の実施例による半導体装置の製造方法における工
程図である。図１３(a) は実施例４に示す半導体装置の
図５(d) の工程の後、表面にシリコン窒化膜１７を形成
し、さらに絶縁膜１６を形成した後、ゲート電極領域５
１、及び配線の領域２１の絶縁膜１６を、写真製版とエ
ッチングの組み合わせによりパターニングし、さらに、
同様な方法でゲート電極領域５１のシリコン窒化膜１
７、及び導電性膜３をパターニングし、ソース，ドレイ
ン領域の電極１０を形成した後、酸化性雰囲気下で熱処
理を施し、ゲート酸化膜２を形成した状態を示すもので
ある。

【００８１】次に、配線領域２１部分のシリコン窒化膜
１７を、絶縁膜１６をマスクとして、選択的にエッチン
グする（図１３(b))。

【００８２】次に、導電性膜をＣＶＤ法により形成し、
次にレジストエッチバック、及び研磨法により平坦化
し、ゲート電極６、及び配線１１を形成する（図１３
(c))。

【００８３】本実施例９においても、実施例８と同様の
効果を得ることができる。

【００８４】実施例１０．上記実施例１及び２において
は、トランジスタを形成した後、配線１１を施すように
しているが、ゲート電極６上の配線１１がソース又はド
レイン領域９とショートしないためには、サイドウォー
ル８の幅以上に写真製版の位置合わせがずれないことが
必要である。従って、半導体装置の微細化がさらに進む
と、より正確な位置合わせ精度が要求される。また、ゲ
ート電極６幅に対して配線１１幅を狭くする等の必要が
あり、配線幅１１を狭くするとさらに微細加工技術が困
難になる。本発明の第１０の実施例はこのような問題点
を解決するものである。

【００８５】図１４(a) ないし(h) は本発明の第１０の
実施例による半導体装置の製造工程を示すものである。
まず、半導体基板１上にゲート酸化膜２を熱酸化法等に
より形成し、次に第１の導電性膜３をＣＶＤ法等により
形成し、その後シリコン窒化膜１７をＣＶＤ法により形
成する（図１４(a))。

【００８６】次に、写真製版とエッチングの組み合わせ
によりシリコン窒化膜１７と第１の導電性膜３との積層
膜をパターニングし、チャネルストッパ領域４を形成
し、その後ＣＶＤ法により絶縁膜５を形成した後、レジ
ストエッチバック、又は研磨法により平坦化する（図１
４(b))。

【００８７】次に、写真製版とエッチングの組み合わせ
によりシリコン窒化膜１７及び第１の導電性膜３をパタ
ーニングし、ゲート電極６を形成する。

【００８８】次に、絶縁膜のＣＶＤ法及びエッチングに
よりサイドウォール８を形成する。この時、実施例１の
図１(d) と同様、不純物拡散層７を形成する（図１４
(c))。

【００８９】次に、多結晶シリコン膜をＣＶＤ法により
形成した後、レジストエッチバック、又は研磨法により
平坦化し、埋込電極１０を形成する（図１４(d))。

【００９０】次に、酸化性雰囲気下で熱処理を施すこと
により、埋込電極１０の表面のみを酸化し、シリコン酸
化膜１５を形成する（図１４(e))。

【００９１】次に、ゲート電極６表面のシリコン窒化膜
を除去し、その後ＣＶＤ法等により導電性膜１１、例え
ば多結晶シリコン膜を形成し、写真製版とエッチングと
の組み合わせにより配線１１を形成する（図１４(f))。

【００９２】次に、配線１１をマスクにシリコン酸化膜
１５をエッチングし、その後、配線１１と同様に、第２
の配線１８を形成する（図１４(g))。

【００９３】このように本実施例１０においてはシリコ
ン窒化膜を利用して、埋込電極１０の表面にのみシリコ
ン酸化膜１５を形成し、これをマスクとして電極１１を
構成するようにしたので、ゲート電極６上の微細加工が
可能となる。

【００９４】なお、図１４(f) に示す工程の後、層間絶
縁膜１９、例えばシリコン酸化膜をＣＶＤ法により形成
し、コンタクトホール２０を開口し、その後、第２の配
線１８を形成するようにしてもよい（図１４(h))。

【００９５】実施例１１．上記実施例１０に対し、以下
に示す方法によっても同様の効果を奏する半導体装置が
得られる。まず、上記実施例１の図１(c) または上記実
施例２の図２(e) で示される工程のあと、シリコン窒化
膜１７をＣＶＤ法等で形成する（図１５(a))。

【００９６】次に、写真製版及びエッチングの組み合わ
せによりゲート電極６を形成する（図１５(b))。

【００９７】次に、ＣＶＤ法による絶縁膜を形成したの
ち、エッチバックによりサイドウォール８を形成する。
この時、実施例１同様、不純物拡散層領域７を形成する
（図１５(c))。

【００９８】次に導電性膜を形成したのち、レジストエ
ッチバック又は研磨法により平坦化し、埋め込み電極１
０を形成する（図１５(d))。

【００９９】以下、シリコン窒化膜１７を除去し、配線
１１を施すが、実施例８の図１４(f) 以下と同様である
ため説明は省略する。

【０１００】

【発明の効果】以上のように、この発明によれば、テー
パー角の大きい絶縁膜からなるサイドウォールによって
素子分離を行うようにしたので、狭チャネル効果を防止
し、半導体装置をさらに微細化することが可能となる効
果がある。

【０１０１】また、この発明によれば、半導体基板に形
成された絶縁膜により囲まれたトランジスタ領域にゲー
ト，ソース，ドレイン電極を埋め込み、その表面を平坦
化するようにしたので、その後の配線の形成を容易に、
かつ、正確に行うことができ、半導体装置をさらに微細
化することが可能となる効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例による半導体装置の製
造工程を示す断面図である。

【図２】この発明の第２の実施例による半導体装置の製
造工程を示す断面図である。

【図３】この発明の第３の実施例による半導体装置の製
造工程を示す断面図である。

【図４】従来のポリシリコンソースドレイン・トランジ
スタの断面図である。

【図５】この発明の第４の実施例による半導体装置の製
造工程を示す断面図である。

【図６】この発明の第４の実施例による半導体装置の製
造工程を示す断面図である。

【図７】この発明の第４の実施例による半導体装置の製
造工程を示す断面図である。

【図８】この発明の第５の実施例による半導体装置の製
造工程を示す断面図である。

【図９】この発明の第６の実施例による半導体装置の製
造工程を示す断面図である。

【図１０】この発明の第６の実施例を示す半導体装置の
製造工程を示す平面図である。

【図１１】この発明の第７の実施例による半導体装置の
製造工程を示す断面図である。

【図１２】この発明の第８の実施例による半導体装置の
製造工程を示す断面図である。

【図１３】この発明の第９の実施例による半導体装置の
製造工程を示す断面図である。

【図１４】この発明の第１０の実施例による半導体装置
の製造工程を示す断面図である。

【図１５】この発明の第１１の実施例による半導体装置
の製造工程を示す断面図である。

【図１６】従来の半導体装置を示す断面図である。

【符号の説明】

１ 半導体基板 ２ ゲート酸化膜 ３ 第１の導電性膜 ４ チャネルストッパ領域 ５ 絶縁膜 ６ ゲート電極 ７ 不純物拡散層領域 ８ サイドウォール ９ 第２の導電性膜 １０ 埋込電極 １１ 配線 １２ ゲート酸化膜 １３ 第３の導電性膜 １４ 絶縁膜 １５ シリコン酸化膜 １６ 絶縁膜 １７ シリコン窒化膜 １８ 第２の配線 １９ 層間絶縁膜 ２０ コンタクトホール ２１ 配線領域 ２４ コンタクト用窓 ３１ エミッタ電極 ３２ ベース電極 ３３ コレクタ電極 ３４ ｎ⁺ 拡散層 ３５ ｐ拡散層 ３６ ｎ拡散層 ３７ ｎ⁺ 拡散層 ３８ ｎ⁺ 埋込層 ３９ ＳｉＯ2 ４０ 多結晶シリコン ４１ フォトレジスト ５０ 低濃度不純物拡散層 ５１ ゲート電極形成領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された第１のゲート
   酸化膜、及び該ゲート酸化膜上に設けられた第１の導電
   性膜からなるゲート電極と、 該ゲート電極の側部に隣接して設けられた第２の導電性
   膜からなるソース，ドレイン電極と、 該ソース，ドレイン電極の側面にそれぞれ設けられた第
   １の絶縁膜と、 上記ゲート電極とソース，ドレイン電極との間、及び、
   該ソース，ドレイン電極と第１の絶縁膜との間に設けら
   れた第２の絶縁膜からなるサイドウォールとを備え、上記ゲート電極の側壁は上記第２の絶縁膜からなるサイ
   ドウォールと上記第１の絶縁膜とに接するとともに、 上
   記ゲート電極と、上記ソース，ドレイン電極と、上記第
   １の絶縁膜とが同一の高さとなるように平坦化されてい
   ることを特徴とする半導体装置。
2. 【請求項２】 半導体基板に第１のゲート酸化膜を形成
   し、該第１のゲート酸化膜上に第１の導電性膜を形成
   し、該第１の導電性膜をパターニングし、トランジスタ
   を形成する領域に上記ゲート酸化膜、及び第１の導電性
   膜を残す工程と、 上記半導体基板上に第１の絶縁膜を形成し、該第１の絶
   縁膜をエッチバック、または研磨して、該第１の絶縁
   膜、及び上記第１の導電性膜の表面を平坦化する工程
   と、 該第１の導電性膜をパターニングしてゲート電極を形成
   し、該パターニングにより開孔した領域の側面に、第２
   の絶縁膜からなるサイドウォールを形成する工程と、 上記基板上に第２の導電性膜を形成し、該第２の導電性
   膜をエッチバック、又は研磨することにより表面を平坦
   化し、ソース，ドレイン電極となる埋込電極を形成する
   工程とを含むことを特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項２記載の半導体装置の製造方法に
   おいて上記第１の絶縁膜および第１の導電性膜の表面を
   平坦化したのち、上記第１の導電性膜及び第１のゲート
   酸化膜を除去し、チャネルドープ又は高エネルギー注入
   を行った後、第２のゲート酸化膜、及び第３の導電性膜
   を形成する工程をさらに備えたことを特徴とする半導体
   装置の製造方法。
4. 【請求項４】 請求項３記載の半導体装置の製造方法に
   おいて、 第１のゲート酸化膜を形成する工程を省略したことを特
   徴とする半導体装置の製造方法。
5. 【請求項５】 請求項３記載の半導体装置の製造方法に
   おいて、 第１のゲート酸化膜を除去せず、かつ第２のゲート酸化
   膜を形成する工程を省略したことを特徴とする半導体装
   置の製造方法。
6. 【請求項６】 請求項１記載の半導体装置において、 上記第１のゲート酸化膜が除去され、上記ゲート電極を
   エミッタ電極とし、上記ソース，ドレイン電極を、それ
   ぞれベース，コレクタ電極としたことを特徴とする半導
   体装置。
7. 【請求項７】 半導体基板上に設けられ、その両者間に
   ゲート電極形成領域を有する、第１の導電性膜からなる
   ソース，ドレイン電極と、 該ソース，ドレイン電極及びゲート電極端部の外側に隣
   接する第１の絶縁膜と、 該第１の絶縁膜と、上記ソース，ドレイン領域との間及
   びゲート電極との間に設けられ、上記第１の絶縁膜側に
   突き出た第２の絶縁膜からなるサイドウォールと、 上記ゲート電極形成領域に設けられたゲート電極とを備
   え、 上記ソース，ドレイン電極の表面、及び上記ゲート電極
   の表面が、酸化膜を介して相互に絶縁されており、 上記ソース，ドレイン電極、及び上記第１の絶縁膜の表
   面が平坦化されていることを特徴とする半導体装置。
8. 【請求項８】 半導体基板に第１の導電性膜を形成し、
   該第１の導電性膜をパターニングし、トランジスタが形
   成される領域に該第１の導電性膜を残す工程と、 該第１の導電性膜側面に第２の絶縁膜からサイドウォー
   ルを形成する工程と、 上記基板上に第１の絶縁膜を形成し、エッチバック、又
   は研磨により該第１の絶縁膜、及び上記第１の導電性膜
   の表面を平坦化する工程と、 該第１の導電性膜のゲート電極形成領域の部分を除去
   し、該第１の導電性膜、及び上記半導体基板の表面を酸
   化する工程と、 上記半導体基板上に第２の導電性膜を形成し、ゲート電
   極を形成する工程とを含むことを特徴とする半導体装置
   の製造方法。
9. 【請求項９】 半導体基板に第１のゲート酸化膜を形成
   し、該第１のゲート酸化膜上に第１の導電性膜を形成す
   る工程と、 該第１の導電性膜をパターニングしてトランジスタが形
   成される領域に該第１の導電性膜を残す工程と、 該第１の導電性膜側面に、第２の絶縁膜よりサイドウォ
   ールを形成する工程と、 上記半導体基板上に第１の絶縁膜を形成し、エッチバッ
   ク、又は研磨により表面を平坦化する工程と、 上記第１の導電性膜及び上記第１のゲート酸化膜を除去
   する工程と、 上記半導体基板上に第３の導電性膜を形成し、エッチバ
   ック、又は研磨により表面を平坦化する工程と、 上記第３の導電性膜のゲート電極形成領域の部分を除去
   した後、該ゲート電極となる領域の表面、及び第３の導
   電性膜の表面を酸化する工程と、 上記半導体基板上に第２の導電性膜を形成し、ゲート電
   極を形成する工程とを含むことを特徴とする半導体装置
   の製造方法。
10. 【請求項１０】 請求項７記載の半導体装置において、 上記ゲート電極形成領域を除く上記半導体基板表面に第
    ３の絶縁膜を備えたことを特徴とする半導体装置。
11. 【請求項１１】 請求項８記載の半導体装置の製造方法
    において、 上記第１の絶縁膜表面、及び上記第１の導電性膜の表面
    を平坦化する工程の後、該表面に第３の絶縁膜を形成す
    る工程をさらに含むことを特徴とする半導体装置の製造
    方法。
12. 【請求項１２】 請求項１または１０記載の半導体装置
    において、 上記第１の絶縁膜、及び上記サイドウォール上に埋め込
    まれた配線領域を備えたことを特徴とする半導体装置。
13. 【請求項１３】 請求項１０記載の半導体装置におい
    て、 上記第１の絶縁膜、及び上記サイドウォール上に埋め込
    まれた配線領域を備え、かつ、上記半導体装置表面が平
    坦化されていることを特徴とする半導体装置。
14. 【請求項１４】 請求項２記載の半導体装置の製造方法
    において、 上記第２の絶縁膜より上記サイドウォールを形成する工
    程の後、エッチングにより上記第１の絶縁膜、及び上記
    サイドウォール上に配線領域を形成する工程を含むこと
    を特徴とする半導体装置の製造方法。
15. 【請求項１５】 請求項１１記載の半導体装置の製造方
    法において、 上記第３の絶縁膜を形成する工程の後、該絶縁膜に配線
    を形成する領域を設ける工程と、 上記半導体基板上に第２の導電性膜を形成した後、上記
    半導体基板表面を平坦化する工程とを含むことを特徴と
    する半導体装置の製造方法。
16. 【請求項１６】 請求項１５記載の半導体装置の製造方
    法において、 上記第１の絶縁膜表面、及び上記第１の導電性膜表面を
    平坦化した後、該第１の絶縁膜、及び第１の導電性膜表
    面にシリコン窒化膜層を形成する工程を含むことを特徴
    とする半導体装置の製造方法。
17. 【請求項１７】 請求項１３記載の半導体装置におい
    て、 上記第３の絶縁膜と上記ソース，ドレイン電極及び上記
    第１の絶縁膜との間にシリコン窒化膜を設けたことを特
    徴とする半導体装置。
18. 【請求項１８】 半導体基板にゲート酸化膜を形成し、
    該ゲート酸化膜上に第１の導電性膜を形成し、該第１の
    導電性膜上にシリコン窒化膜を形成する工程と、 上記シリコン窒化膜をパターニングし、トランジスタが
    形成される領域に該シリコン窒化膜，上記第１の導電性
    膜、及び上記ゲート酸化膜を残す工程と、 第２の絶縁膜を形成し、レジストエッチバック、又は研
    磨により表面を平坦化する工程と、 上記シリコン窒化膜、及び上記第１の導電性膜をパター
    ニングし、ゲート電極を形成する工程と、 上記パターニングにより開孔した領域の側面に絶縁膜サ
    イドウォールを形成する工程と、 第２の導電性膜を形成し、レジストエッチバック、又は
    研磨により、表面を平坦化する工程と、 上記第２の導電性膜の表面を酸化した後、上記ゲート電
    極上に残されたシリコン窒化膜を除去した後、該ゲート
    電極上に配線を形成する工程とを含むことを特徴とする
    半導体装置の製造方法。
19. 【請求項１９】 半導体基板に形成されている第１の絶
    縁膜と、該第１の絶縁膜により囲まれた領域内に形成さ
    れているゲート酸化膜、及び第１の導電性膜の表面にシ
    リコン窒化膜を形成する工程と、 該シリコン窒化膜と上記第１の導電性膜とをパターニン
    グし、ゲート電極を形成する工程と、 上記パターニングにより開孔した領域の側面に第２の絶
    縁膜からなるサイドウォールを形成する工程と、 第２の導電性膜を形成し、レジストエッチバック、又は
    研磨により表面を平坦化する工程と、 上記第２の導電性膜の表面を酸化する工程と、 上記ゲート電極上に残されたシリコン窒化膜を除去した
    後、該ゲート電極上に配線を形成する工程とを含むこと
    を特徴とする半導体装置の製造方法。