JP2014241386A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
Description
要求されている。これに伴って、基板に形成されるゲート電極の微細化が図られている。微細トランジスタの一種であるFIN型トランジスタに関する技術が知られている(例えば、特許文献1参照)。
図1Aから図27Cを参照して、実施例1に係る半導体装置1の製造方法及び半導体装置1について説明する。実施例1では、半導体素子の一例であるMOS(Metal Oxide Semiconductor)トランジスタを備える半導体装置1を例として説明する。
、14Bを有している。半導体基板2上にゲート絶縁膜8が形成されている。ゲート絶縁膜8上にゲート電極9Aが形成されている。n型MOSトランジスタ形成領域21Aにおける半導体基板2の活性領域にLDD領域13A、13B及びソース・ドレイン領域14
A、14Bが形成されている。ゲード電極9Aのゲート長方向におけるゲート電極9Aの側面に第1サイドウォール絶縁膜11及び第2サイドウォール絶縁膜12が形成されている。第1サイドウォール絶縁膜11及び第2サイドウォール絶縁膜12は、サイドウォール膜の一例である。ゲート電極9Aのゲート長方向は、ソース・ドレイン領域14Aからソース・ドレイン領域14Bに向かう方向及びソース・ドレイン領域14Bからソース・ドレイン領域14Aに向かう方向である。図1Bでは、LDD領域13A、13B及びソース・ドレイン領域14A、14Bの図示を省略している。
法により、半導体基板2上にハードマスク41を形成する。ハードマスク41は、例えば、SiN膜(シリコン窒化膜)である。ハードマスク41の膜厚(高さ)は、例えば、70nm以上150nm以下である。次に、フォトリソグラフィにより、ハードマスク41上にレジストパターンを形成する。次いで、ハードマスク41上のレジストパターンをマスクとして、RIE(Reactive Ion Etching)等の異方性ドライエッチングを行うことにより、ハードマスク41をパターニングする。次に、SPM(Sulfuric Acid Hydrogen Peroxide Mixture)液等の薬液を用いたウェット処理又はアッシングにより、ハードマス
ク41上のレジストパターンを除去する。SPM液は、硫酸と過酸化水素水との混合液である。
の断面を示している。図4Cは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図4Aの一点鎖線E−F間の断面を示している。図4A〜図4Cに示す工程において、例えば、CVD法により、半導体基板2の全面に酸化膜(SiO2)43を形成する。半導体基板2の全面に酸化膜43が形成されることにより、半導体基板2の溝42に酸化膜43が埋め込まれる。
、半導体基板2に、半導体基板2の表面よりも上方に突出する突出部31を有する素子分離絶縁膜3を形成する。半導体基板2に素子分離絶縁膜3を形成することにより、半導体基板2にn型MOSトランジスタ形成領域21A、21B及びp型MOSトランジスタ形成領域22が画定される。
の断面を示している。図9Cは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図9Aの一点鎖線E−F間の断面を示している。図9A〜図9Cに示す工程において、不純物をイオン注入することにより、半導体基板2にウェル領域17及びチャネル領域(図示を省略)を形成する。例えば、半導体基板2の導電型がp型である場合、n型不純物をイオン注入することにより、p型MOSトランジスタ形成領域22における半導体基板2にn型のウェル領域17を形成する。次に、熱処理(アニール)を行うことにより、半導体基板2に注入された不純物を活性化する。次いで、例えば、CVD法により、半導体基板2及び素子分離絶縁膜3上にゲート絶縁膜8を形成する。ゲート絶縁膜8は、例えば、HfO2、HfSiO、HfAlON、Y2O3、ZrO、TiO、TaO等の高誘電率絶縁膜(High-k膜)である。また、ゲート絶縁膜8は、SiO2膜(シリコン酸化膜)、SiON膜(シリコン酸窒化膜)、SiN膜(シリコン窒化膜)等であってもよい。次に、例えば、CVD法により、ゲート絶縁膜8上にダミーゲート電極45を形成する。ダミーゲート電極45は、例えば、ポリシリコンである。ダミーゲート電極45は、第1膜の一例である。次いで、CMPによりゲート絶縁膜8及びダミーゲート電極45を研磨して、ゲート絶縁膜8及びダミーゲート電極45から素子分離絶縁膜3の突出部31を露出させる。
ーゲート電極45の側面には第1サイドウォール絶縁膜11が形成されない。素子分離絶縁膜3の突出部31の側面に第1サイドウォール絶縁膜11が形成される。
化が抑止される。なお、ダミーゲート電極45のゲート長方向におけるダミーゲート電極45の側面に形成された第1サイドウォール絶縁膜11の膜厚は薄くなっていない。そのため、素子分離絶縁膜3とダミーゲート電極45との間及び半導体基板2とダミーゲート電極45との間に、ダミーゲート電極45のゲート長方向から薬液は浸入しない。
純物をイオン注入する。ダミーゲート電極45上にはハードマスク46が形成されているため、ダミーゲート電極45には不純物が注入されない。図15A及び図15Bでは、ソース・ドレイン領域14A、14Bの図示を省略している。次いで、SPM等の薬液を用いたウェット処理又はアッシングにより、レジストパターン49を除去する。
グを行ってもよい。
場合、ゲート電極9A、9Bはメタルゲート電極とも呼ばれる。
図28Aから図54Cを参照して、実施例2に係る半導体装置1の製造方法及び半導体装置1について説明する。実施例2では、フィン形構造を有するMOSトランジスタを備える半導体装置1を例として説明する。実施例1と同一の構成要素については、実施例1と同一の符号を付し、その説明を省略する。
は、素子分離絶縁膜63上に形成されている。また、ゲート絶縁膜8は、突起部64を跨ぐようにして突起部64の上面及び側面に形成されている。
−B間の断面を示している。図32Cは、実施例2に係る半導体装置1の製造方法を示す断面図であって、図32Aの一点鎖線E−F間の断面を示している。図32A〜図32Cに示す工程において、CMPにより、酸化膜103を研磨することにより、酸化膜103の上部を除去して、半導体基板2に、半導体基板2の表面(半導体基板2の突起部64の上面)よりも上方に突出する突出部65を有する素子分離絶縁膜63を形成する。素子分離絶縁膜63は、第2絶縁膜の一例である。半導体基板2に素子分離絶縁膜63を形成することにより、半導体基板2にn型MOSトランジスタ形成領域91A、91B及びp型MOSトランジスタ形成領域92が画定される。
、実施例2に係る半導体装置1の製造方法を示す断面図であって、図36Aの一点鎖線A−B間の断面を示している。図36Cは、実施例2に係る半導体装置1の製造方法を示す断面図であって、図36Aの一点鎖線E−F間の断面を示している。図36A〜図36Cに示す工程において、不純物をイオン注入することにより、半導体基板2にウェル領域17及びチャネル領域(図示を省略)を形成する。例えば、半導体基板2の導電型がp型である場合、n型不純物をイオン注入することにより、p型MOSトランジスタ形成領域92における半導体基板2にn型のウェル領域17を形成する。次に、熱処理を行うことにより、半導体基板2に注入された不純物を活性化する。次いで、例えば、CVD法により、素子分離絶縁膜63上にゲート絶縁膜8を形成するとともに、半導体基板2の突起部64を跨ぐようにして突起部64の上面及び側面にゲート絶縁膜8を形成する。次に、例えば、CVD法により、半導体基板2の突起部64を跨ぐようにしてゲート絶縁膜8上にダミーゲート電極105を形成する。ダミーゲート電極105は、例えば、ポリシリコンである。次いで、CMPによりゲート絶縁膜8及びダミーゲート電極105を研磨して、ゲート絶縁膜8及びダミーゲート電極105から素子分離絶縁膜63の突出部65を露出させる。
、素子分離絶縁膜63の突出部65が設けられている。このため、ダミーゲート電極105のゲート幅方向におけるダミーゲート電極105の端部の側面と第1サイドウォール絶縁膜11とは接していない。これにより、素子分離絶縁膜63とダミーゲート電極105との間及び半導体基板2の突起部64とダミーゲート電極105との間に、ダミーゲート電極105のゲート幅方向から薬液が浸入することが抑止される。したがって、レジストパターン108を除去する際の薬液を用いたウェット処理によるゲート絶縁膜8の劣化が抑止される。
ート絶縁膜8の劣化が抑止される。
突き抜けることが抑止される。
を除去することにより、層間絶縁膜6Bにコンタクトプラグ7を形成する。
実施例1では、ゲート絶縁膜8上にゲート電極9A、9B、10を形成する例を示している。この例に限らず、実施例1において、エッチングによりゲート絶縁膜8を一旦除去した後、ゲート絶縁膜8を再度形成し、再度形成されたゲート絶縁膜8上にゲート電極9A、9B、10を形成するようにしてもよい。実施例2では、ゲート絶縁膜8上にゲート電極71A、71B、81を形成する例を示している。この例に限らず、実施例2において、エッチングによりゲート絶縁膜8を一旦除去した後、ゲート絶縁膜8を再度形成し、再度形成されたゲート絶縁膜8上にゲート電極71A、71B、81を形成するようにしてもよい。
実施例1では、ゲート電極9A、9B、10の材料として金属膜を用いる例を示している。この例に限らず、ゲート電極9A、9B、10の材料としてポリシリコンを用い、実施例1に示す工程を以下のように変形してもよい。図10A〜図10Cに示す工程において、ゲート絶縁膜8及びダミーゲート電極45をパターニングした後、ハードマスク46を除去する。図12A〜図12Cに示す工程及び図15A〜図15Cに示す工程において、n型MOSトランジスタ形成領域21A、21Bにおけるダミーゲート電極45に不純物をイオン注入する。n型MOSトランジスタ形成領域21Aにおけるダミーゲート電極45をゲート電極9Aとして用い、n型MOSトランジスタ形成領域21Bにおけるダミーゲート電極45をゲート電極9Bとして用いる。図13A〜図13Cに示す工程及び図16A〜図16Cに示す工程において、p型MOSトランジスタ形成領域22におけるダミーゲート電極45に不純物をイオン注入する。p型MOSトランジスタ形成領域22におけるダミーゲート電極45をゲート電極10として用いる。ダミーゲート電極45をゲート電極9A、9B、10として用いるため、図20A〜図25Cに示す工程は行わない。
2 半導体基板
3、63 素子分離絶縁膜
4A、4B、61A、61B n型MOSトランジスタ
5、62 p型MOSトランジスタ
6A、6B 層間絶縁膜
7 コンタクトプラグ
8 ゲート絶縁膜
9A、9B、10、71A、71B、81 ゲート電極
11 第1サイドウォール絶縁膜
12 第2サイドウォール絶縁膜
13A、13B、15A、15B、72A、72B、82A、82B LDD領域
14A、14B、16A、16B、73A、73B、83A、83B ソース・ドレイン領域
17 ウェル領域
18 シリサイド
21A、21B、91A、91B n型MOSトランジスタ形成領域
22、92 p型MOSトランジスタ形成領域
31、65 突出部
44、47、48、49、50、104、107、108、109、110 レジストパターン
45、105 ダミーゲート電極
Claims (8)
- 基板に、前記基板の表面よりも上方に突出する突出部を有する素子分離絶縁膜を形成する工程と、
前記基板上及び前記素子分離絶縁膜上に第1膜を形成する工程と、
前記第1膜を研磨して前記突出部を露出させる工程と、
前記第1膜を研磨する工程の後、前記第1膜上と前記突出部上とに跨る第1レジストパターンを形成する工程と、
前記第1レジストパターンをマスクとして前記第1膜をパターニングし、第1パターンを形成する工程と、
前記第1パターンの側面にサイドウォール膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記サイドウォール膜を形成する工程の後、前記基板上に第2レジストパターンを形成する工程と、
前記第1パターン、前記サイドウォール膜及び前記第2レジストパターンをマスクとして前記基板に不純物を注入する工程と、
薬液処理により前記第2レジストパターンを除去する工程と、を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第2レジストパターンを除去する工程の後、前記基板上に金属膜を形成する工程と、
熱処理を行い、前記基板にシリサイドを形成する工程と、
薬液処理により前記基板上の未反応の前記金属膜を除去する工程と、を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記基板上に前記金属膜を形成する前に、前記基板を洗浄する工程を有することを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記不純物を注入する工程の後、前記基板上に第1絶縁膜を形成する工程と、
前記第1絶縁膜を研磨して、前記第1パターンを露出させる工程と、
前記第1絶縁膜を研磨する工程の後、前記第1パターンを除去する工程と、
前記第1パターンを除去する工程の後に、前記第1絶縁膜上に金属膜を形成する工程と、
前記金属膜を研磨して、前記絶縁膜を露出させる工程と、を有することを特徴とする請求項2乃至4の何れか一項に記載の半導体装置の製造方法。 - 前記突出部を有する前記素子分離絶縁膜を形成する工程は、
前記基板に溝を形成する工程と、
前記溝に第2絶縁膜を形成する工程と、
前記第2絶縁膜を研磨する工程と、
前記第2絶縁膜を研磨する工程の後、前記第2絶縁膜上に第3レジストパターンを形成する工程と、
前記第3レジストパターンをマスクとして前記第2絶縁膜をエッチングし、前記第3レジストパターンで覆われていない領域の前記第2絶縁膜の上面を、前記基板の表面よりも低くする工程と、を有することを特徴とする請求項1乃至5の何れか一項に記載の半導体装置の製造方法。 - 基板と、
前記基板に形成され、前記基板の表面よりも上方に突出する突出部を有する素子分離絶
縁膜と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極のゲート長方向における前記ゲート電極の側面に形成されたサイドウォール膜と、を備え、
前記ゲート電極のゲート幅方向における前記ゲート電極の側面が前記突出部によって覆われていることを特徴とする半導体装置。 - 前記基板は、前記基板の表面から上方に向かって突起する突起部を有し、
前記ゲート絶縁膜は、前記突起部を跨ぐようにして前記突起部の上面及び側面に形成されており、
前記ゲート電極は、前記突起部を跨ぐようにして前記ゲート絶縁膜上に形成されていることを特徴とする請求項7に記載の半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190096937A (ko) | 2016-12-05 | 2019-08-20 | 인터유니버시티 마이크로일렉트로닉스 센터 | Ge, SiGe 또는 저마나이드의 세정 방법 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102502885B1 (ko) * | 2015-10-06 | 2023-02-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
CN110981871B (zh) * | 2019-12-11 | 2022-07-22 | 北京大学深圳研究生院 | 一种蓝光材料及其制备方法和应用 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06244198A (ja) * | 1993-02-16 | 1994-09-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JPH08236767A (ja) * | 1994-12-19 | 1996-09-13 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH1174527A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH11251318A (ja) * | 1998-03-06 | 1999-09-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2001217396A (ja) * | 1999-12-23 | 2001-08-10 | Tobu Denshi Kk | 半導体素子の製造方法 |
JP2001267557A (ja) * | 2000-03-14 | 2001-09-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2002231938A (ja) * | 2001-01-30 | 2002-08-16 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2004152790A (ja) * | 2002-10-28 | 2004-05-27 | Toshiba Corp | 半導体装置、及び、半導体装置の製造方法 |
JP2005268782A (ja) * | 2004-03-15 | 2005-09-29 | Internatl Business Mach Corp <Ibm> | 局所的に薄くしたフィンを有するフィン型fet及びその形成方法 |
WO2006006438A1 (ja) * | 2004-07-12 | 2006-01-19 | Nec Corporation | 半導体装置及びその製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6649472B1 (en) * | 2002-08-02 | 2003-11-18 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing a flash memory cell with high programming efficiency by coupling from floating gate to sidewall |
JP4675585B2 (ja) | 2004-06-22 | 2011-04-27 | シャープ株式会社 | 電界効果トランジスタ |
JP2007123431A (ja) | 2005-10-26 | 2007-05-17 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US8008707B2 (en) * | 2007-12-14 | 2011-08-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
US7705386B2 (en) * | 2008-01-07 | 2010-04-27 | International Business Machines Corporation | Providing isolation for wordline passing over deep trench capacitor |
KR20090078165A (ko) * | 2008-01-14 | 2009-07-17 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 형성 방법 |
JP5268962B2 (ja) * | 2010-02-09 | 2013-08-21 | パナソニック株式会社 | 半導体装置 |
JP5837387B2 (ja) * | 2011-10-11 | 2015-12-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および半導体集積回路装置の製造方法 |
US9159832B2 (en) * | 2013-03-08 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor fin structures and methods for forming the same |
US8975143B2 (en) * | 2013-04-29 | 2015-03-10 | Freescale Semiconductor, Inc. | Selective gate oxide properties adjustment using fluorine |
-
2013
- 2013-06-12 JP JP2013124095A patent/JP2014241386A/ja active Pending
-
2014
- 2014-05-20 US US14/282,513 patent/US9177800B2/en not_active Expired - Fee Related
-
2015
- 2015-09-25 US US14/866,331 patent/US9450058B2/en not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06244198A (ja) * | 1993-02-16 | 1994-09-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JPH08236767A (ja) * | 1994-12-19 | 1996-09-13 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH1174527A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH11251318A (ja) * | 1998-03-06 | 1999-09-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2001217396A (ja) * | 1999-12-23 | 2001-08-10 | Tobu Denshi Kk | 半導体素子の製造方法 |
JP2001267557A (ja) * | 2000-03-14 | 2001-09-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2002231938A (ja) * | 2001-01-30 | 2002-08-16 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2004152790A (ja) * | 2002-10-28 | 2004-05-27 | Toshiba Corp | 半導体装置、及び、半導体装置の製造方法 |
JP2005268782A (ja) * | 2004-03-15 | 2005-09-29 | Internatl Business Mach Corp <Ibm> | 局所的に薄くしたフィンを有するフィン型fet及びその形成方法 |
WO2006006438A1 (ja) * | 2004-07-12 | 2006-01-19 | Nec Corporation | 半導体装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190096937A (ko) | 2016-12-05 | 2019-08-20 | 인터유니버시티 마이크로일렉트로닉스 센터 | Ge, SiGe 또는 저마나이드의 세정 방법 |
Also Published As
Publication number | Publication date |
---|---|
US9450058B2 (en) | 2016-09-20 |
US20140367754A1 (en) | 2014-12-18 |
US9177800B2 (en) | 2015-11-03 |
US20160020293A1 (en) | 2016-01-21 |
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