KR100378839B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

게이트 저항을 증대시키는 일없이 채널 길이를 짧게 함으로써, 동작 속도의 고속화를 실현할 수 있는 반도체 장치 및 그 제조 방법을 얻기 위한 것이다.
MOSFET는 반도체 기판(1)의 주면 내에 형성된 홈형 소자 분리 구조(2)와, 반도체 기판(1)의 주면 내에 선택적으로 형성되어 채널 영역(50)을 사이에 두고 서로 대향하는 한 쌍의 익스텐션(3) 및 소스·드레인 영역(4)과, 홈형 소자 분리 구조(2) 상부 및 실리콘 산화막(12)을 통해 소스·드레인 영역(4) 상에 형성된 실리콘 산화막(5)과, 실리콘 산화막(5)의 측면 상에 형성된 측벽(6)과, 채널 영역(50)이 형성되어 있는 부분의 반도체 기판(1)의 주면 상에 형성된 게이트 절연막(7)과, 측벽(6)의 측면과 게이트 절연막(7)의 상면에 의해 형성되는 역테이퍼형의 오목부를 충전하도록 형성된 게이트 전극(8)을 구비하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 금속막에 의해서 구성된 게이트 전극을 갖는 MOSFET 및 그 제조 방법에 관한 것이다.
MOSFET의 게이트 전극으로서는 폴리 실리콘막과 금속 실리사이드막과의 적층 구조로 이루어지는 폴리사이드 게이트가 많이 이용되고 있다. 그러나, 게이트 저항을 저감하여 MOSFET의 고속 동작을 한층 더 실현하기 위해서는 텅스텐막 등의 금속막에 의해서 게이트 전극을 구성하는 것이 유효하다.
게이트 전극을 금속막에 의해서 구성하는 경우, 금속막의 내열성이 낮은 등의 이유때문에, 게이트 전극을 형성한 후의 열 처리가 제한된다. 이 때문에, 예를 들면 통상은 게이트 전극 형성 후에 형성되는 소스·드레인 영역의 열 처리가 제한되어 도펀트의 활성화가 불충분하게 되고, 그 결과 소스·드레인 저항이 증대하여 MOSFET의 구동 능력이 저하한다고 하는 문제점이 생긴다. 그러나, 이러한 문제점을 해결하기 위한 방법으로서, 게이트 전극의 더미로서의 더미 전극을 형성함으로써, 게이트 전극을 형성하기 전에 소스·드레인 영역을 형성하는 방법(리플레이스법)이 제안되어 있다.
도 36은 종래의 리플레이스법에 의해서 형성된 게이트 전극을 갖는 MOSFET의 구조를 도시한 단면도이다(Ext. Abst. of Internatinal Electron Devices Meeting 1998 pp.785-788 참조). 도 36에 도시한 종래의 MOSFET는 반도체 기판(101)과, 소자 분리 영역에서의 반도체 기판(101)의 주면 내에 형성된 홈형 소자 분리 구조(102)와, 소자 형성 영역에서의 반도체 기판(101)의 주면 내에 선택적으로 형성된, 채널 영역을 사이에 두고 서로 대향하는 한 쌍의 소스·드레인 영역(103)과, 홈형 소자 분리 구조(102) 상부 및 실리콘 산화막(108)을 통해 소스·드레인 영역(103) 상에 형성된 실리콘 산화막(104)과, 소자 형성 영역에서 실리콘 산화막(104)이 형성되어 있지 않은 부분의 반도체 기판(101)의 주면 상에 형성된 게이트 절연막(105)과, 실리콘 산화막(104)의 측면과 게이트 절연막(105)의 상면에 의해 형성되는 오목(凹)부를 충전하도록 형성된 게이트 전극(106)을 구비하고 있다.
도 37∼42는 도 36에 도시한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다. 우선, 단결정 실리콘으로 이루어지는 반도체 기판(101)의 소자 분리 영역에서의 주면 내에 절연막에 의해서 충전된 홈형 소자 분리 구조(102)를 형성한다. 그 후, 웰을 형성하는 것 및 MOSFET의 동작 임계치 전압을 조정하는 것을 목적으로 하여, 이온 주입법에 의해서 반도체 기판(101) 내에 붕소 이온(107)을 주입한다(도 37).
다음에, 열 산화법에 의해서 반도체 기판(101)의 주면 상에 실리콘 산화막(108)을 형성한다. 그 후, CVD법에 의해서 폴리실리콘막 및 실리콘 질화막을 실리콘 산화막(108) 상에 이 순서로 형성한다. 그 후, 사진 제판법 및 이방성 드라이 에칭법에 의해서 폴리실리콘막 및 실리콘 질화막을 소정 형상으로 패터닝함으로써, 폴리실리콘막(109) 및 실리콘 질화막(110)이 이 순서로 적층된 적층 구조를 갖는 더미 전극(150)을 실리콘 산화막(108) 상에 선택적으로 형성한다(도 38).
다음에, 이온 주입법에 의해서 반도체 기판(101) 내에 비소 이온(111)을 주입함으로써, 반도체 기판(101)의 주면 내에 소스·드레인 영역(103)을 형성한다(도 39). 그 후, 열 처리를 행함으로써, 주입한 비소 이온(111)을 활성화시킨다. 다음에, CVD법에 의해서 실리콘 산화막을 전체면에 형성한다. 그 후, CMP(Chemical Mechanical Polishing)법에 의해서, 더미 전극(150)의 상면이 노출될 때까지 실리콘 산화막을 연마함으로써, 실리콘 산화막(104)을 형성한다(도 40). 다음에, 더미 전극(150) 및 더미 전극(150) 하의 실리콘 산화막(108)을 제거한다(도 41). 도 41에 있어서, 실리콘 산화막(104, 108)은 게이트 전극을 형성하기 위한 주형(鑄型)으로서 기능한다.
다음에, 열 산화법에 의해서, 실리콘 산화막으로 이루어지는 게이트 절연막(105)을 반도체 기판(101)의 주면 상에 형성한다. 그 후, CVD법 또는 스퍼터링법에 의해서 텅스텐막(113)을 전체면에 형성한다(도 42). 다음에, CMP법에 의해서 실리콘 산화막(104)의 상면이 노출될 때까지 텅스텐막(113)을 연마함으로써, 도 36에 도시한 구조를 얻는다.
도 43은 종래의 리플레이스법에 의해서 형성된 게이트 전극을 갖는 다른 MOSFET의 구조를 도시한 단면도이다(Ext. Abst. of International Electron Devices Meeting 1998 pp.777-780 참조). 도 43에 도시한 종래의 MOSFET는 도 36에 도시한 MOSFET와 마찬가지의 반도체 기판(101) 및 홈형 소자 분리 구조(102)와, 소자 형성 영역에서의 반도체 기판(101)의 주면 내에 선택적으로 형성된, 채널 영역을 사이에 두고 서로 대향하는 한 쌍의 익스텐션(extension)(121) 및 소스·드레인 영역(122)과, 홈형 소자 분리 구조(102) 상부 및 실리콘 산화막(127)을 통해 익스텐션(121) 상에 형성된 실리콘 산화막(123)과, 실리콘 산화막(123)의 측면 내에 형성된 측벽(124)과, 소자 형성 영역에서 실리콘 산화막(123) 및 측벽(124)이 형성되어 있지 않은 부분의 반도체 기판(101)의 주면 상에 형성된 게이트 절연막(125)과, 측벽(124)의 측면과 게이트 절연막(125)의 상면에 의해 형성되는 오목부를 충전하도록 형성된 게이트 전극(126)을 구비하고 있다.
도 44∼50은 도 43에 도시한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다. 우선, 상기와 마찬가지의 방법에 의해서, 도 37에 도시한 구조와 마찬가지의 구조를 얻는다. 그 후, 열 산화법에 의해서 반도체 기판(101)의 주면 상에 실리콘 산화막(127)을 형성한다. 그 후, CVD법에 의해서 실리콘 산화막(127) 상에 폴리실리콘막을 형성한다. 그 후, 사진 제판법 및 이방성 드라이 에칭법에 의해서 폴리실리콘막을 소정 형상으로 패터닝함으로써, 폴리실리콘막으로 이루어지는 더미 전극(128)을 실리콘 산화막(127) 상에 선택적으로 형성한다(도 44).
다음에, 이온 주입법에 의해서 반도체 기판(101) 내에 비소 이온(129)을 주입함으로써, 반도체 기판(101)의 주면 내에 익스텐션(121)을 형성한다(도 45). 다음에, CVD법에 의해서 전체면에 실리콘 질화막을 형성한다. 그 후, 이방성 드라이 에칭법에 의해서 이 실리콘 질화막을 에칭함으로써, 실리콘 질화막으로 이루어지는 측벽(124)을 더미 전극(128)의 측면 상에 형성한다. 그 후, 이온 주입법에 의해서 반도체 기판(101) 내에 비소 이온(130)을 주입함으로써, 익스텐션(121)보다도 깊은 소스·드레인 영역(122)을 형성한다(도 46). 그 후, 열 처리를 행함으로써, 주입한 비소 이온(130)을 활성화시킨다.
다음에, CVD법에 의해서 실리콘 산화막을 전체면에 형성한다. 그 후, CMP법에 의해서 더미 전극(128)의 상면이 노출될 때까지 실리콘 산화막을 연마함으로써, 실리콘 산화막(123)을 형성한다(도 47). 다음에, 더미 전극(128) 및 더미 전극(128) 하의 실리콘 산화막(127)을 제거한다(도 48). 도 48에 있어서, 실리콘 산화막(123, 127) 및 측벽(124)은 게이트 전극을 형성하기 위한 주형으로서 기능한다.
다음에, 열 산화법에 의해서, 실리콘 산화막으로 이루어지는 게이트 절연막(125)을 반도체 기판(101)의 주면 상에 형성한다. 그 후, CVD법 또는 스퍼터링법에 의해서 텅스텐 질화막(131) 및 텅스텐막(132)을 이 순서로 전체면에 형성한다(도 49). 다음에, 사진 제판법에 의해서 소정의 패턴을 갖는 포토레지스트(133)를 텅스텐막(132) 상에 형성한다. 그 후, 이방성 드라이 에칭법에 의해서 텅스텐 질화막(131) 및 텅스텐막(132)을 에칭함으로써, 텅스텐 질화막(134) 및 텅스텐막(135)으로 이루어지는 게이트 전극(126)을 형성한다(도 50). 도 50에 도시한 바와 같이, 게이트 전극(126)의 측단부는 실리콘 산화막(123) 상으로 연장하고 있다. 다음에, 텅스텐 질화막(135) 상의 포토레지스트(133)를 제거함으로써, 도 43에 도시한 구조를 얻는다.
그러나, 이러한 종래의 반도체 장치 및 그 제조 방법에는 이하와 같은 문제가 있었다. 우선, MOSFET의 구동 능력을 높여 동작 속도의 고속화를 도모하기 위해서는 채널 길이를 짧게 하는 것이 유효하지만, 예를 들면 도 36, 43에 도시한 종래의 반도체 장치 및 그 제조 방법에서는 채널 길이가 더미 전극(150)의 게이트 길이와 거의 같다. 따라서, 채널 길이는 더미 전극(150)을 형성할 때에 채용한 사진 제판 기술의 최소 해상 한계에 의해서 규정되기 때문에, 채널 길이를 짧게 하는 것이 곤란하다고 하는 문제가 있었다. 더구나, 채널 길이를 짧게 하기 위해서 단순히 더미 전극을 미세화한 것에서는 게이트 전극의 게이트 저항이 증대한다고 하는 문제도 있다.
또한, 예를 들면 도 36에 도시한 바와 같이, 종래의 반도체 장치 및 그 제조 방법에서는 금속막에 의해서 구성되어 있는 게이트 전극(106)의 상면이 노출되어 있다. 따라서, 소스·드레인 영역과의 전기적 접촉을 취하기 위한 컨택트 홀을 형성할 때에, 게이트 전극과 컨택트 홀과의 접촉을 회피하기 위한 기술인 셀프 얼라인 컨택트 형성 기술을 사용할 수 없다고 하는 문제도 있었다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 게이트 저항을 증대시키는 일없이 채널 길이를 짧게 함으로써, MOSFET의 구동 능력을 높여 동작 속도의 고속화를 실현할 수 있는 반도체 장치 및 그 제조 방법을 얻는 것, 및 셀프 얼라인 컨택트 형성 기술의 사용이 가능한 게이트 전극을 갖는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하는 것이다.
본원 발명 1에 관한 반도체 장치는 기판과, 기판의 주면 내에서 채널 영역을 사이에 두고 형성된 소스·드레인 영역과, 채널 영역이 형성되어 있는 부분의 기판의 주면 상에 형성된 게이트 절연막과, 게이트 절연막의 상면 상에 형성된 역(逆)테이퍼(taper)형의 게이트 전극을 구비하는 것이다.
또한, 본원 발명 2에 관한 반도체 장치는 기판과, 기판의 주면 내에서 채널 영역을 사이에 두고 형성된 소스·드레인 영역과, 소스·드레인 영역이 형성되어 있는 부분의 기판의 주면 상에 형성된 제1 절연막과, 제1 절연막의 측면 상에 형성된, 제2 절연막으로 이루어지는 측벽과, 채널 영역이 형성되어 있는 부분의 기판의 주면 상에 형성된, 제3 절연막으로 이루어지는 게이트 절연막과, 측벽의 측면과 게이트 절연막의 상면에 의해 형성되는 역테이퍼형의 오목부를 충전하도록 형성된 게이트 전극을 구비하는 것이다.
또한, 본원 발명 3에 관한 반도체 장치는 본원 발명 2에 기재된 반도체 장치에 있어서, 제3 절연막은 실리콘 산화막보다도 유전률이 큰 재질에 의해서 구성되어 있는 것을 특징으로 하는 것이다.
또한, 본원 발명 4에 관한 반도체 장치는 본원 발명 3에 기재된 반도체 장치에 있어서, 제3 절연막은 측벽의 측면 상으로만 연재하여 형성되어 있는 것을 특징으로 하는 것이다.
또한, 본원 발명 5에 관한 반도체 장치는 본원 발명 2에 기재된 반도체 장치에 있어서, 기판 내에서 게이트 절연막의 하측에만 국소적으로 형성되어, 소스·드레인 영역의 도전형과 반대의 도전형을 갖는 불순물 영역을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본원 발명 6에 관한 반도체 장치는 본원 발명 2에 기재된 반도체 장치에 있어서, 소스·드레인 영역은 측벽이 형성되어 있는 부분의 기판의 주면 내에도 형성되고, 기판 내에서 게이트 절연막 및 측벽의 하측에만 국소적으로 되어, 소스·드레인 영역의 도전형과 반대의 도전형을 갖는 불순물 영역을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본원 발명 7에 관한 반도체 장치는 본원 발명 2에 기재된 반도체 장치에 있어서, 게이트 전극의 상면 상에 형성되어, 측벽과 함께 게이트 전극을 둘러싸는 제4 절연막을 더 구비하고, 제2 및 제4 절연막의 재질은 제1 절연막의 재질과는 다른 것을 특징으로 하는 것이다.
또한, 본원 발명 8에 관한 반도체 장치는 본원 발명2에 기재된 반도체 장치에 있어서, 게이트 전극의 주변 연부는 제1 절연막의 상면 상으로 연장하여 형성되어 있는 것을 특징으로 하는 것이다.
또한, 본원 발명 9에 관한 반도체 장치의 제조 방법은, (a) 나중에 게이트 전극이 형성되는 부분의 기판의 주면 상에 구조체를 형성하는 공정과, (b) 구조체가 형성되어 있지 않은 부분의 기판의 주면 내에 소스·드레인 영역을 형성하는 공정과, (c) 구조체가 형성되어 있지 않은 부분의 기판의 주면 상에 제1 절연막을 형성하는 공정과, (d) 공정 (c)보다도 나중에 실행되어 구조체를 제거하는 공정과, (e) 공정 (d)에 의해서 얻어지는 구조 상에 제2 절연막을 형성하여, 기판의 깊이 방향으로 에칭률이 높은 이방성 에칭에 의해서 제2 절연막을 에칭함으로써, 제1 절연막의 측면 상에 측벽을 형성하는 공정과, (f) 제1 절연막 및 측벽이 형성되어 있지 않은 부분의 기판의 주면 상에 제3 절연막으로 이루어지는 게이트 절연막을 형성하는 공정과, (g) 측벽의 측면과 게이트 절연막의 상면에 의해 형성되는 역테이퍼형의 오목부를 충전하도록 게이트 전극을 형성하는 공정을 구비하는 것이다.
또한, 본원 발명 10에 관한 반도체 장치의 제조 방법은 본원 발명 9에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (a)에 있어서는 제2 절연막의 재질과는 다른 재질로 이루어지는 제1 막과, 제1 절연막의 재질과는 다른 재질로 이루어지는 제2 막을 이 순서로 적층함으로써 구조체가 형성되고, 공정 (d)는, (d-1) 공정 (c)와 공정 (e)의 사이에 실행되어 제1 막을 남기고 제2 막을 제거하는 공정과, (d-2) 공정 (e)와 공정 (f)의 사이에 실행되어 제1 막을 웨트 에칭에 의해 제거하는 공정을 갖는 것을 특징으로 하는 것이다.
또한, 본원 발명 11에 관한 반도체 장치의 제조 방법은 본원 발명 9에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (a)에 있어서는 제1 절연막의 재질과는 다른 재질로 이루어지는 구조체가 형성되고, 공정 (d)에 있어서 구조체는 웨트 에칭에 의해 제거되는 것을 특징으로 하는 것이다.
또한, 본원 발명 12에 관한 반도체 장치의 제조 방법은 본원 발명 9에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (f)에 있어서는 실리콘 산화막보다도 유전률이 큰 재질로 이루어지는 제3 절연막이 형성되는 것을 특징으로 하는 것이다.
또한, 본원 발명 13에 관한 반도체 장치의 제조 방법은 본원 발명 12에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (f)는, (x-1) 공정 (e)에 의해서 얻어지는 구조 상에 제3 절연막을 형성하는 공정과, (x-2) 제1 절연막의 상면 상에 형성된 제3 절연막을 제거하는 공정을 갖는 것을 특징으로 하는 것이다.
또한, 본원 발명 14에 관한 반도체 장치의 제조 방법은 본원 발명 13에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (g)는, (y-1) 공정(x-1)보다도 후에 실행되어 제3 절연막 상에 게이트 전극의 재질인 도체막을 형성하는 공정과, (y-2) 공정 (y-1)보다도 후에 실행되어 제1 절연막의 상면이 노출될 때까지 도체막을 박막화함으로써, 게이트 전극을 형성하는 공정을 가지며, 공정 (x-2)는 공정 (y-2)의 실행 과정에서 더불어 실행되는 것을 특징으로 하는 것이다.
또한, 본원 발명 15에 관한 반도체 장치의 제조 방법은 본원 발명 13에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (g)는, (z-1) 공정 (x-1)보다도 후에 실행되어 제3 절연막 상에 게이트 전극의 재질인 도체막을 형성하는 공정과, (z-2) 공정 (z-1)과 공정 (x-2)의 사이에 실행되어 제1 절연막의 상면 상에 형성된 제3 절연막이 노출될 때까지 도체막을 박막화함으로써, 게이트 전극을 형성하는 공정을 가지고, 공정 (x-2)에 있어서 제3 절연막은 공정 (z-2)에 의해 노출된 제3 절연막을 에칭함으로써 제거되는 것을 특징으로 하는 것이다.
또한, 본원 발명 16에 관한 반도체 장치의 제조 방법은 본원 발명 9에 기재된 반도체 장치의 제조 방법에 있어서, (h) 공정 (e)와 공정 (f)의 사이에 실행되어 제1 절연막 및 측벽을 마스크로 하여 기판 내에 불순물을 도입함으로써, 소스·드레인 영역의 도전형과 반대의 도전형을 갖는 불순물 영역을 형성하는 공정을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본원 발명 17에 관한 반도체 장치의 제조 방법은 본원 발명 9에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (b)에 있어서 소스·드레인 영역은 구조체의 주변 연부 아래쪽에서의 기판의 주면 내에도 연장하여 형성되고, (i) 공정 (d)와 공정 (e)의 사이에 실행되어 제1 절연막을 마스크로 하여 기판 내에 불순물을 도입함으로써 소스·드레인 영역의 도전형과 반대의 도전형을 갖는 불순물 영역을 형성하는 공정을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본원 발명 18에 관한 반도체 장치의 제조 방법은 본원 발명 9에 기재된 반도체 장치의 제조 방법에 있어서, 제1 절연막의 재질과 제2 절연막의 재질은 서로 다르고, (j) 게이트 전극을 그 상면으로부터 소정의 막 두께만큼 제거하는 공정과, (k) 공정 (j)보다도 후에 실행되어 게이트 전극 상에 제1 절연막의 재질과는 다른 재질로 이루어지는 제4 절연막을 형성하는 공정을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본원 발명 19에 관한 반도체 장치의 제조 방법은 본원 발명 9에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (g)는, (g-1) 공정 (f)에 의해서 얻어지는 구조 상에 게이트 전극의 재질인 도체막을 형성하는 공정과, (g-2) 도체막을 패터닝함으로써 제1 절연막의 상면 상으로 연장하는 주변 연부를 갖는 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시형태 1에 관한 MOSFET의 구조를 도시한 단면도이다.
도 2는 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 3은 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 4는 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 5는 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 6은 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 7은 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 8은 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 9는 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 10은 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 11은 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 12는 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 13은 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 14는 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 15는 본 발명의 실시형태 1에 관한 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 16은 본 발명의 실시형태 1에 관한 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 17은 본 발명의 실시형태 1에 관한 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 18은 발명의 실시형태 1에 관한 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 19는 본 발명의 실시형태 2에 관한 MOSFET의 구조를 도시한 단면도이다.
도 20은 본 발명의 실시형태 2에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 21은 본 발명의 실시형태 2에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 22는 본 발명의 실시형태 2에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 23은 본 발명의 실시형태 2에 관한 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 24는 본 발명의 실시형태 2에 관한 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 25는 본 발명의 실시형태 3에 관한 MOSFET의 구조를 도시한 단면도이다.
도 26은 본 발명의 실시형태 3에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 27은 본 발명의 실시형태 3에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 28은 본 발명의 실시형태 4에 관한 MOSFET의 구조를 도시한 단면도이다.
도 29는 본 발명의 실시형태 4에 관한 MOSFET의 제조 방법의 한 공정을 도시한 단면도이다.
도 30은 본 발명의 실시형태 5에 관한 MOSFET의 구조를 도시한 단면도이다.
도 31은 본 발명의 실시형태 5에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 32는 본 발명의 실시형태 5에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 33은 본 발명의 실시형태 6에 관한 MOSFET의 구조를 도시한 단면도이다.
도 34는 본 발명의 실시형태 6에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 35는 본 발명의 실시형태 6에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다.
도 36은 종래의 MOSFET 구조를 도시한 단면도이다.
도 37은 종래의 MOSFET 제조 방법을 공정 순서로 도시한 단면도이다.
도 38은 종래의 MOSFET 제조 방법을 공정 순서로 도시한 단면도이다.
도 39는 종래의 MOSFET 제조 방법을 공정 순서로 도시한 단면도이다.
도 40은 종래의 MOSFET 제조 방법을 공정 순서로 도시한 단면도이다.
도 41은 종래의 MOSFET 제조 방법을 공정 순서로 도시한 단면도이다.
도 42는 종래의 MOSFET 제조 방법을 공정 순서로 도시한 단면도이다.
도 43은 종래의 MOSFET의 다른 구조를 도시한 단면도이다.
도 44는 종래의 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 45는 종래의 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 46은 종래의 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 47은 종래의 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 48은 종래의 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 49는 종래의 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
도 50은 종래의 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
3 : 익스텐션
4 : 소스·드레인 영역
5 : 실리콘 산화막
6 : 측벽
7, 25 : 게이트 절연막
8, 33, 36 : 게이트 전극
13 : 더미 전극
17, 23, 24, 34, 35 : 실리콘 질화막
18, 27 : 오목부
19, 21, 38 : 텅스텐 질화막
20, 22, 39 : 텅스텐막
26 : 탄탈 산화막
28, 31 : 채널 도핑 영역
50 : 채널 영역
<실시형태 1>
도 1은 본 발명의 실시형태 1에 관한 MOSFET의 구조를 도시한 단면도이다. 도 1에 도시한 바와 같이, 본 실시형태 1에 관한 MOSFET는 반도체 기판(1)과, 소자 분리 영역에서의 반도체 기판(1)의 주면 내에 형성된 홈형 소자 분리 구조(2)와, 소자 형성 영역에서의 반도체 기판(1)의 주면 내에 선택적으로 형성되어 채널 영역(50)을 사이에 두고 서로 대향하는 한 쌍의 익스텐션(3) 및 소스·드레인 영역(4)과, 홈형 소자 분리 구조(2) 상부 및 실리콘 산화막(12)을 통해 소스·드레인 영역(4) 상에 형성된 실리콘 산화막(5)과, 실리콘 산화막(5)의 측면 상에 형성된 측벽(6)과, 채널 영역(50)이 형성되어 있는 부분의 반도체 기판(1)의 주면 상에 형성된 게이트 절연막(7)과, 측벽(6)의 측면과 게이트 절연막(7)의 상면에 의해 형성되는 오목부를 충전하도록 형성된 게이트 전극(8)을 구비하고 있다.
도 2∼14는 본 발명의 실시형태 1에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다. 우선, 단결정 실리콘으로 이루어지는 반도체 기판(1)의 소자 분리 영역에서의 주면 내에 절연막에 의해서 충전된 홈형 소자 분리 구조(2)를 형성한다. 그 후, 웰을 형성하는 것 및 MOSFET의 동작 임계치 전압을 조정하는 것을 목적으로 하여, 이온 주입법에 의해서 반도체 기판(1) 내에 붕소 이온(9)을 주입한다(도 2).
다음에, 열 산화법에 의해 3∼10 nm 정도의 막 두께를 갖는 실리콘 산화막(10)을 반도체 기판(1)의 주면 상에 형성한다. 그 후, CVD법에 의해서 200 nm 정도의 막 두께를 갖는 폴리실리콘막(11)을 실리콘 산화막(10) 상에 형성한다(도 3). 다음에, 사진 제판법 및 이방성 드라이 에칭법에 의해서 폴리실리콘막(11)을 소정 형상으로 패터닝함으로써, 폴리실리콘막으로 이루어지는 더미 전극(13)(구조체)을 실리콘 산화막(10) 상에 선택적으로 형성한다(도 4).
다음에, 이온 주입법에 의해서, 주입 에너지가 5∼30 keV인 범위에서 주입 방향을 반도체 기판(1)의 주면의 법선 방향에 대하여 30∼70도 경사지게 비소 이온(15)을 반도체 기판(1) 내에 주입한다. 이에 따라, 반도체 기판(1)의 주면 내에 익스텐션(3)을 형성한다(도 5). 다음에, 이온 주입법에 의해서, 주입 에너지가 10∼50 keV인 범위에서 주입 방향을 반도체 기판(1)의 주면의 법선 방향에 대하여 수직 또는 10도 정도 경사지게 비소 이온(16)을 반도체 기판(1) 내에 주입한다. 이에 따라, 반도체 기판(1)의 주면 내에 익스텐션(3)보다도 깊고, 또한 더미 전극(13)의 하측으로의 연장량이 적은 소스·드레인 영역(4)을 형성한다(도 6). 그 후, 열 처리를 행하는 것에 의해, 주입한 비소 이온(16)을 활성화시킨다.
다음에, CVD법에 의해서 400 nm 정도의 막 두께를 갖는 실리콘 산화막을 전체면에 형성한다. 단, 실리콘 산화막 대신에, 실리콘 산화막보다도 유전률이 작은 재료로 이루어지는 절연막을 형성해도 좋다. 그 후, CMP법에 의해서 더미 전극(13)의 상면이 노출될 때까지 실리콘 산화막을 연마함으로써 실리콘 산화막(5)을 형성한다(도 7). 다음에, 드라이 에칭법 또는 웨트 에칭법에 의해서 더미 전극(13)을 제거한다(도 8). 도 8에 있어서, 실리콘 산화막(5)은 게이트 전극을 형성하기 위한 주형으로서 기능한다.
다음에, CVD법에 의해서 10∼50 nm 정도의 막 두께를 갖는 실리콘 질화막(17)을 전체면에 형성한다(도 9). 다음에, 반도체 기판(1)의 깊이 방향으로 에칭률이 높은 이방성 드라이 에칭법에 의해서 실리콘 질화막(17)을 에칭함으로써, 실리콘 질화막으로 이루어지는 측벽(6)을 실리콘 산화막(5)의 측면 상에 형성한다(도 10). 다음에, 불산을 이용한 웨트 에칭법에 의해 실리콘 산화막(5) 및 측벽(6)이 형성되어 있지 않은 부분의 실리콘 산화막(10)을 제거하여 반도체 기판(1)의 주면을 노출시킨다. 이 때, 제거되지 않은 실리콘 산화막(10)으로서, 반도체 기판(1)의 주면 상에 실리콘 산화막(12)이 남는다(도 11).
다음에, 열 산화법에 의해서 2∼10 nm 정도의 막 두께를 갖는, 실리콘 산화막으로 이루어지는 게이트 절연막(7)을 반도체 기판(1)의 주면 상에 형성한다. 그 결과, 측벽(6)의 측면과 게이트 절연막(7)의 상면에 의해 오목부(18)가 형성된다(도 12). 도 12에 도시한 바와 같이, 오목부(18)는 측벽(6)의 형상을 반영하여, 상부 방향으로 넓어진 역테이퍼형을 이루고 있다. 다음에, CVD법 또는 스퍼터링법에 의해서, 20∼100 nm 정도의 막 두께를 갖는 텅스텐 질화막(19)을 전체면에 형성한다. 그 후, CVD법 또는 스퍼터링법에 의해서, 100∼400 nm 정도의 막 두께를 갖는 텅스텐막(20)을 전체면에 형성한다(도 13). 여기서, 텅스텐 질화막(19)은 게이트 절연막(7)과 텅스텐막(20)과의 반응을 억제하기 위한 배리어 메탈로서 기능한다.
다음에, CMP법에 의해서 실리콘 산화막(5)의 상면이 노출될 때까지 텅스텐막(20) 및 텅스텐 질화막(19)을 연마(박막화)한다. 이에 따라, 텅스텐 질화막(21) 및 텅스텐막(22)으로 이루어지는 게이트 전극(8)을, 오목부(18)를 충전하도록 형성한다(도 14). 이상의 공정에 의해, 도 1에 도시한 구조를 얻는다.
이상의 설명은 NMOSFET의 제조 방법에 관한 것이지만, 이온 주입할 도펀트의도전형을 반대의 도전형으로 함으로써, PMOSFET를 제조할 수 있다. 또한, 사진 제판 기술을 이용하여 선택적으로 이온 주입을 행하여, NMOSFET 및 PMOSFET을 제조함으로써, CMOSFET를 제조할 수 있다.
또한, 이상의 설명에서는 실리콘 산화막(10)을 제거한 후에 새롭게 게이트 절연막(7)을 형성하였지만, 실리콘 산화막(10)을 제거하지 않고서 게이트 절연막으로서 이용해도 좋다. 또한, 실리콘 산화막으로 이루어지는 게이트 절연막(7)을 열 산화에 의해서 형성하는 경우에 관해서 설명하였지만, 열 산화 시에 NO, N2O, NH3등의 개스를 첨가함으로써, 질화 산화막으로 이루어지는 게이트 절연막을 형성해도 좋다. 또한, 배리어 메탈로서 텅스텐 질화막(19)을 이용하는 경우에 관해서 설명하였지만, 텅스텐 질화막 대신에, 티탄 질화막, 탄탈 질화막 등의 다른 금속 질화막을 이용해도 좋다. 또한, 게이트 전극(8)에 이용하는 금속막으로서 텅스텐막(22)을 이용하는 경우에 관해서 설명하였지만, 텅스텐막 대신에 알루미늄막 등의 다른 금속막을 이용해도 좋다.
이와 같이 본 실시형태 1에 관한 MOSFET 및 그 제조 방법에 따르면, 실리콘 산화막(5)의 측면 상에 측벽(6)을 형성한 후에 게이트 전극(8)을 형성한다. 따라서, 측벽(6)의 형상을 반영하여, 상부에 있어서의 게이트 길이가 하부에서의 게이트 길이보다도 긴 역테이퍼형의 게이트 전극(8)을 형성할 수 있다. 그 결과, 게이트 저항을 증대시키는 일없이 채널 길이를 짧게 할 수 있어, MOSFET의 구동 능력을 높여 동작 속도의 고속화를 도모할 수 있다. 더구나, 채널 길이는 더미 전극(13)의 게이트 길이보다도 측벽(6) 폭만큼 짧아지기 때문에, 더미 전극(13)을 형성할 때에 채용한 사진 제판 기술의 최소 해상 한계에 의해서 규정되는 게이트 길이보다도 짧은 채널 길이를 실현할 수 있다.
또한, 측벽(6)은 실리콘 질화막에 의해서 구성되어 있다. 이 때문에, 측벽(6)을 형성한 후에 불산을 이용하여 실리콘 산화막(10)을 제거할 때, 및 게이트 절연막(7)을 형성하기 전에 반도체 기판(1)의 주면을 불산을 이용하여 클리닝할 때에, 측벽(6)이 더불어 제거되는 일은 없고, 채널 길이가 길어지는 것을 회피할 수 있다.
또한, 더미 전극(13)은 실리콘 산화막(10) 상에 형성되어 있다. 이 때문에, 더미 전극(13)을 드라이 에칭법에 의해서 제거하는 경우라도, 실리콘 산화막(10)의 존재에 의해, 반도체 기판(1)의 주면이 손상을 받는 것을 회피할 수 있다. 이와 마찬가지로, 측벽(6)도 실리콘 산화막(10) 상에 형성되어 있다. 이 때문에, 측벽(6)을 형성하기 위해서 실리콘 질화막(17)을 에칭할 때에, 측벽(6)의 재질인 실리콘 질화막과 실리콘 산화막과의 에칭 선택비가 큰 조건하에서 이방성 드라이 에칭을 행하는 것에 의해, 반도체 기판(1)의 주면이 손상을 받는 것을 회피할 수 있다. 그 결과, 반도체 기판(1)의 주면 상에 게이트 절연막(7)을 형성할 때의 계면준위(界面 準位)를 저감할 수 있어, 게이트 절연막(7)의 신뢰성을 높일 수 있다.
도 15∼18은 본 발명의 실시형태 1에 관한 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다. 도 3에 도시한 공정에서 실리콘 산화막(10) 및 폴리 실리콘막(11)을 형성하는 대신에, 도 15에 도시한 바와 같이 실리콘 질화막(23)을 형성한다. 이에 따라, 실리콘 질화막(23)으로 이루어지는 더미 전극을 형성할 수 있다. 그리고, 도 8에 도시한 공정에서 더미 전극(13)을 제거, 및 도 11에 도시한 공정에서 실리콘 산화막(10)을 제거하는 대신에, 도 16에 도시한 바와 같이, 인산을 이용한 웨트 에칭법에 의해서 실리콘 질화막(23)으로 이루어지는 더미 전극을 제거한다. 이러한 제조 방법에 의해서도, 더미 전극을 제거할 때에 반도체 기판(1)의 주면이 손상을 받는 것을 회피할 수 있어, 게이트 절연막(7)의 신뢰성을 높일 수 있다.
또한, 도 3에 도시한 공정에서 실리콘 산화막(10) 및 폴리 실리콘막(11)을 형성하는 대신에, 도 17에 도시한 바와 같이 실리콘 산화막(10) 및 실리콘 질화막(24)을 이 순서로 형성한다. 이에 따라, 실리콘 질화막(24)으로 이루어지는 더미 전극을 실리콘 산화막(10) 상에 형성할 수 있다. 그리고, 도 8에 도시한 공정에서 더미 전극(13)을 제거하는 대신에, 도 18에 도시한 바와 같이, 인산을 이용한 웨트 에칭법에 의해서, 또는 실리콘 질화막과 실리콘 산화막의 에칭 선택비가 큰 조건 하에서 이방성 드라이 에칭을 행함으로써, 실리콘 질화막(24)으로 이루어지는 더미 전극을 제거한다. 이러한 제조 방법에 의해서도, 더미 전극을 제거할 때, 및 측벽(6)을 형성할 때에 반도체 기판(1)의 주면이 손상을 받는 것을 회피할 수 있어, 게이트 절연막(7)의 신뢰성을 높일 수 있다.
<실시형태 2>
도 19는 본 발명의 실시형태 2에 관한 MOSFET의 구조를 도시한 단면도이다.도 19에 도시한 바와 같이, 본 실시형태 2에 관한 MOSFET는 도 1에 도시한 상기 실시형태 1에 관한 MOSFET를 기초로 하여, 실리콘 산화막으로 이루어지는 게이트 절연막(7) 대신에, 실리콘 산화막보다도 유전률이 큰 재질에 의해서 구성된 게이트 절연막(25)을 형성한 것이다.
도 20∼22는 본 발명의 실시형태 2에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다. 우선, 상기 실시형태 1과 마찬가지의 공정을 거쳐, 도 11에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, CVD법 또는 스퍼터링법에 의해서, 5∼30 nm 정도의 막 두께를 갖는 탄탈 산화막(26)을 전체면에 형성한다(도 20). 다음에, 상기 실시형태 1과 마찬가지로, 텅스텐 질화막(19) 및 텅스텐막(20)을 이 순서로 전체면에 형성한다(도 21).
다음에, CMP법에 의해서 실리콘 산화막(5)의 상면이 노출될 때까지 텅스텐막(20), 텅스텐 질화막(19) 및 탄탈 산화막(26)을 연마함으로써, 텅스텐 질화막(21) 및 텅스텐막(22)으로 이루어지는 게이트 전극(8)과, 탄탈 산화막으로 이루어지는 게이트 절연막(25)을 형성한다(도 22). 이상의 공정에 의해, 도 19에 도시한 구조를 얻는다.
이상의 설명에서는, 실리콘 산화막보다도 유전률이 큰 재질로 이루어지는 게이트 절연막으로서 탄탈 산화막을 이용하는 경우에 관해서 설명하였지만, 탄탈 산화막 대신에 BST 막이나 PZT 막 등의 다른 고유전체막을 이용해도 좋다.
이와 같이 본 실시형태 2에 관한 MOSFET 및 그 제조 방법에 따르면, 실리콘 산화막보다도 유전률이 큰 재질에 의해서 게이트 절연막(25)을 구성한다. 이 때문에, 실리콘 산화막으로 이루어지는 게이트 절연막(7)을 갖는 상기 실시형태 1에 관한 MOSFET와 비교하면, 게이트 절연막(7)의 막 두께와 게이트 절연막(25)의 막 두께가 동일한 경우에, 게이트 절연막 용량을 크게 할 수 있어, MOSFET의 구동 능력을 높일 수 있다.
또한, 실리콘 산화막(5) 상에 형성된 탄탈 산화막(26)은 제거된다. 이 때문에, 그 후에 형성되는 소스·드레인 배선의 배선 용량이 증가되어 회로의 동작 속도가 지연되는 것을 회피할 수 있다.
도 23, 24는 본 발명의 실시형태 2에 따른 MOSFET의 다른 제조 방법을 공정 순서로 도시한 단면도이다. 우선, 상기와 마찬가지의 공정을 거쳐, 도 21에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, CMP법에 의해서 탄탈 산화막(26)의 상면이 노출될 때까지 텅스텐막(20) 및 텅스텐 질화막(19)을 연마한다(도 23). 다음에, 연마에 의해 노출된 탄탈 산화막(26)을 드라이 에칭법에 의해 제거한다(도 24). 이러한 방법에 의해서 MOSFET를 제조한 경우에는 상기와 마찬가지의 효과가 얻어지는 것 외에, 게이트 길이가 긴 게이트 전극(8)의 상부가 연마에 의해 제거되지 않기 때문에, 게이트 저항을 더욱 저감할 수 있다고 하는 효과가 얻어진다. 한편, 도 22에 도시한 바와 같이 게이트 전극(8)을 형성하기 위한 연마에 의해 탄탈 산화막(26)을 더불어 제거하는 경우에는 도 24에 도시한 드라이 에칭 공정이 불필요해지기 때문에, 제조 공정의 간략화를 도모할 수 있다고 하는 효과가 얻어진다.
<실시형태 3>
도 25는 본 발명의 실시형태 3에 관한 MOSFET의 구조를 도시한 단면도이다.도 25에 도시한 바와 같이, 본 실시형태 3에 관한 MOSFET는 도 1에 도시한 상기 실시형태 1에 관한 MOSFET를 기초로 하여, MOSFET의 동작 임계치 전압을 조정하기 위한 채널 도핑 영역(28)을 게이트 절연막(7) 하측의 반도체 기판(1) 내에 국소적으로 형성한 것이다.
도 26, 27은 본 발명의 실시형태 3에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다. 우선, 단결정 실리콘으로 이루어지는 반도체 기판(1)의 소자 분리 영역에서의 주면 내에 절연막에 의해 충전된 홈형 소자 분리 구조(2)를 형성한다. 그 후, 웰을 형성하는 것을 목적으로 하여, 이온 주입법에 의해 반도체 기판(1) 내에 붕소 이온(29)을 주입한다(도 26). 이때, 상기 실시형태 1과는 달리, MOSFET의 동작 임계치 전압을 조정하는 것을 목적으로 한 이온 주입은 실행하지 않는다. 그 후, 상기 실시형태 1과 마찬가지의 공정을 거쳐, 도 10에 도시한 구조와 마찬가지의 구조를 얻는다.
다음에, 이온 주입법에 의해서 주입 에너지가 50 keV 정도, 농도가 1×1012∼3×1013/㎠ 정도의 조건에서, 실리콘 산화막(5) 및 측벽(6)을 마스크로 하여 붕소 이온(30)을 반도체 기판(1) 내에 주입한다. 이에 따라, 채널 도핑 영역(28)이 반도체 기판(1) 내에 국소적으로 형성된다(도 27). 그 후, 상기 실시형태 1과 마찬가지의 공정을 거쳐, 도 25에 도시한 구조를 얻는다.
이와 같이 본 실시형태 3에 관한 MOSFET 및 그 제조 방법에 따르면, 채널 도핑 영역(28)은 게이트 절연막(7) 하측의 반도체 기판(1) 내에 국소적으로 형성되어있다. 이 때문에, 제1 도전형(상기 예에서는 p형)을 갖는 채널 도핑 영역(28)과, 제2 도전형(상기 예에서는 n형)을 갖는 익스텐션(3) 및 소스·드레인 영역(4)에 의해 형성되는 접합 용량을 저감할 수 있어, MOSFET의 동작 속도의 고속화를 도모할 수 있다.
또한, 채널 도핑 영역(28)이 받는 열 처리 횟수가 감소하기 때문에, 반도체 기판(1) 내에 주입한 붕소 이온(30)이 필요 이상으로 열 확산되는 것을 억제할 수 있다. 따라서, MOSFET의 동작 임계치 전압을 적절하게 조정하는 것이 가능해진다.
<실시형태 4>
도 28은 본 발명의 실시형태 4에 관한 MOSFET의 구조를 도시한 단면도이다. 도 28에 도시한 바와 같이, 본 실시형태 4에 관한 MOSFET는 도 1에 도시한 상기 실시형태 1에 관한 MOSFET를 기초로 하여, MOSFET의 동작 임계치 전압을 조정하기 위한 채널 도핑 영역(31)을 게이트 절연막(7) 및 측벽(6) 하측의 반도체 기판(1) 내에 국소적으로 형성한 것이다.
도 29는 본 발명의 실시형태 4에 관한 MOSFET의 제조 방법의 한 공정을 도시한 단면도이다. 우선, 도 26에 도시한 바와 같이, 반도체 기판(1)의 주면 내에 홈형 소자 분리 구조(2)를 형성한 후, 웰을 형성하기 위해서 반도체 기판(1) 내에 붕소 이온(29)을 주입한다. 이때, 상기 실시형태 3과 마찬가지로, MOSFET의 동작 임계치 전압을 조정하는 것을 목적으로 한 이온 주입은 실행하지 않는다. 그 후, 상기 실시형태 1과 마찬가지의 공정을 거쳐, 도 8에 도시한 구조와 마찬가지의 구조를 얻는다.
다음에, 이온 주입법에 의해, 주입 에너지가 50 keV 정도, 농도가 1×1012∼3×1013/㎠ 정도의 조건에서, 실리콘 산화막(5)을 마스크로 하여 붕소 이온(32)을 반도체 기판(1) 내에 주입한다. 이에 따라, 채널 도핑 영역(31)이 반도체 기판(1) 내에 국소적으로 형성된다(도 29). 그 후, 상기 실시형태 1과 마찬가지의 공정을 거쳐, 도 28에 도시한 구조를 얻는다.
이와 같이 본 실시형태 4에 관한 MOSFET 및 그 제조 방법에 따르면, 채널 도핑 영역(31)은 게이트 절연막(7) 및 측벽(6) 하측의 반도체 기판(1) 내에 국소적으로 형성되어 있다. 이 때문에, 상기 실시형태 3에 관한 MOSFET와 마찬가지로, MOSFET의 동작 속도의 고속화를 도모할 수 있다.
또한, 제1 도전형의 채널 도핑 영역(31)의 상부와 제2 도전형의 익스텐션(3)의 하부가 중첩되는 부분에서는 반대의 도전형끼리가 서로 상쇄된다. 그 결과, 반도체 기판(1)의 주면에서의 익스텐션(3)의 깊이가 얕아지기 때문에, MOSFET의 짧은 채널 효과를 억제하는 효과가 커진다고 하는 효과도 얻어진다.
<실시형태 5>
도 30은 본 발명의 실시형태 5에 관한 MOSFET의 구조를 도시한 단면도이다. 도 30에 도시한 바와 같이, 본 실시형태 5에 관한 MOSFET는 도 1에 도시한 상기 실시형태 1에 관한 MOSFET를 기초로 하여, 게이트 전극(8) 대신에 형성되어 실리콘 산화막(5)의 상면보다도 낮은 위치에 상면을 갖는 게이트 전극(33)과, 게이트 전극(33)의 상면 상에 형성되어 측벽(6)과 함께 게이트 전극(33)을 둘러싸는 실리콘 질화막(34)을 형성한 것이다.
도 31, 32는 본 발명의 실시형태 5에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다. 우선, 상기 실시형태 1과 마찬가지의 공정을 거쳐, 도 14에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, 게이트 전극(8) 상부의 일부를 제거함으로써, 게이트 전극(33)을 형성한다(도 31). 다음에, CVD법에 의해서 100 nm 정도의 막 두께를 갖는 실리콘 질화막(35)을 전체면에 형성한다(도 32). 다음에, CMP법에 의해서 실리콘 산화막(5)의 상면이 노출될 때까지 실리콘 질화막(35)을 연마함으로써, 도 30에 도시한 구조를 얻는다.
이와 같이 본 실시형태 5에 관한 MOSFET 및 그 제조 방법에 따르면, 게이트 전극(33)은 실리콘 질화막으로 이루어지는 측벽(6)과, 게이트 전극(33)의 상면 상에 형성된 실리콘 질화막(34)에 의해 둘러싸여 있다. 따라서, 소스·드레인 영역(4)과의 전기적 접촉을 취하기 위해서, 그 후의 공정에서 실리콘 산화막(5) 내에 컨택트 홀을 형성할 때에, 셀프 얼라인 컨택트 형성 기술을 사용할 수 있다. 즉, 실리콘 산화막과 실리콘 질화막과의 에칭 선택비가 큰 조건 하에서, 실리콘 산화막만을 선택적으로 에칭 제거함으로써, 컨택트 홀과 게이트 전극(33)이 서로 접촉하는 것을 회피할 수 있다.
또, 이상의 설명에서는 실리콘 질화막(35)을 CMP법에 의해서 제거하는 경우에 관해서 설명하였지만, 실리콘 질화막(35)을 이방성 에칭에 의해서 제거해도 좋다. 이 경우, 퇴적되는 실리콘 질화막(35)의 막 두께에 대하여, 대향하는 실리콘 산화막(5)끼리의 사이의 거리가 긴 경우(예를 들면, 2배 이상인 경우)에는 게이트전극(33)의 중앙부 상의 실리콘 질화막(35)이 제거되어 버린다. 그러나, 이 경우에도 게이트 전극(33)의 주변 연부 상의 실리콘 질화막(35)은 남아 있기 때문에, 상기한 셀프 얼라인 컨택트 형성 기술을 사용하는 것은 가능하다.
<실시형태 6>
도 33은 본 발명의 실시형태 6에 관한 MOSFET의 구조를 도시한 단면도이다. 도 33에 도시한 바와 같이, 본 실시형태 6에 관한 MOSFET는 도 1에 도시한 상기 실시형태 1에 관한 MOSFET를 기초로 하여, 게이트 전극(8) 대신에 실리콘 산화막(5)의 상면 상으로 연장하는 주변 연부를 갖는 게이트 전극(36)을 형성한 것이다.
도 34, 35는 본 발명의 실시형태 6에 관한 MOSFET의 제조 방법을 공정 순서로 도시한 단면도이다. 우선, 상기 실시형태 1과 마찬가지의 공정을 거쳐, 도 13에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, 사진 제판법에 의해서, 소정의 패턴을 갖는 포토레지스트(37)를 텅스텐막(20) 상에 형성한다(도 34). 도 34에 도시한 바와 같이, 포토레지스트(37)의 측단부는 실리콘 산화막(5)의 상측으로 연장하고 있다. 실리콘 산화막(5)의 상측으로의 포토레지스트(37)의 연장량은 포토레지스트(37)를 형성할 때에 사용하는 포토 마스크의 마스크 패턴을 변화시키는 것에 의해 조정할 수 있다.
다음에, 반도체 기판(1)의 깊이 방향으로 에칭률이 높은 이방성 드라이 에칭법에 의해서 텅스텐 질화막(19) 및 텅스텐막(20)을 에칭함으로써, 텅스텐 질화막(38) 및 텅스텐막(39)으로 이루어지는 게이트 전극(36)을 형성한다(도 35). 다음에, 텅스텐 질화막(39) 상의 포토레지스트(37)를 제거함으로써, 도 33에 도시한 구조를 얻는다.
이와 같이 본 실시형태 6에 관한 MOSFET 및 그 제조 방법에 따르면, 게이트 전극(36)의 주변 연부가 실리콘 산화막(5)의 상면 상으로 연장하고 있다. 이 때문에, 상기 실시형태 1∼5에 관한 MOSFET와 비교하면, 게이트 전극(36)의 상부에 있어서의 게이트 길이를 더욱 길게 할 수 있어, 게이트 저항을 더욱 저감할 수 있다.
또한, 실리콘 산화막(5) 상의 텅스텐 질화막(19) 및 텅스텐막(20)을 제거할 때에 CMP법이 사용되지 않기 때문에, 제조 비용의 저감을 도모할 수 있다. 더구나, 실리콘 산화막(5)을 드라이 에칭할 때의 에칭 스토퍼로서 사용할 수 있기 때문에, 비교적 용이하게 에칭을 정지할 수 있다.
본원 발명 1에 따르면, 게이트 전극의 상부에 있어서의 게이트 길이는 하부에서의 게이트 길이보다도 길어지기 때문에, 채널 길이를 넓히는 일없이 게이트 저항을 저감할 수 있다.
또한, 본원 발명 2에 따르면, 측벽의 형상을 반영하여, 게이트 전극의 상부에 있어서의 게이트 길이는 하부에서의 게이트 길이보다도 길어진다. 따라서, 채널 길이를 넓히는 일없이 게이트 저항을 저감할 수 있다.
또한, 본원 발명 3에 따르면, 실리콘 산화막에 의해서 구성된 게이트 절연막을 구비하는 반도체 장치와 비교하면, 게이트 절연막 용량을 증대할 수 있어, 반도체 장치의 구동 능력을 높일 수 있다.
또한, 본원 발명 4에 따르면, 제3 절연막은 제1 절연막의 상면 상에는 형성되어 있지 않다. 따라서, 소스·드레인 영역과의 전기적 접촉을 취하기 위한 소스·드레인 배선을 제1 절연막 내에 형성한 경우에, 제3 절연막에 기인하여 소스·드레인 배선의 배선 용량이 증대하는 것을 회피할 수 있다.
또한, 본원 발명 5에 따르면, 소스·드레인 영역과 불순물 영역과의 접합에 기인하여 생기는 접합 용량을 저감할 수 있다.
또한, 본원 발명 6에 따르면, 소스·드레인 영역과 불순물 영역과의 접합에 기인하여 생기는 접합 용량을 저감할 수 있다. 더구나, 불순물 영역과 소스·드레인 영역이 중첩되는 부분에서는 반대의 도전형끼리가 서로 상쇄된다. 그 결과, 측벽 아래쪽에서의 소스·드레인 영역의 깊이가 얕아지기 때문에, 짧은 채널 효과를 억제하는 효과가 증대한다.
또한, 본원 발명 7에 따르면, 게이트 전극은 제1 절연막의 재질과는 다른 제2 및 제4 절연막에 의해서 둘러싸여 있다. 이 때문에, 제1 절연막 내에 컨택트 홀을 형성할 때에, 셀프 얼라인 컨택트 형성 기술을 사용할 수 있다.
또한, 본원 발명 8에 따르면, 게이트 전극의 상부에 있어서의 게이트 길이가 더욱 길어지기 때문에, 게이트 저항을 더욱 저감할 수 있다.
또한, 본원 발명 9에 따르면, 측벽의 형상을 반영하여, 게이트 전극의 상부에 있어서의 게이트 길이는 하부에서의 게이트 길이보다도 길어진다. 그 때문에, 게이트 절연막 하의 채널 길이를 넓히는 일없이 게이트 저항을 저감할 수 있다.
또한, 본원 발명 10에 따르면, 공정 (d-1)에 있어서는 제1 절연막을 제거하지 않고 제2 막만을 제거할 수 있다. 또한, 공정 (d-2)에 있어서는 측벽을 제거하지 않고 제1 막만을 제거할 수 있다. 더구나, 제1 막을 제거할 때에 기판의 주면이 손상을 받는 것을 회피할 수 있다.
또한, 본원 발명 11에 따르면, 제1 절연막을 제거하지 않고 구조체만을 제거할 수 있다. 더구나, 구조체를 제거할 때에 기판의 주면이 손상을 받는 것을 회피할 수 있다.
또한, 본원 발명 12에 따르면, 실리콘 산화막으로 이루어지는 게이트 절연막을 형성하는 경우와 비교하면, 게이트 절연막 용량을 증대시킬 수 있어, 반도체 장치의 구동 능력을 높일 수 있다.
또한, 본원 발명 13에 따르면, 공정 (x-1)에 의해서 제1 절연막의 상면 상에 형성된 제3 절연막은 공정 (x-2)에 의해 제거된다. 따라서, 소스·드레인 영역과의 전기적 접촉을 하기 위한 소스·드레인 배선을 제1 절연막 내에 형성한 경우에, 제3 절연막에 기인하여 소스·드레인 배선의 배선 용량이 증대하는 것을 회피할 수 있다.
또한, 본원 발명 14에 따르면, 게이트 전극을 형성하기 위한 도체막의 박막화 공정에서, 제3 절연막을 더불어 제거할 수 있다. 따라서, 제1 절연막의 상면 상에 형성된 제3 절연막을 제거할 때에, 제조 공정을 늘리는 일없이 이것을 제거할 수 있다.
또한, 본원 발명 15에 따르면, 도체막의 박막화는 제3 절연막이 노출된 시점에서 정지되고, 제1 절연막의 상면 상에 형성된 제3 절연막은 에칭에 의해 제거된다. 따라서, 게이트 길이가 긴 게이트 전극의 상부가 박막화에 의해 제거되는 일이 없기 때문에, 게이트 저항을 더욱 저감할 수 있다.
또한, 본원 발명 16에 따르면, 소스·드레인 영역의 도전형과 반대의 도전형을 가지고, 반도체 장치의 동작 임계치 전압을 조정하기 위한 불순물 영역을 기판 내에서 게이트 절연막의 하측에만 국소적으로 형성할 수 있다. 따라서, 소스·드레인 영역과 불순물 영역과의 접합에 기인하여 생기는 접합 용량을 저감할 수 있다.
또한, 본원 발명 17에 따르면, 소스·드레인 영역의 도전형과 반대의 도전형을 가지고, 반도체 장치의 동작 임계치 전압을 조정하기 위한 불순물 영역을 기판 내에서 게이트 절연막 및 측벽의 하측에만 국소적으로 형성할 수 있다. 따라서, 소스·드레인 영역과 불순물 영역과의 접합에 기인하여 생기는 접합 용량을 저감할 수 있다. 더구나, 불순물 영역과 소스·드레인 영역이 중첩되는 부분에서는 반대의 도전형끼리가 서로 상쇄된다. 그 결과, 측벽 하측의 소스·드레인 영역의 깊이가 얕아지기 때문에, 짧은 채널 효과를 억제하는 효과가 증대한다.
또한, 본원 발명 18에 따르면, 제1 절연막의 재질과는 다른 재질로 이루어지는 제2 및 제4 절연막에 의해서 게이트 전극을 둘러쌀 수 있다. 따라서, 제1 절연막 내에 컨택트 홀을 형성할 때에, 셀프 얼라인 컨택트 형성 기술을 사용할 수 있다. 또한, 본원 발명 19에 따르면, 게이트 전극의 상부에 있어서의 게이트 길이가 더욱 길어지기 때문에, 게이트 저항을 더욱 저감할 수 있다.

Claims (3)

  1. 삭제
  2. 기판과,
    상기 기판의 주면 내에서 채널 영역을 사이에 두고 형성된 소스·드레인 영역과,
    상기 소스·드레인 영역이 형성되어 있는 부분의 상기 기판의 상기 주면 상에 형성된 제1 절연막과,
    상기 제1 절연막의 측면 상에 형성된, 제2 절연막으로 이루어지는 측벽과,
    상기 채널 영역이 형성되어 있는 부분의 상기 기판의 상기 주면 상에 형성된, 제3 절연막으로 이루어지는 게이트 절연막과,
    상기 측벽의 측면과 상기 게이트 절연막의 상면에 의해 형성되는 역(逆)테이퍼(taper)형의 오목(凹)부를 충전하도록 형성된 게이트 전극
    을 구비하고,
    상기 제3 절연막은 실리콘 산화막보다 유전률이 큰 재질로 구성되고,
    상기 제3 절연막은, 상기 제1 절연막 및 상기 측벽으로부터 노출하고 있는 부분의 상기 기판의 상기 주면 상 및 상기 측벽의 상기 측면 상에만 형성되는 것을 특징으로 하는 반도체 장치.
  3. (a) 나중에 게이트 전극이 형성되는 부분의 기판의 주면 상에 구조체를 형성하는 공정과,
    (b) 상기 구조체가 형성되어 있지 않은 부분의 상기 기판의 상기 주면 내에 소스·드레인 영역을 형성하는 공정과,
    (c) 상기 구조체가 형성되어 있지 않은 부분의 상기 기판의 상기 주면 상에 제1 절연막을 형성하는 공정과,
    (d) 상기 공정 (c)보다도 나중에 실행되어 상기 구조체를 제거하는 공정과,
    (e) 상기 공정 (d)에 의해서 얻어지는 구조 상에 제2 절연막을 형성하며, 상기 기판의 깊이 방향으로 에칭률이 높은 이방성 에칭에 의해 상기 제2 절연막을 에칭함으로써, 상기 제1 절연막의 측면 상에 측벽을 형성하는 공정과,
    (f) 상기 제1 절연막 및 상기 측벽이 형성되어 있지 않은 부분의 상기 기판의 상기 주면 상에 제3 절연막으로 이루어지는 게이트 절연막을 형성하는 공정과,
    (g) 상기 측벽의 측면과 상기 게이트 절연막의 상면에 의해 형성되는 역테이퍼형의 오목부를 충전하도록 상기 게이트 전극을 형성하는 공정
    을 포함하고,
    상기 공정 (f)에서, 실리콘 산화막보다 유전률이 큰 재질로 이루어지는 상기 제3 절연막이 형성되고,
    상기 공정 (f)는,
    (x-1) 상기 공정 (e)에 의해 얻어지는 구조상에 상기 제3 절연막을 형성하는 공정과,
    (x-2) 상기 제1 절연막의 상면 상에 형성된 상기 제3 절연막을 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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