TW483167B - Semiconductor device and manufacturing method thereof - Google Patents

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TW483167B
TW483167B TW089108283A TW89108283A TW483167B TW 483167 B TW483167 B TW 483167B TW 089108283 A TW089108283 A TW 089108283A TW 89108283 A TW89108283 A TW 89108283A TW 483167 B TW483167 B TW 483167B
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insulating film
film
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gate
substrate
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TW089108283A
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Takashi Kuroi
Yasuyoshi Itoh
Katsuyuki Horita
Katsuomi Shiozawa
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Mitsubishi Electric Corp
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Description

五、發明說明（1) 發明—月
本發明係有關半導體裝置及其製 金屬膜構成之閘極之M〇SFET(金屬 ’ ’广關具有由 及其製造方法。 氧半^脰场效應電晶體） 先行技衝 Μ 0 S F E T之閘極大多採用聚矽膜八 造構成之聚矽化物閘極。惟，藉::物膜之層疊構 減低閘極電阻，實現MOSFET之更高^ # ^ :膜構成閘極在 在以金屬膜構成閘極情形下二二方向極有效。 理由，形忐ρθ打1 ^ 暴表金屬膜之耐熱性低等 成後彤成：° <之’、、处王又到限制。因，例如閘極形 = = 及極區域之熱處理通常會受到限制，接 J 伤’結果’發生源極.汲極電阻增大， MOSFET:驅動能力低下之不當情形。惟，就解決此種不當 :法而'’有人提議藉由形成作為閉極虛體之虛設 琶極，在形成閘極之前形成源極.汲極之方法（替換法）。 圖3 6係頒不具有藉由習知替換法形成之閘極之M〇spET構 ie之剖視圖（參A?、1 9 9 8年國際電子元件會議特刊p p 7 8 5〜 78 8 )。圖36所示習知MOSFET具備半導體θ基數1〇1 ;形成於 半導體基板1 0 1主面内元件分離區域之溝型元件分離構造 1 0 2，選擇性形成於半導體基板1 〇 1主面内元件形成區域， 夾通道區域之一對相對向源極·汲極壓域1 〇 3 ;形成於溝 形元件分離構造1 〇 2上以及經由氧化矽膜1 〇 8形成於源極· 没極區域1 0 3上之氧化石夕膜1 0 4 ;形成於半導體基板1 〇 1主
89108283.ptd 第6頁 483167 五、發明說明（2) 面六元件形成壓域中未形成氧化石夕膜1〇4部 膜1 0 5 ;以及充填氧化功腺]n」 』位、、巴、、彖 ,,_ . 夕fe 1 0 4之側面及閘極絕緣膜丨〇 5之 上表面所形成之凹部而形成之閘極丨〇 6。 圖37〜42係依製程順序顯示圖％所示m〇sfet 面L先，…石夕製半導體基板101之元;分離 扣或之主面上形成猎絕緣膜充填之溝型元件分離構造 V ^^M0SFET ^ ^ ^ ^ ^1 豆4/將硼離子注入半導體基板101内。 广二认，由…乳化法，於半導體基板1 0 1之主面上形成 :1:，後：藉由CVD(化學蒸汽沈積)法，依序形 I夕膜及虱化矽肤於氧化矽膜丨〇 8上。此後，以光 二異方性5蝕法聚矽膜及氮化矽膜圖形4匕，使其x成 二二狀:化藉:匕’於氧化矽膜108上選擇性形成具有聚矽膜、 =及II化㈣UG依序層疊之層疊構造之虛該電極15(圖 内其i:(藉ϊ : t入法將砷離子111注入半導體基板101 域10^ Fn’q/、導體基板101之主面内形成源極.汲極區 ;(圖甘39)。此後，藉由進行熱處理，活化注入之坤離 CMP(化與、Λ，精由CVD法全面形成氧化石夕膜。此後，藉由 面+出^械磨光）法’研磨氧切膜迄虛設電極150之上 形成氧切膜1Q4(圖4(0。其次，除去虛設 :極15及虛設電極15〇下之氧化石夕膜ι〇8(圖41)。於圖41 Γ乳切膜1G4、1G8具有作為用來形成電極之鑄模之功 89108283.ptd 第7頁 483167 五、發明說明（3) 其次，藉由熱氧化法，於半導體基板1 〇1主面上形成氧 化矽膜構成之閘極絕緣膜1 〇 5。此後，藉由CVD法或濺鍍 法，全面形成鎢膜1 13(圖42)。其次，藉由CMP法，研磨嫣 膜113，迄氧化矽膜1〇4之上面露出為止，製得圖36所示構 造。 圖4 3係顯示是有藉由習知替換法形成之閘極之另一 MOSFET構造之剖視圖（參照1 9 98年國際電子元件會議特刊 PP· 777〜78 0 )。圖43所示習知MOSFET具備如同圖56所示 MOSFET之半導體基板1〇；[及溝型元件分離構造1〇2 ;選擇性
形成於半導體基板1 〇 1主面内元件形成區域，夾通道區域 而相對向之一對延伸部丨2 1及源極·汲極區域丨2 2 ;形成於 溝型元件分離構造丨q 2上及經由氧化矽1 2 7形成於延伸部 1 2 1上之氧化矽膜1 2 3 ;形成於氧化矽膜1 2 3側面内之側壁 24 ’形成於半導體基板iQi主面上元件形成區域中未形成 $石夕膜123及側壁124部份之閘極絕緣膜125 ;以及充填側 土 1 2 4之側面及閘極絕緣膜丨2 5之上表面所形成凹部而形成 之閘極1 2 6。 本圖44〜50係依製程順序顯示圖43所示MOSFET製造方法之 ^，圖。首先’藉由與上述相同之方法，製得與圖3 7所示 1 α ^相同之構造。此後，藉由熱氧化法，於半導體基板 取之.主面上形成氧化矽膜127。此後，藉由CVD法，形成 二:膜。此後’藉由以光刻法及異方性乾蝕法所聚矽膜圖 成預定形狀’選擇性形成聚矽膜構成之虛設電極丨 〜氣化矽膜127上（圖44)。
哪167 五、發明說明（4) 其次藉由以離子注入法將砒離子丨2 9注入半導體基板丨〇 j 内，，半導體基板101之主面内形成延伸部121(圖45)。其 二^ ’藉由CVD法全面形成氮化矽膜。此後，藉由以異方性 乾蝕法蝕刻該氮化矽膜，於虛設電極丨2 8之側面上形成氮 化矽膜構成之側壁124。此後，藉由以離子注入法將砒離 子130注入半導體基板1〇1内，形成較延伸部121深之源 極·汲極區域122(圖46)。此後，藉由進行熱處理，活化 注入之砷離子1 3 0。 、其次，藉由CVD法全面形成氧化矽膜，此後，藉由CMp ，’研磨氧化石夕膜，迄虛設電極丨2 8上面露出為止，形成 氧化矽2 3 (圖4 7 )。其次，除去虛設電極丨2 8及虛設電極 128下之氧化矽膜127(圖48)。於圖48中，氧化矽膜123、 1 2 7及侧壁1 2 4有作為用來形成閘極之鑄模之功能。 "其次’藉由熱氧化法，於半導體基板1〇1之主面上形成 氧化矽膜構成之閘極絕緣膜125，此後，藉由CVD法或濺鍍 法，依序全面形成氮化鎢膜131及鎢膜132(圖49)。其次， 藉由光，法，於鶴膜132上形成具有預定圖型之光阻133。 此後^由以異方性乾蝕法蝕刻氮化鎢膜1 3 1及鎢膜1 3 2， 形成由氮化鎢膜134及鎢膜135構成之閘極126 (圖5〇)。如 ，5 0 =不’閘極丨2 6之側端部延伸於氧化矽膜丨2 3上。其 人藉由除去氮化鎢膜135上之光阻133，製得圖43所示構 造 ° 發明所能解決 惟，於此種習知半導體裝置及其製造方法中有如次問 第9頁 89108283.ptd 五、發明說明（5) =化首Li提高隱ET之驅動能力，求得動作速度之高 之間極長度。由於通去/，通/長度大致等於盆 150之際所採用光刻技術之最小成虛設電極 以縮短通道長度之問題。並且疋/斤限制，故有難 微細化虛設電極，亦有間極之^ 了名紐通道長度，單純 v Μ ] 7之間電阻增大之卩1 s首。 又，例如依圖36所示，習知半導雕狀 σ〗碭 金屬膜所構成之閘極106上面露¥。\衣置及其製造方法將 源極·汲極區域電接觸之接觸孔之 '，於形成用來與 閘極與接觸孔接觸之技術 ；垃：有無法使用避免 題。 卩自對準接觸形成技術之問 本發的係為解決此等問題而作 藉由不增大閘電阻，縮短通道長声妲:目的在於提供可 力，實現動作速度之高速化之半^雕= ^m〇sfet之驅動能 並提供具有可使用自對準接觸形=二置及其製造方法， 置及其製造方法。 支街之閘極之半導體裝 解決問題之手段 本發明中申請專利範圍第丨項所载 板，形成於基板主面内，夾通道區域、觀裝置具備：基 形成於基板主面上形成有通道區^ ^之源極·沒極 以及形成於閘極絕緣膜之上表^或部份之閘極絕緣 又，本發明中申請專利範圍 上之旬錐形閘極。 備：基板；於基板主面内夾通道 '所栽之半導體裝置具 叹之源極·汲極區 89108283.ptd 第10頁
i
州167 五、發明說明（6) 域’形成於基板主面上、 '' 絕緣膜；形成於第丨絕/ ^極.汲極區域部份之第 緣版構成之閘極絕緣膜；以;區域部份，由第3絕 肤上面所形成倒錐形凹部而形成之^ ^之側面及閘極絕緣 又，本發明中申請專 二，之閑極。 申請專利範圍第2項所载之"半昂j，所載之半導體裝置如 由介電常數較氧化矽臈大之材質置，其中，第3絕緣膜 又，本發明之半導體裝置，二成二 成於侧壁之側面上。 、 ^中’第3絕緣膜僅延伸形 又’本發明中申請專利範 專利範圍第2項所載半導體装置，i之半寸體裝置如申請 備僅局部形成於閘極絕緣1荑衣下方，、曰中進一步於基板内具 之導電型相反之導電型之雜質區域是有與源極·汲極區域 又，本發明中申請專利笳圚 2 請專利範圍第2項所載半導俨壯、$載半導體裝置如申 域亦形成於基板主面内形成辟，中，源極·汲極區 具備僅區部形成於間極絕緣膜及；Γΐ方進 汲極區域之導電型相反之導電型之雜質區域：有人 4 ffi ® f 6 ^ ^ ^ t Ϊ ^ t 。月專利犯圍弟2項所載半導體裝置， 一 成於閘極之上表面上，盥側辟— 進 乂 /、備形 膜，m3 mi π $ π + H 土 —起圍繞閘極之第4絕緣 弟2及弟4、、、巴、'彖之材質異於第i絕緣膜之材質。 又，本發明中申請專利範圍第?項所載半導體裝置如申
五、發明說明（7) 請專利範圍第2項所載半導俨
延伸形成於第1絕緣膜之上表面上。中，閘極之周緣部 、又’本發明中申請專利節圍M 造方法具備（a)在基板主項所載半導體裝置之製 ;Γ…驟;⑻於部份形成構 部區域之步驟；（C)於基板主面部盖份形成 造體々乂，緣膜之步驟;⑷於步驟(c)後實= 版之步驟，（e)於步驟（d)所 便只仃，除去構 由蝕刻率高之異方 構以上形成第2絕緣膜，藉 於基板主面上去犯i ί 基板深度方向钱刻之步驟. 緣膜構成之閘極絕緣：1 之y彖：,側壁之部分形成由第3絕 閘極絕緣膜之上面所彤二二，以及（g)充填側壁之側面及 方又，本發明中申:專= ^法如申請專利範圍第8項所；半員導所上+導體 中，於步驟（a)中. 牛冷衣置之製造方法，其 構成之第1膜，以及1T f =異於第2絕緣膜材質之材質 ，形成構造體，步：⑷方且 之間，殘留第1膜，除去第貫行於步驟（C)與步驟（6) 驟（e)與步驟⑴之間，_由果晶之/.驟，以及（d-2)實行於步 又，太菸Μ由士 错由濕式餘刻除去第1膜之步驟。 造方法如申χ -專:丨？專利範圍第10項所載半導體裝置之製 構成之構造體，於步Jr由異於第1絕緣膜材質之材質 又，本發明中申請專利由錢除去構造體。 月專利乾圍弟1〗項所載半導體裝置之製 89108283.ptd 第12頁 483167 五、發明說明（8) 造方法如申請專利範圍第8項所載半導體裝置之製造方 法，其中，於步驟（f)中形成由介電常數較氧化石夕膜大之 材質構成之第3絕緣膜。 又，本發明之半導體裝置之製造方法，其中步驟（f)是 有（X - 1 )於步驟（e )所得構造上形成第3絕緣膜之步驟，以 及（x-2)除去形成於第1絕緣膜上而之第3絕緣膜之步驟。 又，本發明之半導體裝置之製造方法，其中，步驟（g) 具有（y-1 )於步驟（x-1 )後實行，在第3絕緣膜上形成閘極 材質之導體膜，（y-2)於步驟（y-1 )後實行，藉由薄膜化導 體膜迄第1絕緣膜上面露出為止，形成閘極之步驟，步驟 (x-2)併行於步驟（y - 2)實行過程中。 又，本發明之半導體裝置之製造方法，其中，步驟（g) 具有（Z- 1 )於步驟（X- 1)後實行，在第3絕緣膜上形成閘極 材質之導體膜之步驟，（Z-2)於步驟（Z-1)與步驟（X-2)間 實行，藉由薄膜化導體膜迄形成於第1絕緣膜之上面上之 第3絕緣膜露出為止，形成閘極之步驟，於步驟（X-2)中， 第3絕緣膜藉由蝕刻步驟（Z-2)所露出之第3絕緣膜將其除 去。 又，本發明中申請專利範圍第1 2項所載半導體裝置之製 造方法如申請專利範圍第8項所載半導體裝置之製造方 法，其中，進一步具備（h)於步驟（e )與步驟（f )間實行， 藉由將雜質導入基板内以罩幕第1絕緣膜及侧壁，形成具 有與源極·汲極區域之導電型相反之導電型之雜質區域之 步驟。
89108283.ptd 第13頁 483167 五、發明說明（9) 又，本發明中申請專利範圍第1 3項所載半導體裝置之製 造方法如申請專利範圍第8項所載半導體裝置之製造方 法，其中，於步驟（b)中，源極·汲極區域亦延伸形成於 構造體周緣部下方之基板主面内，進一步具備（i )於步驟 (d )與步驟（e )間實行，藉由將雜質導入基板内以罩幕第1 絕緣膜，形成具有與源極· >及極區域之導電型相反之導電 型之雜質區域之步驟。 又，本發明中申請專利範圍第1 4項所載半導體裝置之製 造方法如申請專利範圍第8項所載半導體裝置之製造方 法，其中，第1絕緣膜之材質與第2絕緣膜之材質互異，進 一步具備（i )自閘極上面僅除去預定膜原之步驟，以及（k) 於步驟（i)後實行，在閘極上形成異於第1絕緣膜材質之材 質構成之第4絕緣膜之步驟。 又，本發明中申請專利範圍第1 5項所載半導裝置之製造 方法如申請專利範圍第8項所載半導體裝置之製造方法， 其中，步驟（g)具有（g-1)於藉由步驟（f)所得構造上形成 閘極材質之導體膜之步驟，以反（g-2)藉由將導體膜圖型 化，形成具有延伸於第1絕緣膜之上表面上之閘極之步 驟。 發明之實施形態 實施形態1 圖1係顯示本發明實施形態1之MOSFET構造之剖視圖。如 圖1所示，本實施形態1之MOSFET具備半導體基板1 ;形成 於元件分離區域中半導體基板1之主面内之溝型元件分離
89108283.ptd 第14頁 五、發明說明（10) 構造2 ;選擇性形成於元 内，夾通道區域5 0而相對向少°斜5 广體基板1之主面 ^ Η 4 ^ - 申邛3及源極.沒極 坟4，形成於溝型凡件分離構造之上以及 ^ 月萬5側面上之制辟6 γ A 、 7成方；氧化石夕 …面上之側土b，形成於半導體基板1主面上形成右、s 逼區域5 0之閘極絕緣膜7 · ri穷奋埴姻尸$ β ^ 终, 朕（，以及充填侧壁6之侧面及閘極絕 、-彖肤7之上表面所形成凹部而形成之閘極δ。 、'巴 制^〜14係依據製程順序顯示本發明實施形m樣謂 p方法之剖視圖。首先，於單晶石夕製半導體基板！之元 :分離區域之主面内形成藉絕緣膜充填之溝型元件分離構 造2。此後，為求形成井以及調整M〇SFET之動作閾值電 壓’藉由離子注入法，將硼離子9注入半導體基板丨^圖 2)〇 其次，藉由熱氧化法，於半導體基板丨之主面上形成具 有3〜lOnm(納米）程度膜厚之氧化矽膜1〇。此後，藉由c〇 法，於氧化矽膜10上形成具有20()nm程度膜厚之聚矽膜 11 (圖3)。其次，藉由以光刻法及異方性乾蝕法將聚矽膜 圖型化成預定形狀，於氧化矽膜丨0上選擇性形成聚石夕膜構 成之虛設電極（構造體）（圖4)。
其认’藉由肖隹子，主入法’在注入能量為5〜30keV範圍 内，使注入方向相對於半導體基板丨之主面之法線方向傾 斜3 0〜70度，將砷離子15注入半導體基板丄内。藉此，於半 導體1之主面内形成延伸部3(圖5)。其次，藉由9離子注入 法，於注入能量為1 0〜50keV範圍内，使注入方向相對於半
峠丄〇/ 五、發明說明（π) $ :$ =1主面之法線方向垂直或成ΐ()度程度傾斜
Hi半導體基板1内。藉此，於半導體基板1之主面 ^ /成較延伸部3深，且朝虛設電極1 3下方之延伸量少 源、極·汲極區域4 (圖6 )。屮尨，竑& # + ^ 砷離子16。 1叫此後，精由熱處理，活性注入之 石夕膜人唯藉由CVD法，全面形成具有40 0nm程度膜厚之氧化 ::材構：代氧切膜’亦可形成介電常數較氧化= 膜迄？ 膜。此後’藉由CMP法，研磨氧化石夕、 =虛：：極13之上面露出為止，形成氧化石夕膜5(圖”。 圖8人中錯尸乾钱法或濕餘法’除去虛設電極13(圖8)。於 圖8 乳化石夕膜5具有用來形成閑極之鱗模之功能。、 乂μ,，藉由CVD法，全面形成具有1〇〜5〇nm程度膜p夕友 矽膜1 7(圖9)。其次，#由以蝕率又 '子, 沿半導體丨，深度方向，峨切㈣ 面上形成氮化矽膜構成之侧壁6 (圖〗θ )。1次，、貝1 氣酸之濕I虫法，將未形成有氧化石夕膜5及側壁6部曰使用 矽月吴1〇除去，露出半導體基板i之主面。 ^乳化 矽膜12於半導體基板}之主面汊邊乳化 膜10(圖11)。 乂 /、為未除去之氧化矽 其次’ II由熱氧化法，於半導體基板1之主 有2〜1 〇nm程度膜厚，由氧化矽膜 形成具 果，由側壁6之側面與閘極絕緣膜7 矿= '、‘彖肤7，結 ⑺。如圖12所示，凹部18反映(圖 大之倒錐开W次’藉由CVD法或嶋，全面形成成向具上有擴 89108283.ptd 第16頁 483167 五、發明說明（12) H〇〇nm程度膜厚之氮化鎢膜19。此後，藉由CVD法 。全面'成具有，0〜40 0nm程度膜厚之嫣膜20( ‘ ^ 2〇 t ;此，化鎢膜1 9具有用來抑制閘極絕緣膜7反鎢# Μ之反應之障壁金屬之功能。 久鴣 、—其次’藉由CMP法，研磨（薄膜化）_膜2〇及氮化 义虱化矽膜5之上面露出為止。…吴19 氮化鎢膜21乃鸽瞪99鉍接λ、日 兄填凹邛18，形成 =21及鎢月吴22所構成之閘極8(圖14)。藉 *，獲得圖1所示構造。 上步 =上說明固然係有關NMOSFET之製造方法，惟藉由 入離子之摻雜劑之導電型成為相反之制 / 簡SFET。又，藉由使用光刻技術，選擇性進行了離衣子' ‘造NMOSFET 及PMOSFET，可製造CMOSFET。 又，於以上說明中，固然在除去氧化矽膜1 〇之後 ，極絕緣膜7 ’惟亦可不除去氧化矽膜1〇，使用：成新 ，絕緣膜。又，固然就藉由熱氧化形成氧化矽膜構，'、、甲 極絕緣膜7之情形加以說明，惟亦可藉由於熱氧化之成3 力:肋、、NHS等氣體，形成氧氮化膜構成之閘極絕^冰 Ξ明又險：然就使用氮化鎢19來作為障壁金屬之情形加以 月’惟亦可使用氮化鈦膜、氮化鈕膜等其他氮人 + 8代八曰氮化鎢膜。又，固然就使用鎢膜22來作為用於閑極钱 之金屬膜之情形加以說明，惟亦可使用鋁膜等其八° 膜來代替鎢膜。 /、至屬 如此，根據本實施形態1之MOSFET及其製造方法，於^ 化砂膜5側面上，在形成側壁6之後，形成閘極8 。因此氣，
891_.ptd 483167 五、發明說明（13) — I = 部之間極長度較下部之間極 長度長之倒錐形閘極8 。結果，可不增大閘極電阻， 通這長度，可提高MOSFET之驅動能力，求得動作速产之古旦 ί 6化之。Λ而，八由旦於僅縮短一較*設電極13之閘極長度：之： 土 見又之为1，故可貫現較形成虛設電極1 3之際所产 :光刻技術之最小析像限度所限定閘極長度更短之通道木長 ^側壁6由氮化賴構成。因此，形成側壁6之後 :乱:除，氧化石夕膜1〇之際，以及於形成閘極絕緣使 ^ 土 ，月冼牛v脰基板1主面之際，侧壁6不會一银 除去，可避免通道長度變長。 併 =，虛設電極} 3形成於氧化石夕膜1G上。因此 nf除去虛設電極13情形下，亦因此氧切膜1〇存错 可避免半導體基板丨之主面受到損、 壁6亦形成於氧化矽膜1〇上。了同‘地，側 刻氮化石夕膜17之際m产 為了形成側壁6，於蝕 氧化# ^ β ^ ΐ t可措由在側壁6之材質之氮化矽膜盥 二化矽胰之蝕刻選擇比大的/ I、 半導體基板1之主面受到損P ^ m 丁 /、方！生乾蝕，避免 柘1主；<_ π A 又則相^ °結果’可減低於半導I#其 緣r7 形成閘極絕緣膜7之際之異面位準，提古門：二 緣賊7之信賴性。 干权间閘極絕 圖1 5〜1 8係依製程川苜皮弓5 一丄 ^ - t ^ ^ ^ ^ Λ " # ^ ^11 ^M0SFET ^ 矽膜10及聚矽膜u，如圖於圖3所二步驟中形成氧化 屮，叮 β 圖1 5所示，形成氮化石夕膜2 3。μ 。>虱化矽膜23所構成之虛設電極。並且。代‘於
89108283.ptd 第18頁 五、發明說明（14) d示步驟中除去虛設電極乃以及於圖n 士軋，矽膜1〇，如圖16所示，藉由使用磷酸之满蝕法除 去由虱化矽膜23構成之虛設電極。藉由此種製吉方除 :避免於除去虛設電極之際’半導體基板j之主面亦 ，亚可提高閘極絕緣膜7之信賴性。 知 又，取代於圖5所示步驟中形成氧化矽膜丨〇及聚矽 ，如圖1〃7所示，依序成成氧化矽膜丨〇及氮化矽膜η、。 、，，可於氧化矽膜10上形成氮化矽膜24構成之虛設曰 亚且’取代於圖8所示步驟中除去虛設電極13，^㈣所 =’错由係料酸之㈣法，或藉由在氮 艇之崎擇比大的條件下進行異方性乾钱，心：： =24構成之虛設電極。藉由此種製造方法，亦可避免於陕 3 =極之際以及形成側壁之際，避免半導體1之主、： 又到抽iW，可提高閘極絕緣膜7之信賴性。 實綠L形態2 、 上圖19係顯示本發明實施形態2之M0SFET構造之剖視圖。 口圖19所不，本實施形態2之M〇SFET以圖ι 上 =之MQSFET為基礎，取代由氧切膜構成之閘極絕緣/ 膜^。成由介電常數較氧化梦膜大之材質構成之閘極絕緣 、圖2 0〜2 2係依製程順序顯示本發明實施形態2之製 f方法之剖視圖。首先’經由與上述實施形態1相同之步 秘，製得與圖11所示構造相同之構造。其次，藉由cvD法 或濺鍍法，全面形成具有5〜3〇nm程度膜厚之氧化钽膜 89108283.ptd 第19頁 483167 五、發明說明（15) 26(圖20)。其次，如同上述實施形態1，t广 、 化鎢膜1 9及鶴膜2 〇 (圖2 1)。 又予全面形成氮 其次，藉由CMP法，研磨鎢膜2〇、氮 膜26迄氧化矽膜5之上面露出為止，形:膜1 9及氧化鈕 膜22構成之閘極8，以及氧化鈕膜構鎢朕21及鎢 22)。藉由以上步驟，製得圖19所示構造閉極絕緣膜圖 以上固然就使用氧化鈕膜作為由介 之材質構成之閘極絕緣膜情形加㈣日/^氧化梦膜大 脱膜、ΡΖΤ膜等其他高介質膜來取代氮化叙膜亦可使用 如此，根據本實施形態2之MOSFET及A制1、+、 電常數較氧化矽膜大之材質構成閘極絕衣$法’以介 車乂於具有^化⑪膜構成之閑極絕緣膜 才 ’在間極絕緣膜7之膜 形下’可加大閘極絕緣膜容量，提=之= 又：：去形成於氧化石夕膜5上之氧化组膜26。因此，可 動作速度遲延。 、果之配線谷避免電路之 制I24係依製程順序顯示本實施形態2之另一MOSFET j方法之剖視圖。首先，、經由與上述相同之步驟，製得 月)圖21所示構造相同之構造。其次，藉由cMp法，研磨鎢 :2〇及士化鎢膜19迄氧化钽膜以之上面露出為止（圖23)。 /、-入，藉由乾蝕法除去藉研磨露出之氧化钽膜2 6 (圖2 4 )。 於藉此方法製造MOSFET情形丁，除了獲得與上述相同之效 483167 五、發明說明（16) 果外’彳又由於閘極長度長之閘極8上部未藉由研磨除去， 故獲得進一步減低閘極電阻之效果。另一方面，如圖2 2所 示’在藉由用以形成閘極8之研磨一併除去氧化鈕膜2 6情 形下，由於無需圖24所示乾蝕步驟，故獲得可求得製程簡 化之效果。 曰 實施形態3 圖2_5係顯示本實施形態3之M〇SFET構造之剖視圖。如圖 25所示，本實施形態3之M〇SFET以圖工所示上述實施形態工 之M0SFET為基礎，於閘極絕緣膜7下方之半導體基板i内局 =形成用以調整M0SFET之動作間值電壓之通道換雜區域 Z 〇 0 方夕6到27係依製矛王順序本發明實施形態3之M0SFET製造 ==2 Γ於單晶""導體基板1之元件分 # &域之主面内形成以絕緣膜 2 -Mi ^ ^ /Λ； , 半導體基板1内（圖26)。^夺，里=入法„子注， 行旨在調整M0SFET之動作閾值電、；上*述貫施形態1，不二 由與上述實施形態1相同之步驟广之曰離子注入。此後’ > 同之構造。 4得與圖1 0所示構造相 側壁6為罩幕，將硼離子30注入本胃下，以 道摻雜區域28局部形成於半導，體基板1内。藉此， 經由與上述實施形態1相同之井仏土板1内（圖27)。此後 v〜，獲得圖25所示構造 其次，藉由離子注入法，在、、含 度為lx 1(P〜3x 1013/Cm2程度之=能量為50keV程度，濃 側壁6為罢莫，將綳籬不q η > '彳本件下’以氧化石夕膜5及
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^3l67 五、發明說明（17) 如此，根據本實施形態3之MOSFET及其製造方法，通道 裕雜區域2 8局部形成於閘極絕緣膜7下方之半導體基板1 内。因此，可減低具有第1導電型（上述例子為p型）之通道 知雜區域28、具有第2導電型（上述例子為η型）之延伸部3 及源極.汲極區域4所形成之接合容量，可求，M〇SFET之 動作速度之高速化。 復由於通道摻雜區域2 8接受熱處理之次數減少，故可抑 制入半導體基板1内之硼離子3 〇熱擴散至超過必要程度， 可適當調整MOSFET之動作閾值電壓。 f施形態4 圖28係顯示本發明實施形態4之MOSFET構造之剖視圖。 如圖28所示，本實施形態4之M0SFET以圖1所示上述實施形 態1之MOSFET為基礎，於閘極絕緣膜7及側壁6下方之半導 體基板1内局部形成用來調整MOSFET之動作閾值電壓之通 道摻雜區域31。 i 圖29係顯示本發明實施形態4之MOSFET製造方法之一步 驟之剖視圖。首先，如圖26所示，在形成溝型元件分離/構 ^ 2方;、.半$肢基板1主面内之後，為了形成井，將石朋離子注 入半導體基板1内。此時，如同上述實施形態3，不實行旨 在調整MOSFET之動作閾值電壓之離子注入。此後，經由^ 上述實施形態1相同之步驟，製得與圖8所示構造相同之構 造。 其次，藉由離子注入法，在注入能量為50keV程度，濃 度為lx 1(F〜3X i〇]3/cm2程度之條件下，以氧化矽膜5為
483167 五、發明說明（18) 罩幕，將硼離子3 2注入半導體基板1内。藉此，通道摻雜 區域31部形成於半導體基板1内（圖29)。此後，經由與上 述實施形態1相同之步驟，獲得圖2 8所示構造。 如此，根據本實施形態4之MOSFET及其製造方法，通道 摻雜區域3 1局部形成於閘極絕緣膜7及側壁6下方之半導體 基板1内。因此，如同上述實施形態3之MOSFET，可求得 M0SFE之動作速度之高速化。
又’於第1導電型通道摻雜區域31之上部與第2導電型延 伸部3之下部重疊之部份，相反之導電型相互抵消。結 果’由於距半導體基板1之主面之延伸部3之深度變淺，故 亦獲得抑制MOSFET之短通道作用之效果擴大之功效。 實施形態5 圖3 0係鮮員示本發明實施形態5之μ 〇 s F E T構造之剖視圖。 如圖30所示，本實施形態5之M〇SFET以圖i所示上述實施形 態1之MOSFET為基礎，取代閘極8，形成於較氧化矽膜5之 上表面低之位置具有上表面之閘極33，以及形成於閘極33 之上表面上，與側壁6 一起圍繞閘極33之氮化矽膜34。
圖31 32係依製程順序顯示本發明實施形態5之M〇SFET
方；之剖視圖。首先，經由與上述實施形態1相同之 製得與圖14所示構造相同之構造。其次，藉由除去 閘極8上部之一部份，形成閘極33(圖31)。其次’藉CVD mu'有1〇—程度膜原之氮化石夕膜35(圖32)。 露出為止，製夕膜5之上表面
483167 五、發明說明（19) 如此，根據本實施形態5之MOSFET及i f进方本 33為由氮化石夕膜構成之側壁6及形成於間：：：声間極 之氮=34所圍繞。由於與源極.汲極區域4 士：：上 故於此後Y驟中，在形成接觸孔於氧化矽：，觸’ 使用自對準形成技術。亦g 、 之卩示，可 亥k擇比大之條件下，藉由選擇性僅 腰= 免接觸孔與閘極33相互接觸。 乳匕夕馭，可避 …且’=上固然就藉由CMp法除去氮化石夕膜35之 况明’十’亦可藉由異方性钱刻除去氮化石夕膜35。乂此日士 在相對於堆疊之氮切膜35之膜厚，相對間之氧 ^ 間之距離長（例如2倍以上）情形τ，除去閘極Μ之中央部 33之中央部上之氮化矽膜35。,准由於即使於此情形下、 = =緣部上之氮化石夕膜35 ’故可使用上述自對 旱接觸形成技術。 實施形態6 圖33係顯示本實施形態6之M0SFET構造之剖視圖。如圖 33所示，本實施形態6iM0SFET以圖1所示上述實施形態J 之MOSFET為基礎，取代閘極8，形成具有延伸於氧化矽膜5 之上表面上之周緣部之閘極3 6。 圖3 4、3 5係依製程順序顯示本發明實施形態6之μ q $ ρ e τ 製造方法之剖視圖。首先，經由與上述實施形態丨相同之 步驟’獲得與圖1 3所示構造相同之構造。其次，藉由光刻 法’於鎢膜20上形成具有預定圖型之光阻37(圖34)。如圖 34所示，光阻37之側端部延伸於氧化矽膜5之上方。光阻 89108283.ptd 第24頁 五、發明說明（20) 戶:ΐ乳化矽膜5上方之延伸量可藉由變化形成光阻37之際 所使^光罩之罩幕圖型來調整。 之f =，错由以蝕刻率高之異方性乾蝕法沿半導體基板1 及錐21刻氮化鎢膜19及鎢膜2 G ’形成由氮化鎢膜3 8 膜3'9ϋ成之閘極36(圖35)。其次，藉由除去氮化鎢 取39上之光阻37，製得圖33所示構造。 Ϊ Ϊ祕根據本實施形態6之M〇SFET及其製造方法，閘極 上;伸於氧化石夕膜5之上表面上。因此，相較於 度悲丨〜5之M〇SFET，可使閑極36之上部之間極長 * 長 進 步減低閘極電阻。 用=於除去氧化矽膜5上之氮化鎢膜19及鎢膜20之際使 用CMP法’故可求得製造成本減 = 化矽膜5作為乾蝕之卩八之舳方丨广L从 田万、了使用乳 刻。 心蝕之、之蝕刻停止件，故可較容易停止蝕 (發明效果） 根據本發明中有關φ々杳直 a 之閘極長度較下部之門極具存粑圍項者，由於閘極上部 可減低閘極電阻 度長，故不會加大通道長度， 又’根據本發明中有關申杳 ::形；:使閘極上部之以 因此，不會加大通道長度，丌、士 ^ 1又閘極長度長。 食 丌減低閘極電阻。 :根據本發明中有關申請專利範圍 化靖籌成之閑極絕緣 '者’相較於 閘極絕緣膜容量，裎古米道遍# 夺凌置，可增大 谷里挺同+導體裝置之驅動能力。
五、發明說明（21) 又’根據本發明，箆Ί π緣… 面上。因此，在形成用來：源:不形成於第1絕緣膜之上表 極·汲極線於第1絕緣膜内/情^ ·汲極區域電接觸之源 造成源極·汲極配線之配線容旦话’可避免因第3絕緣膜而 又，根據本發明中有關φ 增大。 因源極·汲極區域與^利乾圍第4項者，可減低 又，根據本發明中合所產生的接合容量。 源極.汲極區域與雜質區：：：：範圍第5項者，可減低 且。於雜質區域與诉 D所造成之接合容量。並 型相互抵消。結果：於：=重疊之部份，相反導電 度變淺’故增大抑制 之源極.汲極區域之深 又，根據本發明中申# = 1乍f之效果。 量於第1絕緣膜之第2及U匕圍第6項者，閘極為材質 接觸孔於第1絕緣膜内之、，、、果所圍繞。因此，在形成 術。 τ可使用自對準接觸形成技 又，根據本發明中有關主# 上部之閘極長度變長，故。明 範圍第7項者，由於閘極 又，根據本發明中'有關：f:步減低閘極電阻。 壁之形狀’位於閘極上部之=丨J圍第8項者，反映側 度長。因此，不會加大門技l才長度變得較下部之閘極長 閘極電阻。 ^ °絶緣膜下之通道長度，可減低 (d_:艮據本:明:::"請專利範圍第9項者，於步驟 驟(d-2)中，絕緣膜’僅除去第2膜。又，於步 了不除去側壁’僅除去 89108283.ptd 第26頁 483167 五、發明說明（22) 於除去第1膜之際，基板主面受到損傷。 又，根據本發明中有關申請專利範圍第1 0項者，可不除 去第1絕緣膜，僅除去構造體。並且，可避免於除去構造 體之際，基板之主面受到損傷。 又，根據本發明中有關申請專利範圍第11項者，相較於 形成由氧化矽膜構成之閘極絕緣膜情形，可增大閘極絕緣 膜容量，提高半導體裝置之驅動力。 又，根據本發明，藉由步驟（X-1 )形成於第1絕緣膜之上 表面上之第3絕緣膜藉由步驟（X-2 )除去。因此，在形成用 來與源極·汲極電接觸之源極·汲極配線於第1絕緣膜内 情形下，可避免因第3絕緣膜而造成源極·汲極配線之配 線容量增大。 又，根據本發明，於用來形成閘極之導體膜薄膜化步驟 中，可一併除去第3絕緣膜。因此，在除去形成於第1絕緣 膜之上表面上之第3絕緣膜之際，可不添增製程，將其除 去。 ❹ 又，根據本發明，導體膜之薄膜化於第3絕緣膜露出時 刻停止。藉由蝕刻除去形成於第1絕緣膜之上表面上之第3 絕緣膜。由於閘極長度長之閘極上部不藉由薄膜化除去， 故可進一步減低閘極電阻。 又，根據本發明中有關申請專利範圍第1 2項者，具有與 源極·没極區域之導電型相反之導電型，於基板内，僅在 閘極絕緣膜下方局部形成用來調整半導體裝置之動作閾值 電壓之雜質區域。因此，可減低因源極·汲極區域與雜質
89108283.ptd 第27頁 483167 五、發明說明（23) 區域接合而產生之接合容量。 又，根據本發明中有關申請專利範圍第1 3項者，具有與 ^ 源極·汲極區域之導電型相反之導電型，於基板内，僅在 -閘極絕緣膜及側壁之下方局部形成用來調整半導體裝置之 動作閾值電壓之雜質區域。因此’可減低因源極·没極區 -域與雜質區域接合而產生之接合容量。並且，於雜質區域 _ 與源極·汲極區域重疊部分，相反之導電型相互抵消。結 果，由於侧壁下方之源極·汲極區域之深度變淺，故增大 抑制短通道作用之效果。 又，根據本發明中有關申請專利範圍第1 4項者，可藉異 ¥ 於第1絕緣膜材質之材質構成之第2及第4絕緣膜圍繞閘 極。因此，在形成接觸孔於第1絕緣膜内之際，可使用自 對準接觸形成技術。 又，根據本發明中申請專利範圍第1 5項者，由於閘極上 部之閘極長度進一步變長，故可進一步減低閘極電阻。 元件編號之說明 1 半導體基板 3 延伸部 4 源極·沒極區域 5 氧化碎膜 ^ 6 侧壁 7、2 5 閘極絕緣膜 8 、 33 、 36 閘極 13 虛設電極
89108283.ptd 第28頁 483167 氮化矽膜 氮化鎢膜 鎢膜 五、發明說明（24) 17 ' 23 、 24 18 > 27 1 9 > 21、38 20 > 22 > 39 26 28 ^ 31 50 • 34 、 35 凹部 氧化钽膜 通道滲雜區域 通道區域 <1
89108283.ptd 第29頁 丄 0/ 圖式簡單說明 ------ 圖1係顯不本發明實施形態1之MOSFET構造之剖視圖。 圖2係依製程順序顯示本發明實施形態1之MOSFET製造方· 法之剖視圖。 ' 圖3係依製程順序顯示本發明實施形態1之MOSFET製造方 法之剖視圖。 圖4係依製程順序顯示本發明實施形態1之MOSFET製造方 法之剖視圖。 圖5係依製程順序顯示本發明實施形態1之MOSFET製造方 法之剖視圖。 圖6係依製程順序顯示本發明實施形態1之MOSFET製造务 法之剖視圖。 圖7係依製程順序顯示本發明實施形態1之MOSFET製造万 法之剖視圖。 圖8係依製程順序顯示本發明實施形態1之MOSFET製造方 法之剖視圖。 圖9係依製程順序顯示本發明實施形態1之MOSFET製造方 法之剖視圖。 圖10係依製程順序顯示本發明實施形態1之MOSFET製造 方法之剖視圖。 圖11係依製程順序顯示本發明實施形態1之MOSFET製造 方法之剖視圖。 圖1 2係依製程順序顯示本發明實施形態1之MOSFET製造 方法之剖視圖。 圖13係依製私順序顯示本發明實施形態1之MOSFET製造
第30頁
方法之剖視圖。 圖14係依製程順序顯示本發明實施形態1之MOSFET製造 方法之剖視圖。 圖1 5係依製程順序 製造方法之剖視圖。 圖1 6係依製程順序 製造方法之剖視圖。 圖1 7係依製程順序 製造方法之剖視圖。 圖1 8係依製程順序 製造方法之剖視圖。 圖1 9係顯示本發明 圖2 0係依製程順岸 方法之剖視圖。
顯示本發明實施形態1之另一 Μ 0 S F E T
顯示本發明實施形態1之另一MOSFET 顯示本發明實施形態1之另一 Μ 0 S F Ε Τ « 顯示本發明實施形態1之另一 Μ 0 S F Ε Τ 實施形態2之MOSFET構造之剖視圖。 顯示本發明實施形態2之MOSFET製造 圖2 1係依努鞋値产 古土 + w、a枉順序顯示本發明實施形態2之MOSFET製造 方法之剖視圖。 圖2 2係依製藉丨g 古土々立，丨、日員序顯示本發明實施形態2之M0SFET製造 方法之剖硯圖。 圖2 3係依赞条g丨5
制、土七土〜狂順序顯示本發明實施形態2之另一MOSFET 製造方法之剖視圖。 圖2 4係依萝招丨s 制、止女、、土 、狂；丨貞序顯示本發明實施形態2之另一MOSFET 衣仏方去之剖視圖。 圖2 5係顯示本跻 ^ 同9R在从▲明貫施形態3之MOSFET構造之剖視圖° 圚Z b係依製藉砲 狂；|貝序顯示本發明實施形態3之MOSFET製造
第31頁 483167 圖式簡單說明 方法之剖視圖。 圖27係依製程順序顯示本發明實施形態3之m〇SFET製造 _ 方法之剖視圖。 - 圖28係顯示本發明實施形態4之UOSFET構造之剖視圖。 圖29係顯示本發明實施形態4之μOSFET製造方法之一步 · 驟之剖視圖。 _ 圖30係顯示本發明實施形態5之M〇SFET構造之剖視圖。 圖31係依製程順序顯示本發明實施形態5之MOSFET製造 方法之剖視圖。 圖32係依製程順序顯示本發明實施形態5之MOSFET製造 f 方法之剖視圖。 圖33係顯示本發明實施形態6之M〇SFET構造之剖視圖。 圖34係依製程順序顯示本發明實施形態6之MOSFET製造 方法之剖視圖。 ' 圖35係依製程順序顯示本發明實施形態6之MOSFET製造 方法之剖視圖。 圖36係顯示習知m〇SFET構造之剖視圖。 圖37係依製程順序顯示習知M〇SFET製造方法之剖視圖。 圖38係依製程順序顯示習知製造方法之剖視圖。 圖3 9係依製程順序顯示習知μ 〇 $ ρ e τ製造方法之剖視圖。〇 圖4 0係依製程順序顯示習知％ f ε τ製造方法之剖視圖。 圖4 1係依製I順序顯示習知μ 〇 $ jp ε τ製造方法之剖視圖。 圖4 2係依製权順序顯示習知μ 〇 $ ρ ε τ製造方法之剖視圖。 圖43係顯示習知M〇SFET之另一構造之剖視圖。
89108283.ptd 第32頁 483167 圖式簡單說明 圖44係依製程順序顯示習知MOSFET之另一製造方法之剖 視圖。 圖45係依製程順序顯示習知MOSFET之另一製造方法之剖 視圖。 圖46係依製程順序顯示習知MOSFET之另一製造方法之剖 視圖。 圖47係依製程順序顯示習知MOSFET之另一製造方法之剖 視圖。 圖48係依製程順序顯示習知MOSFET之另一製造方法之剖 視圖。 圖49係依製程順序顯示習知MOSFET之另一製造方法之剖 視圖。 圖50係依製程順序顯示習知MOSFET之另一製造方法之剖 視圖。
89108283.ptd 第33頁

Claims (1)

  1. 申凊專利範圍 1.—種半導體裝置，其 基板； G 3有. 源極·；:及極區域，央、， 面内； 通迢區域而形成於前述基板之主 閘極絕緣膜，形成於 美杯夕兄、+、 、^成有前述通道區域之部份的前述 暴板之刖述主面上；以及 倒錐形閘極，形成# 乂 2·-種半導體裝=絕緣膜之上表面上。 基板； /、 3有· 源極·汲極區域，次，/ 、， 面内； 人住通運區域而形成於前述基板之主 第1絕緣膜，形成於开彡士、 ， 从A、+、*』 、t成有前述源極·汲極區域之部份 的刚述基板之前述主面上； 側壁’由形成於前 成·， j这第1絕緣膜側面上之第2絕緣膜構 閘極絕緣膜，由带士 述Λ柄之命、+、+ ^成於形成有前述通道區域部份之的前 返卷板之刖述主面上筮1 閙炻，以亡吐Γ 巴緣膜構成；以及 面所形成倒铪:則述侧壁之側面及前述閉極絕緣膜之上表 面所形：部的方式所形成。 緣膜係由二電員之半導體裝置，其中前述第3絕 4.如申請化…才質構成。、 述基板内具備雜質區僅之半導體裝置’其進-步於前 方，且具有與前述、僅局部形成在前述閘極絕緣膜下 Λ、極·汲極區域之導電型相反之導電
    89108283.ptd 第34頁 483167 六、申請專利範圍 型 。 5. 如申請專利範圍第2項之半導體裝置，其中前述源 極·汲極區域亦形成於形成有前述側壁之部份的前述基板 之前述主面上； 於前述基板内進一步具備雜質區域，僅局部形成於前述 閘極絕緣膜及前述側壁下方，且具有與前述源極·汲極區 域之導電型相反之導電型。 6. 如申請專利範圍第2項之半導體裝置，其進一步具備 形成於前述閘極之上表面上，且與前述侧壁一起圍繞前述 閘極之第4絕緣膜； 前述第2及第4絕緣膜之材質係異於前述第1絕緣膜之材 質。 7. 如申請專利範圍第2項之半導體裝置，其中前述閘極 之周緣部，係延伸形成於前述第1絕緣膜之上表面上。 8. —種半導體裝置之製造方法，其包含有： (a) 在後來形成閘極之部份的基板主面上形成構造體之 步驟； (b) 在未形成前述構造體部份的前述基板之前述主面内 形成源極·汲極區域之步驟； (c) 在未形成前述構造體部份的前述基板之前述主面上 形成第1絕緣膜之步驟； (d) 在前述步驟c之後實行，除去前述構造體之步驟； (e )在以前述步驟（d)所得構造上形成第2絕緣膜，且在 前述基板之深度方向利用蝕刻率高異方性蝕刻將前述第2
    89108283.ptd 第35頁 10/
    絕緣膜蝕刻 之步驟； 糟此’在h述弟1絕緣月莫 之侧面上形成侧壁 (f )在未形成前述第1絕緣膜及 板之前述主面卜，# &楚q έ “ 彳壁之部份的前述基 步驟；以及 y 、&、版所構成之閘極絕緣膜之
    (g)以充填由前述側壁之側面及 面所形成之倒錐形凹部的方式，形閘極絕緣膜之上表 9.如申請專利範圍第8項之半導體成/署述閘；亟之步驟。 中於前述步驟（a)，係依序層疊異前^衣造方法，其 材質形成之第U，以及異於前述第H/2絕緣膜材質之 成之第2膜，藉此形成前述構造體巴緣膜材質之材質形 前述步^(d)具有： (d - 1 )於前述步驟（c )與前述步驟（㊀）之間每— 述第1膜，以除去前述第2膜之步·驟；以及、丁 殘存前 (d —2)於前述步驟（e)與前述步驟（f)之間實行， 式蝕刻除去前述第1膜之步驟。 9 ‘、 1 0 ·如申請專利範圍第8項之半導體裝置之製造方法，其 中於前述步驟（a )，係形成異於Μ述第1絕緣膜材質之材質 所構成之前述構造髏； 、
    於前述步驟（d)中，前述構造體藉由濕式蝕刻除去。 11.如申請專利範園第8項之半導體裝置之製造方法，其 中於前述步驟（^ )，係形成由"電常數較氧化石夕膜大之材 質構成之第3絕緣勝。 1 2 ·如申請專利範園第8項之半導體裝置之製造方法，其
    483167 六、申請專利範圍 進一步具備： (h )於前述步驟（e )與前述步驟（f )之間實行，藉由以前 述第1絕緣膜及前述側壁作為罩幕而導入雜質於前述基板 内，以形成具有與前述源極· >及極區域之導電型相反之導 電型之雜質區域。 1 3.如申請專利範圍第8項之半導體裝置之製造方法，其 中於前述步驟（b )，前述源極·汲極區域亦延伸形成於前 述構造體之周緣部下方之前述基板之前述主面内， 進一步具備： (i )於前述步驟（d )與前述步驟（e )之間實行，以前述第1 絕緣膜作為罩幕而將雜質導入前述基板内，藉此，形成具 有與前述源極·>及極區域之導電型板反之導電型之雜質區 域。 1 4.如申請專範圍第8項之半導體裝置之製造方法，其中 前述第1絕緣膜之材質與前述第2絕緣膜之材質相異， 進一步具備： (j) 自前述閘極上面僅除去預定膜厚之步驟；以及 (k) 於前述步驟（j)之後實行，於前述閘極上形成異於前 述第1絕緣膜材質之材質所構成之第4絕緣膜之步驟。 1 5.如申請專利範圍第8項之半導體裝置之製造方法，其 中前述步驟（g)具有： (g-1 )於前述步驟（f)所得構造上形成前述閘極之材質之 導體膜之步驟；以及 (g-2)藉由使前述導體膜圖型化，以形成具有延伸於前
    89108283.ptd 第37頁 483167
    89108283.ptd 第38頁
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