KR102167625B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 기판 상에 형성된 게이트 절연막 패턴, 게이트 절연막 패턴 상에 형성된 하부 게이트 전극, 저면의 폭이 하부 게이트 전극의 상면 폭보다 좁고 위로 갈수록 점차 커지는 폭을 가지며 하부 게이트 전극 상에 형성된 상부 게이트 전극, 및 상부 게이트 전극의 측벽을 감싸는 제1 내부 스페이서를 포함하는 게이트 구조물을 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 게이트 구조물을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자가 고 집적화됨에 따라, 게이트 전극 하부에 형성되는 게이트 절연막을 통해 누설 전류가 발생할 수 있다. 이를 방지하기 위해 상기 게이트 전극의 저면과 측벽을 감싸는 고유전막을 형성할 수 있으나, 이로 인해 상기 게이트 전극과 이에 인접하여 형성되는 콘택 플러그 사이에서 기생 커패시턴스가 발생할 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 게이트 구조물을 포함하는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 우수한 특성을 갖는 게이트 구조물을 포함하는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 장치는 기판 상에 형성된 게이트 절연막 패턴, 상기 게이트 절연막 패턴 상에 형성된 하부 게이트 전극, 저면의 폭이 상기 하부 게이트 전극의 상면 폭보다 좁고 위로 갈수록 점차 커지는 폭을 가지며 상기 하부 게이트 전극 상에 형성된 상부 게이트 전극, 및 상기 상부 게이트 전극의 측벽을 감싸는 제1 내부 스페이서를 포함하는 게이트 구조물을 구비한다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 게이트 절연막 패턴 상에 형성되어, 상기 하부 게이트 전극의 저면 및 측벽을 감싸는 고유전막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 게이트 절연막 패턴 상에 형성되어, 상기 고유전막 패턴의 외측벽을 감싸는 제2 내부 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 게이트 전극의 상면 폭은 상기 고유전막 패턴의 저면 폭과 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 게이트 전극의 폭은 상기 상부 게이트 전극의 상면 폭과 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내부 스페이서는 저유전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 기판 상에 상기 게이트 구조물에 인접하여 형성되며 금속을 포함하는 콘택 플러그를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 게이트 전극은 높이에 따라 일정한 폭을 갖는 단일막으로 형성될 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 게이트 절연막 패턴을 형성한다. 상기 게이트 절연막 패턴 상에 하부 게이트 전극을 형성한다. 상기 하부 게이트 전극 상면을 부분적으로 덮는 제1 내부 스페이서를 형성한다. 상기 제1 내부 스페이서 및 상기 하부 게이트 전극 상면에 의해 정의되는 공간을 매립하며, 저면의 폭이 상기 하부 게이트 전극의 상면 폭보다 좁고 위로 갈수록 점차 넓어지는 폭을 갖는 상부 게이트 전극을 상기 하부 게이트 전극 상에 형성한다.
예시적인 실시예들에 있어서, 상기 하부 게이트 전극을 형성할 때, 상기 게이트 절연막 패턴 상에 더미 게이트 전극을 형성하여 이들을 포함하는 더미 게이트 구조물을 정의한다. 상기 더미 게이트 구조물의 측벽을 커버하는 층간 절연막을 형성한다. 상기 더미 게이트 전극을 제거하여 상기 게이트 절연막 패턴을 노출시키는 개구를 형성한다. 상기 노출된 게이트 절연막 패턴, 상기 개구의 측벽 및 상기 층간 절연막 상에 고유전막을 형성한다. 상기 고유전막 상에 상기 개구의 나머지 부분을 채우는 게이트 전극막을 형성한다. 상기 층간 절연막 상면이 노출될 때까지 상기 게이트 전극막 및 상기 고유전막의 상부를 평탄화하여 상기 개구를 채우는 예비 게이트 전극 및 예비 고유전막 패턴을 형성한다. 상기 예비 게이트 전극 및 예비 고유전막 패턴을 부분적으로 제거하여, 상기 하부 게이트 전극 및 이의 저면 및 측벽을 감싸는 고유전막 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 고유전막을 형성하기 이전에, 상기 노출된 게이트 절연막 패턴, 상기 개구의 측벽 및 상기 층간 절연막 상에 원자층 증착(Atomic Layer Deposition: ALD) 공정에 의해 제2 내부 스페이서막을 형성하고, 상기 제2 내부 스페이서막을 이방성 식각하여 상기 개구의 측벽 상에 예비 제2 내부 스페이서를 형성할 수 있다. 또한, 상기 하부 게이트 전극 및 상기 고유전막 패턴을 형성할 때, 상기 예비 제2 내부 스페이서를 부분적으로 제거하여 상기 고유전막 패턴의 측벽을 감싸는 제2 내부 스페이서를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 게이트 전극을 형성할 때, 상기 게이트 절연막 패턴 상에 예비 게이트 전극을 형성하고, 상기 예비 게이트 전극의 상부를 제거하여 상기 하부 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 게이트 전극을 형성할 때, 상기 게이트 절연막 패턴 및 상기 하부 게이트 전극을 수용하며 상기 하부 게이트 전극의 상면을 노출시키는 리세스를 갖는 층간 절연막을 상기 기판 상에 형성할 수 있다. 상기 제1 내부 스페이서를 형성하고 상기 상부 게이트 전극을 형성할 때, 상기 노출된 하부 게이트 전극의 상면, 상기 리세스의 측벽 및 상기 층간 절연막 상에 제1 내부 스페이서막을 형성하고, 상기 제1 내부 스페이서막을 이방성 식각하여 상기 리세스의 측벽 상에 상기 노출된 하부 게이트 전극의 상면을 부분적으로 덮는 상기 제1 내부 스페이서를 형성하며, 상기 노출된 하부 게이트 전극 상면에 상기 리세스의 나머지 부분을 채우는 상기 상부 게이트 전극을 형성할 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 장치는, 게이트 절연막 패턴, 하부 게이트 전극, 내부 스페이서막, 상부 게이트 전극 및 내부 스페이서를 포함한다. 상기 게이트 절연막 패턴은 소자 분리막에 의해 액티브 영역과 필드 영역이 정의되는 기판 및 상기 소자 분리막 상에 형성된다. 상기 하부 게이트 전극은 상기 게이트 절연막 패턴 상에 형성되며, 적어도 상기 액티브 영역에 형성된 제1 부분 및 상기 필드 영역에 형성되며 상기 제1 부분보다 큰 폭을 가지면서 상기 제1 부분에 연결되는 제2 부분을 포함한다. 상기 내부 스페이서는 상기 하부 게이트 전극의 제1 부분 상면을 커버한다. 상기 상부 게이트 전극은 상기 하부 게이트 전극의 제2 부분 상에 형성되어, 저면의 폭이 상기 하부 게이트 전극의 제2 부분 상면의 폭보다 좁으며 위로 갈수록 점차 커지는 폭을 갖는다. 상기 내부 스페이서는 상기 상부 게이트 전극의 측벽을 감싸며 상기 내부 스페이서막에 접촉한다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 게이트 절연막 패턴 상에 형성되어 상기 하부 게이트 전극의 저면 및 측벽을 감싸는 고유전막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 따른 상기 반도체 장치에서, 게이트 구조물은 고유전막 패턴을 포함하므로 누설 전류가 감소될 수 있고, 저유전 물질을 포함하는 제1 내부 스페이서를 구비하므로, 콘택 플러그와의 사이에 발생할 수 있는 기생 커패시턴스를 감소시킬 수 있다. 또한, 상기 게이트 구조물은 하부 게이트 전극을 포함하므로, 상기 제1 내부 스페이서 혹은 상부 게이트 전극에 영향 받지 않고 원하는 전기적 특성을 유지할 수 있다. 나아가, 상기 상부 게이트 전극은 저면에 비해 넓은 상면을 가지므로, 콘택 플러그와 용이하게 접촉할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 10은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12 내지 도 15는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17 내지 도 19는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 21은 상기 반도체 장치의 단면도이다.
도 22, 24 및 26은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이고, 도 23, 25 및 27은 상기 반도체 장치의 단면도들이다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 29는 상기 반도체 장치의 단면도이다.
도 30 및 32는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이고, 도 31 및 33은 상기 반도체 장치의 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
실시예
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(222)을 포함한다. 또한, 상기 반도체 장치는 외부 스페이서(150), 불순물 영역(105), 올려진 소스 드레인(Elevated Source Drain: ESD) 층(160), 금속 실리사이드 패턴(250), 제1 콘택 플러그(240) 및 제1 및 제2 층간 절연막들(170, 230)을 더 포함할 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다. 기판(100)은 소자 분리막(110)이 형성된 필드 영역 및 소자 분리막(110)이 형성되지 않은 액티브 영역으로 구분될 수 있다. 소자 분리막(110)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(222)은 기판(100) 및 소자 분리막(110) 상에 제1 방향으로 연장되도록 형성될 수 있으며, 또한 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
게이트 구조물(222)은 기판(100) 상에 형성된 게이트 절연막 패턴(120), 게이트 절연막 패턴(120) 상에 순차적으로 적층된 하부 및 상부 게이트 전극들(195, 210) 및 상부 게이트 전극(210)의 측벽을 감싸는 제1 내부 스페이서(205)를 포함할 수 있다. 또한, 게이트 구조물(222)은, 게이트 절연막 패턴(120) 상에 형성되어 하부 게이트 전극(195)의 저면 및 측벽을 감싸는 고유전막 패턴(185)을 더 포함할 수 있다.
게이트 절연막 패턴(120)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 고유전막 패턴(185)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 하부 게이트 전극(195)은 상기 제2 방향으로 일정한 제1 폭(w1)을 가질 수 있다. 또한, 상부 게이트 전극(210)은 상기 제2 방향을 따라, 그 저면의 제2 폭(w2)이 하부 게이트 전극(195)의 제1 폭(w1)보다 좁을 수 있으며 위로 갈수록 점차 커지는 폭을 가질 수 있다. 이에 따라, 상부 게이트 전극(210) 상면의 제3 폭(w3)은 하부 게이트 전극(195) 제1 폭(w1)보다 클 수 있으며, 고유전막 패턴(185)의 저면 폭 혹은 게이트 절연막 패턴(120)의 폭과 실질적으로 동일할 수 있다.
하부 및 상부 게이트 전극들(195, 210)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 포함할 수 있다. 이와는 달리, 하부 및 상부 게이트 전극들(195, 210)은 불순물이 도핑된 폴리실리콘을 포함할 수도 있다. 예시적인 실시예들에 있어서, 하부 및 상부 게이트 전극들(195, 210)은 서로 실질적으로 동일한 물질을 포함하여 병합될 수 있다. 이와는 달리, 하부 및 상부 게이트 전극들(195, 210)은 서로 다른 물질을 포함할 수도 있다.
제1 내부 스페이서(205)는 고유전막 패턴(185)의 상면 및 하부 게이트 전극(195) 상면의 일부를 커버할 수 있다. 예시적인 실시예들에 있어서, 제1 내부 스페이서(205)는 상부 게이트 전극(210)의 폭에 대응하여, 위에서 아래로 갈수록 점차 커지는 제1 두께(t1)를 가질 수 있다. 제1 내부 스페이서(205)는 고유전막 패턴(185)보다 작은 유전 상수를 갖는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 내부 스페이서(205)는 실리콘 이산화물(SiO2) 또는 이보다 작은 유전 상수를 갖는 저유전 물질, 예를 들어 불소 혹은 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ(Hydrogen Silsesquioxane), MSSQ(Methyl Silsesquioxane) 등과 같은 무기 폴리머 등을 포함할 수 있다.
외부 스페이서(150)는 게이트 구조물(222)의 측벽에 형성될 수 있다. 외부 스페이서(150)는 예를 들어, 실리콘 질화물 혹은 실리콘 산화물을 포함할 수 있다.
제1 불순물 영역(105)은 게이트 구조물(222)에 인접하는 기판(100)의 액티브 영역 상부에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 불순물 영역(105)은 예를 들어, 붕소(B)와 같은 p형 불순물이 도핑된 단결정 실리콘-게르마늄 혹은 인(P)과 같은 n형 불순물이 도핑된 실리콘 탄화물을 포함할 수 있다. 이와는 달리, 제1 불순물 영역(105)은 p형 혹은 n형 불순물이 도핑된 실리콘을 포함할 수도 있다.
올려진 소스/드레인(ESD) 층(160)은 불순물 영역(105) 상에 형성되어 외부 스페이서(150)에 접촉할 수 있으며, 하부에 형성된 불순물 영역(105)과 동일한 도전형의 불순물을 포함하는 단결정 실리콘을 포함할 수 있다. 올려진 소스/드레인(ESD) 층(160)은 예를 들어, 붕소와 같은 p형 불순물이 도핑된 단결정 실리콘을 포함하거나 혹은, 예를 들어, 인과 같은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다.
불순물 영역(105) 및 올려진 소스/드레인(ESD) 층(160)이 p형 불순물을 포함하는 경우, 인접하는 게이트 구조물(222)과 함께 피모스(P-channel Metal Oxide Semiconductor: PMOS) 트랜지스터를 형성할 수 있고, 불순물 영역(105) 및 올려진 소스/드레인(ESD) 층(160)이 n형 불순물을 포함하는 경우, 인접하는 게이트 구조물(222)과 함께 엔모스(N-channel Metal Oxide Semiconductor: NMOS) 트랜지스터를 형성할 수 있다. 즉, 불순물 영역(105)과 올려진 소스/드레인(ESD) 층(160)은 함께 트랜지스터의 소스/드레인 영역의 기능을 수행할 수 있다. 이때, 불순물 영역들(105) 사이의 기판(100) 상부에는 상기 트랜지스터의 채널(C)이 형성될 수 있다.
금속 실리사이드 패턴(250)은 올려진 소스/드레인(ESD) 층(160) 상부에 형성될 수 있다. 일 실시예에 있어서, 금속 실리사이드 패턴(250)은 올려진 소스/드레인(ESD) 층(160)을 관통하여 불순물 영역(105)의 상면에 접촉할 수 있다. 금속 실리사이드 패턴(250)은 예를 들어, 니켈 실리사이드, 코발트 실리사이드, 백금 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
제1 층간 절연막(170)은 게이트 구조물(222) 및 외부 스페이서(150)의 측벽을 감싸며, 제1 불순물 영역(105), 올려진 소스 드레인(ESD) 층(160) 및 금속 실리사이드 패턴(250)을 커버할 수 있다. 제2 층간 절연막(230)은 제1 층간 절연막(170) 및 게이트 구조물(222) 상에 형성될 수 있다. 제1 및 제2 층간 절연막들(170, 230)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 층간 절연막(230)은 제1 층간 절연막(170)과 실질적으로 동일한 물질을 포함할 수도 있고 서로 다른 물질을 포함할 수도 있다.
제1 콘택 플러그(240)는 제1 및 제2 층간 절연막들(170, 230)을 관통하여 금속 실리사이드 패턴(250) 상에 형성될 수 있다. 제1 콘택 플러그(240)는 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다. 또한, 제1 콘택 플러그(240)는 금속을 포함하는 도전막 패턴(도시하지 않음) 및 이의 저면 및 측벽을 감싸며 금속 질화물을 포함하는 배리어막 패턴(도시하지 않음)을 포함할 수도 있다.
상기 반도체 장치에 포함된 게이트 구조물(222)은 게이트 절연막 패턴(120)과 하부 게이트 전극(195) 사이에 고유전막 패턴(185)을 포함하므로, 누설 전류가 감소될 수 있다. 또한, 게이트 구조물(222)은 상부 게이트 전극(210)의 측벽을 감싸며 저유전 물질을 포함하는 제1 내부 스페이서(205)를 구비하므로, 게이트 구조물(222)과 제1 콘택 플러그(240) 사이에 발생할 수 있는 기생 커패시턴스를 감소시킬 수 있다.
한편, 기판(100) 상부에 형성되는 채널(C)의 전기장에 직접적인 영향을 주는 하부 게이트 전극(195)은 제1 내부 스페이서(205)와 무관하게 상기 제2 방향으로 일정한 제1 폭(w1)을 가질 수 있다. 이에 따라, 게이트 구조물(222)이 하부 게이트 전극(195)을 포함하므로, 비록 게이트 구조물(222)이 제1 내부 스페이서(205)의 제1 두께(t1)에 연동하여 변화되는 폭을 갖는 상부 게이트 전극(210)을 포함하더라도, 상기 반도체 장치는 이에 영향 받지 않고 원하는 전기적 특성을 유지할 수 있다.
또한, 상부 게이트 전극(210)은 제1 내부 스페이서(205)에 의해 저면의 제2 폭(w2)은 비록 좁을 수 있으나 상면의 제3 폭(w3)은 이보다 넓으므로, 상부 게이트 전극(210) 상에 접촉하는 콘택 플러그(도시되지 않음)를 용이하게 형성할 수 있다.
도 2 내지 도 10은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 1에 도시된 반도체 장치를 제조하기 위해 사용될 수 있으나 반드시 이에 한정되는 것은 아니다.
도 2를 참조하면, 기판(100) 상에 소자 분리막(110)을 형성한 후, 기판(100) 및 소자 분리막(110) 상에 더미 게이트 구조물(dummy gate structure)(140) 및 외부 스페이서(outer spacer)(150)를 형성한다.
기판(100)은 소자 분리막(110)이 형성된 필드 영역 및 소자 분리막(110)이 형성되지 않은 액티브 영역으로 구분될 수 있다. 예시적인 실시예들에 따르면, 소자 분리막(110)은 에스티아이(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있다.
더미 게이트 구조물(140)은 소자 분리막(110)이 형성된 기판(100) 상에 게이트 절연막 및 더미 게이트 전극막을 순차적으로 형성하고, 사진 식각 공정을 통해 상기 더미 게이트 전극막 및 상기 게이트 절연막을 패터닝함으로써 형성될 수 있다. 이에 따라, 더미 게이트 구조물(140)은 기판(100) 및 소자 분리막(110) 상에 순차적으로 적층된 게이트 절연막 패턴(120) 및 더미 게이트 전극(130)을 포함하도록 형성될 수 있다. 이때, 더미 게이트 구조물(140)은 기판(100)의 상기 액티브 영역에만 형성될 수도 있고, 혹은 소자 분리막(110) 상에도 형성되어 기판(100)의 상기 액티브 영역 및 필드 영역 모두에 형성될 수도 있다. 예시적인 실시예들에 있어서, 더미 게이트 구조물(140)은 기판(100) 및 소자 분리막(110) 상에 제1 방향으로 연장되도록 형성될 수 있으며, 또한 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
상기 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다. 이와는 달리, 상기 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있으며, 예를 들어 폴리실리콘을 포함하도록 형성될 수 있다.
이후, 더미 게이트 구조물(140)을 커버하는 외부 스페이서막을 기판(100) 및 소자 분리막(110) 상에 형성하고 이를 이방성 식각하여, 더미 게이트 구조물(140) 측벽에 외부 스페이서(150)를 형성할 수 있다. 상기 외부 스페이서막은 예를 들어, 실리콘 질화물 혹은 실리콘 산화물을 포함하도록 형성될 수 있다.
도 3을 참조하면, 더미 게이트 구조물(140)에 인접하는 기판(100)의 액티브 영역 상부에 불순물 영역(105)을 형성하고, 불순물 영역(105) 상에 올려진 소스/드레인(ESD) 층(160)을 형성한다.
구체적으로, 더미 게이트 구조물(140) 및 외부 스페이서(150)를 식각 마스크로 사용하여 기판(100)의 액티브 영역 상부를 제거함으로써 트렌치(도시되지 않음)를 형성한 후, 상기 트렌치를 채우는 불순물 영역(105)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 트렌치에 의해 노출된 기판(100) 상면을 시드(seed)로 사용하는 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 불순물 영역(105)을 형성할 수 있다. 상기 제1 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이에 따라, 피모스(PMOS) 트랜지스터의 불순물 영역(105)이 형성될 수 있다.
이와는 달리, 상기 제1 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스 및 SiH3CH3 가스 등을 소스 가스로 사용하여 수행할 수도 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수도 있다. 이 때에는, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다. 이에 따라, 엔모스(NMOS) 트랜지스터의 불순물 영역(105)이 형성될 수도 있다.
이후, 제2 선택적 에피택시얼 성장(SEG) 공정을 수행하여 불순물 영역(105) 상에 올려진 소스/드레인(ESD) 층(160)을 형성한다. 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 불순물 영역(105)을 시드(seed)로 사용하여 수행될 수 있다. 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스 및 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 사용하여 수행할 수 있으며, 이에 따라 p형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다. 혹은, 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 디클로로실란(SiH2Cl2) 가스 및 포스핀(PH3) 가스와 같은 n형 불순물 소스 가스를 사용하여 수행할 수도 있으며, 이에 따라 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수도 있다.
예시적인 실시예들에 따르면, 불순물 영역(105)을 형성하는 상기 제1 선택적 에피택시얼 성장(SEG) 공정과 올려진 소스/드레인(ESD) 층(160)을 형성하는 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 인시튜(in-situ)로 수행될 수 있다. 즉, 불순물 영역들(105)을 형성할 때, 실리콘 소스 가스, 게르마늄 소스 가스 및 p형 불순물 소스 가스를 공급하여 선택적 에피택시얼 성장(SEG) 공정을 수행한 후, 상기 게르마늄 소스 가스 공급을 중단하여 올려진 소스/드레인(ESD) 층(160)을 형성할 수 있다. 이와는 달리, 불순물 영역(105)을 형성할 때, 실리콘 소스 가스, 탄소 소스 가스 및 n형 불순물 소스 가스를 공급하여 선택적 에피택시얼 성장(SEG) 공정을 수행한 후, 상기 탄소 소스 가스 공급을 중단하여 올려진 소스/드레인(ESD) 층(160)을 형성할 수도 있다.
한편, 지금까지는 트렌치 형성 공정 및 선택적 에피택시얼 성장(SEG) 공정에 의해 불순물 영역(105)을 형성하는 것을 설명하였으나, 경우에 따라서 불순물 영역(105)은 단순히 더미 게이트 구조물(140)에 인접하는 기판(100) 상부에 이온 주입 공정을 통해 불순물을 주입함으로써 형성될 수도 있다. 또한, 지금까지는 불순물 영역(105) 상에 올려진 소스/드레인(ESD) 층(160)을 형성하는 것에 대해 설명하였으나, 경우에 따라서 올려진 소스/드레인(ESD) 층 형성 공정은 생략될 수도 있다. 다만 이하에서는 설명의 편의를 위해서, 선택적 에피택시얼 성장(SEG) 공정에 의해 불순물 영역(105)을 형성하고, 또한 불순물 영역(105) 상에 올려진 소스/드레인(ESD) 층(160)을 형성하는 경우에 대해서만 설명하도록 한다.
도 4를 참조하면, 더미 게이트 구조물(140), 외부 스페이서(150) 및 올려진 소스/드레인(ESD) 층(160)을 덮는 제1 층간 절연막(170)을 충분한 높이로 형성한 후, 더미 게이트 구조물(140) 상면이 노출될 때까지 제1 층간 절연막(170)을 평탄화한다. 제1 층간 절연막(170)을 형성하기 이전에, 더미 게이트 구조물(140), 외부 스페이서(150) 및 올려진 소스/드레인(ESD) 층(160) 상에 예를 들어, 실리콘 질화물을 포함하는 식각 저지막(도시되지 않음)을 더 형성할 수도 있다.
제1 층간 절연막(170)은 예를 들어, 실리콘 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
이후, 노출된 더미 게이트 구조물(140)의 더미 게이트 전극(130)을 제거하여, 게이트 절연막 패턴(120) 상면을 노출시키는 제1 개구(175)를 형성한다. 즉, 제1 개구(175)는 게이트 절연막 패턴(120)의 상면과 외부 스페이서(150)의 내측벽에 의해 정의될 수 있다. 한편, 더미 게이트 전극(130)은 습식 식각 공정 혹은 건식 식각 공정에 의해 제거될 수 있다.
도 5를 참조하면, 노출된 게이트 절연막 패턴(120) 상면 및 제1 개구(175)의 측벽에 예비 고유전막 패턴(180)을 형성하고, 제1 개구(175)의 나머지 부분을 채우는 예비 게이트 전극(190)을 예비 고유전막 패턴(180) 상에 형성한다.
구체적으로, 노출된 게이트 절연막 패턴(120) 상면, 제1 개구(175)의 측벽 및 제1 층간 절연막(170)의 상면에 고유전막을 형성하고, 제1 개구(175)의 나머지 부분을 충분히 채우는 제1 게이트 전극막을 상기 고유전막 상에 형성한다.
상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 제1 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 제1 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 제1 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
이후, 제1 층간 절연막(170)의 상면이 노출될 때까지, 상기 제1 게이트 전극막 및 상기 고유전막을 평탄화하여, 게이트 절연막 패턴(120) 상면 및 제1 개구(175)의 측벽 상에 예비 고유전막 패턴(180)을 형성하고, 예비 고유전막 패턴(180) 상에 제1 개구(175)의 나머지 부분을 채우는 예비 게이트 전극(190)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및 또는 에치 백 공정에 의해 수행될 수 있다.
도 6을 참조하면, 예비 게이트 전극(190) 및 예비 고유전막 패턴(180)의 상부를 제거하여 리세스(177)를 형성하며, 이에 따라 하부 게이트 전극(195) 및 고유전막 패턴(185)이 각각 형성된다. 즉, 리세스(177)는 외부 스페이서(150)의 상부 내측벽과, 하부 게이트 전극(195) 및 고유전막 패턴(185)의 상면들에 의해 정의될 수 있다.
도 7을 참조하면, 하부 게이트 전극(195) 및 고유전막 패턴(185)의 상면들, 리세스(177)의 측벽 및 제1 층간 절연막(170) 상면에 제1 내부 스페이서막(200)을 형성한다. 예시적인 실시예들에 있어서, 제1 내부 스페이서막(200)은 일정한 두께를 갖도록 형성될 수 있다.
제1 내부 스페이서막(200)은 고유전막 패턴(185)보다 작은 유전 상수를 갖는 물질을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 내부 스페이서막(200)은 실리콘 이산화물(SiO2) 또는 이보다 작은 유전 상수를 갖는 저유전 물질, 예를 들어 불소 혹은 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함하도록 형성될 수 있다.
도 8을 참조하면, 제1 내부 스페이서막(200)을 부분적으로 제거하여 제1 내부 스페이서(205)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 내부 스페이서(205)는 제1 내부 스페이서막(200)을 이방성 식각하여 형성될 수 있으며, 이에 따라 제1 내부 스페이서(205)는 리세스(177) 측벽 상에 형성될 수 있다. 이때, 제1 내부 스페이서(205)는 고유전막 패턴(185)의 상면 및 하부 게이트 전극(195)의 상면 일부를 덮도록 형성될 수 있다.
한편, 제1 내부 스페이서막(200)이 일정한 두께를 갖도록 형성되었다 하더라도, 상기 이방성 식각 공정의 특성 상, 제1 내부 스페이서(205)는 아래로 갈수록 점차 커지는 제1 두께(t1)를 갖도록 형성될 수 있으며, 이에 따라 제1 내부 스페이서(205)가 형성된 리세스(177)의 나머지 부분은 이와는 반대로 위로 갈수록 점차 커지는 폭을 갖도록 형성될 수 있다.
도 9를 참조하면, 리세스(177)의 나머지 부분을 채우는 상부 게이트 전극(210)을 하부 게이트 전극(195) 및 제1 내부 스페이서(205) 상에 형성한다.
예시적인 실시예들에 있어서, 상부 게이트 전극 상부(210)는, 리세스(177)의 나머지 부분을 충분히 채우는 제2 게이트 전극막을 하부 게이트 전극(195) 및 제1 내부 스페이서(205) 상에 형성한 후, 제1 층간 절연막(170) 상면이 노출될 때까지 상기 제2 게이트 전극막을 평탄화하여 형성할 수 있다.
리세스(177)의 형상에 따라, 상부 게이트 전극(210)은 위로 갈수록 점차 커지는 폭을 갖도록 형성될 수 있다. 이에 따라, 상부 게이트 전극(210) 저면의 제2 폭(w2)은 하부 게이트 전극(195)의 제1 폭(w1)보다 작을 수 있으나, 상부 게이트 전극(210) 상면의 제3 폭(w3)은 하부 게이트 전극(195)의 제1 폭(w1)보다 클 수 있다. 예시적인 실시예들에 있어서, 상부 게이트 전극(210) 상면의 제3 폭(w3)은 고유전막 패턴(185) 저면의 폭과 실질적으로 동일하도록 형성될 수 있다.
상기 제2 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 제2 게이트 전극막은 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 전극막은 상기 제1 게이트 전극막과 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이 경우 하부 게이트 전극(195) 및 상부 게이트 전극(210)은 서로 병합될 수 있다. 이와는 달리, 상기 제2 게이트 전극막은 상기 제1 게이트 전극막과 다른 물질을 포함하도록 형성될 수도 있다.
전술한 공정들에 의해서, 기판(100) 및/또는 소자 분리막(110) 상에, 게이트 절연막 패턴(120), 고유전막 패턴(185), 하부 게이트 전극(195), 상부 게이트 전극(210) 및 제1 내부 스페이서(205)를 포함하는 게이트 구조물(222)이 형성될 수 있다. 게이트 구조물(222)과 이에 인접한 불순물 영역(105) 및 올려진 소스/드레인(ESD) 층(160)은 함께 트랜지스터를 형성할 수 있으며, 불순물 영역(105) 및 올려진 소스/드레인(ESD) 층(160)은 함께 상기 트랜지스터의 소스/드레인 영역의 역할을 수행할 수 있다.
도 10을 참조하면, 제1 층간 절연막(170) 및 게이트 구조물(222) 상에 제2 층간 절연막(230)을 형성하고, 제1 및 제2 층간 절연막들(170, 230)을 관통하면서 올려진 소스/드레인(ESD) 층(160) 상면을 노출시키는 제2 개구(235)를 형성한다.
제2 층간 절연막(230)은 예를 들어, 실리콘 산화물을 사용하여 형성할 수 있다. 제2 층간 절연막(230)은 제1 층간 절연막(170)과 실질적으로 동일한 물질을 사용하여 형성할 수도 있고 서로 다른 물질을 사용하여 형성할 수도 있다.
제2 개구(235)는 제2 층간 절연막(230) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이때, 올려진 소스/드레인(ESD) 층(160) 상부 일부가 제거되어 리세스(도시되지 않음)가 형성될 수도 있다.
다시 도 1을 참조하면, 제2 개구(235)에 의해 노출된 올려진 소스/드레인(ESD) 층(160) 부분 상에 금속 실리사이드 패턴(250)을 형성한다.
구체적으로, 노출된 올려진 소스/드레인(ESD) 층(160)의 상면, 제2 개구(235)의 측벽 및 제2 층간 절연막(230)의 상면에 금속막을 형성하고 이를 열처리함으로써, 올려진 소스/드레인(ESD) 층(160)과 상기 금속막을 반응시키는 실리사이데이션(silicidation) 공정을 수행할 수 있다. 일 실시예에 있어서, 상기 열처리는 대략 섭씨 400도 이하의 온도에서 수행될 수 있다.
이에 따라, 올려진 소스/드레인(ESD) 층(160)의 상부에 금속 실리사이드 막이 형성될 수 있으며, 상기 금속막 중에서 반응하지 않은 부분을 제거함으로써, 올려진 소스/드레인(ESD) 층(160) 상에 금속 실리사이드 패턴(250)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 금속막은 니켈, 코발트, 백금 등을 사용하여 형성될 수 있으며, 이에 따라 금속 실리사이드 패턴(250)은 예를 들어, 니켈 실리사이드, 코발트 실리사이드, 백금 실리사이드 등을 포함하도록 형성될 수 있다.
이후, 제2 개구(235)를 채우는 제1 콘택 플러그(240)를 형성한다.
제1 콘택 플러그(240)는 금속 실리사이드 패턴(250)의 상면, 제2 개구(235)의 측벽 및 제2 층간 절연막(230) 상면에 배리어막(도시되지 않음)을 형성하고, 상기 배리어막 상에 제2 개구(235)의 나머지 부분을 충분히 채우는 도전막을 형성한 후, 제2 층간 절연막(230) 상면이 노출될 때까지 상기 도전막 및 상기 배리어막의 상부를 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 배리어막은 금속 또는 금속 질화물을 포함하도록 형성될 수 있으며, 상기 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치가 완성될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 제2 내부 스페이서를 더 포함하는 것을 제외하고는 도 1에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 11을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(224)을 포함한다. 또한, 상기 반도체 장치는 외부 스페이서(150), 불순물 영역(105), 올려진 소스 드레인(Elevated Source Drain: ESD) 층(160), 금속 실리사이드 패턴(250), 제1 콘택 플러그(240) 및 제1 및 제2 층간 절연막들(170, 230)을 더 포함할 수 있다.
게이트 구조물(224)은 기판(100) 상에 형성된 게이트 절연막 패턴(120), 게이트 절연막 패턴(120) 상에 순차적으로 적층된 하부 및 상부 게이트 전극들(195, 210) 및 상부 게이트 전극(210)의 측벽을 감싸는 제1 내부 스페이서(205)를 포함할 수 있다. 또한, 게이트 구조물(222)은, 게이트 절연막 패턴(120) 상에 형성되어 하부 게이트 전극(195)의 저면 및 측벽을 감싸는 고유전막 패턴(185)과, 게이트 절연막 패턴(120) 상에 형성되어 고유전막 패턴(185)의 측벽을 감싸는 제2 내부 스페이서(267)를 더 포함할 수 있다.
제2 내부 스페이서(267)는 제2 방향으로 제2 두께(t2)를 가질 수 있다. 예시적인 실시예들에 있어서, 제2 두께(t2)는 고유전막 패턴(185)의 두께 혹은 제1 내부 스페이서(205)의 제1 두께(t1)보다 더 작을 수 있다.
제2 내부 스페이서(267)는 고유전막 패턴(185)보다 작은 유전 상수를 갖는 물질을 포함할 수 있다. 예들 들어, 제2 내부 스페이서(267)는 실리콘 이산화물(SiO2) 또는 이보다 작은 유전 상수를 갖는 저유전 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 내부 스페이서(267)는 원자층 증착 산화물(ALD oxide)을 포함할 수 있다.
상기 반도체 장치 역시 도 1에 도시된 반도체 장치와 유사하게, 고유전막 패턴(185)에 의한 누설 전류가 감소, 제1 내부 스페이서(205)에 의한 기생 커패시턴스를 감소 효과를 가질 수 있다.
이에 더하여, 상기 반도체 장치는 제2 내부 스페이서(267)를 더 포함하며, 제2 내부 스페이서(267)가 갖는 제2 두께(t2)에 연동되어 하부 게이트 전극(195)이 갖는 제1 폭(w1)이 조절될 수 있다. 즉, 후술할 제2 내부 스페이서(267) 공정 시, 제2 내부 스페이서(267)의 제2 두께(t2)가 증가하면 하부 게이트 전극(195)의 제1 폭(w1)이 감소할 수 있다. 이에 따라, 하부 게이트 전극(195)이 기판(100) 상부에 형성되는 채널(C)의 전기장에 주는 영향이 조절될 수 있으며, 이를 적절히 이용하여 상기 반도체 장치가 원하는 전기적 특성, 예를 들어 증가된 드레인 전류 등을 확보할 수 있다.
도 12 내지 도 15는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 11에 도시된 반도체 장치를 제조하기 위해 사용될 수 있으나 반드시 이에 한정되는 것은 아니다. 또한, 상기 반도체 장치 제조 방법은 도 2 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
먼저 도 2 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 12를 참조하면, 노출된 게이트 절연막 패턴(120) 상면, 제1 개구(175)의 측벽 및 제1 층간 절연막(170)의 상면에 제2 내부 스페이서막(260)을 형성한다.
예시적인 실시예들에 있어서, 제2 내부 스페이서막(260)은 원자층 증 착(ALD) 공정에 의해 일정한 두께로 형성될 수 있으며, 제2 내부 스페이서막(260)은 미세한 두께 조절이 가능하도록 형성될 수 있다. 제2 내부 스페이서막(260)은 예를 들어, 실리콘 이산화물(SiO2) 또는 이보다 작은 유전 상수를 갖는 저유전 물질을 포함하도록 형성될 수 있다.
도 13을 참조하면, 제2 내부 스페이서막(260)을 이방성 식각하여, 제1 개구(175)의 측벽 상에 예비 제2 내부 스페이서(265)를 형성한다. 이에 따라, 게이트 절연막 패턴(120)의 가장자리 상에는 제2 두께(t2)를 갖는 예비 제2 내부 스페이서(265)가 형성될 수 있다. 이방성 식각 공정의 특성 상, 예비 제2 내부 스페이서(265)의 제2 두께(t2)는 위에서 아래로 갈수록 점차 증가할 수 있으나, 예비 제2 내부 스페이서(265)의 제2 두께(t2)가 얇으므로, 상기 증가폭은 미세할 수 있다.
도 14를 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 게이트 절연막 패턴(120) 상면 및 예비 제2 내부 스페이서(265)의 측벽 상에 예비 고유전막 패턴(180)을 형성하고, 예비 고유전막 패턴(180) 상에 제1 개구(175)의 나머지 부분을 채우는 예비 게이트 전극(190)을 형성할 수 있다.
도 15를 참조하면, 도 6 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 내부 스페이서(205) 및 상부 게이트 전극(210)을 형성한다.
다시 도 11을 참조하면, 도 10 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 올려진 소스/드레인(ESD) 층(160), 금속 실리사이드 패턴(250), 제1 및 제2 층간 절연막들(170, 230) 및 제1 콘택 플러그(240)를 형성하여 상기 반도체 장치를 완성할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 하부 및 상부 게이트 전극들 및 고유전막 패턴을 제외하고는 도 1에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 16을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(226)을 포함한다. 또한, 상기 반도체 장치는 외부 스페이서(150), 불순물 영역(105), 올려진 소스 드레인(Elevated Source Drain: ESD) 층(160), 금속 실리사이드 패턴(250), 제1 콘택 플러그(240) 및 제1 및 제2 층간 절연막들(170, 230)을 더 포함할 수 있다.
게이트 구조물(226)은 기판(100) 상에 형성된 게이트 절연막 패턴(120), 게이트 절연막 패턴(120) 상에 순차적으로 적층된 하부 및 상부 게이트 전극들(305, 210) 및 상부 게이트 전극(210)의 측벽을 감싸는 제1 내부 스페이서(205)를 포함할 수 있다.
하부 게이트 전극(305)은 상기 제2 방향으로 일정한 제1 폭(w1)을 가질 수 있다. 이때, 하부 게이트 전극(305)의 제1 폭(w1)은 게이트 절연막 패턴(120)의 폭과 실질적으로 동일할 수 있다. 한편, 상부 게이트 전극(210)은 상기 제2 방향을 따라, 그 저면의 제2 폭(w2)이 하부 게이트 전극(305)의 제1 폭(w1)보다 좁을 수 있으며 위로 갈수록 점차 커지는 폭을 가질 수 있다. 이에 따라, 상부 게이트 전극(210) 상면의 제3 폭(w3)은 하부 게이트 전극(305) 제1 폭(w1) 혹은 게이트 절연막 패턴(120)의 폭과 실질적으로 동일할 수 있다.
하부 및 상부 게이트 전극들(305, 210)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, 하부 및 상부 게이트 전극들(305, 210)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저저항 금속 혹은 이를 포함하는 금속 질화물을 포함할 수도 있다. 예시적인 실시예들에 있어서, 하부 및 상부 게이트 전극들(305, 210)은 서로 실질적으로 동일한 물질을 포함하여 병합될 수 있다. 이와는 달리, 하부 및 상부 게이트 전극들(305, 210)은 서로 다른 물질을 포함할 수도 있다.
상기 반도체 장치는 제1 내부 스페이서(205)에 의한 기생 커패시턴스를 감소 효과를 가질 수 있다. 즉, 제1 내부 스페이서(205)가 형성됨으로써, 상부 게이트 전극(210)과 인접하는 제1 콘택 플러그(240) 사이의 거리가 멀어져 이들 사이에 발생하는 기생 커패시턴스가 감소될 수 있다.
한편, 기판(100) 상부에 형성되는 채널(C)의 전기장에 직접적인 영향을 주는 하부 게이트 전극(305)은 제1 내부 스페이서(205)와 무관하게 상기 제2 방향으로 일정한 제1 폭(w1)을 가질 수 있으며, 이에 따라 상기 반도체 장치는 상부 게이트 전극(210)의 형상 및/또는 제1 내부 스페이서(205)의 존재에 의해 영향 받지 않고 원하는 전기적 특성을 유지할 수 있다.
도 17 내지 도 19는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 16에 도시된 반도체 장치를 제조하기 위해 사용될 수 있으나 반드시 이에 한정되는 것은 아니다. 또한, 상기 반도체 장치 제조 방법은 도 2 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 17을 참조하면, 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 게이트 절연막 패턴(120) 상에, 예를 들어 폴리실리콘을 포함하는 더미 게이트 전극(130) 대신에, 불순물이 도핑된 폴리실리콘이나, 금속, 금속 질화물 등을 포함하는 예비 게이트 전극(300)이 형성되는 점에서 차이점이 있다. 이에 따라, 게이트 절연막 패턴(120) 및 예비 게이트 전극(300)은 예비 게이트 구조물(310)을 형성할 수 있으며, 외부 스페이서(150)는 예비 게이트 구조물(310) 측벽 상에 형성될 수 있다.
이후, 도 18을 참조하면, 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 예비 고유전막 패턴(180)이 형성되지 않으므로, 예비 게이트 전극(300)만을 부분적으로 제거하여 리세스(315)를 형성할 수 있다.
도 19를 참조하면, 도 7 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 상부 게이트 전극(210) 및 제1 내부 스페이서(205)가 형성될 수 있다.
이에 따라, 제2 방향을 따라 게이트 절연막 패턴(120)의 폭과 실질적으로 동일한 제1 폭(w1)을 갖는 하부 게이트 전극(305)과, 제1 내부 스페이서(205)의 제1 두께(t1)에 연동하여 변화하는 두께를 갖는 상부 게이트 전극(210)이 형성될 수 있다. 이때, 상부 게이트 전극(210) 저면의 제2 폭(w2)은 하부 게이트 전극(305)의 제1 폭(w1)보다 좁을 수 있으며, 상부 게이트 전극(210) 상면의 제3 폭(w3)은 하부 게이트 전극(305) 제1 폭(w1)과 실질적으로 동일할 수 있다.
다시 도 16을 참조하면, 도 10 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 올려진 소스/드레인(ESD) 층(160), 금속 실리사이드 패턴(250), 제1 및 제2 층간 절연막들(170, 230) 및 제1 콘택 플러그(240)를 형성하여 상기 반도체 장치를 완성할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 21은 상기 반도체 장치의 단면도이다. 구체적으로 도 21은 도 20의 I-I' 라인 및 II-II' 라인을 따라 각각 절단한 단면도들을 포함한다. 상기 반도체 장치는 게이트 구조물의 폭, 제1 내부 스페이서, 상부 게이트 전극 및 콘택 플러그를 제외하고는 도 1에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 20 및 21을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제1 및 제2 게이트 구조물들(222a, 222b)을 포함한다. 또한, 상기 반도체 장치는 외부 스페이서(150), 불순물 영역(105), 올려진 소스 드레인(ESD) 층(160), 금속 실리사이드 패턴(250), 제1 및 제2 콘택 플러그들(240, 270) 및 제1 및 제2 층간 절연막들(170, 230)을 더 포함할 수 있다.
기판(100)은 소자 분리막(110)이 형성된 필드 영역 및 소자 분리막(110)이 형성되지 않은 액티브 영역으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 구조물(222a)은 제1 방향으로 연장되어, 적어도 기판(100)의 상기 액티브 영역 상에는 형성될 수 있으며, 또한 그 일부는 소자 분리막(110) 상에도 형성될 수 있다. 한편, 제2 게이트 구조물(222b)은 제1 게이트 구조물(222a)에 직접 접촉하며, 소자 분리막(110) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 서로 연결된 제1 및 제2 게이트 구조물들(222a, 222b)은 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
제1 게이트 구조물(222a)은 기판(100) 및 소자 분리막(110) 상에 형성된 제1 게이트 절연막 패턴(120a), 제1 게이트 절연막 패턴(120a) 상에 형성된 제1 고유전막 패턴(185a), 제1 고유전막 패턴(185a)에 의해 저면과 측벽이 감싸지는 제1 하부 게이트 전극(195a), 및 제1 하부 게이트 전극(195a) 및 제1 고유전막 패턴(185a) 상에 형성된 내부 스페이서막(205a)을 포함할 수 있다.
한편, 제2 게이트 구조물(222b)은 소자 분리막(110) 상에 형성된 제2 게이트 절연막 패턴(120b), 제2 게이트 절연막 패턴(120b) 상에 형성된 제2 고유전막 패턴(185b), 제2 고유전막 패턴(185b)에 의해 저면과 측벽이 감싸지는 제2 하부 게이트 전극(195b), 제2 하부 게이트 전극(195b) 상에 형성된 상부 게이트 전극(210), 및 상부 게이트 전극(210)의 측벽을 감싸며 제2 고유전막 패턴(185b) 상면 및 상부 게이트 전극(210) 일부 상면에 형성된 내부 스페이서(205b)를 포함할 수 있다.
이때, 제2 방향으로 제2 게이트 구조물(222b)의 제5 폭(w5)은 제1 게이트 구조물(222a)의 제4 폭(w4)보다 클 수 있다. 즉, 제2 게이트 절연막 패턴(120b), 제2 고유전막 패턴(185b) 및 제2 하부 게이트 전극(195b)은 각각 제1 게이트 절연막 패턴(120a), 제1 고유전막 패턴(185a) 및 제1 하부 게이트 전극(195a)보다 큰 폭을 가질 수 있다.
한편, 제2 게이트 절연막 패턴(120b), 제2 고유전막 패턴(185b) 및 제2 하부 게이트 전극(195b)은 각각 제1 게이트 절연막 패턴(120a), 제1 고유전막 패턴(185a), 제1 하부 게이트 전극(195a) 및 내부 스페이서(205b)는 각각 제1 게이트 절연막 패턴(120a), 제1 고유전막 패턴(185a), 제1 하부 게이트 전극(195a) 및 내부 스페이서막(205a)과 실질적으로 동일한 물질을 포함하며 이들에 직접 접촉할 수 있다.
제2 콘택 플러그(270)는 제2 층간 절연막(230)을 관통하여 상부 게이트 전극(210) 상에 형성될 수 있다. 제2 콘택 플러그(270)는 제1 콘택 플러그(240)와 실질적으로 동일한 물질, 예를 들어 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
상기 반도체 장치에 포함된 제2 게이트 구조물(222b)은 도 1에 도시된 게이트 구조물(222)과 유사하게, 제2 게이트 절연막 패턴(120b)과 제2 하부 게이트 전극(195b) 사이에 제2 고유전막 패턴(185b)을 포함하므로, 누설 전류가 감소될 수 있다. 또한, 제2 게이트 구조물(222b)은 상부 게이트 전극(210)의 측벽을 감싸며 저유전 물질을 포함하는 내부 스페이서(205b)를 구비하므로, 제2 게이트 구조물(222b)과 제1 콘택 플러그(240) 사이에 발생할 수 있는 기생 커패시턴스를 감소시킬 수 있다. 이에 더하여, 제2 하부 게이트 전극(195b)이 내부 스페이서(205b)와 무관하게 상기 제2 방향으로 일정한 제5 폭(w5)을 가질 수 있으므로, 내부 스페이서(205b) 및 상부 게이트 전극(210)에 영향 받지 않고 원하는 전기적 특성을 유지할 수 있다.
한편, 제2 게이트 구조물(222b)에 포함된 상부 게이트 전극(210)은 저면에 비해 상면이 더 큰 폭을 가지므로, 제2 콘택 플러그(270)와 용이하게 접촉할 수 있다.
상기 반도체 장치에 포함된 제1 게이트 구조물(222a)은 제1 하부 게이트 전극(195a) 상에 상부 게이트 전극이 형성되지 않고 오로지 내부 스페이서막(205a)만 형성되므로, 제1 게이트 구조물(222a)에 인접하는 제1 콘택 플러그(240)와의 기생 커패시턴스 감소 효과가 극대화될 수 있다.
도 22, 24 및 26은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이고, 도 23, 25 및 27은 상기 반도체 장치의 단면도들이다. 구체적으로 도 23, 25 및 27은 도 22, 24 및 26의 I-I' 라인 및 II-II' 라인을 따라 각각 절단한 단면도들을 포함한다. 상기 반도체 장치 제조 방법은 도 20 및 21에 도시된 반도체 장치를 제조하기 위해 사용될 수 있으나 반드시 이에 한정되는 것은 아니다. 또한, 상기 반도체 장치 제조 방법은 도 2 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 22 및 23을 참조하면, 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 기판(100) 및 소자 분리막(110) 상에 게이트 절연막 및 더미 게이트 전극막을 형성한 후, 이들을 각각 패터닝한다. 다만, 기판(100)의 액티브 영역 및 이에 인접하는 소자 분리막(110) 일부 상에서는 상기 더미 게이트 전극막 및 상기 게이트 절연막이 제2 방향을 따라 상대적으로 좁은 제4 폭(w4)을 갖도록 패터닝되고, 소자 분리막(110)의 나머지 부분 상에서는 상기 더미 게이트 전극막 및 상기 게이트 절연막이 상기 제2 방향을 따라 상대적으로 넓은 제5 폭(w5)을 갖도록 패터닝될 수 있다.
이에 따라, 기판(100) 및 소자 분리막(110) 일부 상에 순차적으로 적층된 제1 게이트 절연막 패턴(120a) 및 제1 더미 게이트 전극(130a)을 포함하는 제1 더미 게이트 구조물(140a)이 형성될 수 있으며, 소자 분리막(110)의 나머지 부분 상에 순차적으로 적층된 제2 게이트 절연막 패턴(120b) 및 제2 더미 게이트 전극(130b)을 포함하는 제2 더미 게이트 구조물(140b)이 형성될 수 있다.
한편, 제1 및 제2 더미 게이트 구조물들(140a, 140b)의 측벽 상에는 외부 스페이서(150)가 형성될 수 있다.
도 24 및 25를 참조하면, 도 3 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제1 더미 게이트 구조물(140a)에 인접한 기판(100)의 액티브 영역 상부에는 불순물 영역(105) 및 올려진 소스 드레인 층(160)이 형성될 수 있다.
한편, 제1 게이트 절연막 패턴(120a) 상에는 제1 하부 게이트 전극(195a) 및 제1 고유전막 패턴(185a)이 형성되며, 이들 상부에는 제1 리세스(178)가 형성된다. 또한, 제2 게이트 절연막 패턴(120b) 상에는 제2 하부 게이트 전극(195b) 및 제2 고유전막 패턴(185b)이 형성되며, 이들 상부에는 제2 리세스(179)가 형성된다. 이때, 제1 리세스(178)의 제4 폭(w4)은 제2 리세스(179)의 제5 폭(w5)보다 좁을 수 있다.
도 26 및 27을 참조하면, 도 7 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제1 및 제2 하부 게이트 전극들(195a, 195b)과 제1 및 제2 고유전막 패턴들(185a, 185b)의 상면, 제1 및 제2 리세스들(178, 179)의 측벽 및 제1 층간 절연막(170) 상면에 내부 스페이서막(205a)을 형성하고 이를 이방성 식각한다. 이에 따라, 제2 리세스(179)의 측벽 상에는 내부 스페이서(205b)가 형성될 수 있다.
하지만, 제1 리세스(178)의 제4 폭(w4)은 제2 리세스(179)의 제5 폭(w5)보다 좁아서, 내부 스페이서막(205a)이 제1 리세스(178) 전부를 매립하며, 상기 이방성 식각 공정에 의해서도 거의 식각되지 않는다. 이에 따라, 제1 리세스(178) 내에는 내부 스페이서막(205a)이 그대로 잔류할 수 있다.
이후, 제2 리세스(179)에는 그 나머지 부분을 채우는 상부 게이트 전극(210)이 제2 하부 게이트 전극(195b) 및 내부 스페이서(205b) 상에 형성될 수 있다.
다시 도 20 및 21을 참조하면, 도 10 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 올려진 소스/드레인(ESD) 층(160)의 상부에 금속 실리사이드 패턴(250)이 형성될 수 있으며, 금속 실리사이드 패턴(250) 상에는 제1 콘택 플러그(240)가 형성될 수 있다. 한편, 제1 콘택 플러그(240)와 동일한 공정을 통해, 상부 게이트 전극(210) 상에는 제2 콘택 플러그(270)가 형성될 수 있다. 상부 게이트 전극(210)은 저면에 비해 상면이 넓은 폭을 가지므로, 제2 콘택 플러그(270)가 이에 접촉하도록 용이하게 형성할 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치가 완성될 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 29는 상기 반도체 장치의 단면도이다. 구체적으로 도 29는 도 28의 I-I' 라인 및 II-II' 라인을 따라 각각 절단한 단면도들을 포함한다. 상기 반도체 장치는 게이트 구조물의 폭, 제1 내부 스페이서, 상부 게이트 전극 및 콘택 플러그를 제외하고는 도 16에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 또한, 상기 반도체 장치는 하부 및 상부 게이트 전극들 및 고유전막 패턴을 제외하고는 도 20 및 21에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 28 및 29를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제1 및 제2 게이트 구조물들(226a, 226b)을 포함한다. 또한, 상기 반도체 장치는 외부 스페이서(150), 불순물 영역(105), 올려진 소스 드레인(ESD) 층(160), 금속 실리사이드 패턴(250), 제1 및 제2 콘택 플러그들(240, 270) 및 제1 및 제2 층간 절연막들(170, 230)을 더 포함할 수 있다.
제1 게이트 구조물(226a)은 제1 방향으로 연장되어, 적어도 기판(100)의 상기 액티브 영역 상에는 형성될 수 있으며, 또한 그 일부는 소자 분리막(110) 상에도 형성될 수 있다. 한편, 제2 게이트 구조물(226b)은 제1 게이트 구조물(226a)에 직접 접촉하며, 소자 분리막(110) 상에 형성될 수 있다.
제1 게이트 구조물(226a)은 기판(100) 및 소자 분리막(110) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(120a), 제1 하부 게이트 전극(305a) 및 내부 스페이서막(205a)을 포함할 수 있다.
한편, 제2 게이트 구조물(226b)은 소자 분리막(110) 상에 형성된 제2 게이트 절연막 패턴(120b), 제2 게이트 절연막 패턴(120b) 상에 형성된 제2 하부 게이트 전극(305b), 제2 하부 게이트 전극(305b) 상에 형성된 상부 게이트 전극(210), 및 상부 게이트 전극(210)의 측벽을 감싸며 제2 하부 게이트 전극(305b) 일부 상면에 형성된 내부 스페이서(205b)를 포함할 수 있다.
이때, 제2 방향으로 제2 게이트 구조물(226b)의 제5 폭(w5)은 제1 게이트 구조물(226a)의 제4 폭(w4)보다 클 수 있다. 즉, 제2 게이트 절연막 패턴(120b) 및 제2 하부 게이트 전극(305b)은 각각 제1 게이트 절연막 패턴(120a), 제1 하부 게이트 전극(305a)보다 큰 폭을 가질 수 있다.
상기 반도체 장치에 포함된 제2 게이트 구조물(222b)은 도 16에 도시된 게이트 구조물(226)과 유사하게, 상부 게이트 전극(210)의 측벽을 감싸며 저유전 물질을 포함하는 내부 스페이서(205b)를 구비하므로, 제2 게이트 구조물(226b)과 제1 콘택 플러그(240) 사이에 발생할 수 있는 기생 커패시턴스를 감소시킬 수 있다. 이에 더하여, 제2 하부 게이트 전극(305b)이 내부 스페이서(205b)와 무관하게 상기 제2 방향으로 일정한 제5 폭(w5)을 가질 수 있으므로, 내부 스페이서(205b) 및 상부 게이트 전극(210)에 영향 받지 않고 원하는 전기적 특성을 유지할 수 있다.
한편, 제2 게이트 구조물(226b)에 포함된 상부 게이트 전극(210)은 저면에 비해 상면이 더 큰 폭을 가지므로, 제2 콘택 플러그(270)와 용이하게 접촉할 수 있다.
상기 반도체 장치에 포함된 제1 게이트 구조물(226a)은 제1 하부 게이트 전극(305a) 상에 상부 게이트 전극이 형성되지 않고 오로지 내부 스페이서막(205a)만 형성되므로, 제1 게이트 구조물(226a)에 인접하는 제1 콘택 플러그(240)와의 기생 커패시턴스 감소 효과가 극대화될 수 있다.
도 30 및 32는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이고, 도 31 및 33은 상기 반도체 장치의 단면도들이다. 구체적으로 도 31 및 33은 도 30 및 32의 I-I' 라인 및 II-II' 라인을 따라 각각 절단한 단면도들을 포함한다. 상기 반도체 장치 제조 방법은 도 28 및 29에 도시된 반도체 장치를 제조하기 위해 사용될 수 있으나 반드시 이에 한정되는 것은 아니다. 또한, 상기 반도체 장치 제조 방법은 도 17 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 30 및 도 31을 참조하면, 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 기판(100) 및 소자 분리막(110) 일부 상에 순차적으로 적층된 제1 게이트 절연막 패턴(120a) 및 제1 예비 게이트 전극(300a)을 포함하는 제1 예비 게이트 구조물(310a)이 형성될 수 있으며, 소자 분리막(110)의 나머지 부분 상에 순차적으로 적층된 제2 게이트 절연막 패턴(120b) 및 제2 예비 게이트 전극(300b)을 포함하는 제2 예비 게이트 구조물(310b)이 형성될 수 있다. 이때, 제2 방향으로 제1 예비 게이트 구조물(310a)의 제4 폭(w4)은 제2 예비 게이트 구조물(310b)의 제5 폭(w5)보다 작을 수 있다.
한편, 제1 및 제2 예비 게이트 구조물들(310a, 310b)의 측벽 상에는 외부 스페이서(150)가 형성될 수 있다.
도 32 및 33을 참조하면, 도 18 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제1 예비 게이트 구조물(310a)에 인접한 기판(100)의 액티브 영역 상부에는 불순물 영역(105) 및 올려진 소스 드레인 층(160)이 형성될 수 있다.
한편, 제1 게이트 절연막 패턴(120a) 상에는 제1 하부 게이트 전극(305a) 및 내부 스페이서막(205a)이 형성되고, 제2 게이트 절연막 패턴(120b) 상에는 제2 하부 게이트 전극(305b), 상부 게이트 전극(210) 및 내부 스페이서(205b)가 형성될 수 있다. 이때, 순차적으로 적층된 제1 게이트 절연막 패턴(120a), 제1 하부 게이트 전극(305a) 및 내부 스페이서막(205a)은 제1 게이트 구조물(226a)을 형성할 수 있고, 순차적으로 적층된 제2 게이트 절연막 패턴(120b), 제2 하부 게이트 전극(305b), 상부 게이트 전극(210) 및 내부 스페이서(205b)는 제2 게이트 구조물(226b)을 형성할 수 있다.
다시 도 28 및 29를 참조하면, 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
전술한 반도체 장치는 게이트 구조물을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 메모리 셀 영역 혹은 주변회로 영역에 사용되는 게이트 구조물에 적용될 수 있다. 또한, 상기 반도체 장치는 예를 들어, 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함되는 게이트 구조물에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 소자 분리막
120: 게이트 절연막 패턴 120a, 120b: 제1, 제2 게이트 절연막 패턴
130: 더미 게이트 전극 130a, 130b: 제1, 제2 더미 게이트 전극
140: 더미 게이트 구조물 140a, 140b: 제1, 제2 더미 게이트 구조물
150: 외부 스페이서 160: 올려진 소스 드레인 층
170, 230: 제1, 제2 층간 절연막
175, 235: 제1, 제2 리세스
177, 315: 리세스 178, 179: 제1, 제2 리세스
180: 예비 고유전막 패턴 185: 고유전막 패턴
185a, 185b: 제1, 제2 고유전막 패턴
190, 300: 예비 게이트 전극
195, 305: 하부 게이트 전극 195a, 305a: 제1 하부 게이트 전극
195b, 305b: 제2 하부 게이트 전극
200: 제1 내부 스페이서막
205: 제1 내부 스페이서 205a: 내부 스페이서막
205b: 내부 스페이서 210: 상부 게이트 전극
240, 270: 제1, 제2 콘택 플러그
250: 금속 실리사이드 패턴 260: 제2 내부 스페이서막
265: 예비 제2 내부 스페이서
267: 제2 내부 스페이서
300a, 300b: 제1, 제2 예비 게이트 전극
310: 예비 게이트 구조물 310a, 310b: 제1, 제2 예비 게이트 구조물

Claims (10)

  1. 기판 상에 형성된 게이트 절연막 패턴;
    상기 게이트 절연막 패턴 상에 형성된 하부 게이트 전극;
    상기 게이트 절연막 패턴 상에 형성되어, 상기 하부 게이트 전극의 저면 및 측벽을 감싸는 고유전막 패턴;
    저면의 폭이 상기 하부 게이트 전극의 상면 폭보다 좁고, 위로 갈수록 점차 커지는 폭을 가지며, 상기 하부 게이트 전극 상에 형성된 상부 게이트 전극; 및
    상기 고유전막 패턴의 상면 및 상기 하부 게이트 전극의 상면 일부 상에 형성되어, 상기 상부 게이트 전극의 측벽을 감싸는 제1 내부 스페이서를 포함하는 게이트 구조물을 구비하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 게이트 구조물은,
    상기 게이트 절연막 패턴 상에 형성되어, 상기 고유전막 패턴의 외측벽을 감싸는 제2 내부 스페이서를 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 상부 게이트 전극의 상면 폭은 상기 고유전막 패턴의 저면 폭과 동일한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 제1 내부 스페이서는 저유전 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 하부 게이트 전극은 높이에 따라 일정한 폭을 갖는 단일막으로 형성된 것을 특징으로 하는 반도체 장치.
  7. 기판 상에 게이트 절연막 패턴을 형성하는 단계;
    상기 게이트 절연막 패턴 상에 하부 게이트 전극을 형성하는 단계;
    상기 하부 게이트 전극 상면을 부분적으로 덮는 제1 내부 스페이서를 형성하는 단계; 및
    상기 제1 내부 스페이서 및 상기 하부 게이트 전극 상면에 의해 정의되는 공간을 매립하며, 저면의 폭이 상기 하부 게이트 전극의 상면 폭보다 좁고, 위로 갈수록 점차 넓어지는 폭을 갖는 상부 게이트 전극을 상기 하부 게이트 전극 상에 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서, 상기 하부 게이트 전극을 형성하는 단계는,
    상기 게이트 절연막 패턴 상에 더미 게이트 전극을 형성하여 이들을 포함하는 더미 게이트 구조물을 정의하는 단계;
    상기 더미 게이트 구조물의 측벽을 커버하는 층간 절연막을 형성하는 단계;
    상기 더미 게이트 전극을 제거하여 상기 게이트 절연막 패턴을 노출시키는 개구를 형성하는 단계;
    상기 노출된 게이트 절연막 패턴, 상기 개구의 측벽 및 상기 층간 절연막 상에 고유전막을 형성하는 단계;
    상기 고유전막 상에 상기 개구의 나머지 부분을 채우는 게이트 전극막을 형성하는 단계;
    상기 층간 절연막 상면이 노출될 때까지 상기 게이트 전극막 및 상기 고유전막의 상부를 평탄화하여 상기 개구를 채우는 예비 게이트 전극 및 예비 고유전막 패턴을 형성하는 단계; 및
    상기 예비 게이트 전극 및 예비 고유전막 패턴을 부분적으로 제거하여, 상기 하부 게이트 전극 및 이의 저면 및 측벽을 감싸는 고유전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 고유전막을 형성하는 단계 이전에,
    상기 노출된 게이트 절연막 패턴, 상기 개구의 측벽 및 상기 층간 절연막 상에 원자층 증착(Atomic Layer Deposition: ALD) 공정에 의해 제2 내부 스페이서막을 형성하는 단계; 및
    상기 제2 내부 스페이서막을 이방성 식각하여 상기 개구의 측벽 상에 예비 제2 내부 스페이서를 형성하는 단계를 더 포함하며,
    상기 하부 게이트 전극 및 상기 고유전막 패턴을 형성하는 단계는 상기 예비 제2 내부 스페이서를 부분적으로 제거하여 상기 고유전막 패턴의 측벽을 감싸는 제2 내부 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 소자 분리막에 의해 액티브 영역과 필드 영역이 정의되는 기판 및 상기 소자 분리막 상에 형성된 게이트 절연막 패턴;
    상기 게이트 절연막 패턴 상에 형성되며,
    적어도 상기 액티브 영역에 형성된 제1 부분; 및
    상기 필드 영역에 형성되며, 상기 제1 부분보다 큰 폭을 가지면서 상기 제1 부분에 연결되는 제2 부분을 포함하는 하부 게이트 전극;
    상기 게이트 절연막 패턴 상에 형성되며,
    상기 하부 게이트 전극의 제1 부분의 저면 및 측벽을 커버하는 제3 부분; 및
    상기 하부 게이트 전극의 제2 부분의 저면 및 측벽을 커버하는 제4 부분을 포함하는 고유전막 패턴;
    상기 하부 게이트 전극의 제1 부분 상면을 커버하는 내부 스페이서막;
    상기 하부 게이트 전극의 제2 부분 상에 형성되어, 저면의 폭이 상기 하부 게이트 전극의 제2 부분 상면의 폭보다 좁으며, 위로 갈수록 점차 커지는 폭을 갖는 상부 게이트 전극; 및
    상기 고유전막 패턴의 제4 부분 상면 및 상기 하부 게이트 전극의 제2 부분 상면 일부 상에 형성되어, 상기 상부 게이트 전극의 측벽을 감싸며 상기 내부 스페이서막에 접촉하는 내부 스페이서를 포함하는 반도체 장치.
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