JP2013239568A - 半導体装置 - Google Patents

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Abstract

【課題】ピラー径を細くしてオン電流／オフ電流を向上させるにつれて、空乏化する領域がチャネル領域のピラー全体へと拡大し不純物濃度の変化量に対するしきい値電圧の変化量が小さくなる。
【解決手段】同一の半導体基板上に、第１のしきい値電圧を有する第１のピラー型電界効果トランジスタと、第２のしきい値電圧を有する第２のピラー型電界効果トランジスタと、の両方を備える半導体装置であって、前記第１のピラー型電界効果トランジスタが備える第１のピラー径と前記第２のピラー型電界効果トランジスタが備える第２のピラー径とが異なる半導体装置を用いる。
【選択図】図２

Description

本発明は半導体装置に関し、特にしきい値特性の異なる少なくとも２種類のピラー型絶縁ゲート電界効果トランジスタを同一基板上に有する半導体装置に関する。
ピラー型絶縁ゲート電界効果トランジスタ（以下、ピラー型Ｔｒと記述）はチャネル領域を空乏化させることによりオン電流／オフ電流の比を大きくすること可能であり、低電圧かつ高速動作に適したデバイスである。ピラー径が１００ｎｍ以下の領域でチャネル領域の空乏化による特性向上効果が観察され、ピラー径をより細くすることにより、さらなるオン電流／オフ電流比の向上が観察される。
また、ピラー型Ｔｒにおいても回路動作に応じて種々のしきい値電圧が必要となり、その制御は一般の平面型の電界効果トランジスタと同様にチャネル領域の不純物濃度を変化させることにより行われる。
ピラー型Ｔｒのチャネル領域への不純物拡散の手法として、例えば、特許文献１（特開２００９−０８１３７７）の図２〜図１２および段落［００１７］〜［００２７］に、シリコン基板中に所望の濃度のボロンをあらかじめ拡散しておいて、それからシリコンピラーを形成する手順が開示されているが、単一のチャネル不純物濃度についての記述である。
特開２００９−０８１３７７号公報
ピラー径を細くしてオン電流／オフ電流を向上させるにつれて、空乏化する領域がチャネル領域のピラー全体へと拡大し不純物濃度の変化量に対するしきい値電圧の変化量が小さくなる。
しきい値電圧の変化量の不純物濃度依存性が小さくなりすぎると、所望のしきい値電圧を得るために過度に高濃度もしくは低濃度の不純物濃度が必要となり、その結果、ソースドレイン間のパンチスルー耐圧の低下やＰＮ接合耐圧の低下など深刻な不具合を発生させるおそれがある。
本発明の一実施形態によれば、一半導体基板上に、第１のしきい値電圧を有する第１のピラー型電界効果トランジスタと、第２のしきい値電圧を有する第２のピラー型電界効果トランジスタと、の両方を備える半導体装置であって、
前記第１のピラー型電界効果トランジスタが備える第１のピラー径と前記第２のピラー型電界効果トランジスタが備える第２のピラー径とが異なる半導体装置が提供される。
本発明の一実施形態によれば、チャネル部の不純物濃度に対するしきい値電圧変化量がピラー径を変えることで大きく確保されるため、より小さい濃度変化で所望するしきい値電圧差が得られる。
また、チャネルの不純物濃度が同じでもピラー径が変わるとしきい値電圧が変化するので、ピラー径を調整することにより、同一の注入工程で異なるしきい値電圧のピラー型Ｔｒを得ることができる。
図１（ａ）は、本発明の一実施形態例にかかる半導体装置の主要な構成要素の平面図を示す。 図１（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 ピラー径としきい値電圧の関係を不純物濃度（Ｃ１〜Ｃ８）ごとに示すグラフである。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図３（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図４（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図５（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図６（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図７（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図８（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 図８の次工程のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図１０（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図１１（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図１２（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図１３（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図１４（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 図１４の次工程のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図１６（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図１７（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図１８（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図（ａ）である。 図１９（ａ）のＸ１−Ｘ１’での断面図（ｂ）、Ｘ２−Ｘ２’での断面図（ｃ）、Ｙ−Ｙ’での断面図（ｃ）を示す。
以下、具体的な実施形態例を挙げて本発明を具体的に説明するが、本発明はこの実施形態例に限定されるものではない。
（実施形態例１）
図１、図２を用いて、本実施形態例にかかる半導体装置の構造と効果について説明する。
図１（ａ）は、本実施形態例にかかる半導体装置の主要な構成要素の平面図を示す。図１（ｂ）は、図１（ａ）のＸ１−Ｘ１’での断面図であり、標準しきい値電圧のピラーを用いたピラー型Ｔｒを含んでいる。ここでは、第１のピラー径（ピラー径Ａ）を有する３つのピラー型Ｔｒを並列に接続しているが、３つに限定するものではない。図１（ｃ）は、図１（ａ）のＸ２−Ｘ２’での断面図であり、ピラー径を１０〜２０ｎｍ太くした第２のピラー径（ピラー径Ｂ）を有する３つのピラー型Ｔｒを含んでいる。図１（ｄ）は、図１（ａ）のＹ−Ｙ’での断面図を示す。図２は、ピラー径としきい値電圧（絶対値）の関係をチャネルの不純物濃度（Ｃ１〜Ｃ８）ごとにグラフに表したものである。なお、本明細書において「ピラー径」とは、チャネルとなるシリコンピラーの平面方向の最短距離を意味し、平面形状が多角形状のシリコンピラーでは内接する円の直径（短辺幅）、楕円形のシリコンピラーではピラー短径等を意味する。
図２に示すようにピラー径が小さくなるほど、同じしきい値電圧の変化を得るためにより大きな不純物濃度の変化が必要である。また、あまりに低濃度または高濃度になると上記従来技術の問題点に述べたような問題が発生する。
そこで、標準しきい値電圧、例えば、図２中のしきい値電圧Ｖｔａ、しきい値電圧Ｖｔｂ、しきい値電圧Ｖｔｃのピラー型Ｔｒをピラー径Ａ（ａ４、ａ５、ａ６）で設計し、低いしきい値電圧及び高いしきい値電圧、例えば、図２中のしきい値電圧Ｖｔｄ、しきい値電圧Ｖｔｅのピラー型Ｔｒをピラー径Ｂ（ｂ３、ｂ６）で設計することにより、上記従来技術の問題点に述べたような課題のない範囲でのピラー型Ｔｒの設計が可能になる。また、図２中のピラー径Ａ（ａ６）のしきい値電圧Ｖｔｃとピラー径Ｂ（ｂ６）のしきい値電圧Ｖｔｅが同じ不純物濃度（Ｃ６）であることから、同一の注入工程で２種類のしきい値電圧を持つピラー型Ｔｒを形成することができる。
ここで、図１について再び説明すると、たとえば、図１（ｂ）に示すピラー径Ａのピラー型Ｔｒでは、しきい値電圧Ｖｔｂ（第１のしきい値電圧）のピラー型Ｔｒを不純物濃度Ｃ５（ａ５）で設計し、図１（ｃ）に示すピラー径Ｂのピラー型Ｔｒでは、しきい値電圧Ｖｔｅ（第２のしきい値電圧）のピラー型Ｔｒを高濃度の不純物濃度Ｃ６（ｂ６）で設計すると、チャネルの不純物濃度の違いによるしきい値電圧差に加えて、ピラー径の違いによるしきい値電圧差により、しきい値電圧差の大きい２種類のトランジスタを同一基板上に形成することができる。また、逆にピラー径Ａのピラー型Ｔｒでは、しきい値電圧Ｖｔａ（第１のしきい値電圧）のピラー型Ｔｒを不純物濃度Ｃ４（ａ４）で設計し、ピラー径Ｂのピラー型Ｔｒでは、しきい値電圧Ｖｔｄ（第２のしきい値電圧）のピラー型Ｔｒを低濃度の不純物濃度Ｃ３（ｂ３）で設計することもできる。また、ピラー径Ａのピラー型Ｔｒを不純物濃度Ｃ８（ａ８）で設計し、ピラー径Ｂのピラー型Ｔｒを不純物濃度Ｃ７（ｂ７）で設計すると、チャネルの不純物濃度の違いによるしきい値電圧差が相殺され、ピラー径の違いによるしきい値電圧差が優勢となり、背景技術からは予測できない、しきい値電圧の逆転現象が生じる。同様に、ピラー径Ａのピラー型Ｔｒを不純物濃度Ｃ１（ａ１）で設計し、ピラー径Ｂのピラー型Ｔｒをより高濃度の不純物濃度Ｃ２（ｂ２）で設計しても、しきい値電圧の逆転現象が生じる。なお、図２に示すように、ピラー径がある程度大きくなると、ピラー径を変化させても、しきい値電圧がチャネルの不純物濃度の違いによるしきい値電圧差のみとなる。ピラー径Ａとしては１００ｎｍ以下が好ましく、ピラー径Ｂとしてはピラー径Ａよりも１０ｎｍ以上大きいことが好ましい。図２では、ゲート絶縁膜は、いずれも同材料でほぼ同一の厚みとなるように形成している。ゲート絶縁膜の厚みや材料（誘電率が異なる）の変更によるしきい値電圧の調節と組み合わせることも本発明では可能であるが、これらは、チャネル不純物濃度の変更よりも煩雑な製造工程の追加を必要とする。
次に、本実施形態例による半導体装置の構造・製造方法について詳細に説明する。
図３〜図１９は、本実施形態例による半導体装置の製造方法を説明するための工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１’断面図、（ｃ）は（ａ）のＸ２−Ｘ２’断面図、（ｄ）は（ａ）のＹ−Ｙ’断面図を示している。なお、図９、図１５の工程については、図８（ａ）、図１４（ａ）と平面図は同じであるため、省略している。
本実施形態例による半導体装置の製造では、まずシリコン基板１１を用意し、このシリコン基板上にＳＴＩ（Shallow Trench Isolation）１２を形成することにより、ＳＴＩ１２に囲まれた活性領域１３を形成する（図３）。実際のシリコン基板１１には多数の活性領域が形成されるが、図３には２つの活性領域１３Ａ、１３Ｂのみを示している。特に限定されるものではないが、本実施形態例の活性領域１３は矩形状を有している。
ＳＴＩ１２の形成では、シリコン基板１１の主面に約２２０ｎｍの深さを有する溝をドライエッチングにより形成し、溝の内壁を含む基板全面に薄いシリコン酸化膜を約１０００℃の熱酸化により形成した後、溝の内部を含む基板全面に４００〜５００ｎｍの厚みを有するシリコン酸化膜をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１１上の不要なシリコン酸化膜をＣＭＰ(Chemical Mechanical Polishing)により除去して、シリコン酸化膜を溝の内部にのみ残すことにより、ＳＴＩ１２が形成される。
次に、活性領域１３Ａ、１３Ｂ内にそれぞれシリコンピラー１５Ａ、１５Ｂを同時に形成する。シリコンピラー１５Ａ、１５Ｂはピラー型Ｔｒのチャネルとなる部分であり、いくつあってもかまわないが、本実施形態例では一つの活性領域に３つのピラー型Ｔｒを形成する場合について説明する。シリコンピラー１５Ａ、１５Ｂの形成では、まず基板全面に保護絶縁膜であるシリコン酸化膜１４ａを形成し、レジストＲを塗布してリソグラフィで活性領域１３Ａ、１３Ｂごとにパターニングして、注入により、それぞれのピラー型Ｔｒに必要な不純物濃度になるように不純物、例えば、ボロンを導入する（図４）。図４では、片方の活性領域１３Ｂにのみ注入しているがその限りではない。
次に基板全面にハードマスクであるシリコン窒化膜１４ｂを形成する。特に限定されるものではないが、シリコン酸化膜１４ａ及びシリコン窒化膜１４ｂはＣＶＤ法で形成することができ、シリコン酸化膜１４ａの膜厚は約５ｎｍ、シリコン窒化膜１４ｂの膜厚は約１２０ｎｍであることが好ましい。本実施形態例においては、シリコン酸化膜１４ａ及びシリコン窒化膜１４ｂの積層膜を単に「ハードマスク１４」と呼ぶことがある。ハードマスク１４の加工は、図５に示すように、フォトリソグラフィー技術により、シリコン窒化膜１４ｂ上に所定のパターンにレジストマスクＲを形成する。活性領域１３Ａ、１３Ｂ上では、それぞれ異なるピラー径となるようにレジストマスクＲを形成する。
その後、ハードマスク１４をパターニングすることにより、シリコンピラー１５Ａ、１５Ｂを形成すべき領域及び活性領域１３よりも外側の領域にあるハードマスク１４を残し、それ以外を除去する。なお、活性領域１３Ａ、１３Ｂ内に不要なシリコンピラーが形成されないよう、ＳＴＩ１２を覆うハードマスク１４のエッジは、活性領域１３Ａ、１３Ｂの外周よりもやや外側に位置させることが好ましい。
さらに、こうしてパターニングされたハードマスク１４を用いて、活性領域１３Ａ、１３ＢおよびＳＴＩ１２の露出面をドライエッチングにより掘り下げる。このエッチング工程により、活性領域１３Ａ、１３Ｂの露出面に凹部が形成され、掘り下げられなかった部分はシリコン基板の主面に対してほぼ垂直なシリコンピラー１５Ａ、１５Ｂとなる（図６）。また、シリコンピラー１５Ａ、１５Ｂの上部に残存するハードマスク１４は、キャップ絶縁膜となる。なお、ＳＴＩ１２に接する活性領域１３Ａ，１３Ｂの一部は、ゲート給電用のダミーピラー１５Ａ’、１５Ｂ’として残しておく。
次に、シリコンピラー１５Ａ、１５Ｂの側面にサイドウォール絶縁膜１６を形成する（図７）。サイドウォール絶縁膜１６は、ハードマスク１４を残したまま、シリコン基板１１の露出面を熱酸化により保護した後、シリコン窒化膜を形成し、さらにこのシリコン窒化膜をエッチバックすることより形成することができる。これにより、活性領域１３Ａ，１３Ｂの内周面（ＳＴＩ１２側壁）と、シリコンピラー１５Ａ、１５Ｂの側面がサイドウォール絶縁膜１６に覆われた状態となる。
次に、シリコン基板１１の露出面（つまり活性領域１３Ａ、１３Ｂの底面）にシリコン酸化膜１７を熱酸化により形成する（図８）。このとき、シリコンピラー１５Ａ、１５Ｂの上面及び側面は、それぞれキャップ絶縁膜であるハードマスク１４及びサイドウォール絶縁膜１６によって覆われているので熱酸化されることはない。特に限定されるものではないが、シリコン酸化膜１７の膜厚は約３０ｎｍであることが好ましい。
次に、シリコンピラー１５Ａ、１５Ｂの下部に第１の拡散層１８を形成する（図９）。第１の拡散層１８は、活性領域１３の表面に形成されたシリコン酸化膜１７を介して、シリコン基板（チャネル）中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。ここでは、先ほどチャネルにＰ型不純物であるボロンを注入していたことから、反対のＮ型不純物であるリンやヒ素などを注入する。
次に、サイドウォール絶縁膜１６をウェットエッチングにより除去した後、ハードマスク１４を残したまま、シリコンピラー１５Ａ、１５Ｂの側面にゲート絶縁膜１９Ａ、１９Ｂを同時に形成する（図１０）。ゲート絶縁膜１９Ａ、１９Ｂは熱酸化により形成することができ、これらの膜厚はおおよそ同一の膜厚であり、約５ｎｍであることが好ましい。このとき、ダミーピラー１５Ａ’、１５Ｂ’表面にもダミーゲート絶縁膜１９Ａ’、１９Ｂ’が形成される。
次に、ポリシリコン膜からなるゲート電極２０を形成する（図１１）。ゲート電極２０は、ハードマスク１４を残したまま、基板全面に膜厚約３０ｎｍのポリシリコン膜をＣＶＤ法によりコンフォーマルに成膜した後、ポリシリコン膜をハードマスク１４の上面よりも低い位置までエッチバックすることにより形成することができる。これにより、シリコンピラー１５Ａ、１５Ｂの側面はゲート電極２０で覆われ、また、シリコンピラー１５Ａ間の間隔はゲート電極２０の膜厚の２倍未満に設定されていることから、シリコンピラー１５Ａの列方向の隙間に形成されたゲート電極２０は、互いに接触した状態となっている。また、ダミーピラー１５Ａ’と隣接するシリコンピラー１５Ａとの間隔もゲート電極２０の膜厚の２倍未満に設定され、その間のゲート電極２０も互いに接触した状態となる。同様に、より狭い間隔で配置されるシリコンピラー１５Ｂ、ダミーピラー１５Ｂ’の列方向の隙間に形成されたゲート電極２０も、互いに接触した状態となっている。また、活性領域１３Ａ，１３Ｂの周端部のＳＴＩ１２の側面にもポリシリコン膜が残るが、このポリシリコン膜はゲート電極として機能するものではない。
次に、基板全面にシリコン酸化膜からなる層間絶縁膜２１を形成した後、層間絶縁膜２１の表面をＣＭＰ法により研磨して平坦化する（図１２）。このとき、シリコン窒化膜１４ｂがＣＭＰストッパーとしての役割を果たすので、層間絶縁膜２１の膜厚を確実に制御することができる。こうして、活性領域１３Ａ、１３Ｂ内は層間絶縁膜２１で埋められた状態となる。
次に、ダミーピラー１５Ａ’、１５Ｂ’上部のハードマスク１４を保護するマスク酸化膜２２を形成する（図１３）。まず基板全面にシリコン酸化膜からなるマスク酸化膜２２はＣＶＤ法により形成することができ、マスク酸化膜２２の膜厚は約５ｎｍであることが好ましい。次に、シリコンピラー１５Ａ、１５Ｂの上方に形成されたシリコン窒化膜１４ｂが露出し、ダミーピラー１５Ａ’、１５Ｂ’の上方のシリコン窒化膜１４ｂが保護されるように、マスク酸化膜２２をパターニングする。
その後、露出したシリコン窒化膜１４ｂをドライエッチング又はウェットエッチングにより除去することにより、シリコンピラー１５Ａ、１５Ｂの上方に保護絶縁膜であるシリコン酸化膜１４ａを底面とするスルーホール２３Ａ、２３Ｂが形成される（図１４）。スルーホール２３、２３Ｂは、それぞれシリコンピラー１５Ａ、１５Ｂを形成する際にマスクとして用いたシリコン窒化膜１４ｂを除去することにより形成されることから、シリコンピラー１５Ａ、１５Ｂに対して自己整合的に形成されることになる。このため、平面的に見て、スルーホール２３Ａ、２３Ｂの壁面はそれぞれシリコンピラー１５Ａ、１５Ｂの外周部と一致する。また、外周部および活性領域１３Ａ，１３Ｂの間のシリコン窒化膜１４ｂも除去される。
次に、シリコンピラー１５Ａ、１５Ｂの上部にＬＤＤ領域２４Ａ、２４Ｂを形成する（図１５）。ＬＤＤ領域２４Ａ、２４Ｂは、それぞれシリコンピラー１５Ａ、１５Ｂの上部に形成されたスルーホール２３Ａ、２３Ｂからシリコン酸化膜１４ａを介して、チャネル中の不純物と反対の導電型を有する不純物を低濃度に浅くイオン注入することにより形成することができる。ダミーピラー１５Ａ’、１５Ｂ’上部はシリコン窒化膜１４ｂが残存しており、ＬＤＤ領域は形成されない。
次に、スルーホール２３Ａ、２３Ｂの内壁面にサイドウォール絶縁膜２５を形成する（図１６）。サイドウォール絶縁膜２５は、基板全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成することができる。特に限定されるものではないが、シリコン窒化膜の膜厚は約１０ｎｍであることが好ましい。このように、サイドウォール絶縁膜２５はスルーホール２３の内壁面に形成され、スルーホール２３はシリコンピラー１５Ａ、１５Ｂの形成に用いたハードマスクであるシリコン窒化膜１４ｂを除去することによって形成されるものであることから、平面的に見て、筒状のサイドウォール絶縁膜２５の外周部とシリコンピラー１５Ａ、１５Ｂの外周部は一致している。なお、活性領域１３の外周面にもシリコン窒化膜が形成されるが、このシリコン窒化膜はサイドウォール絶縁膜として機能するものではない。
次に、シリコンピラー１５Ａ、１５Ｂの上部に第２の拡散層２６を形成する。第２の拡散層２６の形成では、まずスルーホール２３を掘り下げてその底部にあるシリコン酸化膜１４ａに開口部を設け、シリコンピラー１５Ａ、１５Ｂの上面を露出させる。そして、スルーホール２３の内部にシリコンエピタキシャル層を選択的エピタキシャル成長法により形成する。これにより、ほぼ単結晶のシリコンが成長する。その後、シリコンエピタキシャル層にシリコン基板中の不純物とは反対の導電型を有する高濃度の不純物をＬＤＤ領域２４よりも高濃度にイオン注入することにより、第２の拡散層２６が形成される（図１７）。これにより、第２の拡散層２６がシリコンピラー１５Ａ、１５Ｂに対して自己整合的に形成されることになる。
次に、基板全面に層間絶縁膜２７を形成した後、パターニングによりコンタクトホール２８ａ，２８ｂ，２８ｃを形成する（図１８）。コンタクトホール２８ａは、シリコンピラー１５Ａ、１５Ｂの隣に設けられた活性領域１３Ａ、１３Ｂ内の空き領域に形成され、層間絶縁膜２７，２１，１７を貫通して第１の拡散層１８まで達している。コンタクトホール２８ｂは、シリコンピラー１５Ａ、１５Ｂの直上に形成され、層間絶縁膜２７を貫通して第２の拡散層２６まで達している。コンタクトホール２８ｃは、ダミーピラー１５Ａ’、１５Ｂ’の直上ではないが、ダミーピラー１５Ａ’、１５Ｂ’と接しているＳＴＩ１２の上方に形成され、層間絶縁膜２７，マスク酸化膜２２、創刊絶縁膜２１を貫通してダミーピラー１５Ａ’、１５Ｂ’の周囲に形成されたゲート電極２０まで達している。特に、コンタクトホール２８ｃは、ダミーピラー１５Ａ’、１５Ｂ’の周囲に形成されたゲート電極２０のうち、シリコンピラー１５Ａ、１５Ｂと反対側の位置に接続されることが好ましい。これによれば、コンタクトホール２８ｂとコンタクトホール２８ｃとの間隔を広げることができるので、十分なマージンを確保することができる。
次に、コンタクトホール２８ａ,２８ｂ,２８ｃ内にポリシリコンを埋め込むことにより、コンタクトプラグ２９ａ,２９ｂ,２９ｃを形成する（図１９）。コンタクトプラグ２９ａは第１の拡散層１８に接続され、コンタクトプラグ２９ｂは第２の拡散層２６に接続され、第３のコンタクトプラグはゲート電極２０に接続される。
最後に、コンタクトプラグ２９ａ,２９ｂ,２９ｃの上部に配線層３０を形成することにより、本実施形態例の半導体装置が完成する（図１）
以上、本発明の好ましい実施形態の製造方法について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、トランジスタ用ピラーであるシリコンピラー１５Ａ、１５Ｂに隣接して、ダミーピラー１５Ａ’、１５Ｂ’を設けているが、本発明においてこのようなダミーピラーを設けることは必須でない。
また、上記実施形態においては、シリコンピラーが共に正方形状であり、相似形の平面形状を有しているが、本発明はこのような場合に限定されるものではなく、種々の形状が考えられる。例えば、平面方向に細長い矩形形状を有するシリコンピラーや、その他、円形、楕円形、多角形状の平面形状を有するシリコンピラーを用いてもよい。
また、上記実施形態においては、スルーホール内にシリコンエピタキシャル層を形成し、このシリコンエピタキシャル層にイオン注入することにより第２の拡散層２６を形成しているが、本発明はこのような工程に限定されるものではなく、例えば、スルーホール内に不純物をドープしたポリシリコン膜を埋め込むことにより第２の拡散層２６（コンタクトプラグと兼用可）を形成してもよい。但し、選択的エピタキシャル成長法を用いれば、結晶の連続性が確保されることから、より良好なトランジスタ特性を得ることが可能となる。また、上記実施形態では、シリコンピラー１５Ａ、１５Ｂと第２の拡散層２６が別個の部分によって構成されているが、シリコンピラー１５Ａ、１５Ｂの上部に第２の拡散層２６を形成しても構わない。
１１ シリコン基板
１２ ＳＴＩ
１３Ａ、１３Ｂ 活性領域
１４ ハードマスク
１４ａ シリコン酸化膜（マスク絶縁膜）
１４ｂ シリコン窒化膜（キャップ絶縁膜）
１５ シリコンピラー
１５Ａ,１５Ｂ シリコンピラー
１５Ａ’,１５Ｂ’ シリコンピラー（ダミー）
１６ サイドウォール絶縁膜
１７ シリコン酸化膜
１８ 第１の拡散層
１９ ゲート絶縁膜
２０ ゲート電極
２１ 層間絶縁膜
２２ マスク酸化膜
２３ スルーホール
２４ ＬＤＤ領域
２５ サイドウォール絶縁膜
２６ 第２の拡散層
２７ 層間絶縁膜
２８ａ コンタクトホール
２８ｂ コンタクトホール
２８ｃ コンタクトホール
２９ａ コンタクトプラグ
２９ｂ コンタクトプラグ
２９ｃ コンタクトプラグ
３０ 配線層

Claims (9)

  1. 一半導体基板上に、第１のしきい値電圧を有する第１のピラー型電界効果トランジスタと、第２のしきい値電圧を有する第２のピラー型電界効果トランジスタと、の両方を備える半導体装置であって、
    前記第１のピラー型電界効果トランジスタが備える第１のピラー径と前記第２のピラー型電界効果トランジスタが備える第２のピラー径とが異なる、
    半導体装置。
  2. 前記第２のピラー径が前記第１のピラー径よりも大きい、請求項１に記載の半導体装置。
  3. 前記第１のピラー径が１００ｎｍ以下であり、前記第２のピラー径が前記第１のピラー径よりも１０ｎｍ以上大きい、請求項２に記載の半導体装置。
  4. 前記第１のピラー型電界効果トランジスタは第１のチャネル領域および当該第１のチャネル領域を覆う第１のゲート絶縁膜を備え、
    前記第２のピラー型電界効果トランジスタは第２のチャネル領域および当該第２のチャネル領域を覆う第２のゲート絶縁膜を備える、
    請求項２に記載の半導体装置。
  5. 前記第１のチャネル領域の不純物濃度と前記第２のチャネル領域の不純物濃度がおおよそ同一であって、前記第１のしきい値電圧の絶対値と前記第２のしきい値電圧の絶対値とのそれぞれが互いに異なる、請求項４に記載の半導体装置。
  6. 前記第１のゲート絶縁膜の膜厚と前記第２のゲート絶縁膜の膜厚がおおよそ同一である、請求項５に記載の半導体装置。
  7. 前記第１のチャネル領域の不純物濃度が前記第２のチャネル領域の不純物濃度より高く、前記第１のしきい値電圧の絶対値が前記第２のしきい値電圧の絶対値より低い、請求項４に記載の半導体装置。
  8. 前記第１のチャネル領域の不純物濃度が前記第２のチャネル領域の不純物濃度より低く、前記第１のしきい値電圧の絶対値が前記第２のしきい値電圧の絶対値より高い、請求項４に記載の半導体装置。
  9. 半導体基板上に立設した第１のピラー径を有する第１のピラーと、当該第１のピラーの下部を囲む前記半導体基板上の第１の拡散層と、前記第１のピラーの上部の第２の拡散層と、前記第１の拡散層と前記第２の拡散層の間に介在する第１のチャネル領域と、当該第１のチャネル領域を覆う第１のゲート絶縁膜と、当該第１のゲート絶縁膜を覆う第１のゲート電極を備える第１のトランジスタと、
    前記半導体基板上に立設した第２のピラー径を有する第２のピラーと、当該第２のピラーの下部を囲む前記半導体基板上の第３の拡散層と、前記第２のピラーの上部の第４の拡散層と、前記第３の拡散層と前記第４の拡散層の間に介在する第２のチャネル領域と、当該第２のチャネル領域を覆う第２のゲート絶縁膜と、当該第２のゲート絶縁膜を覆う第２のゲート電極を備える第２のトランジスタと、
    の両方を備える半導体装置であって、
    前記第２のピラー径は前記第１のピラー径より大きく、
    前記第１のチャネル領域の不純物濃度と前記第２のチャネル領域の不純物濃度がおおよそ同一であり、
    前記第１のゲート酸化膜の膜厚と前記第２のゲート酸化膜の膜厚がおおよそ同一であり、かつ
    前記第１のトランジスタのしきい値電圧と、前記第２のトランジスタのしきい値電圧とのそれぞれが互いに異なる、半導体装置。
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