WO2013171873A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2013171873A1
WO2013171873A1 PCT/JP2012/062597 JP2012062597W WO2013171873A1 WO 2013171873 A1 WO2013171873 A1 WO 2013171873A1 JP 2012062597 W JP2012062597 W JP 2012062597W WO 2013171873 A1 WO2013171873 A1 WO 2013171873A1
Authority
WO
WIPO (PCT)
Prior art keywords
sidewall
silicon layer
polysilicon
gate electrode
semiconductor device
Prior art date
Application number
PCT/JP2012/062597
Other languages
English (en)
French (fr)
Inventor
舛岡　富士雄
広記 中村
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority to PCT/JP2012/062597 priority Critical patent/WO2013171873A1/ja
Priority to KR1020137030538A priority patent/KR20140015508A/ko
Priority to CN201280024164.7A priority patent/CN103563058A/zh
Priority to JP2013552771A priority patent/JP5752810B2/ja
Priority to TW102113418A priority patent/TW201349509A/zh
Publication of WO2013171873A1 publication Critical patent/WO2013171873A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Definitions

  • the present invention relates to a semiconductor device.
  • SGT Surrounding Gate Transistor
  • a silicon pillar having a nitride hard mask formed in a columnar shape is formed, a diffusion layer under the silicon pillar is formed, a gate material is deposited, and then the gate material is planarized and etched.
  • the insulating film sidewall is formed on the sidewalls of the silicon pillar and the nitride film hard mask.
  • a resist pattern for gate wiring is formed, the gate material is etched, the nitride film hard mask is removed, and a diffusion layer is formed on the silicon pillar (see, for example, Patent Document 4).
  • a nitride film sidewall is formed on the silicon pillar side wall, ion implantation is performed, a diffusion layer is formed on the silicon pillar, a nitride film is deposited as a contact stopper, an oxide film is formed as an interlayer film, and contact etching is performed. ing.
  • the flat part decreases. Further, since the nitride film sidewall is the shoulder of the nitride film, the selection ratio is reduced with respect to the oxide film etching. Therefore, when oxide film etching for forming a contact on the silicon pillar is performed, the etching is not stopped by the nitride film, the contact hole reaches the gate, and the silicon pillar and the gate are short-circuited.
  • a nitride film sidewall is formed on the side wall of the silicon pillar, and ion implantation is performed to form a diffusion layer above the silicon pillar. Therefore, ions are implanted from above into the silicon pillar, so that a deep diffusion layer is formed. There is a need. When a deep diffusion layer is formed, the lateral extension of the diffusion layer also increases. That is, high integration becomes difficult.
  • the density of silicon is 5 ⁇ 10 22 pieces / cm 3 , so that it becomes difficult for impurities to exist in the silicon pillar.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2009-182317 A JP 2010-258345 A JP-A-11-297984
  • an object of the present invention is to provide a structure of an SGT having a structure for reducing the resistance of the upper part of the silicon pillar and a method for manufacturing the SGT.
  • a first semiconductor device includes a planar silicon layer formed on a silicon substrate, A first columnar silicon layer formed on the planar silicon layer; A gate insulating film formed around the first columnar silicon layer; A first gate electrode formed around the gate insulating film; A gate wiring connected to the first gate electrode; A first first conductivity type diffusion layer formed on top of the first columnar silicon layer; A second first conductivity type diffusion layer formed in a lower portion of the first columnar silicon layer and an upper portion of the planar silicon layer; A first sidewall comprising a laminated structure of an insulating film and polysilicon formed on an upper sidewall of the first columnar silicon layer and an upper portion of the first gate electrode; A first contact formed on the first first conductivity type diffusion layer and on the first sidewall; The first contact is connected to the polysilicon of the first sidewall; The conductivity type of the polysilicon of the first sidewall is the first conductivity type.
  • first silicide formed on the first first conductivity type diffusion layer and on the first sidewall.
  • the lower surface of the first first conductivity type diffusion layer is above the upper surface of the first gate electrode.
  • the first gate electrode has a laminated structure of metal and polysilicon.
  • a second semiconductor device of the present invention in the first semiconductor device, The planar silicon layer formed on the silicon substrate; A second columnar silicon layer formed on the planar silicon layer; The gate insulating film formed around the second columnar silicon layer; A second gate electrode formed around the gate insulating film; The gate wiring connected to the second gate electrode; A first second conductivity type diffusion layer formed on top of the second columnar silicon layer; A second second conductivity type diffusion layer formed on a lower portion of the second columnar silicon layer and an upper portion of the planar silicon layer; A second sidewall having a laminated structure of an insulating film and polysilicon formed on an upper sidewall of the second columnar silicon layer and the upper portion of the second gate electrode; A second contact formed on the first second conductivity type diffusion layer and on the second sidewall; The second contact is connected to the polysilicon of the second sidewall;
  • the semiconductor device is further characterized in that the conductivity type of the polysilicon of the second sidewall is the second conductivity type.
  • the lower surface of the first first conductivity type diffusion layer is above the upper surface of the first gate electrode, and the lower surface of the first second conductivity type diffusion layer is from the upper surface of the second gate electrode. It is preferable that it is on.
  • the first gate electrode has a laminated structure of metal and polysilicon
  • the second gate electrode has a laminated structure of metal and polysilicon
  • the first sidewall can be formed by depositing the insulating film and the polysilicon on the first columnar silicon layer and etching the polysilicon to leave it in a sidewall shape.
  • the contact etching is performed by the first sidewall having a laminated structure of the insulating film and polysilicon formed on the upper sidewall of the first columnar silicon layer and the upper portion of the first gate electrode. Since the insulating film of the first side wall is thin and sandwiched between the polysilicon, the etching rate is slowed down, so that the contact etching stops at the first side wall, so that the first first conductivity type is stopped. The height from the upper surface of the diffusion layer to the upper surface of the first gate electrode can be reduced.
  • the diameter of the first sidewall is larger than that of the columnar silicon layer.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG. FIG.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • the semiconductor device having the SGT structure according to the present embodiment is A planar silicon layer 107 formed on the silicon substrate 101; A first columnar silicon layer 105 formed on the planar silicon layer 107; A gate insulating film 109 formed around the first columnar silicon layer 105; A first gate electrode 117b formed around the gate insulating film 109; A gate line 117c connected to the first gate electrode 117b; A first n-type diffusion layer 119 formed on the first columnar silicon layer 105; A second n-type diffusion layer 120 formed in a lower portion of the first columnar silicon layer 105 and an upper portion of the planar silicon layer 107; A first sidewall 201 having a laminated structure of an insulating film 127 and polysilicon 115 formed on the upper sidewall of the first columnar silicon layer 105 and the upper portion of the first gate electrode 117b; A first contact 146 formed on the first n-type diffusion layer 119 and on the first sidewall 201, The first contact 146 is connected to the polysilicon 115 of the first
  • first silicide layers 135 and 134 formed on the first n-type diffusion layer 119 and the first sidewall 201 are provided. Since silicide has a high selectivity with respect to oxide film etching, contact etching is further stopped.
  • the conductivity type of the polysilicon of the first sidewall 201 is n-type, surface carriers are induced by the work function difference, so that the resistance on the upper part of the columnar silicon layer 105 can be reduced.
  • the first sidewall 201 is an n + type and the impurity concentration of the columnar silicon layer 105 is low, a transistor formed of the first sidewall 201 and the columnar silicon layer 105 is connected to the first sidewall 201. It is turned on when the voltage applied via the contact 146 is 0V.
  • the diameter of the first sidewall 201 is larger than that of the columnar silicon layer 105.
  • impurities can be implanted into the polysilicon 115 of the first sidewall 201. 1 n-type diffusion layer can be electrically connected.
  • the first gate electrode 117b has a stacked structure of metal 110 and polysilicon 111. As described above, the SGT having the first sidewall 201 having the laminated structure of the insulating film 127 and the polysilicon 115 formed on the upper sidewall of the first columnar silicon layer 105 and the upper portion of the first gate electrode 117b is shown. It was done.
  • CMOS SGT using SGT of this embodiment is A second columnar silicon layer 104 formed on the planar silicon layer 107; The gate insulating film 109 formed around the second columnar silicon layer 104; A second gate electrode 117a formed around the gate insulating film 109; The gate line 117c connected to the second gate electrode 117a; A first p-type diffusion layer 122 formed on the second columnar silicon layer 104; A second p-type diffusion layer 123 formed on a lower portion of the second columnar silicon layer 104 and an upper portion of the planar silicon layer 107; A second sidewall 202 having a laminated structure of an insulating film 126 and polysilicon 114 formed on the upper sidewall of the second columnar silicon layer 104 and the second gate electrode 117a; A second contact 145 formed on the first p-type diffusion layer 122 and the second sidewall 202; The second contact 145 is connected to the polysilicon 114 of the second sidewall 202,
  • 2nd silicide 129, 130 formed on the first p-type diffusion layer 122 and the second sidewall 202.
  • the lower surface of the first p-type diffusion layer 122 is above the upper surface of the second gate electrode 117a.
  • the second n-type diffusion layer 120 and the second p-type diffusion layer 123 are connected by silicide.
  • CMOS SGT using the SGT of the present invention is shown.
  • the first resists 102 and 103 are removed.
  • polysilicon 111 is deposited and the surface thereof is flattened.
  • the polysilicon 111 is etched to expose the upper portions of the first columnar silicon layer 105 and the second columnar silicon layer 104.
  • the metal film 110 is etched.
  • wet etching it is preferable to use wet etching.
  • a thin insulating film 112 and polysilicon 113 are deposited.
  • the polysilicon 113 is etched to leave polysilicon 114 and 115 in a sidewall shape on the upper side wall of the first columnar silicon layer 105 and the upper side wall of the second columnar silicon layer 104.
  • the oxide film 112 is etched as shown in FIG.
  • the polysilicon 111, the metal film 110, and the gate insulating film 109 are etched to form a first gate electrode 117b, a second gate electrode 117a, and a gate wiring 117c.
  • the third resist 116 is removed.
  • the fourth resist 118 is removed.
  • a fifth resist 121 for forming the first p-type diffusion layer 122 and the second p-type diffusion layer 123 is formed.
  • boron is implanted to form a first p-type diffusion layer 122 and a second p-type diffusion layer 123. At this time, boron is also implanted into the polysilicon 114 of the sidewall. Further, since the polysilicon 114 is also implanted with boron from its side wall, it tends to be a high concentration p-type.
  • a nitride film 124 is deposited.
  • the nitride film 124 is etched, the oxide film 122 is etched, and the nitride film sidewall 125 is formed.
  • a first sidewall 201 made of an oxide film 127 and polysilicon 115 is formed on the upper sidewall of the first columnar silicon layer 105, and an oxide film 126 and polysilicon are formed on the upper sidewall of the second columnar silicon layer 104.
  • a second sidewall 202 made of 114 is formed.
  • silicide 135 is formed on the first n-type diffusion layer 119
  • silicide 134 is formed on the polysilicon 115
  • silicide 129 is formed on the first p-type diffusion layer 122
  • the polysilicon 114 is formed.
  • Silicide 130 is formed thereon.
  • silicides 128, 131, 132, 133, and 136 are formed.
  • an interlayer insulating film 137 is deposited and planarized.
  • a sixth resist 138 for forming the first contact 146 and the second contact 145 is formed.
  • the interlayer insulating film 137 is etched to form contact holes 139 and 140.
  • contact etching is stopped at the polysilicon by the first sidewall having a laminated structure of the insulating film and polysilicon formed on the upper sidewall of the first columnar silicon layer and the upper portion of the first gate electrode. Since the insulating film of the first sidewall is thin and sandwiched between the polysilicons, the etching rate becomes slow, so that the contact etching stops at the first sidewall.
  • a seventh resist 141 for forming the contacts 144 and 147 is formed.
  • the interlayer insulating film 137 is etched to form contact holes 142 and 143.
  • the seventh resist 141 is removed.
  • metal is deposited to form contacts 144 and 147, a first contact 146, and a second contact 145.
  • a metal 148 is deposited as shown in FIG.
  • eighth resists 149, 150, 151, 152 for forming the metal wirings 153, 154, 155, 156 are formed.
  • the metal 148 is etched to form metal wirings 153, 154, 155, and 156.
  • the eighth resists 149, 150, 151, 152 are removed.

Abstract

　平面状シリコン層上に形成された第１の柱状シリコン層と、前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第１のゲート電極と、前記第１のゲート電極に接続されたゲート配線と、前記第１の柱状シリコン層の上部に形成された第１の第１導電型拡散層と、前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２の第１導電型拡散層と、前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第１のサイドウォールと、前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のコンタクトと、を備え、前記第１のコンタクトは前記第１のサイドウォールのポリシリコンと接続し、前記第１のサイドウォールのポリシリコンの導電型は第１導電型であることを特徴とする。

Description

半導体装置
　本発明は半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来のＳＧＴの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン柱上部に拡散層を形成している（例えば、特許文献４を参照）。その後、シリコン柱側壁に窒化膜サイドウォールを形成し、イオン注入を行いシリコン柱上部に拡散層を形成後、コンタクトストッパーとして窒化膜を堆積後、層間膜として酸化膜を形成し、コンタクトエッチングを行っている。
　コンタクトを形成するための酸化膜エッチングは平坦部において窒化膜に対して高い選択比を有するが、窒化膜肩部において平坦部に比べ選択比が低下することが知られている。
　ＳＧＴのシリコン柱は微細化とともにその柱径が小さくなるから、平坦部が減少する。また、窒化膜サイドウォールは窒化膜肩部であるから、酸化膜エッチングに対して選択比が低下する。従って、シリコン柱上にコンタクトを形成するための酸化膜エッチングを行うと、窒化膜でエッチングがとまらず、コンタクト孔がゲートに達し、シリコン柱上とゲートとが短絡することとなる。
　ＳＧＴのシリコン柱上にエピタキシャル半導体層を形成し、コンタクトとゲート間の短絡が発生しないようにする構造が提案されている（例えば特許文献５）。しかしながら、エピタキシャル成長を行うには、シリコン柱上部側壁とゲート電極上部に絶縁膜サイドウォールを形成する必要がある。ゲートにポリシリコンが使用されている場合にはゲートにもシリコンが成長する。従って、絶縁膜サイドウォールの高さ以上にエピタキシャル成長を行うと、ゲートとシリコン柱上部とが短絡することとなる。
　一方で、シリコン柱側壁に窒化膜サイドウォールを形成し、イオン注入を行いシリコン柱上部に拡散層を形成するため、シリコン柱上部には上方からイオンが注入されるので、深い拡散層を形成する必要がある。深い拡散層を形成すると、その拡散層の横方向の広がりも大きくなる。すなわち高集積化が難しくなる。
　また、シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。
　平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献６を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００９－１８２３１７号公報 特開２０１０－２５８３４５号公報 特開平１１－２９７９８４号公報
　そこで、本発明は、シリコン柱上部の抵抗を低減するための構造を持つＳＧＴの構造とそのＳＧＴの製造方法を提供することを目的とする。
　本発明に係る第１の半導体装置は、シリコン基板上に形成された平面状シリコン層と、
　前記平面状シリコン層上に形成された第１の柱状シリコン層と、
　前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の周囲に形成された第１のゲート電極と、
　前記第１のゲート電極に接続されたゲート配線と、
　前記第１の柱状シリコン層の上部に形成された第１の第１導電型拡散層と、
　前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２の第１導電型拡散層と、
　前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第１のサイドウォールと、
　前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のコンタクトと、を備え、
　前記第１のコンタクトは前記第１のサイドウォールのポリシリコンと接続し、
　前記第１のサイドウォールのポリシリコンの導電型は第１導電型であることを特徴とする。
　前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のシリサイドを有することを特徴とすることが好ましい。
　前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあることを特徴とすることが好ましい。
　前記第１のゲート電極は、金属とポリシリコンの積層構造からなることを特徴とすることが好ましい。
　本発明に係る第２の半導体装置は、前記第１の半導体装置において、さらに、
　前記シリコン基板上に形成された前記平面状シリコン層と、
　前記平面状シリコン層上に形成された第２の柱状シリコン層と、
　前記第２の柱状シリコン層の周囲に形成された前記ゲート絶縁膜と、
　前記ゲート絶縁膜の周囲に形成された第２のゲート電極と、
　前記第２のゲート電極に接続された前記ゲート配線と、
　前記第２の柱状シリコン層の上部に形成された第１の第２導電型拡散層と、
　前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２の第２導電型拡散層と、
　前記第２の柱状シリコン層の上部側壁と前記第２のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第２のサイドウォールと、
　前記第１の第２導電型拡散層上と前記第２のサイドウォール上に形成された第２のコンタクトと、を備え、
　前記第２のコンタクトは前記第２のサイドウォールのポリシリコンと接続し、
　前記第２のサイドウォールのポリシリコンの導電型は第２導電型であることを特徴とする半導体装置を更に備えることを特徴とする。
　前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のシリサイドを有し、前記第１の第２導電型拡散層上と前記第２のサイドウォール上に形成された第２のシリサイドを有することを特徴とすることが好ましい。
　前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあり、前記第１の第２導電型拡散層の下面は、前記第２のゲート電極の上面より上にあることを特徴とすることが好ましい。
　前記第１のゲート電極は、金属とポリシリコンの積層構造からなり、前記第２のゲート電極は、金属とポリシリコンの積層構造からなることを特徴とすることが好ましい。
　前記第１のサイドウォールは、前記第１の柱状シリコン層に前記絶縁膜と前記ポリシリコンを堆積し、前記ポリシリコンをエッチングしサイドウォール状に残存させることで形成することができる。
　本発明によれば、前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第１のサイドウォールにより、コンタクトエッチングがポリシリコンで止まり、第１のサイドウォールの絶縁膜は薄くかつポリシリコンに挟まれているのでエッチング速度が遅くなるので、コンタクトエッチングは第１のサイドウォールで止まるため、前記第１の第１導電型拡散層の上面から、前記第１のゲート電極の上面までの高さを低くすることができる。
　また、前記第１のサイドウォールのポリシリコンの導電型は第１導電型であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば第１のサイドウォールがｎ＋型であり、柱状シリコン層の不純物濃度が薄いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールにコンタクトを介して印加される電圧が０Ｖのときにオンすることとなる。
　上記により、前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあるとき、トランジスタのチャネルと前記第１の第一導電型拡散層とを電気的に接続することができる。
　前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあるよう不純物導入をすることは、浅い接合を形成することであるので、拡散層の横方向の広がりを狭くすることができる。すなわち高集積化が可能となる。
　前記第１のサイドウォールのポリシリコンは、柱状シリコン層上部側壁に形成されるから、柱状シリコン層よりも前記第１のサイドウォールの径は大きい。柱状シリコン層が細くなり、柱状シリコン層内に不純物を注入することが難しくなるが、第１のサイドウォールのポリシリコンに不純物を注入することができるため、トランジスタのチャネルと前記第１の第一導電型拡散層とを電気的に接続することができる。
（ａ）は本発明の実施形態に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置を、図１を参照しながら説明する。
　本実施形態に係るＳＧＴの構造を有する半導体装置は、
　シリコン基板１０１上に形成された平面状シリコン層１０７と、
　前記平面状シリコン層１０７上に形成された第１の柱状シリコン層１０５と、
　前記第１の柱状シリコン層１０５の周囲に形成されたゲート絶縁膜１０９と、
　前記ゲート絶縁膜１０９の周囲に形成された第１のゲート電極１１７ｂと、
　前記第１のゲート電極１１７ｂに接続されたゲート配線１１７ｃと、
　前記第１の柱状シリコン層１０５の上部に形成された第１のｎ型拡散層１１９と、
　前記第１の柱状シリコン層１０５の下部と前記平面状シリコン層１０７の上部とに形成された第２のｎ型拡散層１２０と、
　前記第１の柱状シリコン層１０５の上部側壁と前記第１のゲート電極１１７ｂ上部とに形成された絶縁膜１２７とポリシリコン１１５の積層構造からなる第１のサイドウォール２０１と、
　前記第１のｎ型拡散層１１９上と前記第１のサイドウォール２０１上に形成された第１のコンタクト１４６と、を備え、
　前記第１のコンタクト１４６は前記第１のサイドウォール２０１のポリシリコン１１５と接続。
　前記第１のサイドウォール２０１のポリシリコン１１５の導電型はｎ型である。
　また、前記第１のｎ型拡散層１１９上と前記第１のサイドウォール２０１上に形成された第１のシリサイド１３５、１３４を有する。シリサイドは、酸化膜エッチングに対し高い選択比を持つので、よりコンタクトエッチングが止まることとなる。
　前記第１の柱状シリコン層１０５の上部側壁と前記第１のゲート電極１１７ｂ上部とに形成された絶縁膜１２７とポリシリコン１１５の積層構造からなる第１のサイドウォール２０１により、コンタクトエッチングがポリシリコン１１５で止まり、第１のサイドウォール２０１の絶縁膜１２７は薄くかつポリシリコン１１５に挟まれているのでエッチング速度が遅くなるので、コンタクトエッチングは第１のサイドウォール２０１で止まるため、前記第１のｎ型拡散層の上面から、前記第１のゲート電極１１７ｂの上面までの高さを低くすることができる。
　また、前記第１のサイドウォール２０１のポリシリコンの導電型はｎ型であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層１０５上部の抵抗を低減することができる。例えば第１のサイドウォール２０１がｎ＋型であり、柱状シリコン層１０５の不純物濃度が薄いとき、第１のサイドウォール２０１と柱状シリコン層１０５とで形成されるトランジスタは、第１のサイドウォール２０１にコンタクト１４６を介して印加される電圧が０Ｖのときにオンすることとなる。
　上記により、前記第１のｎ型拡散層１１９の下面は、前記第１のゲート電極１１７ｂの上面より上にあるとき、トランジスタのチャネルと前記第１のｎ型拡散層１１９とを電気的に接続することができる。
　前記第１のｎ型拡散層１１９の下面は、前記第１のゲート電極１１７ｂの上面より上にあるよう不純物導入をすることは、浅い接合を形成することであるので、拡散層の横方向の広がりを狭くすることができる。すなわち高集積化が可能となる。
　前記第１のサイドウォール２０１のポリシリコンは、柱状シリコン層１０５上部側壁に形成されるから、柱状シリコン層１０５よりも前記第１のサイドウォール２０１の径は大きい。柱状シリコン層１０５が細くなり、柱状シリコン層１０５内に不純物を注入することが難しくなるが、第１のサイドウォール２０１のポリシリコン１１５に不純物を注入することができるため、トランジスタのチャネルと前記第１のｎ型拡散層とを電気的に接続することができる。
　前記第１のゲート電極１１７ｂは、金属１１０とポリシリコン１１１の積層構造からなる。
　以上により前記第１の柱状シリコン層１０５の上部側壁と前記第１のゲート電極１１７ｂ上部とに形成された絶縁膜１２７とポリシリコン１１５の積層構造からなる第１のサイドウォール２０１を有するＳＧＴが示された。
　次に本実施形態のＳＧＴを使用したＣＭＯＳ　ＳＧＴを示す。このＣＭＯＳ　ＳＧＴは、
　前記平面状シリコン層１０７上に形成された第２の柱状シリコン層１０４と、
　前記第２の柱状シリコン層１０４の周囲に形成された前記ゲート絶縁膜１０９と、
　前記ゲート絶縁膜１０９の周囲に形成された第２のゲート電極１１７ａと、
　前記第２のゲート電極１１７ａに接続された前記ゲート配線１１７ｃと、
　前記第２の柱状シリコン層１０４の上部に形成された第１のｐ型拡散層１２２と、
　前記第２の柱状シリコン層１０４の下部と前記平面状シリコン層１０７の上部とに形成された第２のｐ型拡散層１２３と、
　前記第２の柱状シリコン層１０４の上部側壁と前記第２のゲート電極１１７ａ上部とに形成された絶縁膜１２６とポリシリコン１１４の積層構造からなる第２のサイドウォール２０２と、
　前記第１のｐ型拡散層１２２上と前記第２のサイドウォール２０２上に形成された第２のコンタクト１４５と、を備え、
　前記第２のコンタクト１４５は前記第２のサイドウォール２０２のポリシリコン１１４と接続し、
　前記第２のサイドウォール２０２のポリシリコン１１４の導電型はｐ型であることを特徴とする。
　前記第１のｐ型拡散層１２２上と前記第２のサイドウォール２０２上に形成された第２のシリサイド１２９、１３０を有する。
　前記第１のｐ型拡散層１２２の下面は、前記第２のゲート電極１１７ａの上面より上にある。
　前記第２のゲート電極１１７ａは、金属１１０とポリシリコン１１１の積層構造からなる。
　第２のｎ型拡散層１２０と第２のｐ型拡散層１２３とはシリサイドで接続される。
　以上により、本発明のＳＧＴを使用したＣＭＯＳ　ＳＧＴが示された。
　以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置の製造工程を、図２～図４３を参照しながら説明する。
　まず、図２に示すように、シリコン基板１０１上に第１の柱状シリコン層１０５と第２の柱状シリコン層１０４とを形成するための第１のレジスト１０２、１０３を形成する。
　次に、図３に示すように、シリコン基板１０１をエッチングし、第１の柱状シリコン層１０５と第２の柱状シリコン層１０４とを形成する。
　続いて、図４に示すように、第１のレジスト１０２、１０３を除去する。
　続いて、図５に示すように、平面状シリコン層１０７を形成するための第２のレジスト１０６を形成する。
　続いて、図６に示すように、シリコン基板１０１をエッチングし、平面状シリコン層１０７を形成する。
　続いて、図７に示すように、第２のレジスト１０６を除去する。
　次に、図８に示すように、酸化膜１０８を堆積するとともにその表面を平坦化する。
　そして、図９に示すように、酸化膜１０８をエッチングし、平面状シリコン層１０７の周囲に残存させる。
　まず、図１０に示すように、第１の柱状シリコン層１０５及び第２の柱状シリコン層１０４の周囲にゲート絶縁膜１０９を形成する。ここでのゲート絶縁膜１０９の材質としては、酸化膜、酸化膜及び窒化膜の積層構造、窒化膜、または、高誘電体膜が使用できる。
　次に、図１１に示すように、ゲート絶縁膜１０９の周囲に金属膜１１０を形成する。ここでの金属膜１１０には、チタン、窒化チタン、タンタル、窒化タンタルなどのゲート電極に使用しうる金属材料が使用できる。
　続いて、図１２に示すように、ポリシリコン１１１を堆積するとともにその表面を平坦化する。
　続いて、図１３に示すように、ポリシリコン１１１をエッチングする。
　続いて、図１４に示すように、ポリシリコン１１１をエッチングし、第１の柱状シリコン層１０５及び第２の柱状シリコン層１０４の上部を露出させる。
　続いて、図１５に示すように、金属膜１１０をエッチングする。ここでは、ウエットエッチングを用いることが好ましい。
　続いて、図１６に示すように、薄い絶縁膜１１２とポリシリコン１１３を堆積する。
　続いて、図１７に示すように、ポリシリコン１１３をエッチングし、第１の柱状シリコン層１０５の上部側壁と第２の柱状シリコン層１０４の上部側壁にポリシリコン１１４、１１５をサイドウォール状に残存させる。
　続いて、図１８に示すように、第１のゲート電極１１７ｂと第２のゲート電極１１７ａとゲート配線１１７ｃを形成するための第３のレジスト１１６を形成する。
　続いて、図１９に示すように酸化膜１１２をエッチングする。
　続いて、図２０に示すように、ポリシリコン１１１と金属膜１１０とゲート絶縁膜１０９をエッチングし、第１のゲート電極１１７ｂと第２のゲート電極１１７ａとゲート配線１１７ｃを形成する。
　続いて、図２１に示すように、第３のレジスト１１６を除去する。
　続いて、図２２に示すように、第１のｎ型拡散層１１９、第２のｎ型拡散層１２０を形成するための第４のレジスト１１８を形成する。
　続いて、図２３に示すように、砒素を注入し、第１のｎ型拡散層１１９、第２のｎ型拡散層１２０を形成する。このとき、サイドウォールのポリシリコン１１５にも砒素が注入される。また、ポリシリコン１１５はその側壁からも砒素が注入されることとなるので、高濃度のｎ型となりやすい。
　続いて、図２４に示すように、第４のレジスト１１８を除去する。
　続いて、図２５に示すように、第１のｐ型拡散層１２２、第２のｐ型拡散層１２３を形成するための第５のレジスト１２１を形成する。
　続いて、図２６に示すように、ボロンを注入し、第１のｐ型拡散層１２２、第２のｐ型拡散層１２３を形成する。このとき、サイドウォールのポリシリコン１１４にもボロンが注入される。また、ポリシリコン１１４はその側壁からもボロンが注入されることとなるので、高濃度のｐ型となりやすい。
　続いて、図２７に示すように、第５のレジスト１２１を除去する。
　続いて、図２８に示すように、窒化膜１２４を堆積する。
　続いて、図２９に示すように、熱処理を行う。このとき、熱処理を少なくすることで浅い接合を形成することができる。ここで深い接合を形成するよう熱処理を行うと、第１のｎ型拡散層１２０と第２のｐ型拡散層１２３とが横方向に広がることとなるため、高集積化が難しくなる。
　続いて、図３０に示すように、窒化膜１２４をエッチングし、酸化膜１２２をエッチングし、窒化膜サイドウォール１２５を形成する。このとき、第１の柱状シリコン層１０５の上部側壁に酸化膜１２７とポリシリコン１１５からなる第１のサイドウォール２０１が形成され、第２の柱状シリコン層１０４の上部側壁に酸化膜１２６とポリシリコン１１４からなる第２のサイドウォール２０２が形成されることとなる。
　続いて、図３１に示すように、第１のｎ型拡散層１１９上にシリサイド１３５を、ポリシリコン１１５上にシリサイド１３４を、第１のｐ型拡散層１２２上にシリサイド１２９を、ポリシリコン１１４上にシリサイド１３０を形成する。また、シリサイド１２８、１３１、１３２、１３３、１３６を形成する。
　続いて、図３２に示すように、層間絶縁膜１３７を堆積し平坦化する。
　続いて、図３３に示すように、第１のコンタクト１４６、第２のコンタクト１４５を形成するための第６のレジスト１３８を形成する。
　続いて、図３４に示すように、層間絶縁膜１３７をエッチングし、コンタクト孔１３９、１４０を形成する。このとき、前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第１のサイドウォールにより、コンタクトエッチングがポリシリコンで止まり、第１のサイドウォールの絶縁膜は薄くかつポリシリコンに挟まれているのでエッチング速度が遅くなるので、コンタクトエッチングは第１のサイドウォールで止まることとなる。
　続いて、図３５に示すように、第６のレジスト１３８を除去する。
　続いて、図３６に示すように、コンタクト１４４、１４７を形成するための第７のレジスト１４１を形成する。
　続いて、図３７に示すように、層間絶縁膜１３７をエッチングし、コンタクト孔１４２、１４３を形成する。
　続いて、図３８に示すように、第７のレジスト１４１を除去する。
　続いて、図３９に示すように、金属を堆積し、コンタクト１４４、１４７、第１のコンタクト１４６、第２のコンタクト１４５を形成する。
　続いて、図４０に示すように、金属１４８を堆積する。
　続いて、図４１に示すように、金属配線１５３、１５４、１５５、１５６を形成するための第８のレジスト１４９、１５０、１５１、１５２を形成する。
　続いて、図４２に示すように、金属１４８をエッチングし、金属配線１５３、１５４、１５５、１５６を形成する。
　続いて、図４３に示すように、第８のレジスト１４９、１５０、１５１、１５２を除去する。
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第２の柱状シリコン層
１０５．第１の柱状シリコン層
１０６．第２のレジスト
１０７．平面状シリコン層
１０８．酸化膜
１０９．ゲート絶縁膜
１１０．金属
１１１．ポリシリコン
１１２．絶縁膜
１１３．ポリシリコン
１１４．ポリシリコン
１１５．ポリシリコン
１１６．第３のレジスト
１１７ａ．第２のゲート電極
１１７ｂ．第１のゲート電極
１１７ｃ．ゲート配線
１１８．第４のレジスト
１１９．第１のｎ型拡散層
１２０．第２のｎ型拡散層
１２１．第５のレジスト
１２２．第１のｐ型拡散層
１２３．第２のｐ型拡散層
１２４．窒化膜
１２５．窒化膜サイドウォール
１２６．絶縁膜
１２７．絶縁膜
１２８．シリサイド
１２９．第２のシリサイド
１３０．第２のシリサイド
１３１．シリサイド
１３２．シリサイド
１３３．シリサイド
１３４．第１のシリサイド
１３５．第１のシリサイド
１３６．シリサイド
１３７．層間絶縁膜
１３８．第６のレジスト
１３９．コンタクト孔
１４０．コンタクト孔
１４１．第７のレジスト
１４２．コンタクト孔
１４３．コンタクト孔
１４４．コンタクト
１４５．第２のコンタクト
１４６．第１のコンタクト
１４７．コンタクト
１４８．金属
１４９．第８のレジスト
１５０．第８のレジスト
１５１．第８のレジスト
１５２．第８のレジスト
１５３．金属配線
１５４．金属配線
１５５．金属配線
１５６．金属配線
２０１．第１のサイドウォール
２０２．第２のサイドウォール

Claims (9)

  1. 　シリコン基板上に形成された平面状シリコン層と、
    　前記平面状シリコン層上に形成された第１の柱状シリコン層と、
    　前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成された第１のゲート電極と、
    　前記第１のゲート電極に接続されたゲート配線と、
    　前記第１の柱状シリコン層の上部に形成された第１の第１導電型拡散層と、
    　前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２の第１導電型拡散層と、
    　前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第１のサイドウォールと、
    　前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のコンタクトと、を備え、
    　前記第１のコンタクトは前記第１のサイドウォールのポリシリコンと接続し、前記第１のサイドウォールのポリシリコンの導電型は第１導電型であることを特徴とする半導体装置。
  2. 　前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のシリサイドを有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１のゲート電極は、金属とポリシリコンの積層構造からなることを特徴とする請求項１に記載の半導体装置。
  5. 　前記シリコン基板上に形成された前記平面状シリコン層と、
    　前記平面状シリコン層上に形成された第２の柱状シリコン層と、
    　前記第２の柱状シリコン層の周囲に形成された前記ゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成された第２のゲート電極と、
    　前記第２のゲート電極に接続された前記ゲート配線と、
    　前記第２の柱状シリコン層の上部に形成された第１の第２導電型拡散層と、
    　前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２の第２導電型拡散層と、
    　前記第２の柱状シリコン層の上部側壁と前記第２のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第２のサイドウォールと、
    　前記第１の第２導電型拡散層上と前記第２のサイドウォール上に形成された第２のコンタクトと、をさらに備え、
    　前記第２のコンタクトは前記第２のサイドウォールのポリシリコンとし、前記第２のサイドウォールのポリシリコンの導電型は第２導電型であることを特徴とする請求項１に記載の半導体装置。
  6. 　前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のシリサイドを有し、前記第１の第２導電型拡散層上と前記第２のサイドウォール上に形成された第２のシリサイドを有することを特徴とする請求項５に記載の半導体装置。
  7. 　前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあり、前記第１の第２導電型拡散層の下面は、前記第２のゲート電極の上面より上にあることを特徴とする請求項５に記載の半導体装置。
  8. 　前記第１のゲート電極は、金属とポリシリコンの積層構造からなり、前記第２のゲート電極は、金属とポリシリコンの積層構造からなることを特徴とする請求項５に記載の半導体装置。
  9. 　前記第１のサイドウォールは、前記第１の柱状シリコン層に前記絶縁膜と前記ポリシリコンを堆積し、前記ポリシリコンをエッチングしサイドウォール状に残存させることにより形成したことを特徴とする請求項１に記載の半導体装置。
PCT/JP2012/062597 2012-05-17 2012-05-17 半導体装置 WO2013171873A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
PCT/JP2012/062597 WO2013171873A1 (ja) 2012-05-17 2012-05-17 半導体装置
KR1020137030538A KR20140015508A (ko) 2012-05-17 2012-05-17 반도체 장치
CN201280024164.7A CN103563058A (zh) 2012-05-17 2012-05-17 半导体器件
JP2013552771A JP5752810B2 (ja) 2012-05-17 2012-05-17 半導体装置
TW102113418A TW201349509A (zh) 2012-05-17 2013-04-16 半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/062597 WO2013171873A1 (ja) 2012-05-17 2012-05-17 半導体装置

Publications (1)

Publication Number Publication Date
WO2013171873A1 true WO2013171873A1 (ja) 2013-11-21

Family

ID=49583316

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/062597 WO2013171873A1 (ja) 2012-05-17 2012-05-17 半導体装置

Country Status (5)

Country Link
JP (1) JP5752810B2 (ja)
KR (1) KR20140015508A (ja)
CN (1) CN103563058A (ja)
TW (1) TW201349509A (ja)
WO (1) WO2013171873A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015138973A (ja) * 2014-11-25 2015-07-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
JP2015233167A (ja) * 2015-10-01 2015-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9368551B2 (en) 2014-01-23 2016-06-14 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
JP2017046012A (ja) * 2016-11-30 2017-03-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
WO2019087328A1 (ja) * 2017-11-01 2019-05-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424515B2 (en) 2016-06-30 2019-09-24 International Business Machines Corporation Vertical FET devices with multiple channel lengths
WO2022113187A1 (ja) * 2020-11-25 2022-06-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182317A (ja) * 2008-01-29 2009-08-13 Unisantis Electronics Japan Ltd 半導体装置の製造方法
JP2010251678A (ja) * 2009-04-20 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置の製造方法
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法
JP2011258780A (ja) * 2010-06-09 2011-12-22 Unisantis Electronics Japan Ltd 半導体装置とその製造方法
JP2012004244A (ja) * 2010-06-15 2012-01-05 Unisantis Electronics Singapore Pte Ltd 半導体装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297984A (ja) * 1998-04-07 1999-10-29 Seiko Epson Corp Ｌｄｄ型ｍｏｓトランジスタの構造および形成方法
WO2009101704A1 (ja) * 2008-02-15 2009-08-20 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182317A (ja) * 2008-01-29 2009-08-13 Unisantis Electronics Japan Ltd 半導体装置の製造方法
JP2010251678A (ja) * 2009-04-20 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置の製造方法
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法
JP2011258780A (ja) * 2010-06-09 2011-12-22 Unisantis Electronics Japan Ltd 半導体装置とその製造方法
JP2012004244A (ja) * 2010-06-15 2012-01-05 Unisantis Electronics Singapore Pte Ltd 半導体装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368551B2 (en) 2014-01-23 2016-06-14 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
JP2015138973A (ja) * 2014-11-25 2015-07-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
JP2015233167A (ja) * 2015-10-01 2015-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP2017046012A (ja) * 2016-11-30 2017-03-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
WO2019087328A1 (ja) * 2017-11-01 2019-05-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
JPWO2019087328A1 (ja) * 2017-11-01 2019-11-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
US10825822B2 (en) 2017-11-01 2020-11-03 Unisantis Electronics Singapore Pte. Ltd. Pillar-shaped semiconductor device and method for producing the same

Also Published As

Publication number Publication date
JP5752810B2 (ja) 2015-07-22
KR20140015508A (ko) 2014-02-06
TW201349509A (zh) 2013-12-01
JPWO2013171873A1 (ja) 2016-01-07
CN103563058A (zh) 2014-02-05

Similar Documents

Publication Publication Date Title
JP5752810B2 (ja) 半導体装置
US8890236B1 (en) Semiconductor device
US9041095B2 (en) Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same
WO2014203304A1 (ja) 半導体装置の製造方法、及び、半導体装置
US9299786B2 (en) Semiconductor device
JP5654184B1 (ja) 半導体装置の製造方法、及び、半導体装置
WO2015193940A1 (ja) 半導体装置の製造方法、及び、半導体装置
JP6114434B2 (ja) 半導体装置
WO2014174672A1 (ja) 半導体装置の製造方法及び半導体装置
JP5926423B2 (ja) 半導体装置
US9166043B2 (en) Semiconductor device
JP5676807B1 (ja) 半導体装置
JP5833214B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5646116B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP6129387B2 (ja) 半導体装置
JP6159777B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5869079B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP2017126790A (ja) 半導体装置
JP2016122865A (ja) 半導体装置
JP2015046623A (ja) 半導体装置の製造方法、及び、半導体装置
JP2015233113A (ja) 半導体装置
JP2015233115A (ja) 半導体装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2013552771

Country of ref document: JP

Kind code of ref document: A

Ref document number: 20137030538

Country of ref document: KR

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12876637

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12876637

Country of ref document: EP

Kind code of ref document: A1