TW201349509A - 半導體裝置 - Google Patents
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Abstract
本發明之半導體裝置，其特徵係具備有：形成於平面狀矽層上之第1柱狀矽層、形成於前述第1柱狀矽層的周圍之閘極絕緣膜、形成於前述閘極絕緣膜的周圍之第1閘極電極、連接於前述第1閘極電極之閘極配線、形成於前述第1柱狀矽層的上部之第1之第1導電型擴散層、形成於前述第1柱狀矽層的下部與前述平面狀矽層的上部之第2之第1導電型擴散層、由形成於前述第1柱狀矽層的上部側壁與形成於前述第1閘極電極上部之絕緣膜及多晶矽之積層構造所構成之第1側壁、以及形成於前述第1之第1導電型擴散層上與前述第1側壁上之第1接點；前述第1接點與前述第1側壁的多晶矽連接，前述第1側壁之多晶矽的導電型為第1導電型。
Description
本發明係關於半導體裝置。
半導體積體電路，尤其是使用MOS電晶體之積體電路，係朝向高積體化之方向發展。伴隨著該高積體化，當中所使用之MOS電晶體甚至進展至奈米領域。當此種的MOS電晶體的細微化進展時，會產生難以抑制漏電流，且由於要求須確保必要的電流量而無法縮小電路的佔有面積之問題。為了解決這類的問題，係有人提出一種將源極、閘極、汲極相對於基板配置在垂直方向上，並使閘極電極包圍柱狀半導體層之構造之Surrounding Gate Transistor(環繞閘極電晶體；以下稱為「SGT」)(例如參照專利文獻1、專利文獻2、專利文獻3)。
在以往之SGT的製造方法中，係形成氮化膜硬遮罩被形成為柱狀之矽柱，並在形成矽柱下部的擴散層後，使閘極材料沉積，然後使閘極材料平坦化，進行蝕刻而在矽柱與氮化膜硬遮罩的側壁形成絕緣膜側壁。然後形成用於閘極配線之抗蝕膜圖案，對閘極材料進行蝕刻後，去除氮化膜硬遮罩而在矽柱上部形成擴散層(例如參照專利文獻4)。然後將氮化膜側壁形成於矽柱側壁，進行離子注入而將擴散層形成於矽柱上部後，使氮化膜沉積
作為接點停止層後，形成氧化膜作為層間膜，並進行接點蝕刻。
為人所知者，用以形成接點之氧化膜蝕刻，在平坦部相對於氮化膜具有較高之選擇比，但在氮化膜肩部，與平坦部相比，該選擇比降低。
SGT的矽柱其柱徑會伴隨著細微化而縮小，所以使平坦部減少。此外，由於氮化膜側壁為氮化膜肩部，所以相對於氧化膜蝕刻，選擇比降低。因此，當進行用以在矽柱上形成接點之氧化膜蝕刻時，蝕刻無法在氮化膜停止，使接觸孔到達閘極，而使矽柱上與閘極形成短路。
係有人提出一種將磊晶半導體層形成於SGT的矽柱上，而構成不會產生接點與閘極間的短路之構造(例如參照專利文獻5)。然而，進行磊晶成長時，必須將絕緣膜側壁形成於矽柱上部側壁與閘極電極上部。當閘極使用多晶矽時，矽亦會在閘極成長。因此，當進行磊晶成長至絕緣膜側壁的高度以上時，閘極與矽柱上部會形成短路。
另一方面，為了將氮化膜側壁形成於矽柱側壁，並進行離子注入而將擴散層形成於矽柱上部，係從上方將離子注入於矽柱上部，所以需形成較深的擴散層。當形成較深的擴散層時，該擴散層之橫向的擴散亦增大。亦即難以達到高積體化。
此外，當矽柱變細時，由於矽的密度為5×1022個/cm3，所以難以使雜質存在於矽柱內。
此外，係揭示有一種在平面型MOS電晶體中，LDD區域的側壁是由具有與低濃度層為同一導電型之多晶矽所形成，使LDD區域的表面載子藉由該功函數差被激發，而與氧化膜側壁
LDD型MOS電晶體相比，可降低LDD區域的阻抗者(例如參照專利文獻6)。該多晶矽側壁係顯現出與閘極電極呈電絕緣。此外，圖中係顯示出多晶矽側壁與源極、汲極藉由層間絕緣膜所絕緣。
專利文獻1：日本特開平2-71556號公報
專利文獻2：日本特開平2-188966號公報
專利文獻3：日本特開平3-145761號公報
專利文獻4：日本特開2009-182317號公報
專利文獻5：日本特開2010-258345號公報
專利文獻6：日本特開平11-297984號公報
因此，本發明之目的在於提供一種具有用以降低矽柱上部的電阻之構造之SGT的構造與該SGT的製造方法。
本發明之第1半導體裝置，其特徵係具備有：形成於矽基板上之平面狀矽層；形成於前述平面狀矽層上之第1柱狀矽層；形成於前述第1柱狀矽層的周圍之閘極絕緣膜；形成於前述閘極絕緣膜的周圍之第1閘極電極；連接於前述第1閘極電極之閘極配線；形成於前述第1柱狀矽層的上部之第1之第1導電
型擴散層；形成於前述第1柱狀矽層的下部與前述平面狀矽層的上部之第2之第1導電型擴散層；由形成於前述第1柱狀矽層的上部側壁與前述第1閘極電極上部之絕緣膜、及多晶矽之積層構造所構成之第1側壁；以及形成於前述第1之第1導電型擴散層上與前述第1側壁上之第1接點；前述第1接點與前述第1側壁的多晶矽連接，前述第1側壁之多晶矽的導電型為第1導電型。
較佳者，具有形成於前述第1之第1導電型擴散層上與前述第1側壁上之第1矽化物。
較佳者，前述第1之第1導電型擴散層的下面，較前述第1閘極電極的上表面更上方。
較佳者，前述第1閘極電極由金屬及多晶矽之積層構造所構成。
本發明之第2半導體裝置，在前述第1半導體裝置中，更具備有：形成於前述矽基板上之前述平面狀矽層；形成於前述平面狀矽層上之第2柱狀矽層；形成於前述第2柱狀矽層的周圍之前述閘極絕緣膜；形成於前述閘極絕緣膜的周圍之第2閘極電極；連接於前述第2閘極電極之前述閘極配線；
形成於前述第2柱狀矽層的上部之第1之第2導電型擴散層；形成於前述第2柱狀矽層的下部與前述平面狀矽層的上部之第2之第2導電型擴散層；由形成於前述第2柱狀矽層的上部側壁與前述第2閘極電極上部之絕緣膜、及多晶矽之積層構造所構成之第2側壁；以及形成於前述第1之第2導電型擴散層上與前述第2側壁上之第2接點；前述第2接點與前述第2側壁的多晶矽連接，前述第2側壁之多晶矽的導電型為第2導電型。
較佳者，具有形成於前述第1之第1導電型擴散層上與前述第1側壁上之第1矽化物，並且具有形成於前述第1之第2導電型擴散層上與前述第2側壁上之第2矽化物。
較佳者，前述第1之第1導電型擴散層的下表面，較前述第1閘極電極的上表面更上方，前述第1之第2導電型擴散層的下表面，較前述第2閘極電極的上表面更上方。
較佳者，前述第1閘極電極由金屬及多晶矽之積層構造所構成，前述第2閘極電極由金屬及多晶矽之積層構造所構成。
前述第1側壁，係可藉由使前述絕緣膜與前述多晶矽沉積於前述第1柱狀矽層，並對前述多晶矽進行蝕刻使其殘存為側壁狀而形成。
根據本發明，係以由形成於前述第1柱狀矽層的上部側壁與前述第1閘極電極上部之絕緣膜、及多晶矽之積層構造所構成之第1側壁，使接點蝕刻停止於多晶矽，且由於使第1側壁的絕緣膜形成較薄且夾持於多晶矽而使蝕刻速度變慢，所以接點蝕刻停止於第1側壁，因此可降低從前述第1之第1導電型擴散層的上表面至前述第1閘極電極的上表面為止之高度。
此外，由於前述第1側壁之多晶矽的導電型為第1導電型，使表面載子藉由該功函數差被激發，所以可降低柱狀矽層上部的電阻。例如，當第1側壁為n+型，且柱狀矽層的雜質濃度較稀時，由第1側壁與柱狀矽層所形成之電晶體，可在經由接點施加於第1側壁之電壓為0V時導通。
從上述內容來看，當前述第1之第1導電型擴散層的下表面位於較前述第1閘極電極的上表面更上方時，可將電晶體的通道與前述第1之第1導電型擴散層予以電連接。
以使前述第1之第1導電型擴散層的下表面位於較前述第1閘極電極的上表面更上方之方式導入雜質者，可形成淺接合，所以可窄化擴散層之橫向的擴散。亦即可達到高積體化。
由於前述第1側壁的多晶矽形成於柱狀矽層的上部側壁，所以前述第1側壁的直徑較柱狀矽層更大。柱狀矽層變細，雖然難以將雜質注入於柱狀矽層內，但由於可將雜質注入於第1側壁的多晶矽，所以可將電晶體的通道與前述第1之第1導電型擴散層予以電連接。
101‧‧‧矽基板
102、103‧‧‧第1抗蝕膜
104‧‧‧第2柱狀矽層
105‧‧‧第1柱狀矽層
106‧‧‧第2抗蝕膜
107‧‧‧平面狀矽層
108‧‧‧氧化膜
109‧‧‧閘極絕緣膜
110、148‧‧‧金屬
111、113、114、115‧‧‧多晶矽
112、126、127‧‧‧絕緣膜
116‧‧‧第3抗蝕膜
117a‧‧‧第2閘極電極
117b‧‧‧第1閘極電極
117c‧‧‧閘極配線
118‧‧‧第4抗蝕膜
119‧‧‧第1之n型擴散層
120‧‧‧第2之n型擴散層
121‧‧‧第5抗蝕膜
122‧‧‧第1之p型擴散層
123‧‧‧第2之p型擴散層
124‧‧‧氮化膜
125‧‧‧氮化膜側壁
128、131、132、133、136‧‧‧矽化物
129、130‧‧‧第2矽化物
134、135‧‧‧第1矽化物
137‧‧‧層間絕緣膜
138‧‧‧第6抗蝕膜
139、140、142、143‧‧‧接觸孔
141‧‧‧第7抗蝕膜
144、147‧‧‧接點
145‧‧‧第2接點
146‧‧‧第1接點
149、150、151、152‧‧‧第8抗蝕膜
153、154、155、156‧‧‧金屬配線
201‧‧‧第1側壁
202‧‧‧第2側壁
第1圖(a)係顯示本發明的實施形態之半導體裝置之俯視圖。第1圖(b)為第1圖(a)之X-X'線的剖面圖。第1圖(c)為第1圖(a)之Y-Y'線的剖面圖。
第2圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第2圖(b)為第2圖(a)之X-X'線的剖面圖。第2圖(c)為第2圖(a)之Y-Y'線的剖面圖。
第3圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第3圖(b)為第3圖(a)之X-X'線的剖面圖。第3圖(c)為第3圖(a)之Y-Y'線的剖面圖。
第4圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第4圖(b)為第4圖(a)之X-X'線的剖面圖。第4圖(c)為第4圖(a)之Y-Y'線的剖面圖。
第5圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第5圖(b)為第5圖(a)之X-X'線的剖面圖。第5圖(c)為第5圖(a)之Y-Y'線的剖面圖。
第6圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第6圖(b)為第6圖(a)之X-X'線的剖面圖。第6圖(c)為第6圖(a)之Y-Y'線的剖面圖。
第7圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第7圖(b)為第7圖(a)之X-X'線的剖面圖。第7圖(c)為第7圖(a)之Y-Y'線的剖面圖。
第8圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第8圖(b)為第8圖(a)之X-X'線的剖面圖。第8圖(c)為第8圖(a)之Y-Y'線的剖面圖。
第9圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第9圖(b)為第9圖(a)之X-X'線的剖面圖。第9圖(c)為第9圖(a)之Y-Y'線的剖面圖。
第10圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第10圖(b)為第10圖(a)之X-X'線的剖面圖。第10圖(c)為第10圖(a)之Y-Y'線的剖面圖。
第11圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第11圖(b)為第11圖(a)之X-X'線的剖面圖。第11圖(c)為第11圖(a)之Y-Y'線的剖面圖。
第12圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第12圖(b)為第12圖(a)之X-X'線的剖面圖。第12圖(c)為第12圖(a)之Y-Y'線的剖面圖。
第13圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第13圖(b)為第13圖(a)之X-X'線的剖面圖。第13圖(c)為第13圖(a)之Y-Y'線的剖面圖。
第14圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第14圖(b)為第14圖(a)之X-X'線的剖面圖。第14圖(c)為第14圖(a)之Y-Y'線的剖面圖。
第15圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第15圖(b)為第15圖(a)之X-X'線的剖面圖。第15圖(c)為第15圖(a)之Y-Y'線的剖面圖。
第16圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第16圖(b)為第16圖(a)之X-X'線的剖面圖。第16圖(c)為第16圖(a)之Y-Y'線的剖面圖。
第17圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第17圖(b)為第17圖(a)之X-X'線的剖面圖。第17圖(c)為第17圖(a)之Y-Y'線的剖面圖。
第18圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第18圖(b)為第18圖(a)之X-X'線的剖面圖。第18圖(c)為第18圖(a)之Y-Y'線的剖面圖。
第19圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第19圖(b)為第19圖(a)之X-X'線的剖面圖。第19圖(c)為第19圖(a)之Y-Y'線的剖面圖。
第20圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第20圖(b)為第20圖(a)之X-X'線的剖面圖。第20圖(c)為第20圖(a)之Y-Y'線的剖面圖。
第21圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第21圖(b)為第21圖(a)之X-X'線的剖面圖。第21圖(c)為第21圖(a)之Y-Y'線的剖面圖。
第22圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第22圖(b)為第22圖(a)之X-X'線的剖面圖。第22圖(c)為第22圖(a)之Y-Y'線的剖面圖。
第23圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第23圖(b)為第23圖(a)之X-X'線的剖面圖。第23圖(c)為第23圖(a)之Y-Y'線的剖面圖。
第24圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第24圖(b)為第24圖(a)之X-X'線的剖面圖。第24圖(c)為第24圖(a)之Y-Y'線的剖面圖。
第25圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第25圖(b)為第25圖(a)之X-X'線的剖面圖。第25圖(c)為第25圖(a)之Y-Y'線的剖面圖。
第26圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第26圖(b)為第26圖(a)之X-X'線的剖面圖。第26圖(c)為第26圖(a)之Y-Y'線的剖面圖。
第27圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第27圖(b)為第27圖(a)之X-X'線的剖面圖。第27圖(c)為第27圖(a)之Y-Y'線的剖面圖。
第28圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第28圖(b)為第28圖(a)之X-X'線的剖面圖。第28圖(c)為第28圖(a)之Y-Y'線的剖面圖。
第29圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第29圖(b)為第29圖(a)之X-X'線的剖面圖。第29圖(c)為第29圖(a)之Y-Y'線的剖面圖。
第30圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第30圖(b)為第30圖(a)之X-X'線的剖面圖。第30圖(c)為第30圖(a)之Y-Y'線的剖面圖。
第31圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第31圖(b)為第31圖(a)之X-X'線的剖面圖。第31圖(c)為第31圖(a)之Y-Y'線的剖面圖。
第32圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第32圖(b)為第32圖(a)之X-X'線的剖面圖。第32圖(c)為第32圖(a)之Y-Y'線的剖面圖。
第33圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第33圖(b)為第33圖(a)之X-X'線的剖面圖。第33圖(c)為第33圖(a)之Y-Y'線的剖面圖。
第34圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第34圖(b)為第34圖(a)之X-X'線的剖面圖。第34圖(c)為第34圖(a)之Y-Y'線的剖面圖。
第35圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第35圖(b)為第35圖(a)之X-X'線的剖面圖。第35圖(c)為第35圖(a)之Y-Y'線的剖面圖。
第36圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第36圖(b)為第36圖(a)之X-X'線的剖面圖。第36圖(c)為第36圖(a)之Y-Y'線的剖面圖。
第37圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第37圖(b)為第37圖(a)之X-X'線的剖面圖。第37圖(c)為第37圖(a)之Y-Y'線的剖面圖。
第38圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第38圖(b)為第38圖(a)之X-X'線的剖面圖。第38圖(c)為第38圖(a)之Y-Y'線的剖面圖。
第39圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第39圖(b)為第39圖(a)之X-X'線的剖面圖。第39圖(c)為第39圖(a)之Y-Y'線的剖面圖。
第40圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第40圖(b)為第40圖(a)之X-X'線的剖面圖。第40圖(c)為第40圖(a)之Y-Y'線的剖面圖。
第41圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第41圖(b)為第41圖(a)之X-X'線的剖面圖。第41圖(c)為第41圖(a)之Y-Y'線的剖面圖。
第42圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第42圖(b)為第42圖(a)之X-X'線的剖面圖。第42圖(c)為第42圖(a)之Y-Y'線的剖面圖。
第43圖(a)係顯示本實施形態之半導體裝置的製造方法之俯視圖。第43圖(b)為第43圖(a)之X-X'線的剖面圖。第43圖(c)為第43圖(a)之Y-Y'線的剖面圖。
以下係參照第1圖來說明本發明的實施形態之具有SGT構造之半導體裝置。
本實施形態之具有SGT構造之半導體裝置，係具備有：形成於矽基板101上之平面狀矽層107；形成於前述平面狀矽層107上之第1柱狀矽層105；形成於前述第1柱狀矽層105的周圍之閘極絕緣膜109；形成於前述閘極絕緣膜109的周圍之第1閘極電極117b；連接於前述第1閘極電極117b之閘極配線117c；形成於前述第1柱狀矽層105的上部之第1之n型擴散層119；形成於前述第1柱狀矽層105的下部與前述平面狀
矽層107的上部之第2之n型擴散層120；由形成於前述第1柱狀矽層105的上部側壁與形成於前述第1閘極電極117b上部之絕緣膜127、及多晶矽115之積層構造所構成之第1側壁201；以及形成於前述第1之n型擴散層119上與前述第1側壁201上之第1接點146；前述第1接點146與前述第1側壁201的多晶矽115連接。
前述第1側壁201之多晶矽115的導電型為n型。
此外，係具有形成於前述第1之n型擴散層119上與前述第1側壁201上之第1矽化物135、134。矽化物，相對於氧化膜蝕刻具有高選擇比，所以更可使接點蝕刻停止。
以由形成於前述第1柱狀矽層105的上部側壁與前述第1閘極電極117b上部之絕緣膜127、及多晶矽115之積層構造所構成之第1側壁201，使接點蝕刻停止於多晶矽115，且由於使第1側壁201的絕緣膜127形成較薄且夾持於多晶矽115而使蝕刻速度變慢，所以接點蝕刻停止於第1側壁201，因此可降低從前述第1之n型擴散層的上表面至前述第1閘極電極117b的上表面為止之高度。
此外，由於前述第1側壁201之多晶矽的導電型為n型，使表面載子因該功函數差而被激發，所以可降低柱狀矽層105上部的電阻。例如，當第1側壁201為n+型，且柱狀矽層105的雜質濃度較稀時，由第1側壁201與柱狀矽層105所形成之電晶體，係在經由接點146施加於第1側壁201之電壓為0V時成為
導通。
從上述內容來看，當前述第1之n型擴散層119的下表面位於較前述第1閘極電極117b的上表面更上方時，可將電晶體的通道與前述第1之n型擴散層119予以電連接。
以使前述第1之n型擴散層119的下表面位於較前述第1閘極電極117b的上表面更上方之方式導入雜質者，可形成淺接合，所以可窄化擴散層之橫向的擴散。亦即可達到高積體化。
由於前述第1側壁201的多晶矽形成於柱狀矽層105的上部側壁，所以前述第1側壁201的直徑較柱狀矽層105更大。柱狀矽層105變細，雖然難以將雜質注入於柱狀矽層105內，但由於可將雜質注入於第1側壁201的多晶矽115，所以可將電晶體的通道與前述第1之n型擴散層予以電連接。
前述第1閘極電極117b由金屬110及多晶矽111之積層構造所構成。
以上係已顯示具有由形成於前述第1柱狀矽層105的上部側壁與形成於前述第1閘極電極117b上部之絕緣膜127、及多晶矽115之積層構造所構成第1側壁201之SGT。
接著顯示使用本實施形態的SGT之CMOS SGT。該CMOS SGT，其特徵係具備有：形成於前述平面狀矽層107上之第2柱狀矽層104；形成於前述第2柱狀矽層104的周圍之前述閘極絕緣膜109；形成於前述閘極絕緣膜109的周圍之第2閘極電極117a；
連接於前述第2閘極電極117a之前述閘極配線117c；形成於前述第2柱狀矽層104的上部之第1之p型擴散層122；形成於前述第2柱狀矽層104的下部與前述平面狀矽層107的上部之第2之p型擴散層123；由形成於前述第2柱狀矽層104的上部側壁與形成於前述第2閘極電極117a上部之絕緣膜126、及多晶矽114之積層構造所構成之第2側壁202；以及形成於前述第1之p型擴散層112上與前述第2側壁202上之第2接點145；前述第2接點145與前述第2側壁202的多晶矽114連接，前述第2側壁202之多晶矽114的導電型為p型。
係具有形成於前述第1之p型擴散層122上與前述第2側壁202上之第2矽化物129、130。
前述第1之p型擴散層122的下表面，位於較前述第2閘極電極117a的上表面更上方。
前述第2閘極電極117a由金屬110及多晶矽111之積層構造所構成。
第2之n型擴散層120與第2之p型擴散層123是由矽化物所連接。
以上係已顯示使用本實施形態的SGT之CMOS SGT。
以下係參考第2圖至第43圖來說明本發明的實施形態之具有SGT構造之半導體裝置的製造步驟。
首先如第2圖所示，係於矽基板101上形成用以形成第1柱狀矽層105及第2柱狀矽層104之第1抗蝕膜102、103。
接著如第3圖所示，對矽基板101進行蝕刻而形成第1柱狀矽層105及第2柱狀矽層104。
接著如第4圖所示，去除第1抗蝕膜(resist)102、103。
接著如第5圖所示，係形成用以形成平面狀矽層107之第2抗蝕膜106。
接著如第6圖所示，對矽基板101進行蝕刻而形成平面狀矽層107。
接著如第7圖所示，去除第2抗蝕膜106。
接著如第8圖所示，使氧化膜108沉積並使其表面平坦化。
然後如第9圖所示，對氧化膜108進行蝕刻而使其殘存於平面狀矽層107的周圍。
首先如第10圖所示，將閘極絕緣膜109形成於第1柱狀矽層105及第2柱狀矽層104的周圍。在此之閘極絕緣膜109的材質可使用氧化膜、氧化膜及氮化膜之積層構造、氮化膜、或高電介質膜。
接著如第11圖所示，將金屬膜110形成於閘極絕緣膜109的周圍。在此之金屬膜110可使用鈦、氮化鈦、鉭、氮化鉭等之於閘極電極所能夠使用之金屬。
接著如第12圖所示，使多晶矽111沉積並使其表面
平坦化。
接著如第13圖所示，對多晶矽111進行蝕刻。
接著如第14圖所示，對多晶矽111進行蝕刻而使第1柱狀矽層105及第2柱狀矽層104的上部暴露出。
接著如第15圖所示，對金屬膜110進行蝕刻。在此，較佳係使用濕式蝕刻。
接著如第16圖所示，使較薄的絕緣膜112與多晶矽113沉積。
接著如第17圖所示，對多晶矽113進行蝕刻，而在第1柱狀矽層105的上部側壁與第2柱狀矽層104的上部側壁，使多晶矽114、115殘存為側壁狀。
接著如第18圖所示，係形成用以形成第1閘極電極117b與第2閘極電極117a與閘極配線117c之第3抗蝕膜116。
接著如第19圖所示，對絕緣膜112進行蝕刻。
接著如第20圖所示，對多晶矽111與金屬膜110與閘極絕緣膜109進行蝕刻，而形成第1閘極電極117b與第2閘極電極117a與閘極配線117c。
接著如第21圖所示，去除第3抗蝕膜116。
接著如第22圖所示，係形成用以形成第1之n型擴散層119、第2之n型擴散層120之第4抗蝕膜118。
接著如第23圖所示，注入砷以形成第1之n型擴散層119、第2之n型擴散層120。此時，亦將砷注入於側壁的多晶矽115。此外，多晶矽115由於亦從該側壁被注入砷，所以容易成為高濃度的n型。
接著如第24圖所示，去除第4抗蝕膜118。
接著如第25圖所示，係形成用以形成第1之p型擴散層122、第2之p型擴散層123之第5抗蝕膜121。
接著如第26圖所示，注入硼以形成第1之p型擴散層122、第2之p型擴散層123。此時，亦將硼注入於側壁的多晶矽114。此外，多晶矽114由於亦從該側壁被注入硼，所以容易成為高濃度的p型。
接著如第27圖所示，去除第5抗蝕膜121。
接著如第28圖所示，使氮化膜124沉積。
接著如第29圖所示，進行熱處理。此時可藉由較低程度的熱處理來形成淺接合。在此若以形成深接合來進行熱處理，則第2之n型擴散層120與第2之p型擴散層123會往橫向擴散，而難以達到高積體化。
接著如第30圖所示，對氮化膜124進行蝕刻，並對氧化膜112進行蝕刻，而形成氮化膜側壁125。此時，於第1柱狀矽層105的上部側壁形成有由氧化膜127與多晶矽115所構成之第1側壁201，於第2柱狀矽層104的上部側壁形成有由氧化膜126與多晶矽114所構成之第2側壁202。
接著如第31圖所示，將矽化物135形成於第1之n型擴散層119上，將矽化物134形成於多晶矽115上，將矽化物129形成於第1之p型擴散層122上，將矽化物130形成於多晶矽114上。此外，並形成矽化物128、131、132、133、136。
接著如第32圖所示，使層間絕緣膜137沉積並平坦化。
接著如第33圖所示，係形成用以形成第1接點146、第2接點145之第6抗蝕膜138。
接著如第34圖所示，對層間絕緣膜137進行蝕刻，以形成接觸孔139、140。此時，係以由形成於前述第1柱狀矽層的上部側壁與前述第1閘極電極上部之絕緣膜、及多晶矽之積層構造所構成之第1側壁，使接點蝕刻停止於多晶矽，且由於使第1側壁的絕緣膜形成較薄且夾持於多晶矽而使蝕刻速度變慢，所以接點蝕刻停止於第1側壁。
接著如第35圖所示，去除第6抗蝕膜138。
接著如第36圖所示，係形成用以形成接點144、147之第7抗蝕膜141。
接著如第37圖所示，對層間絕緣膜137進行蝕刻，以形成接觸孔142、143。
接著如第38圖所示，去除第7抗蝕膜141。
接著如第39圖所示，使金屬沉積而形成接點144、147、第1接點146、第2接點145。
接著如第40圖所示，使金屬148沉積。
接著如第41圖所示，係形成用以形成金屬配線153、154、155、156之第8抗蝕膜149、150、151、152。
接著如第42圖所示，對金屬148進行蝕刻而形成金屬配線153、154、155、156。
接著如第43圖所示，去除第8抗蝕膜149、150、151、152。
101‧‧‧矽基板
104‧‧‧第2柱狀矽層
105‧‧‧第1柱狀矽層
107‧‧‧平面狀矽層
108‧‧‧氧化膜
109‧‧‧閘極絕緣膜
110‧‧‧金屬
111、114、115‧‧‧多晶矽
117a‧‧‧第2閘極電極
117b‧‧‧第1閘極電極
117c‧‧‧閘極配線
119‧‧‧第1之n型擴散層
120‧‧‧第2之n型擴散層
122‧‧‧第1之p型擴散層
123‧‧‧第2之p型擴散層
125‧‧‧氮化膜側壁
126、127‧‧‧絕緣膜
128、136‧‧‧矽化物
129、130‧‧‧第2矽化物
134、135‧‧‧第1矽化物
137‧‧‧層間絕緣膜
144、147‧‧‧接點
145‧‧‧第2接點
146‧‧‧第1接點
153、154、155、156‧‧‧金屬配線
201‧‧‧第1側壁
202‧‧‧第2側壁
Claims (9)
- 一種半導體裝置，係具備有：形成於矽基板上之平面狀矽層；形成於前述平面狀矽層上之第1柱狀矽層；形成於前述第1柱狀矽層的周圍之閘極絕緣膜；形成於前述閘極絕緣膜的周圍之第1閘極電極；連接於前述第1閘極電極之閘極配線；形成於前述第1柱狀矽層的上部之第1之第1導電型擴散層；形成於前述第1柱狀矽層的下部與前述平面狀矽層的上部之第2之第1導電型擴散層；由形成於前述第1柱狀矽層的上部側壁與前述第1閘極電極上部之絕緣膜、及多晶矽之積層構造所構成之第1側壁；以及形成於前述第1之第1導電型擴散層上與前述第1側壁上之第1接點；前述第1接點與前述第1側壁的多晶矽連接，前述第1側壁之多晶矽的導電型為第1導電型。
- 如申請專利範圍第1項所述之半導體裝置，其中，具有形成於前述第1之第1導電型擴散層上與前述第1側壁上之第1矽化物。
- 如申請專利範圍第1項所述之半導體裝置，其中，前述第1之第1導電型擴散層的下表面，較前述第1閘極電極的上表面更上方。
- 如申請專利範圍第1項所述之半導體裝置，其中，前述第1閘極電極由金屬及多晶矽之積層構造所構成。
- 如申請專利範圍第1項所述之半導體裝置，更具備有：形成於前述矽基板上之前述平面狀矽層；形成於前述平面狀矽層上之第2柱狀矽層；形成於前述第2柱狀矽層的周圍之前述閘極絕緣膜；形成於前述閘極絕緣膜的周圍之第2閘極電極；連接於前述第2閘極電極之前述閘極配線；形成於前述第2柱狀矽層的上部之第1之第2導電型擴散層；形成於前述第2柱狀矽層的下部與前述平面狀矽層的上部之第2之第2導電型擴散層；由形成於前述第2柱狀矽層的上部側壁與前述第2閘極電極上部之絕緣膜、及多晶矽之積層構造所構成之第2側壁；以及形成於前述第1之第2導電型擴散層上與前述第2側壁上之第2接點；前述第2接點與前述第2側壁的多晶矽連接，前述第2側壁之多晶矽的導電型為第2導電型。
- 如申請專利範圍第5項所述之半導體裝置，其中，具有形成於前述第1之第1導電型擴散層上與前述第1側壁上之第1矽化物，並且具有形成於前述第1之第2導電型擴散層上與前述第2側壁上之第2矽化物。
- 如申請專利範圍第5項所述之半導體裝置，其中，前述第1之 第1導電型擴散層的下表面，較前述第1閘極電極的上表面更上方，前述第1之第2導電型擴散層的下表面，較前述第2閘極電極的上表面更上方。
- 如申請專利範圍第5項所述之半導體裝置，其中，前述第1閘極電極由金屬及多晶矽之積層構造所構成，前述第2閘極電極由金屬及多晶矽之積層構造所構成。
- 如申請專利範圍第1項所述之半導體裝置，其中，前述第1側壁，係藉由使前述絕緣膜與前述多晶矽沉積於前述第1柱狀矽層，並對前述多晶矽進行蝕刻使其殘存為側壁狀而形成。
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