KR20050063315A - 고전압 트랜지스터 및 그 제조 방법 - Google Patents

고전압 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR20050063315A
KR20050063315A KR1020030094707A KR20030094707A KR20050063315A KR 20050063315 A KR20050063315 A KR 20050063315A KR 1020030094707 A KR1020030094707 A KR 1020030094707A KR 20030094707 A KR20030094707 A KR 20030094707A KR 20050063315 A KR20050063315 A KR 20050063315A
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
forming
shallow trench
region
high voltage
Prior art date
Application number
KR1020030094707A
Other languages
English (en)
Inventor
김성진
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030094707A priority Critical patent/KR20050063315A/ko
Publication of KR20050063315A publication Critical patent/KR20050063315A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 고전압 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 매몰 절연층을 갖는 반도체 기판을 형성하는 단계와, 반도체 기판에 소자의 활성 영역과 비활성 영역을 구분하는 셀로우 트렌치 소자 분리막을 형성하는 단계와, 반도체 기판내에 소정 거리 이격되며 도전형 불순물이 주입된 드리프트 영역을 형성하는 단계와, 드리프트 영역 사이의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 순차 형성하는 단계와, 드리프트 영역내에 도전형 불순물이 주입된 소오스 및 드레인 영역을 형성하는 단계를 포함한다. 그러므로 본 발명은 소자 크기가 줄어들더라도 셀로우 트렌치 소자분리막에 의해 소자 분리막의 유효 면적을 줄일 수 있으면서 셀로우 트렌치 소자분리막의 길이를 반도체 기판내 매몰 절연층까지 연장함으로써 드리프트 영역 사이를 수직으로 서로 분리할 수 있다.

Description

고전압 트랜지스터 및 그 제조 방법{High Voltage Transistor and method for manufacturing the same}
본 발명은 고전압 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 반도체 소자의 집적화에 따라 소자 분리막의 유효 크기를 줄일 수 있어 전체 소자 크기를 축소할 수 있는 고전압 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 활성 영역과 비활성 영역의 구분하는 소자 분리막은 고전압 트랜지스터에서 대개 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 구조를 채택하였는데, 이 LOCOS 소자 분리막은 반도체 기판에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성한 것이다.
도 1은 종래 기술에 의한 고전압 트랜지스터의 수직 단면도이다.
도 1을 참조하면, 종래 고전압 트랜지스터는 반도체 기판(10)의 웰(well)(미도시됨)내에 드리프트 영역(drift region)(14)이 형성되어 있으며 웰에 LOCOS 소자 분리막(12)이 형성되어 있다. 그리고 웰 상부면에 게이트 절연막(16)을 개재하여 게이트 전극(18)이 형성되어 있다. 게이트 전극(18) 측면의 양쪽 드리프트 영역(14) 내에 소오스/드레인 영역(20)이 형성되어 있으며 이들 소오스/드레인 영역(20) 사이에 있는 게이트 전극의 폭(width)이 채널(channel) 길이가 된다.
고전압 트랜지스터의 드리프트 영역(14)은 소오스/드레인 영역(20)과 동일한 도전형 불순물로 주입하되, 이 영역(20)보다 접합 깊이(junction depth)를 깊게 형성한다. 이로 인해 전계(electric field)를 분산시킴으로서 전계 집중에 의한 항복 전압(breakdown voltage)을 증가시킨다.
하지만 반도체 소자의 고집적화 추세에 따라 소자 크기가 줄어들고 있기 때문에 LOCOS형 소자 분리막(12)의 면적 크기(ISO)가 크기 때문에 드리프트 영역(14)사이의 유효 소자분리막(22)의 길이(a)가 점차 축소되어 소자 분리의 역할을 제대로 수행할 수 없는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 매몰 절연층을 갖는 반도체 기판과 셀로우 트렌치 소자분리막을 형성함으로써 소자 크기가 줄어들더라도 소자 분리막의 유효 길이를 줄일 수 있으며 드리프트 영역 사이의 소자 분리를 효과적으로 달성할 수 있는 고전압 트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 고전압 트랜지스터에 있어서, 매몰 절연층을 갖는 반도체 기판에 소자의 활성 영역과 비활성 영역을 구분하는 셀로우 트렌치 소자 분리막과, 반도체 기판 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 게이트 전극 사이의 반도체 기판내에 도전형 불순물이 주입된 드리프트 영역과, 드리프트 영역내에 도전형 불순물이 주입된 소오스 및 드레인 영역을 포함한다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 고전압 트랜지스터를 제조하는 방법에 있어서, 매몰 절연층을 갖는 반도체 기판을 형성하는 단계와, 반도체 기판에 소자의 활성 영역과 비활성 영역을 구분하는 셀로우 트렌치 소자 분리막을 형성하는 단계와, 반도체 기판내에 소정 거리 이격되며 도전형 불순물이 주입된 드리프트 영역을 형성하는 단계와, 드리프트 영역 사이의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 순차 형성하는 단계와, 드리프트 영역내에 도전형 불순물이 주입된 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어진다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명에 따른 고전압 트랜지스터의 수직 단면도이다. 도 2를 참조하면, 본 발명에 따른 고전압 트랜지스터는 매몰 절연층(102)을 갖는 반도체 기판(SOI : Silicon On Insulator)(100)에 소자의 활성 영역과 비활성 영역을 구분하는 셀로우 트렌치 소자 분리막(STI : Shallow Trench Isolation)(104)이 형성되어 있다. 이때 셀로우 트렌치 소자 분리막(104)의 바닥이 반도체 기판(100)의 매몰 절연층(102) 표면과 맞닿아 있다.
그리고 매몰 절연층(102) 상부의 반도체 기판(100)의 웰(미도시됨)내에 도전형 불순물이 저농도로 주입된 드리프트 영역(106)이 형성되어 있다. 드리프트 영역(106) 사이의 반도체 기판(100) 상부면에는 게이트 절연막(108)을 개재하여 게이트 전극(110)이 형성되어 있다. 게이트 전극(110) 측면의 양쪽 드리프트 영역(106) 내에 각각 드리프트 영역(106)과 동일한 도전형 불순물이 고농도로 주입된 소오스/드레인 영역(112)이 형성되어 있으며 이들 소오스/드레인 영역(112) 사이에 있는 게이트 전극의 폭이 채널 길이가 된다.
그러므로 본 발명의 고전압 트랜지스터는 소자 크기가 줄어들더라도 셀로우 트렌치 소자분리막(104)에 의해 소자 분리막의 유효 면적을 줄이면서 셀로우 트렌치 소자분리막(104)의 길이를 반도체 기판(100)내 매몰 절연층(102)까지 연장함으로써 드리프트 영역(106) 사이의 소자 분리를 한다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 고전압 트랜지스터의 제조 공정을 나타낸 수직 단면도들로서, 이들 도면을 참조하여 본 발명의 트랜지스터 제조 방법에 대해 설명한다.
우선 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 p-형 실리콘 기판에 O2 이온을 5㎛∼10㎛ 깊이로 주입하고 어닐 공정을 진행하여 반도체 기판(100)에 매몰 절연층(102)으로서 실리콘 산화막(SiO2)을 형성한다. 이로 인해 SOI형 반도체 기판이 얻어지게 된다.
도 3b에 도시된 바와 같이, 반도체 기판(100)의 매모리 절연막(102) 표면까지 트렌치(trench)(미도시됨)를 형성하고 그 트렌치에 갭필(gap-fill) 절연막의 증착 공정 및 CMP(Chemical Mechanical Polishing) 공정을 진행하여 셀로우 트렌치 소자 분리막(104)을 형성한다. 이로 인해 셀로우 트렌치 소자 분리막(104)의 바닥이 반도체 기판(100)의 매몰 절연층(102) 표면과 맞닿게 되어 소자의 활성 영역이 셀로우 트렌치 소자 분리막(104)과 매몰 절연층(102)에 의해 다른 소자의 활성 영역과 전기적으로 분리된다.
그 다음 도면에 도시되지는 않았지만, 셀로우 트렌치 소자 분리막(104) 및 매몰 절연층(102)으로 둘러쌓인 반도체 기판(100) 내에 웰 이온 주입 공정을 진행하여 p-웰을 형성한다.
도 3c에 도시된 바와 같이, 드리프트 이온 주입 마스크(미도시됨)를 이용하고 도전형 불순물로서 n형 불순물을 저농도로 이온 주입하여 반도체 기판(100)의 웰(미도시됨)내에 소정 거리를 두고 서로 이격된 n- 드리프트 영역(106)을 형성한다.
그리고 도 3d에 도시된 바와 같이, 반도체 기판(100) 상부면에 게이트 절연막(108) 및 게이트 전극(110)용 도전막을 증착하고 이를 패터닝하여 드리프트 영역(106) 사이의 반도체 기판(100) 상부면에는 순차 적층된 게이트 절연막(108) 및 게이트 전극(110)을 형성한다.
그리고나서 드리프트 영역(106)과 동일한 도전형 불순물로서 n형 불순물을 고농도로 이온 주입하여 드리프트 영역(106) 내에 각각 n+ 소오스/드레인 영역(112)을 형성한다. 이에 따라 드리프트 영역(106) 사이는 셀로우 트렌치 소자 분리막(104)에 의해 서로 수직으로 분리된다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 설명한 바와 같이, 본 발명은 소자 크기가 줄어들더라도 셀로우 트렌치 소자분리막에 의해 소자 분리막의 유효 면적을 줄일 수 있으면서 셀로우 트렌치 소자분리막의 길이를 반도체 기판내 매몰 절연층까지 연장함으로써 드리프트 영역 사이를 수직으로 서로 분리할 수 있는 효과가 있다.
매몰 절연층을 갖는 반도체 기판과 셀로우 트렌치 소자분리막을 형성함으로써 소자 크기가 줄어들더라도 소자 분리막의 유효 길이를 줄일 수 있으며 드리프트 영역 사이의 소자 분리를 효과적으로 달성할 수 있다.
도 1은 종래 기술에 의한 고전압 트랜지스터의 수직 단면도,
도 2는 본 발명에 따른 고전압 트랜지스터의 수직 단면도,
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 고전압 트랜지스터의 제조 공정을 나타낸 수직 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판
102 : 매몰 절연층
104 : 셀로우 트렌치 소자 분리막
106 : 드리프트 영역
108 : 게이트 절연막
110 : 게이트 전극
112 : 소오스/드레인 영역

Claims (4)

  1. 고전압 트랜지스터에 있어서,
    매몰 절연층을 갖는 반도체 기판에 소자의 활성 영역과 비활성 영역을 구분하는 셀로우 트렌치 소자 분리막;
    상기 반도체 기판 상부에 게이트 절연막을 개재하여 형성된 게이트 전극;
    상기 게이트 전극 사이의 반도체 기판내에 도전형 불순물이 주입된 드리프트 영역; 및
    상기 드리프트 영역내에 상기 도전형 불순물이 주입된 소오스 및 드레인 영역을 포함한 것을 특징으로 하는 고전압 트랜지스터.
  2. 제 1항에 있어서, 상기 셀로우 트렌치 소자 분리막의 바닥은 상기 매몰 절연층 표면과 맞닿는 것을 특징으로 하는 고전압 트랜지스터.
  3. 고전압 트랜지스터를 제조하는 방법에 있어서,
    매몰 절연층을 갖는 반도체 기판을 형성하는 단계;
    상기 반도체 기판에 소자의 활성 영역과 비활성 영역을 구분하는 셀로우 트렌치 소자 분리막을 형성하는 단계;
    상기 반도체 기판내에 소정 거리 이격되며 도전형 불순물이 주입된 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역 사이의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 순차 형성하는 단계; 및
    상기 드리프트 영역내에 상기 도전형 불순물이 주입된 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
  4. 제 3항에 있어서, 상기 셀로우 트렌치 소자 분리막의 바닥이 상기 매몰 절연층 표면과 맞닿도록 형성하는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
KR1020030094707A 2003-12-22 2003-12-22 고전압 트랜지스터 및 그 제조 방법 KR20050063315A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030094707A KR20050063315A (ko) 2003-12-22 2003-12-22 고전압 트랜지스터 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030094707A KR20050063315A (ko) 2003-12-22 2003-12-22 고전압 트랜지스터 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20050063315A true KR20050063315A (ko) 2005-06-28

Family

ID=37255178

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030094707A KR20050063315A (ko) 2003-12-22 2003-12-22 고전압 트랜지스터 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20050063315A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100847827B1 (ko) * 2006-12-29 2008-07-23 동부일렉트로닉스 주식회사 고전압 트랜지스터의 제조 방법
KR100891525B1 (ko) * 2007-10-02 2009-04-03 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR100964323B1 (ko) * 2007-11-16 2010-06-17 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조방법
US8450815B2 (en) 2007-07-13 2013-05-28 Magnachip Semiconductor Ltd. High voltage device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100847827B1 (ko) * 2006-12-29 2008-07-23 동부일렉트로닉스 주식회사 고전압 트랜지스터의 제조 방법
US8450815B2 (en) 2007-07-13 2013-05-28 Magnachip Semiconductor Ltd. High voltage device
US9859365B2 (en) 2007-07-13 2018-01-02 Magnachip Semiconductor, Ltd. High voltage device and method for fabricating the same
KR100891525B1 (ko) * 2007-10-02 2009-04-03 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR100964323B1 (ko) * 2007-11-16 2010-06-17 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조방법
US7851873B2 (en) 2007-11-16 2010-12-14 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
US8110449B2 (en) 2007-11-16 2012-02-07 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same

Similar Documents

Publication Publication Date Title
US8030705B2 (en) Semiconductor device and method of fabricating the same
US6855581B2 (en) Method for fabricating a high-voltage high-power integrated circuit device
US7345341B2 (en) High voltage semiconductor devices and methods for fabricating the same
US20100244125A1 (en) Power semiconductor device structure for integrated circuit and method of fabrication thereof
US8159024B2 (en) High voltage (>100V) lateral trench power MOSFET with low specific-on-resistance
KR20080032232A (ko) 자기정렬된 트렌치 분리를 사용한 감소된 전계 ｄｍｏｓ
JP2000252468A (ja) 埋め込みゲートを有するｍｏｓゲート装置およびその製造方法
US6294817B1 (en) Source/drain-on insulator (S/DOI) field effect transistor using oxidized amorphous silicon and method of fabrication
KR100529455B1 (ko) 부분 공핍형 ｓｏｉ 모스 트랜지스터 및 그 제조 방법
US11296222B2 (en) Lateral double diffused metal oxide semiconductor and method of fabricating same
TW201349509A (zh) 半導體裝置
JP2002026323A (ja) トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型ｍｉｓデバイスの製造方法
KR100593733B1 (ko) 비대칭 매몰절연막을 채택하는 디램셀 및 그것을 제조하는방법
US20100276810A1 (en) Semiconductor device and fabrication method thereof
KR20050063315A (ko) 고전압 트랜지스터 및 그 제조 방법
JP3744438B2 (ja) 半導体装置
KR20050009797A (ko) 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의구조
KR100279262B1 (ko) 에스오아이 반도체 소자 및 그 제조방법
CN112054061B (zh) 一种部分耗尽绝缘体上硅的体接触结构及其制作方法
KR101483721B1 (ko) 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법
US20230187267A1 (en) Semiconductor device and method for manufacturing same
KR100485004B1 (ko) 에스오아이 반도체 소자 및 그 제조 방법
KR100457907B1 (ko) 파워 트랜지스터 및 그의 제조 방법
KR100405450B1 (ko) 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법
KR20240048104A (ko) Ldmos 반도체 소자 및 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination