KR100593733B1 - 비대칭 매몰절연막을 채택하는 디램셀 및 그것을 제조하는방법 - Google Patents

비대칭 매몰절연막을 채택하는 디램셀 및 그것을 제조하는방법 Download PDF

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Abstract

비대칭 매몰절연막을 채택하는 디램셀 및 그것을 제조하는 방법이 개시된다. 상기 디램셀은 하부 반도체기판을 구비한다. 상부 실리콘 패턴이 상기 하부 반도체기판 상에 위치한다. 상기 상부 실리콘 패턴은 채널영역 및 상기 채널영역에 의해 서로 이격된 소오스/드레인 영역들을 포함한다. 상기 소오스 영역은 상기 드레인 영역보다 높은 불순물 농도를 갖는다. 게이트 전극이 상기 상부 실리콘 패턴과 전기적으로 절연되어 상기 채널영역 상부를 가로지른다. 또한, 비트 라인 및 셀 커패시터가 각각 상기 소오스 영역 및 상기 드레인 영역에 전기적으로 접속된다. 한편, 상기 셀 커패시터가 전기적으로 접속된 드레인 영역과 상기 하부 반도체기판 사이에 매몰절연막이 개재된다. 상기 매몰절연막은 상기 채널영역과 상기 하부 반도체기판 사이에 부분적으로 개재되는 연장부를 갖는다. 이에 따라, 부유 바디(floating body) 문제를 해결하면서 디램셀의 누설전류 특성을 향상시킬 수 있다.
실리콘 온 인슐레이터(silicon on insulator; SOI), 부유 바디(floating body), 리프레쉬(refresh), 매몰절연막(buried insulating layer), 디램셀(DRAM cell)

Description

비대칭 매몰절연막을 채택하는 디램셀 및 그것을 제조하는 방법{DRAM cell employing an asymmetrical buried insulating layer and method of fabricating the same}
도 1은 본 발명의 일 태양에 따른 디램셀을 설명하기 위한 단면도이다.
도 2 는 본 발명의 바람직한 실시예에 따른 디램셀을 제조하는 방법을 설명하기 위한 레이아웃도이다.
도 3 내지 도 11은 본 발명의 바람직한 실시예에 따른 디램셀을 제조하는 방법을 설명하기 위해 도 2의 절단선 I-I에 따라 취해진 단면도들이다.
도 12는 본 발명의 바람직한 실시예에 따른 디램셀의 누설전류특성을 설명하기 위해, 매몰절연막이 개재되는 위치를 달리하여 제작된 시료들의 누설전류를 나타내는 그래프이다.
본 발명은 디램셀 및 그것을 제조하는 방법에 관한 것으로, 비대칭 매몰절연막을 채택하는 디램셀 및 그것을 제조하는 방법에 관한 것이다.
반도체 소자는 모스 트랜지스터와 같은 개별소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 상기 반도체 소자의 집적도가 증가함에 따라, 상기 모스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect; SCE)가 발생한다. 상기 단채널효과를 감소시키기 위해 불가피하게 채널 이온 농도를 증가시킨다. 그러나, 이는 디램셀에서 누설전류의 증가를 초래하여 리프레쉬 특성을 악화시킨다.
상기 단채널효과를 개선하기 위한 방안으로 SOI 구조를 갖는 트랜지스터들이 널리 연구되고 있다. 상기 SOI 구조는 하부 반도체기판, 상부 실리콘 패턴 및 상기 하부 반도체기판과 상기 상부실리콘 패턴 사이에 개재되어 이들을 절연시키는 매몰절연막을 포함한다. 상기 SOI 구조를 갖는 트랜지스터들은 단채널효과 및 기생 커패시턴스(parasitic capacitance)를 줄일 수 있으며, 고속 동작이 가능하고 소비 전력을 줄일 수 있는 장점이 있다. 그러나, 킹크 효과(kink effect)와 같은 부유 바디 효과(floating body effect)가 발생한다.
상기 부유 바디와 관련된 문제들을 해결하기 위해 상기 상부 실리콘 패턴 영역과 상기 하부 반도체기판을 전기적으로 연결시키는 방법이 널리 연구되고 있다. 한편, 상기 상부 실리콘 패턴과 상기 하부 반도체기판을 전기적으로 연결시키는 방법이 미국특허 제 6,429,091호에 "패터닝된 매몰절연막{patterned buried insulator}"이라는 제목으로 첸 등(Chen et al.)에 의해 개시된 바 있다.
상기 미국특허 제 6,429,091호에 개시된 방법은 반도체기판 상에 마스크를 형성하여 소오스/드레인 영역들 하부에 매몰된 도핑 영역들을 형성하고, 상기 도핑 영역들을 선택적으로 식각한 후 인슐레이터를 채워서 매몰절연막을 형성한다. 그 후, 상기 매몰절연막들 상부에 위치하는 소오스/드레인 영역들을 갖는 트랜지스터를 형성한다. 그 결과, 상기 소오스/드레인 영역들 하부에 개재되는 패터닝된 매몰절연막들이 형성되어, 접합 누설전류를 감소시킬 수 있으며 부유 바디 효과를 개선할 수 있다.
상기 접합 누설전류를 더욱 감소시키기 위해서는 상기 매몰절연막들이 서로 이격되되, 상기 게이트 전극의 하부로 연장될 필요가 있다. 상기 방법에 따르면, 상기 게이트 전극의 하부로 연장된 매몰절연막들을 형성하기 위해 게이트 전극보다 작은 폭을 갖는 마스크를 형성하여야 한다. 그러나, 반도체소자가 고집적화함에 따라, 게이트 전극들 보다 작은 폭을 갖는 패턴들을 형성하는 것이 어렵다. 따라서, 상기 게이트 전극 보다 작은 간격으로 이격된 매몰절연막들을 형성하는 것이 어렵다.
또한, 상기 방법에 따르면, 상기 게이트 전극들은 상기 매몰절연막들과 오정렬(misalign)될 수 있다. 디램소자는 일반적으로 하나의 활성영역 내에 2개의 트랜지스터와 2개의 셀 커패시터(cell capacitor)를 갖는다. 즉, 디램소자에서는 하나의 활성영역 상에서 서로 이웃하는 2개의 셀들이 기본단위이다. 상기 2개의 셀들은 비트라인(bit line)을 공유한다. 상기 2개의 셀들은 동일한 특성을 가질 것이 요구된다. 그런데, 상기 오정렬에 기인하여 상기 2개의 셀들은 서로 다른 특성을 나타낼 수 있다. 따라서, 상기 매몰절연막들과 상기 게이트 전극들은 정렬 여유도를 필요로 한다.
결과적으로, 반도체소자가 고집적화함에 따라, 상기 미국특허 제 6,429,091 호에 개시된 방법을 사용하여 정렬여유도를 가지면서 누설전류를 최소화할 수 있는 디램셀들을 형성하는 것은 한계가 있다.
본 발명의 목적은 패터닝된 매몰절연막을 채택하되 상기 매몰절연막과 게이트 전극의 정렬여유도를 확보하면서 누설전류를 최소화할 수 있는 디램셀을 제공하는 데 있다.
본 발명의 다른 목적은 트랜지스터에 대해 비대칭적인 매몰절연막을 채택하여 누설전류를 최소화할 수 있는 디램셀을 제조하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 태양은 비대칭 매몰절연막을 채택하는 디램셀을 제공한다. 본 발명의 일 태양에 따른 상기 디램셀은 하부 반도체기판을 구비한다. 상기 하부 반도체기판 상에 상부 실리콘 패턴이 위치한다. 상기 상부 실리콘 패턴은 채널영역 및 상기 채널영역에 의해 서로 이격된 소오스/드레인 영역들을 포함한다. 한편, 게이트 전극이 상기 상부 실리콘 패턴과 전기적으로 절연되어 상기 채널영역 상부를 가로지른다. 또한, 비트라인 및 셀 커패시터가 각각 상기 소오스 영역 및 상기 드레인 영역에 전기적으로 접속된다. 상기 셀 커패시터가 전기적으로 접속된 드레인 영역과 상기 하부 반도체기판 사이에 매몰절연막이 개재된다. 상기 매몰절연막은 상기 채널영역과 상기 하부 반도체기판 사이에 부분적으로 개재되는 연장부를 갖는다. 이에 따라, 상기 매몰절연막에 상기 게이트 전극을 정렬시키기 위한 정렬여유도를 확보할 수 있으며, 부유 바디 효과를 해결하면 서 셀 커패시터의 누설전류를 방지할 수 있다.
바람직하게는, 상기 상부 실리콘 패턴은 실리콘 에피층일 수 있다. 또한, 상기 매몰절연막은 실리콘산화막일 수 있으며, 실리콘 산화막과 실리콘질화막의 적층막일 수 있다.
한편, 소오스 영역 및 드레인 영역은 디램셀의 동작과 관련하여 상대적으로 결정되나, 이하에서는 비트라인이 전기적으로 접속되는 불순물 영역을 소오스 영역으로 정의하고, 셀 커패시터가 전기적으로 접속되는 영역을 드레인 영역으로 정의한다. 상기 소오스 영역은 상기 드레인 영역에 비해 불순물 농도가 높은 것이 바람직하다. 또한, 상기 소오스 영역은 접합깊이(junction depth)가 상기 드레인 영역에 비해 깊어, 상기 하부 반도체기판으로 연장될 수 있다. 이에 따라, 상기 비트라인과 상기 소오스 영역의 접합저항을 낮출 수 있어 동작속도를 향상시킬 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 일 태양은 비대칭 매몰산화막을 채택하는 디램셀을 제조하는 방법을 제공한다. 이 방법은 하부 반도체기판 상에 희생층을 형성하는 것을 포함한다. 상기 희생층을 패터닝하여 상기 하부 반도체기판을 노출시키는 개구부를 형성하고, 상기 개구부를 갖는 반도체기판 상에 상부 실리콘 에피층을 형성한다. 그 후, 상기 상부 실리콘 에피층, 상기 희생층 및 상기 하부 반도체기판을 패터닝하여 활성영역을 한정하는 트렌치를 형성한다. 상기 활성영역은 상기 노출된 하부 반도체기판의 상부를 가로지르는 상부 실리콘 패턴 및 상기 트렌치의 측벽상에 노출된 희생층 패턴들을 포함한다. 그 후, 상기 노출된 희생층 패턴들을 선택적으로 제거하고, 상기 희생층 패턴들이 제거된 빈 공간들 및 상기 트렌치를 각각 채우는 매몰절연막들 및 소자분리막을 형성한다. 상기 소자분리막이 형성된 반도체기판 상에 상기 상부 실리콘 패턴과 절연되어 상기 상부 실리콘 패턴을 가로지르는 게이트 전극들을 형성한다. 상기 게이트 전극들은 서로 이격되어 상기 개구부의 대향하는 측벽들의 상부들을 지나도록 형성된다. 상기 게이트 전극들을 이온주입마스크로 사용하여 N형 불순물 이온들을 주입하여 소오스 영역 및 드레인 영역들을 형성한다. 이때, 상기 드레인 영역들은 상기 매몰절연막들 상부에 위치한다. 그 후, 상기 소오스 영역 및 상기 드레인 영역들에 각각 전기적으로 접속하는 비트 라인 및 셀 커패시터들을 형성한다.
바람직하게는, 상기 희생층은 SiGe 에피층일 수 있다. 상기 SiGe 에피층을 형성한 후, 상기 SiGe 에피층 상에 하부 실리콘 에피층을 형성할 수 있다.
한편, 상기 하부 반도체기판을 노출시키는 개구부는 홀이거나, 라인 형태(line type)의 그루브일 수 있다. 상기 개구부가 홀인 경우, 상기 상부 실리콘 패턴의 좁은 폭은 상기 홀을 통해 노출된 반도체기판의 상부에 한정되는 것이 바람직하다. 이에 따라, 상기 소오스 영역의 하부에는 매몰산화막 형성이 방지된다.
한편, 상기 게이트 전극들은 상기 개구부에 비해 작은 폭으로 형성된다. 즉, 상기 개구부는 상기 게이트 전극들에 비해 큰 폭을 갖도록 형성된다. 따라서, 상기 개구부를 형성하는 것이 수월하다.
바람직하게는, 상기 소오스/드레인 영역들을 형성하기 전 또는 후에, 상기 게이트 전극들이 형성된 반도체기판 상에 상기 게이트 전극들 사이의 활성영역 상부를 노출시키는 개구부를 갖는 포토레지스트 패턴을 형성할 수 있다. 상기 게이트 전극들 사이의 확성영역은 소오스 영역을 의미한다. 그 후, 상기 포토레지스트 패턴 및 상기 게이트 전극들을 이온주입 마스크로 사용하여 N형 불순물 이온들을 주입한다. 이에 따라, 상기 소오스 영역의 불순물 이온 농도가 상기 드레인 영역의 그것 보다 높아, 비트라인의 접합저항을 낮출 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 일 태양에 따른 디램셀의 구조 및 본 발명의 바람직한 실시예에 따른 디램셀을 제조하는 방법을 설명한다.
도 1은 본 발명의 일 태양에 따른 디램셀을 설명하기 위한 단면도이다.
도 1을 참조하면, 하부 반도체기판(21) 상에 상부 실리콘 패턴(32a)이 위치한다. 상기 하부 반도체기판(21)은 단결정 실리콘 기판일 수 있다. 상기 상부 실리콘 패턴(32a)은 실리콘 에피층일 수 있다. 소자분리막(39)이 상기 상부 실리콘 패턴(32a)의 측벽을 덮을 수 있다. 상기 소자분리막(39)은 디램셀의 활성영역(active region)을 한정한다. 상기 소자분리막(39)은 상기 하부 반도체기판(21) 내부로 연장된다.
상기 상부 실리콘 패턴(32a)은 채널영역(47c), 상기 채널영역(47c)에 의해 서로 이격된 소오스 영역(47s) 및 드레인 영역(47d)을 갖는다. NMOS 트랜지스터를 사용하는 디램셀에서, 상기 소오스/드레인 영역들(47s, 47d)은 N형 불순물들이 도핑된 영역들이고 상기 채널영역(47c)은 P형 불순물들이 도핑된 영역이다.
바람직하게는, 상기 소오스 영역(47s)의 불순물들의 농도는 상기 드레인 영역(47d)에 비해 높을 수 있다. 이에 더하여, 상기 소오스 영역(47s)은 상기 하부 반도체기판(21)의 일부를 포함하도록 수직으로 연장될 수 있다.
한편, 게이트 전극(43)이 상기 상부 실리콘 패턴(32a)과 전기적으로 절연되어 상기 채널영역(47c) 상부에 위치한다. 상기 게이트 전극(43)은 게이트 절연막(41)에 의해 상기 상부 실리콘 패턴(32a)과 절연된다. 한편, 스페이서들(49)이 상기 게이트 전극(43)의 측벽을 덮을 수 있다.
상기 소오스영역(47s)에는 비트라인(BL)이 전기적으로 접속되고, 상기 드레인영역(47d)에는 셀 커패시터(CC)가 전기적으로 접속된다. 상기 비트라인(BL)은 전하를 전달하는 역할을 하며, 상기 셀 커패시터(CC)는 전하를 저장하는 역할을 한다. 한편, 상기 소오스 영역(47s)은 상기 드레인 영역(47d)에 비해 불순물 농도가 높을 수 있다. 즉, 상기 셀 커패시터(CC)의 접합저항에 비해 상기 비트라인(BL)의 접합저항을 낮출 수 있어, 디램셀의 동작속도를 향상시킬 수 있다.
상기 드레인 영역(47d)과 상기 하부 반도체기판 사이에 매몰절연막(buried insulating layer; 37)이 개재된다. 상기 매몰절연막(37)은 실리콘산화막(SiO2)일 수 있으며, 실리콘산화막과 실리콘질화막(SiN)의 적층막일 수 있다. 또한, 상기 매몰절연막(37)은 빈 공간(empty space)일 수 있다. 상기 매몰절연막(37)은 상기 채널영역(47c)과 상기 하부 반도체기판(21) 사이에 부분적으로 개재되는 연장부를 갖는다. 즉, 상기 연장부는 상기 채널영역(47c)의 길이보다 짧다. 상기 연장부의 길이는 상기 채널영역의 길이 방향으로 상기 채널영역(47c)의 길이의 1/2 이하인 것이 바람직하다. 이에 따라, 상기 채널영역(47c)은 상기 하부 반도체기판(21)과 물리적으로 연결되어 있다. 따라서, 상기 디램셀은 SOI 구조의 트랜지스터에서 나타 나는 부유 바디 효과의 발생을 방지할 수 있다.
한편, 상기 매몰절연막(37)은 상기 드레인 영역(47d)의 접합면적을 감소시킨다. 이에 더하여, 상기 매몰절연막(37)의 연장부는 상기 드레인 영역(47d)과 상기 채널영역(47c) 사이에 걸리는 전기장(electric field)의 세기를 감소시킨다. 상기 드레인 영역(47d)의 접합면적 감소 및 전기장 세기의 감소는 누설전류 감소로 이어진다. 따라서, 상기 셀 커패시터(CC)가 전하를 저장하고 있는 동안, 누설전류를 방지할 수 있다.
또한, 상기 연장부의 길이에 따른 누설전류의 차이는 상기 드레인 영역(47d)의 접합면적에 따른 누설전류의 차이보다 작다. 따라서, 상기 연장부를 적당한 길이로 형성하면, 상기 매몰절연막(37)과 상기 게이트 전극(43)의 정렬여유도를 증가시킬 수 있다.
이하에서는, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 디램셀을 제조하는 방법을 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 디램셀을 제조하는 방법을 설명하기 위한 레이아웃도이고, 도 3 내지 도 11은 상기 디램셀을 제조하는 방법을 설명하기 위해 도 2의 절단선 I-I에 따라 취해진 단면도들이다.
도 2 및 도 3을 참조하면, 하부 반도체기판(21) 상에 희생층(23)을 형성한다. 상기 하부 반도체기판(21)은 단결정 실리콘기판일 수 있다. 한편, 상기 희생층(23)은 실리콘의 격자상수(lattice constant)와 동일하거나 근사한 격자상수를 갖는 물질막으로 형성한다. 바람직하게는, 상기 희생층(23)은 SiGe 에피층일 수 있다. 상기 희생층(23) 상에 연속적으로 하부 실리콘 에피층(25)을 형성할 수 있다. 상기 하부 실리콘 에피층(25)은 후속 공정에서 상기 희생층(23)의 상부면이 노출되는 것을 방지한다.
도 2 및 도 4를 참조하면, 상기 하부 실리콘 에피층(25) 및 상기 희생층(23)을 패터닝하여 상기 하부 반도체기판(21)을 노출시키는 개구부(27)를 형성한다. 상기 개구부(27)을 형성하기 위해 상기 하부 실리콘 에피층(25) 상에 하드마스크막(hard mask layer, 도시하지 않음)을 형성할 수 있다. 상기 하드마스크막을 패터닝하여 상기 하부 실리콘 에피층(25)을 노출시키는 개구부를 갖는 하드마스크 패턴을 형성한다. 그 후, 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 하부 실리콘에피층(25) 및 상기 희생층(23) 차례로 식각하여 상기 하부 반도체기판(21)을 노출시키는 개구부(27)를 형성한다. 그 후, 상기 하드마스크 패턴을 제거한다.
상기 개구부(27)는, 도 1에 점선으로 도시한 바와 같이, 라인 모양의 그루브(27g)이거나 홀(27h)일 수 있다. 상기 개구부(27)는 일방향으로 소정의 폭(Wo)을 갖도록 형성된다. 상기 개구부(27)의 측벽 상에 상기 희생층(23) 및 상기 하부 실리콘 에피층(25)이 노출된다.
도 2 및 도 5를 참조하면, 상기 개구부(27)가 형성된 반도체기판 상에 상부 실리콘 에피층(31)을 형성한다. 상기 상부 실리콘 에피층(31)은 상기 노출된 반도체기판(21) 상부의 상기 개구부(27)을 채우며, 상기 하부 실리콘 에피층(31)의 상부면을 덮는다. 상기 희생층(23)이 SiGe 에피층으로 형성된 경우, 상기 상부 실리 콘 에피층(31)은 상기 SiGe 에피층 상에서 균일하게 형성될 수 있다. 따라서, 상기 개구부(27) 내에 결함없는(defect-free) 실리콘 에피층을 형성할 수 있다. 상기 상부 실리콘 에피층(31)의 상부면은 평평하게 형성될 수 있으며, 상기 개구부(27)에 기인하는 단차(step difference)를 갖도록 형성될 수 있다.
도 2 및 도 6을 참조하면, 상기 상부 실리콘 에피층(31), 상기 하부 실리콘 에피층(25), 상기 희생층(23) 및 상기 하부 반도체기판(21)을 차례로 패터닝하여 활성영역을 한정하는 트렌치(35)를 형성한다. 상기 활성영역은 상기 개구부(27)에 노출된 상기 하부 반도체기판(21)의 상부를 가로지르는 상부 실리콘 패턴(32a) 및 상기 트렌치(35)의 측벽상에 노출되는 희생층 패턴(23a)을 포함한다. 상기 상부 실리콘 패턴(32a)의 상부면이 상기 활성영역의 상부면이 된다.
상기 상부 실리콘 패턴(32a)은 하부 실리콘 에피층 패턴들(25a)과 상부 실리콘 에피층 패턴들(31a)을 포함한다. 한편, 상기 희생층 패턴들(23a)은 상기 하부 실리콘 에피층 패턴들(25a)의 하부에 형성된다. 상기 희생층 패턴들(23a)은 상기 개구부(27)를 사이에 두고 서로 대향하도록 형성될 수 있다.
바람직하게는, 상기 트렌치(35)를 형성하기 위해 하드마스크 패턴(33)을 형성할 수 있다. 상기 하드마스크 패턴(33)을 식각마스크로 사용하여 상기 상부 실리콘 에피층(31), 상기 하부 실리콘 에피층(25), 상기 희생층(23) 및 상기 하부 반도체기판(21)을 식각하여 상기 트렌치(35)를 형성한다.
도 2 및 도 7을 참조하면, 상기 노출된 희생층 패턴들(23a)을 선택적으로 식각하여 제거한다. 상기 희생층 패턴들(23a)은 습식식각 기술을 사용하여 선택적으 로 식각될 수 있다. 상기 희생층 패턴들(23a)이 제거됨에 따라, 상기 희생층 패턴들(23a)의 위치에 빈공간들(23b)이 형성된다.
도 2 및 도 8을 참조하면, 상기 희생층 패턴들(23a)이 제거된 빈 공간들(23b)에 매몰절연막(37)을 형성한다. 상기 매몰절연막(37)은 빈 공간들, 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있으며, 이들을 적층하여 형성할 수 있다. 바람직하게는, 상기 빈 공간들(23b)의 내벽을 덮는 실리콘 산화막을 형성하고, 이어서 실리콘 질화막을 형성한다. 그 결과, 실리콘 질화막을 실리콘 산화막이 둘러싸는 구조의 매몰절연막(37)이 형성된다. 이때, 상기 트렌치(35)의 내벽에도 상기 절연막들이 형성될 수 있다. 그 후, 상기 트렌치(35)를 채우는 절연막을 형성하고, 이를 상기 하드마스크 패턴(33)의 상부면이 노출될 때 까지 평탄화시키어 상기 트렌치(35)를 채우는 소자분리막(39)을 형성한다. 상기 소자분리막(39)은 상기 상부 실리콘 패턴(32a) 및 상기 매몰절연막(37)의 측벽을 덮는다. 이때, 상기 하드마스크 패턴(33)은 상기 상부 실리콘 패턴(32a)의 상부면을 보호하는 역할을 한다.
한편, 상기 빈 공간들(23b)이 형성된 후, 상기 빈 공간들(23b)을 채우지 않고 상기 소자분리막(39)를 형성할 수 있다. 바람직하게는, 상기 소자분리막(39)를 형성하기 전에, 빈 공간들(23b) 및 상기 트렌치(35)의 측벽들 상에 고온 산화막을 형성할 수 있다. 상기 고온 산화막은 상기 빈 공간들 및 상기 트렌치(35)의 측벽들의 표면을 보호한다. 그 결과, 상기 매몰절연막(37)은 빈 공간(empty space)을 포함한다.
도 2 및 도 9를 참조하면, 상기 소자분리막(39)이 형성된 후, 상기 하드마스크패턴(33)을 제거한다. 그 후, 상기 상부 실리콘 패턴(32a)과 절연되어 상기 상부실리콘 패턴(32a)을 가로지르는 게이트 전극들(43)을 형성한다. 상기 게이트 전극들(43)은 게이트 절연막(41)에 의해 상기 상부 실리콘 패턴(32a)과 절연될 수 있다. 또한, 상기 게이트 전극들(43)은 상기 개구부(27)의 대향하는 측벽들의 상부들을 지나도록 형성된다. 바람직하게는, 상기 게이트 전극들(43)은 상기 개구부(27)에 비해 작은 폭으로 형성될 수 있다. 즉, 상기 개구부(27)는 상기 게이트 전극들(43)에 비해 상대적으로 큰 폭을 갖도록 형성될 수 있다. 따라서, 상기 희생층(23)을 패터닝하여 상기 개구부(27)를 형성하는 것이 쉽다.
한편, 상기 게이트 전극들(43)을 형성하기 전에 P형의 채널이온들을 주입할 수 있다. 상기 채널이온들은 문턱전압을 조절하기 위해 주입될 수 있다.
도 2 및 도 10을 참조하면, 상기 게이트 전극들(43)이 형성된 반도체기판 상에 상기 게이트 전극들(43) 사이의 상기 활성영역을 노출시키는 포토레지스트 패턴(45)을 형성할 수 있다. 상기 포토레지스트 패턴(45) 및 상기 게이트전극들(43)을 이온주입 마스크로 사용하여 N형 불순물 이온들을 주입하여 상기 활성영역 내에 추가적인 불순물 영역(47a)을 형성할 수 있다.
도 2 및 도 11을 참조하면, 상기 게이트 전극들(43)을 이온주입 마스크로 사용하여 상기 활성영역 내에 N형 불순물 이온들을 주입하여 소오스 영역(47s) 및 드레인 영역들(47d)을 형성한다. 상기 소오스/드레인 영역들(47s, 47d)은 통상적인 LDD 공정을 사용하여 형성할 수 있다. 즉, 상기 게이트 전극들(43)을 이온주입마스 크로 사용하여 N형 불순물 이온들을 주입하여 저농도 불순물 영역들을 형성한다. 그 후, 상기 게이트 전극들(43)의 측벽을 덮는 스페이서들(49)를 형성하고, 상기 스페이서들(49) 및 상기 게이트 전극들(43)을 이온주입마스크로 사용하여 N형 불순물 이온들을 주입하여 고농도 불순물 영역들을 형성한다.
상기 추가적인 불순물 영역(도 10의 47a)을 형성하는 공정은, 상기 소오스/드레인 영역들(47s, 47d)을 형성한 후에 수행될 수 있다. 한편, 상기 추가적인 불순물 영역(47a)이 형성된 경우, 상기 소오스 영역(47s)은 상기 드레인 영역들(47d)에 비해 상대적으로 불순물 이온들의 농도가 높으며, 접합 깊이가 깊다.
상기 소오스/드레인 영역들이 형성된 반도체기판 상에 층간절연막(도시하지 않음)을 형성하고, 상기 층간절연막을 관통하여 상기 소오스/드레인 영역들(47s, 47d)에 접속하는 콘택플러그들(도시하지 않음)을 형성할 수 있다. 그 후, 상기 콘택플러그를 통해 상기 소오스 영역(47s)에 접속하는 비트라인(BL)을 형성한다. 또한, 상기 콘택플러그들을 통해 상기 드레인 영역들(47d)에 전기적으로 접속하는 셀 커패시터들(CC)을 형성한다. 상기 비트라인(BL)과 상기 셀 커패시터들(CC)은 전기적으로 절연된다.
본 발명의 바람직한 실시예에 따르면, 셀 커패시터들(CC)이 전기적으로 접속되는 상기 드레인 영역들(47d)의 하부에 매몰절연막(37)을 형성할 수 있다. 상기 매몰절연막(37)은 상기 게이트 전극들(45) 하부로 연장된다. 이에 따라, 상기 셀 커패시터들(CC)의 전하가 누설되는 것을 방지할 수 있으며, 상기 매몰절연막(37)과 상기 게이트 전극들(43)의 정렬여유도를 확보할 수 있다. 한편, 상기 개구부(27)는 상기 게이트 전극들(43)에 비해 큰 폭을 갖도록 형성될 수 있다. 따라서, 상기 희생층(23)을 패터닝하여 상기 개구부(27)를 쉽게 형성할 수 있다.
<실험예; example>
도 12는 매몰절연막이 개재되는 위치를 달리하여 제작된 여러 시료들의 누설전류를 나타내는 그래프이다. 여기서, 각 시료들의 구조적인 차이를 표 1에 요약하였다.
시료 A 시료 B 시료 C 시료 D
1. 매몰절연막 형성 X O O O
2. 매몰절연막의 위치 - 소오스/드레인 영역들 하부 소오스/드레인 및 채널영역들 하부 드레인 영역 및 채널영역 하부
3. 매몰절연막과 게이트 전극의 오버랩 정도 - - 0.5Wg 0.5Wg
4. 매몰절연막들 사이 의 최소 거리 - Wg 0.5Wg 2Wg
표 1을 참조하면, 시료 A는 매몰절연막이 없는 평면(planar) 트랜지스터이었고, 시료 B는 매몰절연막들이 게이트 전극의 폭 만큼 이격되어 소오스/드레인 영역들의 하부에 동시에 위치하도록 제작되었으며, 시료 C는 매몰절연막들이 게이트 전극들 폭(Wg)의 1/2 정도 이격되어 상기 소오스/드레인 영역들 하부 및 채널영역 하부에 위치하도록 제작되었다. 한편, 시료 D는 본 발명의 바람직한 실시예와 같이 매몰절연막이 드레인 영역 하부에 위치하고, 채널영역으로 일부 연장되도록 제작되었다. 각 시료들은 셀 커패시터(CC)를 형성하는 대신 드레인 전극을 형성하였다.
매몰절연막을 채택하는 시료들(B, C 및 D)에 있어서, 매몰절연막들 사이의 최소 거리는 시료 D가 가장 컸다. 한편, 상기 매몰절연막들 사이의 최소거리는 상 기 개구부(도 4의 27)의 폭(Wo)과 관련이 있다. 따라서, 상기 매몰절연막을 채택하는 시료들(B, C 및 D) 중, 상기 시료 D의 매몰절연막을 형성하는 것이 가장 쉽다.
한편, 상기 각 시료들은 소오스 영역 및 하부 반도체기판을 접지시키고, 드레인 전압(VDS)을 고정시켰다. 그리고, 게이트 전압(VGS)을 증가시키면서 드레인 전극에 흐르는 전류(IDS)를 측정하였다.
도 12를 참조하면, 상기 드레인 전압(VDS)이 2.5V 일 때, 시료 A의 오프 전류(off current)가 가장 컸으며, 시료 C의 오프 전류가 가장 작았다. 또한, 시료 B와 시료 D의 오프 전류는 큰 차이가 없었으나, 시료 D가 약간 작은 오프 전류를 타내었다. 상기 시료 A는 상기 드레인 전압이 0.05 V에서도 상대적으로 큰 오프전류를 나타내었다.
결과적으로, 매몰절연막들을 채택하므로써 오프전류를 감소시킬 수 있었으며, 상기 매몰절연막들이 채널영역으로 연장됨에 따라 오프전류를 더욱 감소시킬 수 있었다.
상기 오프전류는, 디램셀에서 커패시터에 저장된 전하의 누설(leakage)과 관련이 있다. 따라서, 상기 커패시터가 전기적으로 접속하는 드레인 영역의 하부에 매몰절연막을 형성하므로써 커패시터의 누설전류를 방지할 수 있다.
본 발명에 따르면, 패터닝된 매몰절연막을 셀 커패시터가 전기적으로 접속되는 드레인 영역쪽에 채택하여, 상기 매몰절연막과 게이트 전극의 정렬여유도를 확 보하면서 누설전류를 최소화할 수 있는 디램셀을 제공할 수 있다. 또한, SiGe 에피층과 같은 희생층을 사용하여 매몰절연막을 형성하므로써, 상기 매몰절연막과 게이트 전극들의 정렬여유도를 확보하면서 누설전류를 최소화할 수 있는 디램셀을 제조하는 방법을 제공할 수 있다.

Claims (14)

  1. 하부 반도체기판;
    상기 하부 반도체기판 상에 위치하되, 채널영역 및 상기 채널영역에 의해 서로 이격된 드레인 영역 및 상기 드레인 영역보다 높은 불순물 농도를 갖는 소오스 영역을 포함하는 상부 실리콘 패턴;
    상기 상부 실리콘 패턴과 전기적으로 절연되어 상기 채널영역 상부를 가로지르는 게이트 전극;
    상기 소오스 영역 및 상기 드레인 영역에 각각 전기적으로 접속된 비트 라인 및 셀 커패시터; 및
    상기 셀 커패시터가 전기적으로 접속된 드레인 영역과 상기 하부 반도체기판 사이에 개재되되, 상기 채널영역과 상기 반도체기판 사이에 부분적으로 개재되는 연장부를 갖는 매몰 절연막을 포함하는 디램셀.
  2. 제 1 항에 있어서,
    상기 상부 실리콘 패턴은 실리콘 에피층인 것을 특징으로 하는 디램셀.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 소오스 영역은 상기 하부 반도체기판 내부로 연장되는 것을 특징으로 하는 디램셀.
  5. 제 1 항에 있어서,
    상기 채널영역과 상기 하부 반도체기판 사이에 개재되는 매몰절연막의 연장부는 상기 채널영역의 길이 방향으로 상기 채널영역의 길이의 1/2 이하의 길이를 갖는 것을 특징으로 하는 디램셀
  6. 하부 반도체기판 상에 희생층을 형성하고,
    상기 희생층을 패터닝하여 상기 하부 반도체기판을 노출시키는 개구부를 형성하고,
    상기 개구부를 갖는 반도체기판 상에 상부 실리콘 에피층을 형성하고,
    상기 상부 실리콘 에피층, 상기 희생층 및 상기 하부 반도체기판을 패터닝하여 활성영역을 한정하는 트렌치를 형성하되, 상기 활성영역은 상기 노출된 하부 반도체기판의 상부를 가로지르는 상부 실리콘 패턴 및 상기 트렌치의 측벽상에 노출된 희생층 패턴들을 포함하고,
    상기 노출된 희생층패턴들을 선택적으로 제거하고,
    상기 희생층패턴들이 제거된 빈 공간들 및 상기 트렌치를 각각 채우는 매몰절연막들 및 소자분리막을 형성하고,
    상기 소자분리막이 형성된 반도체기판 상에 상기 상부 실리콘 패턴과 절연되어 상기 상부 실리콘 패턴을 가로지르는 게이트 전극들을 형성하되, 상기 게이트 전극들은 서로 이격되어 상기 개구부의 대향하는 측벽들의 상부들을 지나고,
    상기 게이트 전극들을 이온주입마스크로 사용하여 N형 불순물 이온들을 주입하여 소오스 영역 및 드레인 영역들을 형성하되, 상기 드레인 영역들은 상기 매몰절연막들 상부에 위치하고,
    상기 소오스 영역 및 상기 드레인 영역들에 각각 전기적으로 접속하는 비트 라인 및 셀 커패시터들을 형성하는 것을 포함하는 디램셀 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 전극들은 상기 하부 반도체기판을 노출시키는 개구부에 비해 작은 폭으로 형성되는 디램셀 제조방법.
  8. 제 7 항에 있어서,
    상기 게이트 전극들이 형성된 반도체기판 상에 상기 게이트 전극들 사이의 활성영역 상부를 노출시키는 개구부를 갖는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴 및 상기 게이트 전극들을 이온주입 마스크로 사용하여 N형 불순물 이온들을 주입하는 것을 더 포함하는 디램셀 제조방법.
  9. 제 8 항에 있어서,
    상기 희생층은 SiGe 에피층인 것을 특징으로 하는 디램셀 제조방법.
  10. 제 9 항에 있어서,
    상기 SiGe 에피층 상에 하부 실리콘 에피층을 형성하는 것을 더 포함하는 디램셀 제조방법.
  11. 제 10 항에 있어서,
    상기 반도체기판을 노출시키는 개구부는 그루브인 것을 특징으로 하는 디램셀 제조방법.
  12. 제 10 항에 있어서,
    상기 반도체기판을 노출시키는 개구부는 홀인 것을 특징으로 하는 디램셀 제조방법.
  13. 제 12 항에 있어서,
    상기 상부 실리콘 패턴의 좁은 폭은 상기 홀을 통해 노출된 반도체기판의 상부에 한정되는 것을 특징으로 하는 디램셀 제조방법.
  14. 제 8 항에 있어서,
    상기 매몰절연막은 빈 공간을 포함하도록 형성되는 것을 특징으로 하는 디램 셀 제조방법.
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