KR101057189B1 - 단채널 효과를 억제하는 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 단채널 효과를 억제하는 트랜지스터는, 기판; 기판 상에 배치된 게이트 스택; 게이트 스택 제1 측면의 기판 상부에 배치되며 에피택셜층으로 이루어진 제1 접합영역; 게이트 스택 제2 측면의 기판 내에 형성된 트렌치; 및 트렌치 하부에 제1 접합영역보다 깊게 배치된 제2 접합영역을 포함한다.
에피택셜층, 전계, 선택적 에피택시 성장

Description

단채널 효과를 억제하는 트랜지스터 및 그 제조방법{Transistor controlling short channel effect and the method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 단채널 효과를 억제하는 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 채널 길이도 짧아지고 있다. 트랜지스터의 채널 길이가 짧아지면서 단채널 효과(short channel effect)에 기인한 문제점들이 소자의 동작특성을 저하시키고 있다. 단채널 효과는 기판 상에 정션을 구현하면서 기판과 소스, 기판과 드레인 사이에 생기는 공핍층(depletion)의 두께가 증가하면서 발생된다. 채널 길이가 짧아지면 드레인 영역 근처에서 전계(electric field)의 세기가 증가된다. 전계의 세기가 증가되면 셀 영역의 캐패시터부에서 누설전류(leakage current)가 발생하고, 이 누설전류는 소자의 리프레쉬(refresh) 특성을 열화시킨다. 또한 전계의 세기가 증가되면 핫캐리어(hot carrier) 및 펀치tm루(punch through)가 발생하여 소자의 동작특성과 안정성이 저하된다.
이에 따라 이러한 단채널 효과를 억제하기 위하여 디자인 룰의 증가 없이 유 효채널의 길이를 더 확보하는 방법들이 연구되고 있다. 유효채널의 길이를 확보하는 방법으로 기판 내에 리세스 트렌치를 형성한 리세스 게이트 또는 게이트 전극을 스텝(step) 형태로 형성한 스텝 게이트를 적용하고 있다. 이와 같이 구조의 변경으로 채널 길이가 증가된 게이트들을 적용하여 리프레시 특성, 핫캐리어 및 펀치스루의 마진 확보가 가능하게 되었다. 그러나 채널 길이가 증가하면서 드레인 포화전류(Idsat; saturate current)는 현격하게 줄어들어 고속으로 동작하는 소자를 실현하는데 무리가 있다. 특히 디램 소자의 주변회로영역은 포화전류를 증가시키기 위해 드레인소스 전압(Vds)을 증가시키면 DIBL(Drain Induced Barrier Lowering) 현상에 의해 누설전류가 증가한다. DIBL 현상은 채널 길이가 감소함에 따라 소스와 드레인간의 상호 작용으로 전위 장벽이 낮아지는 것이다. 상술한 단채널 효과 및 DIBL 현상에 의해 유발된 문제들은 이온주입공정을 이용한 정션 구현시 발생되는 공핍층의 폭과 전계에 의해 발생된다. 이에 따라 공핍층의 폭 및 전계의 세기를 제어하여 소자의 특성을 저하시키는 문제를 방지할 수 있는 방법이 요구된다.
본 발명에 따른 단채널 효과를 억제하는 트랜지스터는, 기판; 상기 기판 상에 배치된 게이트 스택; 상기 게이트 스택 제1 측면의 기판 상부에 배치되며 에피택셜층으로 이루어진 제1 접합영역; 상기 게이트 스택 제2 측면의 기판 내에 형성된 트렌치; 및 상기 트렌치 하부에 상기 제1 접합영역보다 깊게 배치된 제2 접합영역을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 접합영역과 접촉하게 형성된 제1 컨택플러그; 및 상기 트렌치를 매립하면서 상기 제2 접합영역과 접촉하게 형성된 제2 컨택플러그를 더 포함한다.
상기 기판은 상기 게이트 스택 제1 측면의 기판 내에 형성된 트렌치를 더 포함하고, 상기 에피택셜층으로 이루어진 제1 접합영역은 상기 트렌치를 매립하여 형성된다.
상기 제1 접합영역은 셀 영역에서 캐패시터에 연결되고, 주변회로영역에서 전원 전압(Vds)이 인가되는 드레인 영역이다.
상기 에피택셜층은 도프트 에피택셜층으로 형성된다.
상기 도프트 에피택셜층은 N형 또는 P형 불순물이 주입된 불순물영역을 더 포함하여 형성된다.
상기 게이트 스택은 상기 기판 내에 수직 방향으로 형성된 제1 측벽 및 상기 기판의 표면과 소정 각도를 가지면서 종단부가 상기 제1 측벽의 종단부와 맞닿는 제2 측벽으로 이루어진 리세스 트렌치를 매립하게 형성된다.
본 발명에 따른 단채널 효과를 억제하는 트랜지스터의 제조방법은, 기판 상에 게이트 스택을 형성하는 단계; 상기 게이트 스택의 일 측면 및 기판의 제1 부분을 노출시키는 단계; 상기 노출된 기판의 제1 부분을 식각하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치를 에피택셜층으로 매립하여 제1 접합영역을 형성하는 단계; 상기 제1 접합영역을 차단하면서 상기 게이트 스택의 다른 측면 및 기판의 제2 부분을 노출시키는 단계; 상기 노출된 기판의 제2 부분을 식각하여 상기 제1 트렌치보다 깊은 제2 트렌치를 형성하는 단계; 및 상기 노출된 제2 트렌치 상에 이온주입공정을 진행하여 상기 제2 트렌치 하부의 기판 내에 제2 접합영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 스택을 형성하는 단계는, 상기 기판 내에 수직 방향으로 형성된 제1측벽 및 상기 기판의 표면과 소정 각도를 가지면서 종단부가 상기 제1측벽의 종단부가 맞닿는 제2측벽으로 이루어진 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치와 정렬되게 게이트 스택을 형성하는 단계; 및 상기 게이트 스택 측벽에 스페이서를 형성하는 단계를 포함한다.
상기 제1 접합영역을 형성하는 단계는, 상기 에피택셜층을 언도프트 선택적 에피택시 성장 방식으로 형성하는 단계; 상기 에피택셜층 상에 N형 도전형 불순물을 주입하는 단계; 및 상기 에피택셜층 상에 열처리를 진행하여 제1접합영역을 형성하는 단계를 포함하는 한다.
상기 제1 접합영역을 형성하는 단계는, 상기 에피택셜층을 언도프트 선택적 에피택시 성장 방식으로 형성하는 단계; 상기 에피택셜층 상에 N형 또는 P형 도전 형 불순물을 주입하는 단계; 및 상기 에피택셜층 상에 열처리를 진행하여 제1접합영역을 형성하는 단계를 포함한다.
상기 제1 접합영역을 형성하는 단계는, 상기 에피택셜층을 도프트 선택적 에피택시 성장 방식으로 형성하는 단계; 및 상기 에피택셜층 상에 열처리를 진행하여 제1 접합영역을형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 단채널 효과를 억제하는 트랜지스터를 설명하기 위해 나타내보인 도면이다.
도 1을 참조하면, 본 발명에 의한 단채널 효과를 억제하는 트랜지스터는 반도체 기판(100) 상에 게이트 유전체층(105)을 포함하는 게이트 스택(115)이 배치되어 있다. 게이트 스택(115)은 폴리실리콘막, 텅스텐막 및 질화막이 순차적으로 적층되는 구조로 형성하지만, 이에 한정되는 것은 아니다. 다음에 게이트 스택(115) 제1 측면의 반도체 기판(100) 상부에 배치되면서 에피택셜층(epitaxial layer)으로 이루어진 제1 접합영역(125)이 배치되어 있다. 여기서 제1 접합영역(125)은 셀 영역에서는 캐패시터에 연결되는 드레인 영역이고, 주변회로영역에서는 드레인과 소스간 전원 전압(Vds; drain source voltage)이 인가되는 드레인 영역이다. 이 경우 에피택셜층은 도프트 에피택셜층(doped epitaxial layer)으로 형성되고, 도프트 에피택셜층은 N형 또는 P형 불순물이 주입된 불순물 영역을 더 포함하여 형성할 수도 있다. 다음에 게이트 스택(115) 제2 측면의 반도체 기판(100) 내에 트렌치(127)가 형성되어 있다. 계속해서 트렌치(127) 하부에 제1 접합영역(125)보다 깊게 배치된 제2 접합영역(130)을 포함하여 이루어진다. 그리고 제1 접합영역(125)과 접촉하게 제1 컨택플러그(140)가 형성되어 있고, 트렌치(127)를 매립하면서 제2 접합영역(130)과 접촉하게 제2 컨택플러그(145)가 형성되어 있다. 여기서 제1 컨택플러그(140)는 셀 영역에서는 이후 형성될 캐패시터와 제1 접합영역(125)을 연결하고, 주변회로영역에서는 전원 전압(Vds)이 인가되는 제2 접합영역(130)에 전기적 동작이 이루어지게 한다. 본 발명에 의한 단채널 효과를 억제하는 트랜지스터는, 제1 접합영역(125)을 에피택셜층으로 형성하여 전계의 증가를 감소시킬 수 있다. 이와 같이 전계를 감소시키면 셀 영역에서는 리프레시 특성을 향상시킬 수 있고, 주변회로영역에서는 전원 전압의 증가시 취약였던 DIBL 특성을 개선할 수 있다. 또한, 에피택셜층을 적용함으로써 컨택 저항을 감소시킬 수 있다. 또한, 에피택셜층으로 이루어진 제1 접합영역(125)과 제2 접합영역(130)의 위치를 비대칭하게 형성함에 따라 채널의 길이가 연장된다. 따라서 소자의 크기가 감소함에 따라 유발된 단채널 효과를 방지할 수 있다.
이하 도면을 참조하여 본 발명의 실시예에 따른 단채널 효과를 억제하는 트랜지스터의 제조방법을 설명하기로 한다.
도 2 내지 도 10은 본 발명의 실시예에 따른 단채널 효과를 억제하는 트랜지스터의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 2를 참조하면, 반도체 기판(200) 상에 게이트 유전층(205)을 포함하는 게이트 스택(210)을 형성한다. 게이트 스택(210)은 통상적으로 폴리실리콘막, 텅스텐막 및 질화막이 순차적으로 적층되는 구조로 형성하지만, 이에 한정되는 것은 아니다. 게이트 스택(200)의 측벽에는 스페이서(215)가 부착되어 있다. 스페이서(215)는 질화막으로 형성한다.
도 3을 참조하면, 게이트 스택(210) 일 측면 및 반도체 기판(200)의 제1 부분을 노출시키는 하드마스크막 패턴(220)을 형성한다. 구체적으로, 반도체 기판(200) 전면에 하드마스크막을 증착한다. 하드마스크막은 질화막을 포함한다. 다음에 하드마스크막 위에 레지스트를 도포하고, 노광 및 현상 공정을 포함하는 리소그래피(lithography) 공정을 진행하여 하드마스크막의 일부를 노출시키는 레지스트막 패턴(미도시함)을 형성한다. 다음에 레지스트막 패턴을 식각마스크로 하드마스크막의 노출 부분을 식각하여 하드마스크막 패턴(220)을 형성한다. 하드마스크막 패턴은 게이트 스택(210)의 일 측면의 스페이서(215)와 반도체 기판(200)의 제1 부분을 노출시키면서 나머지 부분은 차단시킨다.
도 4를 참조하면, 하드마스크막 패턴(220)을 식각마스크로 노출된 반도체 기판(200)의 제1 부분을 식각하여 반도체 기판(200) 내에 제1 트렌치(225)를 형성한다. 제1 트렌치(225)는 반도체 기판(200)의 표면으로부터 제1 깊이(D1)만큼 식각하여 형성한다.
도 5를 참조하면, 제1 트렌치(225)를 에피택셜층(epitaxial layer)으로 매립하여 제1 접합영역(230)을 형성한다. 여기서 제1 접합영역(230)은 셀 영역에서는 캐패시터가 삽입되는 드레인 영역이고, 주변회로영역에서는 전원 전압(Vds; drain source voltage)이 인가되는 드레인 영역이다. 에피택셜층은 선택적 에피택시 성장(SEG; Selective Epitaxi Growth) 방식을 이용하여 형성할 수 있다. 구체적으로, 제1 트렌치(225)가 형성된 반도체 기판(200) 상에 에피택시 성장을 위한 소스 가스를 공급한다. 소스 가스는 실리콘 소스인 실란(SiH4) 가스를 포함한다. 그러면 제1 트렌치(225) 바닥면으로부터 실리콘층이 성장하면서 제1 트렌치(225)를 매립하는 에피택셜층이 형성된다. 여기서 제1 접합영역(230)은 에피택셜층을 도프트(doped) 선택적 에피택시 성장 방식으로 형성한 다음, 열처리를 진행하여 형성할 수 있다. 열처리는 급속열처리(RTA; Rapid Thermal Annealing) 방식으로 진행한다. 이 경우, 제1 접합영역(230)은 제1 트렌치(225)를 완전히 매립하거나, 제1 트렌치(225)를 일부 매립하여 형성할 수 있다. 한편, 제1 접합영역(230)은 에피택셜층을 언도프트(undoped) 선택적 에피택시 성장 방식으로 형성하고, 불순물을 주입한 다음 열처리를 진행하여 형성할 수도 있다. 이에 대한 설명은 추후에 계속하기로 한다.
이 경우 하드마스크막 패턴(220)에 의해 차단된 게이트 스택(200)의 다른 측면은 선택적 에피택시 성장에 의한 영향을 받지 않는다. 이에 따라 제1 트렌치(225)에만 선택적으로 에피택셜층을 매립하여 제1 접합영역(230)을 형성할 수 있다. 이와 같이 게이트 스택(210) 일 측면의 반도체 기판(200)의 상부에 배치되면서 에피택셜층으로 이루어진 제1 접합영역(230)에 의해 드레인 영역에 발생되는 전계의 세기를 감소시킬 수 있다. 또한, 소자의 크기가 축소되어 소스 영역의 전위(potential)가 감소하여 열화되는 현상은 제1 접합영역(230)이 반도체 기판(200) 상부에 배치되어 불순물을 주입하는 공정을 생략할 수 있으므로 전위 감소를 억제할 수 있다. 다음에 하드마스크막 패턴(220)은 스트립(strip) 공정으로 제거한다.
도 6을 참조하면, 제1 접합영역(230)은 차단하면서 반도체 기판(200)의 제2 부분을 노출시키는 레지스트막 패턴(235)을 형성한다. 구체적으로, 반도체 기판(200) 전면에 레지스트막을 도포한다. 다음에 레지스트막 상에 노광 및 현상 공정을 포함하는 리소그래피 공정을 진행하여 레지스트막 패턴(235)을 형성한다. 레지스트막 패턴(235)은 게이트 스택(210)의 다른 측면의 스페이서(215) 및 반도체 기판(200)의 제2 부분은 노출시키면서 에피택셜층(230)이 형성된 부분은 차단한다.
도 7을 참조하면, 레지스트막 패턴(235)을 식각마스크로 반도체 기판(200)의 노출된 제2 부분을 식각하여 제2 트렌치(240)를 형성한다. 제2 트렌치(240)는 반도체 기판(200)의 표면으로부터 제2 깊이(D2)만큼 식각하여 형성한다. 이 경우 제2 트렌치(240)의 제2 깊이(D2)는 제1 트렌치(225)의 제1 깊이(D1)보다 상대적으로 깊은 위치에 형성된다.
도 8을 참조하면, 레지스트막 패턴(235)을 이온주입배리어막으로 도면에서 화살표로 도시한 바와 같이, 제2 트렌치(240) 내에 불순물을 주입한다. 다음에 반도체 기판(200) 상에 열처리를 진행한다. 그러면 주입된 불순물이 확산되어 제2 트렌치(240) 하부의 반도체 기판(200) 내에 제2 접합영역(245)이 형성된다. 여기서 제2 접합영역(245)은 전계(electric field)가 크지 않은 경우에는 에피택셜층이 형성된 제1 접합영역(230)보다 높은 위치에 배치할 수 있다.
한편, 제1 접합영역(230)은 에피택셜층을 언도프트(undoped) 선택적 에피택시 성장 방식으로 형성한 다음, 에피택셜층 상에 도전형 불순물을 주입한 후, 열처리를 진행하여 형성할 수 있다. 도 10을 참조하면,게이트 스택(210)의 일부를 덮는 레지스트막 패턴(237)을 형성한다. 이 경우 레지스트막 패턴(237)은 게이트 스택(210)의 상부만 덮고, 제1 접합영역(230) 및 제2 트렌치(240)는 노출시킨다. 다음에 레지스트막 패턴(237)을 이온주입배리어막으로 노출된 제1 접합영역(230) 및 제2 트렌치(240)의 반도체 기판(200) 내에 도전형 불순물을 주입한다. 여기서 도전형 불순물은 셀 영역인 경우에는 N형 도전형 불순물을 주입하고, 주변회로영역의 경우에는 N형 또는 P형 도전형 불순물을 주입한다. 계속해서 열처리를 진행하면 주입된 불순물이 확산되어 제2 트렌치(240) 하부의 반도체 기판(200) 내에는 제2 접합영역(245)이 형성된다. 그리고 제1 접합영역(230) 내에는 불순물 영역(265)이 형성된다. 이 경우, 언도프트 선택적 에피택시 성장 방식으로 에피택셜층을 형성하고 이온주입공정을 수행한다고 하더라도 에피택셜층 특유의 전도 특성(mobility)에 의해 소량의 불순물을 주입하더라도 실리콘 벌크(silicon bulk)에 이온주입하는 것과 동일한 효과를 얻을 수 있다.
도 9를 참조하면, 제2 트렌치(240)를 매립하는 제1 컨택플러그(250) 및 제1 접합영역(230)과 접하는 제2 컨택플러그(255)를 형성한다. 구체적으로, 반도체 기판(200) 상에 도전성막을 증착한다. 여기서 도전성막은 폴리실리콘막으로 형성할 수 있다. 이 도전성막은 제2 트렌치(240)를 모두 매립하는 두께로 형성한다. 다음에 반도체 기판(200) 상에 평탄화 공정을 진행하여 도전성막을 분리한다. 평탄화 공정은 화학기계적연마(CMP; Chemical Mechanical Polishing) 방법으로 진행할 수 있다. 그러면 반도체 기판(200) 상에는 제2 트렌치(240)를 매립하는 제1 컨택플러그(250) 및 제1 접합영역(230)과 접촉하는 제2 컨택플러그(255)가 형성된다. 여기서 제1 컨택플러그(250) 및 제2 컨택플러그(255)는 게이트 스택(210)의 상부와 대등한 높이로 형성할 수 있다.
이에 따라 반도체 기판(200) 상에 게이트 스택(210) 제1 측면의 반도체 기판(200) 상부에 배치되며 에피택셜층으로 이루어진 제1 접합영역(230) 및 게이트 스택(210) 제2 측면의 반도체 기판(200) 내에 형성된 트렌치(240) 하부에 형성된 제2 접합영역(245)을 포함하는 트랜지스터가 형성된다. 이러한 트랜지스터는 제1 접합영역(230) 및 제2 접합영역(245)을 따라 채널(C1)이 형성된다. 이에 따라 일반적인 트랜지스터가 게이트 스택의 선폭과 대등한 채널 길이를 가지는 반면, 본 발명에 따른 트랜지스터는 제1 접합영역(23)과 제2 접합영역(245)이 형성된 위치가 비대칭하게 형성됨에 따라 채널(C1)의 길이가 연장된다. 따라서 소자의 크기가 감소함에 따라 유발된 단채널 효과를 방지할 수 있다. 또한, 제1 접합영역(230)에 선택적 에피택시 성장 방식으로 형성된 에피택셜층을 형성하여 전계를 감소시킬 수 있다. 이와 같이 전계를 감소시키면 셀 영역에서는 리프레시 특성을 향상시킬 수 있고, 주변회로영역에서는 전원 전압의 증가시 취약였던 DIBL 특성을 개선할 수 있다. 또한, 에피택셜층을 적용함으로써 컨택 저항을 감소시킬 수 있다.
한편, 게이트 스택(210)의 구조를 변경하여 채널 길이를 보다 연장할 수 있다. 도 11 및 도 12는 본 발명의 다른 실시예에 따른 게이트 스택 구조를 설명하기 위해 나타내보인 도면들이다.
도 11 및 도 12를 참조하면, 게이트 스택(210)은 반도체 기판(200) 내에 수직 방향으로 형성된 제1 측벽(300) 및 반도체 기판(200)의 표면과 소정 각도를 가지면서 종단부가 제1 측벽(300)의 종단부와 맞닿는 제2 측벽(305)으로 이루어진 리세스 트렌치(310)를 매립하는 구조로 형성할 수 있다. 그리고 게이트 스택(210)의 양 측면의 반도체 기판(200) 상부에는 에피택셜층으로 이루어진 제1 접합영역(315) 및 제2 접합영역(320)이 배치된다. 여기서 제1 접합영역(315) 및 제2 접합영역(320)은 전계에 따라 반도체 기판(200) 상부에 나란하게 배치하거나(도 11 참조), 제1 및 제2 접합영역(315, 320)의 위치를 상이하게 배치할 수 있다(도 12 참조)
이에 따라 채널(C2)은 제1 측벽(300) 및 제2 측벽(305)의 하부를 따라 형성된다. 이러한 구조의 트랜지스터는 일반적인 평판행 트랜지스터보다 채널 길이가 증가하여 단채널 효과를 방지할 수 있다. 또한 동일한 게이트 길이에서도 제1 측벽(300) 및 제2 측벽(305)의 길이를 조절하여 채널 길이를 제어할 수 있다. 아울러 제2 측벽(305)의 길이를 조정하여 게이트 길이의 변화 없이 문턱전압을 조절할 수 있다.
도 1은 본 발명의 단채널 효과를 억제하는 트랜지스터를 설명하기 위해 나타내보인 도면이다.
도 2 내지 도 10은 본 발명의 실시예에 따른 단채널 효과를 억제하는 트랜지스터의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 게이트 스택 구조를 설명하기 위해 나타내보인 도면들이다.

Claims (16)

  1. 기판;
    상기 기판 상에 배치된 게이트 스택;
    상기 게이트 스택 제1 측면의 기판 상부에 배치되며 에피택셜층으로 이루어진 제1 접합영역;
    상기 게이트 스택 제2 측면의 기판 내에 형성된 트렌치;
    상기 트렌치 하부에 상기 제1 접합영역보다 깊게 배치된 제2 접합영역;
    상기 제1 접합영역과 접촉하게 형성된 제1 컨택플러그; 및
    상기 트렌치를 매립하면서 상기 제2 접합영역과 접촉하게 형성된 제2 컨택플러그를 포함하는 단채널 효과를 억제하는 트랜지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 기판은 상기 게이트 스택 제1 측면의 기판 내에 형성된 트렌치를 더 포함하고, 상기 에피택셜층으로 이루어진 제1 접합영역은 상기 트렌치를 매립하여 형성된 단채널 효과를 억제하는 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 접합영역은 셀 영역에서 캐패시터에 연결되는 드레인 영역인 단채널 효과를 억제하는 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 접합영역은 주변회로영역에서 전원 전압(Vds)이 인가되는 드레인 영역인 단채널 효과를 억제하는 트랜지스터.
  6. 제1항에 있어서,
    상기 에피택셜층은 도프트 에피택셜층으로 형성된 단채널 효과를 억제하는 트랜지스터.
  7. 제6항에 있어서,
    상기 도프트 에피택셜층은 N형 또는 P형 불순물이 주입된 불순물영역을 더 포함하여 형성된 단채널 효과를 억제하는 트랜지스터.
  8. 제1항에 있어서,
    상기 게이트 스택은 상기 기판 내에 수직 방향으로 형성된 제1 측벽 및 상기 기판의 표면과 소정 각도를 가지면서 종단부가 상기 제1 측벽의 종단부와 맞닿는 제2 측벽으로 이루어진 리세스 트렌치를 매립하게 형성된 단채널 효과를 억제하는 트랜지스터.
  9. 기판 상에 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 일 측면 및 기판의 제1 부분을 노출시키는 단계;
    상기 노출된 기판의 제1 부분을 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치를 에피택셜층으로 매립하여 제1 접합영역을 형성하는 단계;
    상기 제1 접합영역을 차단하면서 상기 게이트 스택의 다른 측면 및 기판의 제2 부분을 노출시키는 단계;
    상기 노출된 기판의 제2 부분을 식각하여 상기 제1 트렌치보다 깊은 제2 트렌치를 형성하는 단계; 및
    상기 노출된 제2 트렌치 상에 이온주입공정을 진행하여 상기 제2 트렌치 하부의 기판 내에 제2 접합영역을 형성하는 단계를 포함하는 단채널 효과를 억제하는 트랜지스터의 제조방법.
  10. 제9항에 있어서, 상기 게이트 스택을 형성하는 단계는,
    상기 기판 내에 수직 방향으로 형성된 제1측벽 및 상기 기판의 표면과 소정 각도를 가지면서 종단부가 상기 제1측벽의 종단부가 맞닿는 제2측벽으로 이루어진 리세스 트렌치를 형성하는 단계;
    상기 리세스 트렌치와 정렬되게 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택 측벽에 스페이서를 형성하는 단계를 포함하는 단채널 효과 를 억제하는 트랜지스터의 제조방법.
  11. 제9항에 있어서,
    상기 에피택셜층은 선택적 에피택시 성장 방식으로 형성하는 단채널 효과를 억제하는 트랜지스터의 제조방법.
  12. 제9항에 있어서,
    상기 제1 접합영역은 셀 영역에서 캐패시터가 삽입되는 드레인 영역인 단채널 효과를 억제하는 트랜지스터의 제조방법.
  13. 제9항에 있어서,
    상기 제1 접합영역은 주변회로영역에서 전원 전압이 인가되는 드레인 영역인 단채널 효과를 억제하는 트랜지스터의 제조방법.
  14. 제9항에 있어서, 상기 제1 접합영역을 형성하는 단계는,
    상기 에피택셜층을 언도프트 선택적 에피택시 성장 방식으로 형성하는 단계;
    상기 에피택셜층 상에 N형 도전형 불순물을 주입하는 단계; 및
    상기 에피택셜층 상에 열처리를 진행하여 제1접합영역을 형성하는 단계를 포함하는 단채널 효과를 억제하는 트랜지스터의 제조방법.
  15. 제9항에 있어서, 상기 제1 접합영역을 형성하는 단계는,
    상기 에피택셜층을 언도프트 선택적 에피택시 성장 방식으로 형성하는 단계;
    상기 에피택셜층 상에 N형 또는 P형 도전형 불순물을 주입하는 단계; 및
    상기 에피택셜층 상에 열처리를 진행하여 제1접합영역을 형성하는 단계를 포함하는 단채널 효과를 억제하는 트랜지스터의 제조방법.
  16. 제9항에 있어서, 상기 제1 접합영역을 형성하는 단계는,
    상기 에피택셜층을 도프트 선택적 에피택시 성장 방식으로 형성하는 단계; 및
    상기 에피택셜층 상에 열처리를 진행하여 제1 접합영역을 형성하는 단계를 포함하는 단채널 효과를 억제하는 트랜지스터의 제조방법.
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