CN101740613A - 用于防止或减小短沟道效应的晶体管及其制造方法 - Google Patents
用于防止或减小短沟道效应的晶体管及其制造方法 Download PDFInfo
- Publication number
- CN101740613A CN101740613A CN200910006030A CN200910006030A CN101740613A CN 101740613 A CN101740613 A CN 101740613A CN 200910006030 A CN200910006030 A CN 200910006030A CN 200910006030 A CN200910006030 A CN 200910006030A CN 101740613 A CN101740613 A CN 101740613A
- Authority
- CN
- China
- Prior art keywords
- interface
- epitaxial loayer
- substrate
- gate stack
- stack body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 239000004065 semiconductor Substances 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 18
- 238000000137 annealing Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 230000001413 cellular effect Effects 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 230000005684 electric field Effects 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000005381 potential energy Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
本发明涉及用于防止或减小短沟道效应的晶体管及其制造方法。所述晶体管包括：衬底；设置在所述衬底上的栅极堆叠体；设置在所述栅极堆叠体的第一侧表面处的衬底上的第一结区，所述第一结区由外延层形成；形成在所述栅极堆叠体的第二侧表面处的衬底内的沟槽；以及设置在所述沟槽下方的第二结区，所述第二结层低于所述第一结区。
Description
相关申请交叉引用
本发明要求2008年11月12日提交的韩国专利申请10-2008-0111990的优先权，通过引用将其全部内容并入本文。
技术领域
本发明通常涉及半导体器件，并且更具体涉及用于防止和减小短沟道效应的晶体管及其制造方法。
背景技术
由于设计规则随着半导体器件集成度的增加而快速减小，所以晶体管沟道长度也已经缩短。由于晶体管沟道长度缩短，所以由短沟道效应所导致的问题使器件的运行性能劣化。当在衬底上形成结时，随着在衬底和源极之间或衬底和漏极之间产生的耗尽区的宽度增加，产生短沟道效应。当沟道长度缩短时，在漏极区附近电场强度增加。当电场强度增加时，在单元区内的电容器单元中产生漏电流，该漏电流劣化器件的刷新性能。而且，当电场强度增加时，产生热载流子和击穿(punch-through)并因此降低器件的运行性能和稳定性。
因此，为防止或减小短沟道效应，需要能够确保有效沟道长度而不提高设计规则的方法。在确保有效沟道长度的方法中，通常采用在衬底内形成凹陷沟槽的凹陷栅极或以阶梯状形成栅电极的阶梯栅极来加长沟道。采用通过结构改变而具有增加沟道长度的栅极，能够增加防止热载流子产生和击穿的容限。
然而，由于漏极饱和电流(IDsat)随沟道长度增加而显著减小，所以难以实现器件高速运行。例如，在动态随机存取存储器(DRAM)器件的周边区中，当增大漏极-源极电压(Vds)以增加饱和电流时，由于漏极诱导势垒降低(DIBL)现象导致漏电流增加。DIBL现象是指随着沟道长度减小，源极和漏极的相互作用使得势能垒降低。沟道中电子的势能垒降低。由短沟道效应和DIBL现象所导致的上述问题取决于耗尽区的宽度和当使用离子注入工艺形成结区时产生的电场。因此，需要能够控制耗尽区宽度和电场强度以及防止器件性能劣化的方法。
发明内容
在一个实施方案中，一种用于防止或减小短沟道效应的晶体管包括：衬底；设置在所述衬底上的栅极堆叠体；设置在栅极堆叠体的第一侧表面处的衬底上并由外延层形成的第一结区；在栅极堆叠体的第二侧表面处的衬底内形成的沟槽；以及设置在沟槽下方的低于第一结区的第二结区。
优选地，晶体管还可包括与第一结区接触的第一接触塞；和填充所述沟槽并与第二结区接触的第二接触塞。
优选地，衬底包括在栅极堆叠体的第一侧表面处的衬底内形成的沟槽，并且第一结区通过用外延层填充所述沟槽形成。
优选地，在单元区中，第一结区包括连接至电容器的漏极区。
优选地，在周边电路区域中，第一结区包括施加有漏极-源极电压Vds的漏极区。
优选地，外延层由掺杂的外延层形成。
优选地，掺杂的外延层还可包括注入有N-型或P-型杂质的杂质区。
优选地，栅极堆叠体通过填充凹陷沟槽形成，所述沟槽包括：在半导体衬底内沿垂直方向形成的第一侧壁和具有相对于半导体衬底表面的预定角度和垂直末端的第二侧壁，第二侧壁的垂直末端与第一侧壁的垂直末端接触。
在另一个实施方案中，一种制造用于防止或减小短沟道效应的晶体管的方法包括：在衬底上形成栅极堆叠体；暴露出栅极堆叠体的侧表面和衬底的第一部分；通过蚀刻暴露的衬底第一部分形成第一沟槽；通过用外延层填充第一沟槽形成第一结区；暴露出栅极堆叠体的另一侧表面和衬底的第二部分，同时遮蔽第一结区；通过蚀刻暴露的衬底第二部分形成深于第一沟槽的第二沟槽；以及通过对暴露的第二沟槽实施离子注入工艺而在第二沟槽下方的衬底内形成第二结区。
优选地，形成栅极堆叠体的步骤包括：形成凹陷沟槽，所述凹陷沟槽包括在半导体衬底内沿垂直方向形成的第一侧壁和具有相对于半导体衬底表面的预定角度和垂直末端的第二侧壁，第二侧壁的垂直末端与第一侧壁的垂直末端接触；形成栅极堆叠体以与凹陷沟槽对准；和在栅极堆叠体的侧壁上形成间隔物。
优选地，形成第一结区包括：通过未掺杂选择性外延生长(SEG)形成外延层；注入N-型导电杂质到外延层上；和通过对外延层实施退火形成第一结区。
作为替代方案，形成第一结区包括：通过未掺杂选择性外延生长(SEG)形成外延层；注入N-型或P-型导电杂质到外延层上；和通过对外延层实施退火形成第一结区。
作为替代方案，形成第一结区包括：通过掺杂选择性外延生长(SEG)形成外延层；和通过对外延层实施退火形成第一结区。
附图说明
图1说明根据本发明的一个实施方案用于防止或减小短沟道效应的晶体管。
图2～10说明根据本发明的一个实施方案制造用于防止或减小短沟道效应的晶体管的方法。
图11和12说明根据本发明的另一个实施方案的栅极堆叠结构。
具体实施方式
以下，将参考附图描述优选实施方案。然而，所述实施方案仅仅是用于说明性的目的而并非意图限制本发明的范围。
图1说明根据本发明的一个实施方案用于防止或减小短沟道效应的晶体管。
参考图1，在根据本发明的一个实施方案用于防止或减小短沟道效应的晶体管中，在半导体衬底100上设置栅极堆叠体110和栅极介电层105。栅极堆叠体110优选但不限于由依次堆叠的多晶硅层、钨层和氮化物层形成。
间隔物120通常形成在栅极堆叠体110和栅极介电层105的两侧。在栅极堆叠体110的第一侧表面处的半导体衬底100上设置由外延层制成的第一结区125。第一结区125是在单元区中连接至电容器的漏极区和在周边电路区域中施加有漏极-源极电压Vds的漏极区。所述外延层可由掺杂的外延层形成。所述掺杂的外延层可包括注入有N-型或P-型杂质的杂质区。
沟槽127形成在栅极堆叠体110的第二侧表面处的半导体衬底内。形成设置在沟槽127下方的低于第一结区125的第二结区130。形成与第一结区125接触的第一接触塞140，和形成填充沟槽127并与第二结区130接触的第二接触塞145。
第一接触塞140连接单元区中的第一结区125和以后将形成的电容器，并允许在周边电路区域中的施加有漏极-源极电压Vds的第二结区中进行电操作。由于第一结区125由外延层形成，所以用于防止或减小短沟道效应的晶体管可减少电场增加。随着电场减小，单元区中的刷新性能可得到增强，并且在周边区中当漏极-源极电压增加时降低的DIBL性能可得到改善。而且，通过采用外延层能够减小接触电阻。此外，由于由外延层形成的第一结区125和第二结区130形成具有不对称的位置，所以沟道长度得到加长。因此，能够防止由器件尺寸减小所导致的短沟道效应。
将参考附图描述根据一个实施方案的制造用于防止或减小短沟道效应的晶体管的方法。图2～10说明根据一个实施方案制造用于防止或减小短沟道效应的晶体管的方法。
参考图2，在半导体衬底200上形成栅极堆叠体210和栅极介电层205。栅极堆叠体210通常但不限于由包括多晶硅层、钨层和氮化物层的顺序堆叠结构形成。间隔物215形成在栅极堆叠体210的第一和第二侧表面上。间隔物215优选由氮化物层形成。
参考图3，形成硬掩模层图案220，其暴露出栅极堆叠体210的侧表面和半导体衬底200的第一部分。例如，在半导体衬底200的正面上沉积硬掩模层。所述硬掩模层通常包括氮化物层。在硬掩模层上涂覆光刻胶，并且实施包括曝光和显影的光刻工艺以形成暴露出硬掩模层的一部分的光刻胶层图案(未显示)。利用光刻胶层图案作为蚀刻掩模，蚀刻硬掩模层的暴露部分以形成硬掩模层图案220。硬掩模层图案220暴露出在栅极堆叠体210的侧表面处的间隔物215和半导体衬底200的第一部分，但是覆盖其它部分。
参考图4，利用硬掩模层图案220作为蚀刻掩模，蚀刻暴露的半导体衬底200的第一部分以在半导体衬底200内形成第一沟槽225。第一沟槽225通过蚀刻半导体衬底200至距离半导体衬底200表面的第一深度D1而形成。
参考图5，用外延层填充第一沟槽225以形成第一结区230。第一结区230是在单元区中待插入电容器的漏极区和在周边区中待施加漏极-源极电压Vds的漏极区。外延层可利用选择性外延生长(SEG)形成。例如，将用于外延生长的源气体供给到形成有第一沟槽225的半导体衬底200上。源气体优选包括硅烷(SiH4)气或硅源。从第一沟槽225的底部生长硅层以形成填充第一沟槽225的外延层。可以通过例如使外延层形成为掺杂的SEG层并可随后实施退火步骤的方式形成第一结区230。所述退火可通过快速热退火(RTA)实施。第一结区230可通过完全填充第一沟槽225或部分填充第一沟槽225来形成。第一结区230也可以通过例如使外延层形成为未掺杂的SEG层，注入杂质以及随后实施退火来形成。在图10中将对此进一步进行描述。
被硬掩模层图案220掩蔽的栅极堆叠体210的另一侧表面不受SEG的影响。因此，能够通过用外延层选择性地单独填充第一沟槽225形成第一结区230。结果，由于在栅极堆叠体210的侧表面处的半导体衬底上设置由外延层形成的第一结区230，所以能够减小在漏极区中产生的电场强度。而且，能够在第一结区230中形成比在通过注入工艺形成的结区中更均匀的电场强度。然后，通过剥离工艺移除硬掩模层图案220。
参考图6，形成覆盖第一结区230但是暴露出半导体衬底200的第二部分的光刻胶层图案235。例如，在半导体衬底200表面上形成光刻胶层。对光刻胶层实施包括曝光和显影的光刻工艺以形成光刻胶层图案235。光刻胶层图案235暴露出在栅极堆叠体210的另一侧表面上的间隔物215和半导体衬底200的第二部分，但是覆盖第一结区230。
参考图7，利用光刻胶层图案235作为蚀刻掩模，蚀刻暴露的半导体衬底200的第二部分以形成第二沟槽240。第二沟槽240通过蚀刻半导体衬底200至距离半导体衬底200表面的第二深度D2来形成。优选地，第二沟槽240的第二深度D2大于第一沟槽225的第一深度D1。
参考图8，如箭头所示，利用光刻胶层图案235作为离子注入阻挡层，将杂质注入第二沟槽240。注入的杂质扩散并且在第二沟槽240下方的半导体衬底200内形成第二结区245。当电场不大时，可将第二结区设置成高于第一结区230。
参考图9，形成填充第二沟槽240的第一接触塞250和与第一结区接触的第二接触塞255。例如，在半导体衬底200上沉积导电层。导电层可由多晶硅层形成至能够完全填充第二沟槽240的厚度。可对半导体衬底200实施平坦化工艺以隔离导电层。所述平坦化可通过化学机械抛光(CMP)实施。然后，在半导体衬底200上形成填充第二沟槽240的第一接触塞250和与第一结区接触的第二接触塞255。第一接触塞250和第二接触塞255可形成至等于栅极堆叠体210的上端的高度。
因此，形成包括第一结区230和第二结区245的晶体管，第一结区230由外延层形成并设置在栅极堆叠体210的第一侧表面处的半导体衬底200上，第二结区245形成在半导体衬底200上的栅极堆叠体210的第二侧表面处的半导体衬底200内形成的沟槽下方。在该晶体管中，在第一结区230和第二结区245之间形成沟道C1。因此，与沟道长度等于栅极堆叠体线宽的常规晶体管相比，根据一个实施方案的晶体管的沟道长度C1由于第一结区230和第二结区245形成具有不对称的位置而增加。因此，能够防止由器件尺寸减小所导致的短沟道效应。而且，由于在第一结区230中通过SEG形成外延层，所以能够减小电场。随着电场减小，单元区中的刷新性能可得到增强，并且在周边电路区域中当漏极-源极电压增加时减弱的DIBL性能可得到改善。而且，通过采用外延层能够减小接触电阻。
作为替代方案，第一结区230可以采取使外延层形成为未掺杂的SEG层、注入杂质并随后实施退火的方式形成。参考图10，形成覆盖栅极堆叠体210的一部分的光刻胶层图案237。光刻胶层图案237仅覆盖栅极堆叠体210并暴露出第一结区230和第二沟槽240。然后，利用光刻胶层图案237作为离子注入阻挡层，将导电杂质注入暴露的第一结区230和对应于第二沟槽240的半导体200中。在单元区中注入N-型导电杂质，在周边电路区域中注入N-型或P-型导电杂质。通过实施退火，注入的杂质扩散并且在第二沟槽240下方的半导体衬底200内形成第二结区245。而且，在第一结区230内形成杂质区265。在此情况下，即使外延层形成为未掺杂的SEG层并且随后对其实施离子注入工艺，但由于外延层的独特的迁移率，所以通过注入少量的杂质可获得与离子注入硅本体(bulk)相同的效果
此外，通过改变栅极堆叠体210的结构能够进一步增加沟道长度。图11和12说明根据本发明的另一个实施方案的栅极堆叠结构。
参考图11和12，可形成栅极堆叠体210以填充凹陷沟槽310，所述凹陷沟槽310包括：在半导体衬底200内沿垂直方向(相对于衬底表面为90°)形成的第一侧壁300和具有相对于半导体衬底200表面的预定角度和垂直末端的第二侧壁305，第二侧壁305的垂直末端与第一侧壁300的垂直末端接触。而且，由外延层形成的第一结区315以及第二结区320设置在栅极堆叠体210的两个侧表面处的半导体衬底200上。第一结区315和第二结区320可在半导体衬底200上设置成相同高度(参见图11)，或者第一结区315和第二结区320可设置在不同的垂直位置处(参见图12)。
因此，沿着第一侧壁300和第二侧壁305的下部形成沟道C2。具有该结构的晶体管由于其沟道长度长于常规的平面晶体管所以可防止或减少短沟道效应。而且，即使栅极长度相同，也可以通过改变第一侧壁300和第二侧壁305的长度来调节沟道长度。而且，通过调节第二侧壁305的长度，能够控制阈值电压而不改变栅极长度。
虽然本发明已经针对具体实施方案进行了描述，但是对于本领域技术人员而言显而易见的是，可在不脱离如以下权利要求所限定的本发明的精神和范围的前提下进行各种变化和改变。
Claims (16)
1.一种用于防止或减小短沟道效应的晶体管，包括：
衬底；
设置在所述衬底上的栅极堆叠体；
设置在所述栅极堆叠体的第一侧表面处的所述衬底上的第一结区，所述第一结区由外延层形成；
形成在所述栅极堆叠体的第二侧表面处的所述衬底内的沟槽；和
设置在所述沟槽下方的第二结区，所述第二结区低于所述第一结区。
2.根据权利要求1所述的用于防止或减小短沟道效应的晶体管，还包括：
与所述第一结区接触的第一接触塞；和
填充所述沟槽并与所述第二结区接触的第二接触塞。
3.根据权利要求1所述的用于防止或减小短沟道效应的晶体管，其中所述衬底包括在所述栅极堆叠体的第一侧表面处的所述衬底内形成的沟槽，并且所述第一结区由填充所述沟槽的外延层形成。
4.根据权利要求1所述的用于防止或减小短沟道效应的晶体管，其中在单元区中，所述第一结区包括待连接至电容器的漏极区。
5.根据权利要求1所述的用于防止或减小短沟道效应的晶体管，其中在周边电路区域中，所述第一结区包括待施加漏极-源极电压Vds的漏极区。
6.根据权利要求1所述的用于防止或减小短沟道效应的晶体管，其中所述外延层由掺杂的外延层形成。
7.根据权利要求6所述的用于防止或减小短沟道效应的晶体管，其中所述掺杂的外延层包括注入有N-型或P-型杂质的杂质区。
8.根据权利要求1所述的用于防止或减小短沟道效应的晶体管，其中所述栅极堆叠体填充凹陷沟槽，所述凹陷沟槽包括：在所述半导体衬底内沿垂直方向形成的第一侧壁和具有相对于所述半导体衬底表面的预定角度和垂直末端的第二侧壁，所述第二侧壁的垂直末端与所述第一侧壁的垂直末端接触。
9.一种制造用于防止或减小短沟道效应的晶体管的方法，包括：
在衬底上形成栅极堆叠体；
暴露出所述栅极堆叠体的侧表面和所述衬底的第一部分；
通过蚀刻所述暴露的所述衬底的第一部分形成第一沟槽；
通过用外延层填充所述第一沟槽形成第一结区；
暴露出所述栅极堆叠体的另一侧表面和所述衬底的第二部分，同时掩蔽所述第一结区；
通过蚀刻所述暴露的所述衬底的第二部分，形成深于所述第一沟槽的第二沟槽；和
通过对暴露的所述第二沟槽实施离子注入工艺，在所述第二沟槽下方的所述衬底内形成第二结区。
10.根据权利要求9所述的方法，其中形成所述栅极堆叠体包括：
形成凹陷沟槽，所述凹陷沟槽包括：在所述半导体衬底内沿垂直方向形成的第一侧壁和具有相对于所述半导体衬底表面的预定角度的第二侧壁；
形成所述栅极堆叠体以与所述凹陷沟槽对准；和
在所述栅极堆叠体的侧壁上形成间隔物。
11.根据权利要求9所述的方法，包括通过选择性外延生长(SEG)形成所述外延层。
12.根据权利要求9所述的方法，其中在单元区中，所述第一结区包括待连接至电容器的漏极区。
13.根据权利要求9所述的方法，其中在周边电路区域中，所述第一结区包括待施加漏极-源极电压Vds的漏极区。
14.根据权利要求9所述的方法，其中形成所述第一结区包括：
使所述外延层形成为未掺杂的选择性外延生长(SEG)层；
将N-型导电杂质注入所述外延层；和
使所述外延层退火，由此形成所述第一结区。
15.根据权利要求9所述的方法，其中形成所述第一结区包括：
使所述外延层形成为未掺杂的选择性外延生长(SEG)层；
将N-型或P-型导电杂质注入所述外延层；和
使所述外延层退火，由此形成所述第一结区。
16.根据权利要求9所述的方法，其中所述第一结区的形成包括：
使所述外延层形成为掺杂的选择性外延生长(SEG)层；和
使所述外延层退火，由此形成所述第一结区。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080111990A KR101057189B1 (ko) | 2008-11-12 | 2008-11-12 | 단채널 효과를 억제하는 트랜지스터 및 그 제조방법 |
| KR10-2008-0111990 | 2008-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101740613A true CN101740613A (zh) | 2010-06-16 |
Family
ID=42164388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910006030A Pending CN101740613A (zh) | 2008-11-12 | 2009-01-22 | 用于防止或减小短沟道效应的晶体管及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20100117131A1 (zh) |
| KR (1) | KR101057189B1 (zh) |
| CN (1) | CN101740613A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015054915A1 (zh) * | 2013-10-14 | 2015-04-23 | 中国科学院微电子研究所 | 一种非对称超薄soimos晶体管结构及其制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9768175B2 (en) * | 2015-06-21 | 2017-09-19 | Micron Technology, Inc. | Semiconductor devices comprising gate structure sidewalls having different angles |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050205897A1 (en) * | 2004-03-09 | 2005-09-22 | Riccardo Depetro | High voltage insulated-gate transistor |
| US7226820B2 (en) * | 2005-04-07 | 2007-06-05 | Freescale Semiconductor, Inc. | Transistor fabrication using double etch/refill process |
| US20070152267A1 (en) * | 2005-12-29 | 2007-07-05 | Hynix Semiconductor Inc. | Recess gate type transistor and method for fabricating the same |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USB524765I5 (zh) * | 1966-02-03 | 1900-01-01 | ||
| JP3159850B2 (ja) * | 1993-11-08 | 2001-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US5780341A (en) * | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| JPH10209178A (ja) * | 1997-01-27 | 1998-08-07 | Mitsubishi Electric Corp | 電界効果型トランジスタ，およびその製造方法 |
| DE19845003C1 (de) * | 1998-09-30 | 2000-02-10 | Siemens Ag | Vertikaler Feldeffekttransistor mit innenliegendem ringförmigen Gate und Herstellverfahren |
| JP3446664B2 (ja) | 1999-06-18 | 2003-09-16 | 日本電気株式会社 | トンネルトランジスタおよびその製造方法 |
| US20040256671A1 (en) * | 2003-06-17 | 2004-12-23 | Kuo-Tai Huang | Metal-oxide-semiconductor transistor with selective epitaxial growth film |
| KR100688056B1 (ko) * | 2005-01-31 | 2007-03-02 | 주식회사 하이닉스반도체 | 오메가 게이트를 갖는 반도체소자 및 그의 제조 방법 |
| KR100636680B1 (ko) * | 2005-06-29 | 2006-10-23 | 주식회사 하이닉스반도체 | 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법 |
| US7253482B2 (en) | 2005-08-03 | 2007-08-07 | International Business Machines Corporation | Structure for reducing overlap capacitance in field effect transistors |
| EP1786031A1 (en) * | 2005-11-10 | 2007-05-16 | STMicroelectronics S.r.l. | Vertical-gate mos transistor for high voltage applications with variable gate oxide thickness |
| US7432167B2 (en) * | 2007-01-10 | 2008-10-07 | United Microelectronics Corp. | Method of fabricating a strained silicon channel metal oxide semiconductor transistor |
| US8124473B2 (en) * | 2007-04-12 | 2012-02-28 | Advanced Micro Devices, Inc. | Strain enhanced semiconductor devices and methods for their fabrication |
| US7843016B2 (en) * | 2007-07-16 | 2010-11-30 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
-
2008
- 2008-11-12 KR KR1020080111990A patent/KR101057189B1/ko not_active IP Right Cessation
- 2008-12-29 US US12/345,540 patent/US20100117131A1/en not_active Abandoned
-
2009
- 2009-01-22 CN CN200910006030A patent/CN101740613A/zh active Pending
-
2013
- 2013-07-18 US US13/945,585 patent/US8703564B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050205897A1 (en) * | 2004-03-09 | 2005-09-22 | Riccardo Depetro | High voltage insulated-gate transistor |
| US7226820B2 (en) * | 2005-04-07 | 2007-06-05 | Freescale Semiconductor, Inc. | Transistor fabrication using double etch/refill process |
| US20070152267A1 (en) * | 2005-12-29 | 2007-07-05 | Hynix Semiconductor Inc. | Recess gate type transistor and method for fabricating the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015054915A1 (zh) * | 2013-10-14 | 2015-04-23 | 中国科学院微电子研究所 | 一种非对称超薄soimos晶体管结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100053037A (ko) | 2010-05-20 |
| US8703564B2 (en) | 2014-04-22 |
| US20100117131A1 (en) | 2010-05-13 |
| US20130309827A1 (en) | 2013-11-21 |
| KR101057189B1 (ko) | 2011-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10304684B2 (en) | Semiconductor device having buried gate structure and method for fabricating the same | |
| US8513103B2 (en) | Method for manufacturing vertical transistor having buried junction | |
| US8816434B2 (en) | Laterally double diffused metal oxide semiconductor transistors having a reduced surface field structures | |
| US8969953B2 (en) | Method of forming a self-aligned charge balanced power DMOS | |
| CN104183631A (zh) | 半导体器件、制造半导体器件的方法以及集成电路 | |
| JP2015159180A (ja) | 半導体装置 | |
| KR100890256B1 (ko) | 리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자 및 그 제조 방법 | |
| KR100948663B1 (ko) | 복수의 트렌치 ｍｏｓｆｅｔ 셀들을 포함하는 디바이스를 형성하는 방법, 및 얕은 및 깊은 도펀트 주입물 형성 방법 | |
| US8859370B2 (en) | Method for forming impurity region of vertical transistor and method for fabricating vertical transistor using the same | |
| TW201225293A (en) | Semiconductor device and method of manufacturing the semiconductor device | |
| CN101740613A (zh) | 用于防止或减小短沟道效应的晶体管及其制造方法 | |
| US11322583B2 (en) | Semiconductor device including barrier layer between active region and semiconductor layer and method of forming the same | |
| TW201519447A (zh) | 凹入式通道存取電晶體元件及其製作方法 | |
| KR20040036452A (ko) | 모스 트랜지스터 및 그 제조방법 | |
| KR101177485B1 (ko) | 매립 게이트형 반도체 소자 및 그 제조방법 | |
| CN105633164A (zh) | 具有场电极的功率晶体管 | |
| KR100951573B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100631962B1 (ko) | 반도체 소자의 제조방법 | |
| KR20060042680A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100649836B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100528447B1 (ko) | 리프레시 특성을 개선시킨 반도체소자 및 그 제조 방법 | |
| CN112768407A (zh) | 半导体结构及其形成方法 | |
| KR100818113B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20040060318A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20060075000A (ko) | 반도체 메모리 소자의 트랜지스터 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20100616 |