KR20060075000A - 반도체 메모리 소자의 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 단채널 마진을 확보할 수 있는 반도체 메모리 소자의 트랜지스터 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 게이트 전극이 형성될 영역에 트렌치를 포함하는 실리콘 기판, 트렌치 내의 하부 영역에 매립된 공핍확산방지막, 공핍확산방지막 상부를 덮도록 트렌치를 매립하는 에피택셜층, 공핍확산방지막 상부의 실리콘 기판 표면 상에 형성된 게이트 전극 및 이온주입에 의해 형성된 소스/드레인 영역을 포함하는 반도체 메모리 소자의 트랜지스터 및 그 제조 방법을 제공한다.
단채널효과(short channel effect), 펀치스루(punch through), 공핍확산방지막

Description

반도체 메모리 소자의 트랜지스터 및 그 제조 방법{TRANSISTOR IN SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 반도체 메모리 소자의 트랜지스터를 도시한 단면도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 트랜지스터를 도시한 단면도,
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 트랜지스터 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31: 실리콘 기판 32: 포토레지스트
33: 트렌치 34: 산화막
35: 공핍확산방지막 36: 에피택셜층
37: 게이트 패턴 38: 게이트 측벽(게이트 스페이서)
39: 소스/드레인 접합
본 발명은 반도체 메모리 소자 제조 기술에 관한 것으로 특히, 반도체 메모리 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자가 고집적화될수록 소자의 크기 및 디자인 룰(Design Rule)이 점차 축소됨에 따라, 반도체 메모리 소자를 구성하는 중요한 요소인 MOSFET(Metal Oxide Seminconductor FET: 금속 산화물 반도체 전계 효과 트랜지스터)의 크기 축소도 점차 가속화되고 있다. 그러나, MOSFET의 크기 축소는 채널 길이를 감소시켜 단채널효과(short channel effect)를 유발한다. 단채널효과의 대표적인 것이 역치전압(threshold voltage)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만 아니라 소스/드레인 영역의 공핍층 전하, 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.
MOSFET는 드레인 전압이 증가할수록, 드레인 공핍층이 비례하여 증가함으로써, 드레인 공핍층이 소스 영역에 근접해지게 된다. 따라서, 게이트 전극의 길이가 짧아지면 드레인 공핍층과 소스 공핍층이 완전히 연결되어 버린다. 이 상태에서는 드레인 전계가 소스측에까지 영향을 미쳐서 소스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소스 영역과 드레인 영역 사이에 전류가 흐르게 된다. 이것이 펀치 스루(Punch Through)라고 불리는 현상인데, 펀치 스루가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다. 통상적으로 MOSFET에서는 원하는 역치전압(Vt)을 확보하기 위하여 Vt 조절용 이온주입을 실시하고 있다.
단채널 MOSFET에서는 드레인 전압이 비교적 낮을 때, 기판 내부에서는 드레인의 공핍층이 직접 소스측까지 확대되지 않지만 기판 표면은 게이트 전압에 의해 어느 정도 공핍화되어 있어 드레인 전압에 의해 소스 근방의 전위장벽의 높이를 변화시킬 수 있다. 이를 표면 펀치 스루라고 하는데, Vt 조절용 이온주입은 기판과 게이트 산화막 간의 계면 농도를 증가시키기 때문에 역치전압을 조절하는 효과뿐만 아니라 표면 펀치 스루를 억제하는 효과도 얻을 수 있다.
이러한 단채널효과를 방지하는 하나의 방법으로 LDD(Lightly Doped Drain) 영역을 형성하는 방법을 도입하게 되었다. 그러나, 이와 같이 단채널효과를 억제하기 위해 이온 주입을 수행할 경우, 소스/드레인과의 접합 부분에서 기판의 도핑 농도가 더욱 커지기 때문에, 접합 누설 전류가 증가하고, 이에 따른 접합 브레이크다운 전압(junction breakdown voltage)이 감소하여, 동작 전압의 크기에 한계를 갖게 되는 문제점이 있다.
도 1은 종래기술에 있어서의 반도체 메모리 소자의 트랜지스터의 문제점을 설명하기 위해 도시한 단면도이다.
도 1을 참조하면, 종래의 반도체 메모리 소자의 트랜지스터는 P형 반도체 기판(11) 상부에 게이트 전극(12)이 형성되어 있다. 게이트 전극(12)은 게이트산화막, 폴리실리콘, 텅스텐실리사이드, 하드마스크질화막이 차례로 적층된 구조로 되 어 있으며, 측벽(sidewall)을 갖는다. 이어서, 이온 주입에 의한 소스/드레인 영역(13)이 형성되어 있으며, 소스/드레인 영역(13) 주위로 공핍 영역(14)이 형성되어 있다. 소스/드레인 영역(13) 주위의 공핍 영역(14)은 채널 길이가 짧을수록 전압 인가시 서로 가까워져 연결될 가능성이 높다. 이로써, 펀치 스루 현상이 발생하여 대기 상태에서도 전류가 흐르게 되어 누설 전류가 발생하게 되고, 이에 따라 소비 전력이 증가되어 반도체 메모리 소자의 전기적인 특성을 저하시키는 문제점이 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 단채널 마진(short channel margin)을 확보할 수 있는 반도체 메모리 소자의 트랜지스터 및 그 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 게이트 전극이 형성될 영역에 트렌치를 포함하는 실리콘 기판, 트렌치 내의 하부 영역에 매립된 공핍확산방지막, 공핍확산방지막 상부를 덮도록 트렌치를 매립하는 에피택셜층, 공핍확산방지막 상부의 실리콘 기판 표면 상에 형성된 게이트 전극 및 이온주입에 의해 형성된 소스/드레인 영역을 포함하는 반도체 메모리 소자의 트랜지스터를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 게이트 전극이 형성될 영역의 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 트렌치 내의 하부 영역을 매립하는 공핍확산방지막을 형성하는 단계, 공핍확산방지막 상부를 덮도록 트렌치를 매립하는 에피택셜층을 형성하는 단계, 공핍확산방지막 상부 영역의 실리콘 기판 표면 상에 게이트 전극을 형성하는 단계 및 이온주입에 의해 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 메모리 소자의 트랜지스터 제조 방법을 제공한다.
본 발명에 따르면, 채널 영역 하부에 공핍확산방지막을 형성하여 반도체 메모리 소자에서의 단채널 마진을 확보할 수 있으므로 누설 전류 및 소비 전력을 감소시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 트랜지스터를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 트랜지스터는 P형 반도체 실리콘 기판(21)의 게이트 전극이 형성될 영역에 트렌치(22)가 형성되어 있고, 트렌치(22) 내의 하부 영역에 공핍확산방지막(23)이 형성되어 있다. 또한, 공핍확산방지막(23) 상부를 덮도록 트렌치(22)를 매립하는 에피택셜층(24)이 형성되어 있고, 공핍확산방지막(23) 상부의 실리콘 기판(21) 표면 상에 게이트 전극(25)이 형성되어 있으며, 이온주입에 의해 소스/드레인 영역(26)이 형성 되어 있다. 여기서, 게이트 전극(25)은 게이트산화막, 폴리실리콘, 텅스텐실리사이드, 하드마스크질화막이 차례로 적층된 구조로 되어 있으며, 측벽(sidewall)을 갖는다. 또한, 에피택셜층(24)은 측면(lateral) 성장 특성을 이용한 실리콘 에피택셜 성장법(Si Epitaxial Growth)에 의해 형성된 실리콘층이다. 또한, 본 발명의 일 실시예에 있어서, 공핍확산방지막(23)은 산화막이고, 본 발명의 다른 실시예에 있어서, 공핍확산방지막(23)은 산화막을 제외한 다른 절연막일 수도 있다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 트랜지스터는 채널 영역 하부에 공핍확산방지막(23)이 형성되어 있어 불순물의 농도를 낮출 수 있으므로 단채널효과에 대한 마진을 확보할 수 있으며, 이로 인해 누설 전류 및 소비 전력을 감소시킬 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 트랜지스터 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, P형 반도체 실리콘 기판(31) 상에 마스크 공정으로 포토레지스트(32)를 형성한 후, 노출된 실리콘 기판(31)을 식각한다. 포토레지스트(32)의 오픈 부위 즉, 트렌치(33) 영역은 트랜지스터의 게이트 전극이 형성될 영역이다.
도 3b에 도시된 바와 같이, 포토레지스트(32)를 제거하고, 트렌치(33)를 포함한 실리콘 기판(31)의 전면에 산화막(34)을 증착한다. 이 때, 본 발명의 일 실시예에서는 산화막을 이용하였으나, 산화막을 제외한 다른 절연막을 증착할 수도 있다.
도 3c에 도시된 바와 같이, 트렌치(33)에 증착된 산화막(34)을 트렌치(33) 내부에 일정 부분이 남을 때까지 식각한다. 이 때, 트렌치(33)내의 하부에만 산화막(34)이 일부 잔존하고, 트렌치(33)내의 측벽부에는 산화막(34)이 잔존하지 않으며, 실리콘 기판이 일부 노출되도록 식각한다. 여기서, 트렌치(33)내의 하부에 잔존하는 산화막(34)은 소스/드레인 공핍 영역의 확산을 억제하기 위한 공핍확산방지막(35)이 된다.
도 3d에 도시된 바와 같이, 측면 성장 특성을 이용한 실리콘 에피택셜 성장법으로 실리콘 기판(31)을 성장시켜 에피택셜층(36)을 형성한다. 에피택셜층(36)이 형성되면서, 트렌치(33)내에 형성된 공핍확산방지막(35)은 실리콘으로 매립된 구조를 갖는다.
이어서, 도 3e에 도시된 바와 같이, 에피택셜층(36)을 형성한 전체 구조 상에 게이트 패턴(37)을 형성한다. 게이트 패턴(37)은 게이트산화막, 폴리실리콘, 텅스텐실리사이드, 하드마스크질화막을 차례로 증착하고, 게이트 마스크 및 식각 공정을 거쳐서 형성된다. 게이트 측벽(sidewall)(38)을 형성하고, 게이트 측벽(38) 형성 전후에 N형 이온주입을 실시하여 소스/드레인 접합(39)을 형성한다. N형 이온으로는, 인(P) 또는 비소(As)를 주로 사용하는데, 메모리 셀에서는 인을, 주변회로영역에서는 비소를 주로 사용한다.
이러한 일련의 공정 단계를 거쳐서 완성된 반도체 메모리 소자의 트랜지스터는 전압 인가시 매립된 공핍확산방지막(35)에 의해 소스/드레인 접합(39) 주위에 형성되는 공핍 영역의 확산을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 채널 영역 하부에 절연막 예를 들어, 산화막을 형성함으로써, 불순물의 농도를 낮출 수 있어 단채널효과에 대한 마진을 확보할 수 있으며, 이에 따라 누설 전류 및 소비 전력을 감소시킬 수 있으므로, 소자의 전기적 특성을 향상시키는 효과를 얻을 수 있다.

Claims (8)

  1. 게이트 전극이 형성될 영역에 트렌치를 포함하는 실리콘 기판;
    상기 트렌치 내의 하부 영역에 매립된 공핍확산방지막;
    상기 공핍확산방지막 상부를 덮도록 상기 트렌치를 매립하는 에피택셜층;
    상기 공핍확산방지막 상부의 상기 실리콘 기판 표면 상에 형성된 게이트 전극; 및
    이온주입에 의해 형성된 소스/드레인 영역
    을 포함하는 반도체 메모리 소자의 트랜지스터.
  2. 제1항에 있어서,
    상기 공핍확산방지막은 산화막인 것을 특징으로 하는 반도체 메모리 소자의 트랜지스터.
  3. 제2항에 있어서,
    상기 공핍확산방지막은 산화막을 제외한 다른 절연막인 것을 특징으로 하는 반도체 메모리 소자의 트랜지스터.
  4. 제1항에 있어서,
    상기 에피택셜층은 측면(lateral) 성장 특성을 이용한 실리콘 에피택셜 성장법(Si Epitaxial Growth)에 의해 형성된 실리콘층인 것을 특징으로 하는 반도체 메모리 소자의 트랜지스터.
  5. 게이트 전극이 형성될 영역의 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내의 하부 영역을 매립하는 공핍확산방지막을 형성하는 단계;
    상기 공핍확산방지막 상부를 덮도록 상기 트렌치를 매립하는 에피택셜층을 형성하는 단계;
    상기 공핍확산방지막 상부 영역의 상기 실리콘 기판 표면 상에 게이트 전극을 형성하는 단계; 및
    이온주입에 의해 소스/드레인 영역을 형성하는 단계
    를 포함하는 반도체 메모리 소자의 트랜지스터 제조 방법.
  6. 제5항에 있어서,
    상기 트렌치 내의 하부 영역을 매립하는 공핍확산방지막을 형성하는 단계는,
    상기 트렌치를 포함하는 실리콘 기판 전면에 산화막을 형성하는 단계; 및
    상기 트렌치의 하부에만 산화막이 일부 잔존하고, 상기 트렌치의 측벽부에는 산화막이 잔존하지 않으며, 상기 실리콘 기판이 일부 노출되도록 상기 산화막을 식각하는 단계를 포함하는 반도체 메모리 소자의 트랜지스터 제조 방법.
  7. 제6항에 있어서,
    상기 공핍확산방지막은 산화막을 제외한 다른 절연막을 사용하는 것을 특징으로 하는 반도체 메모리 소자의 트랜지스터 제조 방법.
  8. 제5항에 있어서,
    상기 에피택셜층을 형성하는 단계는 측면 성장 특성을 이용한 실리콘 에피택셜 성장법으로 형성하는 단계를 특징으로 하는 반도체 메모리 소자의 트랜지스터 제조 방법.
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