KR100649836B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 트랜지스터의 채널부에 버티칼 SOI 구조를 형성하여 Vt 저하에 의한 누설전류 패스를 차단함으로써 펀치쓰로우 현상을 방지한다. 또한, 펀치쓰로우 현상이 방지되면서 종래에 수행하던 펀치쓰로우 방지용 이온주입공정의 생략이 가능하여 공정이 단순화되며, 보론의 농도가 감소되고, 전기장도 약화되어 핫 일렉트론에 의한 누설전류가 감소되며 리프레쉬 특성 개선의 효과가 있다. 또한, 바디 이펙트 특성이 향상되며, 샐로우 접합 구현이 가능하게 하는 반도체 소자의 제조 방법에 관한 것이다.
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 트랜지스터의 채널부에 버티칼 SOI 구조를 형성하여 Vt 저하에 의한 누설전류 패스를 차단함으로써 펀치쓰로우 현상을 방지한다. 또한, 펀치쓰로우 현상이 방지되면서 종래에 수행하던 펀치쓰로우 방지용 이온주입공정의 생략이 가능하여 공정이 단순화되며, 보론의 농도가 감소되고, 전기장도 약화되어 핫 일렉트론에 의한 누설전류가 감소되며 리프레쉬 특성 개선의 효과가 있다. 또한, 바디 이펙트 특성이 향상되며, 샐로우 접합 구현이 가능하게 하는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단 면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 형성한다.
도 1b를 참조하면, 패드 질화막(30), 패드 산화막(20) 및 소정 깊이의 반도체 기판(10)을 식각하여 소자 분리 영역을 정의하는 트렌치(40)를 형성한다.
도 1c를 참조하면, 트렌치(40)를 매립하는 갭필 산화막(50)을 형성한다.
도 1d를 참조하면, 패드 질화막(30)이 노출될때까지 평탄화 식각 공정을 수행한다. 이때, 패드 질화막(30)은 전체 두께의 1/2이 남아있도록 식각한다.
도 1e를 참조하면, 패드 질화막(30) 및 패드 산화막(20)을 제거하고 웰 임플란트를 수행한다. 다음에 반도체 기판(10) 전체 표면에 게이트 산화막(미도시)을 형성하고 상기 활성 영역 상부에 게이트 전극(30, 70)을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 채널의 길이 감소에 따라 Vt 값의 저하가 심화되며, 소자의 집적화에 따른 패턴의 미세화로 인하여 게이트 길이가 감소하고, 숏채널화 되고 드레인 전압이 증가하면 소스 채널 접합과 상호작용하여 소스 근방의 전위장벽이 낮아져 DIBL (Drain Induced Barrier Lowering) 효과가 현저해지고, 소스로부터 전자 주입이 증가하게 되어 게이트 전압은 드레인 전압을 제어하지 못하게 되는 문제점이 있으며, 동일한 Vbb 하에서 Vt가 증가하는 문제점이 있다.
또한, 상기 펀치쓰로우 현상을 방지하기 위하여 채널 도핑 농도가 증가하고, 펀치쓰로우 방지용 이온주입이 필요하게 되므로 전계가 증가하여 EHP 증가, 누설 전류 증가 및 리프레쉬 특성이 열화되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 트랜지스터의 채널부에 버티칼 SOI 구조를 형성하여 Vt 저하에 의한 누설전류 패스를 차단함으로써 펀치쓰로우 현상을 방지한다. 또한, 펀치쓰로우 현상이 방지되면서 종래에 수행하던 펀치쓰로우 방지용 이온주입공정의 생략이 가능하여 공정이 단순화되며, 보론의 농도가 감소되고, 전기장도 약화되어 핫 일렉트론에 의한 누설전류가 감소되며 리프레쉬 특성 개선의 효과가 있다. 또한, 바디 이펙트 특성이 향상되며, 샐로우 접합 구현이 가능하게 하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하고 소자 분리 영역 및 버티칼 SOI 영역을 정의하는 트렌치를 형성하는 단계와,
상기 트렌치를 매립하는 HDP 산화막을 형성하는 단계와,
상기 버티칼 SOI 영역 내의 HDP 산화막을 소정 두께 식각하여 트렌치 측벽을 노출시키는 단계;
상기 소정 깊이 식각된 버티칼 SOI 영역 내에 에피층을 성장시키는 단계와,
상기 패드 질화막이 노출되도록 평탄화 식각 공정을 수행하되, 상기 에피층은 상기 반도체 기판의 높이까지 식각되는 단계와,
상기 패드 질화막 및 패드 산화막을 제거하고 웰 임플란트를 수행하는 단계와,
상기 반도체 기판 전체 표면에 게이트 산화막을 형성하고 상기 에피층 상부에 게이트 전극을 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 패드 산화막 및 패드 질화막(110)을 형성하고 소자 분리 영역(130) 및 버티칼 SOI 영역(140)을 정의하는 트렌치(130, 140)를 형성한다.
이때, 버티칼 SOI 영역은 트랜지스터 채널이 형성되는 게이트 하부의 일정 부분에 형성된다. 또한, 게이트 전극의 폭이 0.10um일 경우, 상기 식각되는 트렌치의 폭은 0.08 또는 0.13um이 되도록 형성하는 것이 바람직하다.
도 2b를 참조하면, 트렌치(130, 140)를 매립하는 갭필 산화막(150)을 형성한다.
이때, 버티칼 SOI 영역을 완전히 갭필 가능한 HDP 산화막을 사용하는 것이 바람직하다.
도 2c를 참조하면, 버티칼 SOI 영역(140)을 오픈시키는 감광막 패턴(160)을 형성하고, 감광막 패턴(160)을 마스크로 상기 버티칼 SOI 영역 내의 HDP 산화막(150)을 소정 깊이 식각한다.
이때, 버티칼 SOI 영역의 식각된 폭보다 측면으로 0.15 내지 0.25um 크게 오픈된 감광막 패턴을 형성하며, 상기 식각 공정은 건식 식각 방법으로 수행하며, 후속 공정시 형성될 채널의 깊이를 고려하여 반도체 기판의 활성 영역 상부에서 300 내지 500Å의 깊이까지 식각하는 것이 바람직하다.
도 2d를 참조하면, 감광막 패턴(160)을 제거하고 상기 소정 깊이 식각된 버티칼 SOI 영역 내에 실리콘 에피층(170)을 성장시킨다.
상기 실리콘 에피층은 버티칼 SOI 영역이 식각되어 노출된 반도체 기판 측면의 실리콘층에서 성장하여 서로 맞닿아 상부로 성장하되, 상기 반도체 기판의 활성 영역보다 높은 위치까지 성장되는 것이 바람직하다.
다음에, 상기 실리콘 에피층이 서로 맞닿는 접촉면의 불연속면이나 결함 발생을 방지하기 위하여 큐어링 열처리 공정을 더 포함하는 것이 바람직하다.
도 2e를 참조하면, 패드 질화막(110)이 노출되도록 평탄화 식각 공정을 수행하되, 실리콘 에피층(170)은 반도체 기판(100)의 높이까지 식각한다.
상기 평탄화 식각 공정은 패드 질화막이 1/2 두께로 식각되도록하는 것이 바람직하다.
도 2f를 참조하면, 패드 질화막 및 패드 산화막(110)을 제거하고 웰 임플란트를 수행한다. 다음에 반도체 기판(100) 전체 표면에 게이트 산화막(180)을 형성하고 실리콘 에피층(170) 상부에 게이트 전극(190)을 형성한다.
패드 질화막은 H2SO4 용액으로 제거하는 것이 바람직하며, 상기 게이트 전극 은 폴리 실리콘층, 텅스텐 실리사이드층 및 질화막의 적층구조로 형성하거나, 티타늄질화막, 텅스텐층 및 질화막의 적층구조로 형성하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조 방법은 트랜지스터의 채널부에 버티칼 SOI 구조를 형성하여 Vt 저하에 의한 누설전류 패스를 차단함으로써 펀치쓰로우 현상을 방지한다. 또한, 펀치쓰로우 현상이 방지되면서 종래에 수행하던 펀치쓰로우 방지용 이온주입공정의 생략이 가능하여 공정이 단순화되며, 보론의 농도가 감소되고, 전기장도 약화되어 핫 일렉트론에 의한 누설전류가 감소되며 리프레쉬 특성 개선의 효과가 있다. 또한, 바디 이펙트 특성이 향상되며, 샐로우 접합 구현이 가능하게 되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하고 소자 분리 영역 및 버티칼 SOI 영역을 정의하는 트렌치를 형성하는 단계;상기 트렌치를 매립하는 HDP 산화막을 형성하는 단계;상기 버티칼 SOI 영역 내의 HDP 산화막을 소정 두께 식각하여 트렌치 측벽을 노출시키는 단계;상기 소정 깊이 식각된 버티칼 SOI 영역 내에 에피층을 성장시키는 단계;상기 패드 질화막이 노출되도록 평탄화 식각 공정을 수행하되, 상기 에피층은 상기 반도체 기판의 높이까지 식각되는 단계;상기 패드 질화막 및 패드 산화막을 제거하고 웰 임플란트를 수행하는 단계; 및상기 반도체 기판 전체 표면에 게이트 산화막을 형성하고 상기 에피층 상부에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 버티칼 SOI 영역의 HDP 산화막을 식각하는 공정은 건식식각으로 수행하며, 상기 반도체 기판 표면으로부터 300 내지 500Å의 깊이로 리세스되도록 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 에피층은 노출된 반도체 기판 측면부터 성장시키고, 상기 반도체 기판의 표면 상부로 돌출하도록 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 에피층 형성 후 큐어링 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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