KR100924194B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 접합 영역이 형성될 반도체 기판에 로코스(LOCOS) 방법으로 형성된 버즈 빅(Bird's beak) 프로파일을 갖는 절연막과 이를 매립하도록 반도체 기판을 씨드층으로 에피택셜층을 형성하여 리세스 게이트를 설계함으로써, 펀치 쓰루 및 DIBL(Drain induced barrier lowering)과 같은 단채널 효과를 개선하고, 바디 효과에 의한 소자 특성 열화를 방지할 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1a 내지 1g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 110: 제 1 절연막
112: 제 1 절연막 패턴 120: 감광막 패턴
122: 제 2 절연막 130: 에피택셜 성장층
140: 소자 분리 구조 142: 리세스
150: 게이트 절연막 160: 하부 게이트 전극
170: 상부 게이트 전극 180: 게이트 하드 마스크층 패턴
190: 리세스 게이트
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 접합 영역이 형성될 반도체 기판 내에 버즈 빅(Bird's beak) 프로파일을 갖는 절연막을 포함한 리세스 게이트를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
현재, 반도체 소자의 성능과 반도체 소자의 집적도가 지속적으로 증가하고 있어 안정적으로 반도체 소자의 크기를 감소시킬 수 있는 기술이 요구되고 있다. 이러한 반도체 소자의 미세화 및 고집적화 추세에 따라, 반도체 소자의 디자인 룰이 축소되어 모스 트랜지스터(Metal oxide semiconductor field effect transistor: MOSFET)의 채널 길이가 점점 짧아졌다.
한편, 채널 길이의 감소는 소스 영역과 드레인 영역 사이의 간격을 좁혀 단채널 효과(Short channel effect: SCE)로 인하여 드레인 영역의 전압이 소스 영역과 채널 영역의 전압에 영향을 미치는 것을 효율적으로 제어하는 것이 쉽지 않아 능동 스위치 소자 특성이 열화되었다. 또한, 소스 및 드레인 영역 사이의 간격이 좁아 소스 및 드레인 펀치쓰루(Punch-through) 현상에 의한 영향을 배제하기 어렵다.
이러한 문제점을 해결하기 위하여 반도체 기판을 리세스시키고 이를 매립하는 게이트 전극을 형성하여 유효 채널 길이를 증가시킨 리세스 FET(Recessed field effect transistor) 구조가 제안되었다. 이러한 구조는 소스 및 드레인 펀치쓰루 현상을 개선하고 실질적으로 소스 및 드레인 영역 사이의 거리를 크게할 수 있다.
그러나 리세스 게이트는 문턱 전압(Vt) 콘트롤 저하에 취약하기 때문에 문턱 전압값이 낮아지고, 오프 상태에서 누설전류가 발생한다. 이러한 문턱 전압의 저하를 제어하기 위하여 추가적으로 보론(Boron)과 같은 불순물 이온 주입해야 한다. 이러한 추가적 불순물 이온 주입은 소자의 전계가 증가시켜 소자의 리플레쉬 특성 이 저하된다.
또한, 반도체 기판의 깊은 곳까지 식각하여 리세스 게이트를 형성하기 때문에 바디 효과 증가로 인한 게이트 콘트롤 저하가 발생하며, 스윙(Swing) 특성 저하도 발생한다. 더욱이, 리세스 게이트로 인접한 게이트 간의 상호 작용 효과(Neighbor gate effect)에 의해 소자 특성 열화가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 접합 영역이 형성될 반도체 기판에 로코스(LOCOS) 방법으로 형성된 버즈 빅(Bird's beak) 프로파일을 갖는 절연막과 이를 매립하도록 반도체 기판을 씨드층으로 에피택셜층을 형성하여 리세스 게이트를 구현함으로써, 펀치 쓰루 및 DIBL과 같은 단채널 효과를 개선하고, 바디 효과에 의한 소자 특성 열화를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시 예에 따른 반도체 소자는,
반도체 기판에 형성된 리세스 게이트와 반도체 기판 내부에 위치하며, 상기 리세스 게이트 사이에 형성되고, 리세스 게이트의 채널과 일정거리 이격된 절연막 패턴을 포함한다.
그리고 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
반도체 기판상에 절연만 패턴을 형성하는 단계와, 절연막 패턴에 의해 노출된 반도체 기판상에 에피택셜층을 형성하여 절연막 패턴이 에피택셜층 저부에 매립 되는 단계와, 절연막 패턴 사이에 리세스 채널이 위치하도록 리세스 게이트를 형성하는 단계를 포함한다.
본 발명은 소자 분리 구조를 형성하기 위해 사용하던 LOCOS(LOCalized Oxidation of Silicon) 방법에 의한 절연막 패턴 형성과 에피택셜(Epitaxial) 성장층의 형성 방법을 적용하여 리세스 게이트를 형성한다. 예를 들면, 접합 영역이 형성될 반도체 기판 상부에 LOCOS 방법으로 양측에 버즈 빅 프로파일을 포함한 절연막 패턴을 형성한 후, 절연막 패턴 사이에 노출된 반도체 기판 표면에 에피택셜 성장층을 형성하여 절연막 패턴을 매립한다. 이후, STI 방법으로 형성한 소자 분리 구조와 리세스 게이트를 형성하여 리세스 게이트를 형성한다. 이때, 버즈 빅을 포함한 절연막 패턴은 인접한 게이트 사이에서 발생하는 상호작용에 배리어로 역할을 수행한다. 또한, 이러한 절연막 패턴은 바디 효과에 대한 배리어로 역할을 수행한다. 그리고 이러한 절연막 패턴과 리세스 게이트 사이의 이격 거리는 채널 깊이 정도로 형성하여 문턱 전압의 열화를 방지할 수 있다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 1g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 반도체 기판(100) 상부에 마스크층(110)을 형성한 후, 제 1 절연막(110) 상부에 감광막(미도시)을 도포한다. 이후, 감광막을 노광 및 현상하여 접합 영역을 노출하는 감광막 패턴(120)을 형성한다. 이때, 마스크층(110)은 질화막으로 형성하며, 마스크층(110)은 500Å 내지 1,000Å의 두께로 형성하는 것이 바 람직하다.
도 1c를 참조하면,감광막 패턴(120)을 마스크로 마스크층(110)을 식각하여 접합 영역이 형성될 반도체 기판(100)을 노출하는 마스크 패턴(112)을 형성한 후, 감광막 패턴(120)을 제거한다. 다음으로, 마스크 패턴(112) 사이에 노출된 반도체 기판(100)에 버즈 빅(Bird's beak) 프로파일을 갖는 절연막 패턴(122)을 형성한다.
이때, 버즈 빅 프로파일을 갖는 절연막 패턴(122)은 산화막인 것이 바람직하다. 이때, 절연막 패턴(122)은 LOCOS(Local oxidation of silicon) 방법으로 형성하는 것이 바람직하다. 또한, 절연막 패턴(122) 형성을 위한 로코스 방법은 900 내지 1,000℃의 온도하에서 열 처리 방법으로 수행하는 것이 바람직하다. 한편, 열 처리 방법은 버즈 빅 프로파일을 형성하도록 충분한 시간(약 1시간 이상) 동안 수행하는 것이 바람직하다. 또한, 버즈 빅 프로파일은 노출된 반도체 기판(100) 양측에 형성되는 것이 바람직하다.
한편, 절연막 패턴(122)의 일 측에 형성된 버즈 빅 프로파일의 크기(B)는 인접한 두 개의 마스크 패턴(112) 사이에 노출된 반도체 기판(100) 폭(D)의 1/2보다 작게 되도록 조절하는 것이 바람직하다. 또한, 버즈 빅 프로 파일은 인접한 절연막 패턴(122)의 버즈 빅 프로파일과 브리지(Bridge)되지 않도록 조절한다.
도 1d를 참조하면, 마스크 패턴(112)을 제거하여 버즈 빅 프로파일을 갖는 절연막 패턴(122)이 포함한 반도체 기판(100)을 노출한다. 그 다음, 절연막 패턴(122) 사이에 노출된 반도체 기판(100)을 씨드층(Seed)으로 에피택셜 성장층(Epitaxial growth layer, 130)을 형성하여 버즈 빅 프로파일을 갖는 절연막 패 턴(122)을 매립한다.
이때, 마스크 패턴(112)에 대한 제거 공정은 고온의 인산(H2PO4)을 이용하여 수행하는 것이 바람직하다. 한편, 에피택셜 성장층(130)은 700℃ 내지 900℃의 온도하에서 형성시키는 것이 바람직하다. 또한, 에피택셜 성장층(130)은 추후 형성될 리세스 게이트의 깊이와 리세스 채널의 깊이에 따라 조절될 수 있다. 따라서, 에피택셜 성장층(130)의 두께는 600Å 내지 1,600Å인 것이 바람직하다.
도 1e를 참조하면, 버즈 빅 프로파일을 갖는 절연막 패턴(122)을 매립하는 에피택셜 성장층(130)을 포함한 반도체 기판(100)에 STI(Shallow trench isolation) 방법으로 소자 분리용 트렌치(미도시)를 형성한 후, 트렌치를 매립하는 소자 분리용 절연막(미도시)을 형성한다. 이후, 에패택셜 성장층(130)을 노출할 때까지 소자 분리용 절연막을 식각하여 활성 영역을 정의하는 소자 분리 구조(140)를 형성한다.
이때, 소자 분리 구조(140)와 인접한 버즈 빅 프로파일을 포함한 절연막 패턴(122)은 상호 단락될 수 있다. 그러나, 이러한 단락은 소자의 특성 개선에 좋은 영향을 미친다. 예를 들면, 이러한 단락은 소자 분리 특성을 향상시키며, 바디 효과(Body effect)를 감소시킬 수 있다.
도 1f 및 1g를 참조하면, 에피택셜 성장층(130)을 포함한 반도체 기판(100)을 식각하여 리세스(142)를 형성한다. 다음으로, 리세스(142)를 포함한 반도체 기판(100) 상부에 게이트 절연막(150)을 형성한 후, 리세스(142)를 매립하는 게이트 도전층(미도시)을 형성한다. 그 다음, 게이트 도전층 상부에 게이트 하드 마스크층(미도시)을 형성한 후, 게이트 마스크(미도시)로 게이트 하드 마스크층과 게이트 도전층을 패터닝하여 하부 게이트 전극(160), 상부 게이트 전극(170) 및 게이트 하드 마스크층 패턴(180)을 포함하는 리세스 게이트(190)를 형성한다.
이때, 리세스(142)의 하부와 버즈 빅 프로파일을 포함한 절연막 패턴(122)은 리세스 게이트(190)의 채널 깊이만큼 이격되는 것이 바람직하다. 또한, 이러한 이격 깊이(T)는 50 내지 150Å인 것이 바람직하다. 한편, 리세스(142) 상부에 형성된 리세스 게이트(190)와 절연막 패턴(122)이 채널 깊이 정도로 이격되어, 펀치쓰루 현상을 제어할 수 있다. 따라서, 문턱 전압(Vt)의 향상을 위한 추가적 불순물 이온 주입을 생략할 수 있어 소자의 리프레쉬 특성을 개선할 수 있다.
한편, 하부 게이트 전극(160)은 폴리실리콘층, 실리콘 게르마늄(SiGe)층 또는 이들의 적층구조로 형성하는 것이 바람직하며, 상부 게이트 전극(170)은 티타늄 질화막, 텅스텐 질화막, 텅스텐 폴리사이드층, 티타늄 폴리사이드층, 티타늄층, 텅스텐층 또는 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법은 버즈 빅 프로파일을 갖는 절연막을 구비한 리세스 트랜지스터 구현할 수 있어, 펀치쓰루, 바디 효과 및 이웃 게이트 효과를 개선할 수 있는 이점이 있다. 또한, 이로 인한 소자의 리프레쉬 특성을 향상시킬 수 있다.
예를 들면, 버즈 빅 프로파일을 갖는 절연막과 리세스 게이트가 채널 깊이 정도로 이격되어 있어 문턱 전압의 누설 현상의 원인인 펀치쓰루 현상을 제어할 수 있다. 또한, 버즈 빅 프로파일 갖는 절연막은 리세스 게이트에서 발생한 바디 효과를 차단하는 배리어로 역할을 하여 바디 효과의 제어할 수 있다. 그리고, 버브 빅 프로파일 갖는 절연막과 리세스 게이트는 채널 깊이 정도로 이격되어 있어 이러한 절연막이 인접 게이트 간 상호작용을 차단하는 배리어로 역할을 하여 인접 게이트 효과를 제어할 수 있다.
한편, 펀치쓰루 현상, 바디 효과 및 인접 게이트 간 상호작용 효과를 제어하여 게이트 콘트롤 능력을 향상시켜 소자의 스윙(Swing) 특성을 개선할 수 있다. 그리고, 문턱 전압의 저하를 방지하기 위한 추가 불순물 이온 주입을 생략할 수 있어소자의 전기장을 개선할 수 있다. 따라서, 소자의 리프레쉬 특성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (16)

  1. 반도체 기판상에 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴에 의해 노출된 상기 반도체 기판상에 에피택셜층을 형성하여 상기 절연막 패턴이 상기 에피택셜층 내부에 매립되는 단계; 및
    상기 절연막 패턴 사이에 일정한 두께의 리세스 채널 영역이 형성되도록 리세스 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 절연막 패턴 형성 단계는
    상기 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴 사이에 노출된 상기 반도체 기판 상부에 버즈 빅 프로파일을 갖는 상기 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 마스크 패턴은 질화막으로 형성하며, 그 두께가 500 내지 1,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 리세스 게이트와 중첩한 상기 절연막 패턴의 크기는 상기 리세스 게이트의 폭의 1/2보다 작게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 절연막은 로코스(LOCOS) 방법으로 형성한 산화막을 포함하는 것을 특징으로 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 산화막은 900 내지 1100℃의 온도 범위하에서 열 처리 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 에피택셜층은 700℃ 내지 900℃의 온도하에서 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 에피택셜층의 두께는 상기 리세스 게이트의 깊이와 상기 리세스 채널의 깊이에 의해 조절되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 에피택셜층의 두께는 700Å 내지 1,600Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 절연막 패턴은 상기 리세스 게이트의 양측 활성 영역의 하부에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 리세스 채널 영역의 두께는 50Å 내지 150Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제1항에 있어서,
    활성 영역을 정의하는 소자 분리 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 에피택셜층이 형성된 반도체 기판에 형성된 리세스 게이트;
    상기 반도체 기판 내부에 위치하며, 상기 리세스 게이트 사이에 형성되는 절연막 패턴; 및
    상기 리세스 게이트와 상기 절연막 패턴 사이에 위치하고, 일정한 두께를 가지는 리세스 채널 영역
    을 포함하는 반도체 소자.
  14. 제 13항에 있어서,
    상기 절연막 패턴은 상기 반도체 기판과 상기 에피택셜층의 경계에 위치하는 것을 특징으로 하는 반도체 소자.
  15. 제 13항에 있어서,
    상기 절연막 패턴은 상기 리세스 게이트의 양측 활성 영역의 하부에 위치하는 것을 특징으로 하는 반도체 소자.
  16. 제13항에 있어서,
    상기 리세스 채널 영역의 두께는 50Å 내지 150Å인 것을 특징으로 하는 반도체 소자.
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