KR102276510B1 - 전력 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 개시의 일 실시 형태의 전력 반도체 소자의 제조방법은 제1 도전형의 베이스 기판을 마련하는 단계; 상기 베이스 기판 상에 개구부를 갖는 필드 절연 영역을 형성하는 단계; 상기 개구부에 의해 노출된 상기 베이스 기판의 상부에 상기 필드 절연 영역을 덮도록 표면반도체층을 형성하는 단계; 및 상기 표면반도체층의 표면으로부터 상기 필드 절연 영역의 내부에 이르도록 트렌치를 형성하는 단계;를 포함할 수 있다. 상기 필드 절연 영역이 형성됨으로써, 홀 캐리어의 이동을 제한할 수 있으며, 소자의 전류밀도 및 신뢰성을 향상시킬 수 있다.
Description
본 개시는 전력 반도체 소자 및 그의 제조방법에 관한 것이다.
최근 다양한 형태의 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)소자의 눈부신 발전으로 인해 적용 분야가 가전용뿐만 아니라 대용량의 산업용 및 전기 자동차까지 매우 폭 넓게 이용되고 있다.
IGBT 소자의 가장 큰 장점은 Power MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)와는 달리 양극성(bipolar; 바이폴라) 동작이라는 장점이 있으며, 이는 전도도 변조(conductivity modulation) 현상을 일으켜 ON 동작시 ON 저항을 획기적으로 줄일 수 있다.
고내압 및 고전류 IGBT에서 ON 저항을 감소시키면, Power MOSFET 보다 더 낮은 도통 손실(conduction loss)을 구현할 수 있다.
따라서, IGBT 기술은 도통 손실 저감 측면에서, 전도도 변조 현상을 극대화할 수 있는 방향으로 개발되어 왔으며, 전도도 변조 현상의 극대화를 이루기 위하여 홀 캐리어(hole carrier)를 IGBT 내부에 축적시키는 방안이 제안되어 왔다.
상기 홀 캐리어를 축적시키기 위한 방안으로는 서로 이웃하는 두 트렌치 게이트 사이의 간격, 즉 메사(MESA)의 폭을 줄여 홀 캐리어의 적체를 유도하거나 IGBT 상부 바디층 하단에 추가의 캐리어 저장층(carrier storage layer)을 삽입하는 것이다.
상기 방안들은 홀 캐리어의 축적으로 인하여 ON 저항을 감소시킬 수 있으나, 과도한 홀 캐리어의 축적은 Eoff(전력 스위칭 소자가 ON상태에서 OFF상태로 천이할 때 필연적으로 수반되는 에너지 손실)를 커지게 하여 전력 스위칭 소자의 스위칭 속도를 느려지게 한다.
또한, 상기 구조를 적용한 전력 반도체 소자는 홀 캐리어의 밀도가 상승하는 영역이 트렌치 게이트의 좌우 및 하단부에 위치하므로, 홀 캐리어와 트렌치 게이트는 직접적인 접촉이 이루어진다.
따라서, 홀 캐리어의 농도가 높아질수록, 홀 캐리어와 트렌치의 게이트는 상호작용을 하며, 이로 인해 음 게이트 전하(negative gate charge) 현상을 일으켜 IGBT 소자가 스위칭 동작을 할 때 IGBT 소자를 불안정하게 할 수 있으며, IGBT 소자의 파괴에 이를 수도 있다.
이러한 문제를 해결하기 위하여, 스위칭 속도 및 전류밀도를 향상시키며, 음 게이트 전하 현상을 억제하는 기술이 필요한 실정이다.
하기의 선행기술문헌에 기재된 특허문헌 1 및 2는 반도체 소자 및 그 제조방법에 관한 발명이다.
본 개시의 일 실시 형태에 따르면, 전력 반도체 소자 및 그의 제조방법을 제공하는 것이다.
본 개시의 일 실시 형태의 전력 반도체 소자의 제조방법은 제1 도전형의 베이스 기판을 마련하는 단계; 상기 베이스 기판상에 복수의 필드 절연 영역을 형성하되, 인접하는 상기 필드 절연 영역 사이에 개구부를 형성하는 단계; 상기 개구부에 의해 노출된 상기 베이스 기판의 상부에 상기 필드 절연 영역을 덮도록 표면반도체층을 형성하는 단계; 및 상기 표면반도체층의 표면으로부터 상기 필드 절연 영역의 내부에 이르도록 트렌치를 형성하는 단계;를 포함할 수 있다.
본 개시의 일 실시 형태의 전력 반도체 소자는 베이스층 및 상기 베이스층의 상부에 배치된 표면반도체층을 포함하는 제1 도전형의 드리프트 영역; 상기 표면반도체층의 상부에 배치되는 제2 도전형의 바디 영역; 상기 바디 영역의 상부에 배치되며, 상기 드리프트 영역보다 고농도의 불순물 농도를 갖는 제1 도전형의 에미터 영역; 상기 베이스층의 상부에 배치되되 상기 표면반도체층의 내부에 매립되며, 버즈-빅(bird's beak) 형상을 가지는 필드 절연 영역; 상기 필드 절연 영역 사이에 배치되는 개구부; 상기 에미터 영역으로부터 상기 바디 영역을 관통하고, 상기 필드 절연 영역의 내부에 이르도록 형성된 트렌치; 상기 트렌치 게이트 내에 배치되는 게이트 전극; 및 상기 게이트 전극과 상기 에미터 영역, 상기 바디 영역 및 상기 표면반도체층 사이에 형성된 게이트 절연층;을 포함할 수 있다.
본 개시의 일 실시 형태에 따르면, 전력 반도체 소자의 손실 저감과 동시에 소자의 동작 안정성을 향상시킬 수 있는 전력 반도체 소자 및 그의 제조방법을 제공할 수 있다.
도 1a 내지 1i는 본 개시의 일 실시 형태에 따른 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도를 개략적으로 도시한 것이다.
도 2는 본 개시의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 2는 본 개시의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
후술하는 본 개시에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다.
이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
본 개시의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시의 범위는 적절하게 설명된다면 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시예들을 용이하게 실시할 수 있도록 하기 위하여, 본 개시의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도면에서, W방향은 폭방향, T방향은 두께방향으로 정의하여 사용하였다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 IGBT 외에도, 전력용 MOSFET와 여러 종류의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 소자(switching device)에도 대부분 적용될 수 있다.
IGBT와 전력용 MOSFET은 동일한 표면 구조를 가지면서도 이면에 형성되는 홀 캐리어 주입층의 존재 여부에 따라 IGBT와 전력용 MOSFET으로 분류될 수 있다. 본 개시의 표면 구조는 IGBT 뿐만 아니라 전력용 MOSFET에 적용될 수 있다.
더욱이, 본 개시의 여러 실시 예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당업자에게 자명하다 할 것이다.
또한, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또한, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다. 이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
이하, 본 개시에 의한 전력 반도체의 제조방법에 대하여 설명한다.
도 1a 내지 1i는 본 개시의 일 실시 예에 따른 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도를 개략적으로 도시한 것이다.
이하, 도 1a 내지 1i를 참조하면, 본 개시의 일 실시 형태의 전력 반도체의 제조방법은 제1 도전형의 베이스 기판(111)을 마련하는 단계; 상기 베이스 기판(111)상에 복수의 필드 절연 영역(146)을 형성하되, 인접하는 상기 필드 절연 영역(146) 사이에 개구부(145)를 형성하는 단계; 상기 개구부(145)에 의해 노출된 상기 베이스 기판(111)의 상부에 필드 절연 영역(146)을 덮도록 표면반도체층(112)을 형성하는 단계; 및 상기 표면반도체층(112)의 표면으로부터 상기 필드 절연 영역(146)의 내부에 이르도록 트렌치(141)를 형성하는 단계;를 포함한다.
먼저, 도 1a를 참조하면, 제1 도전형의 베이스 기판(111)을 마련한다.
상기 베이스 기판(111)은 저농도의 n형 도전형을 가질 수 있으며, 이에 한정되지 않는다.
상기 베이스 기판을 마련하는 단계 이후에, 상기 베이스 기판(111)의 상부에 절연막(115)를 형성하는 단계; 상기 절연막의 상부에 마스킹 패턴(117)을 형성하는 단계; 상기 마스킹 패턴(117) 사이에 노출된 상기 베이스 기판(111)의 상부에 필드 절연 영역(146)을 형성하는 단계;를 포함할 수 있다.
상기 베이스 기판(111)의 상부에 얇은 절연막(115)을 형성할 수 있다.
상기 졀연막(115)은 산화막으로 형성할 수 있으며, 상기 산화막은 실리콘 옥사이드(SiO) 일 수 있다.
이때, 상기 절연막(115)은 열적 성장(thermal growing) 또는 증착(deposition) 방법을 이용하여 형성할 수 있다.
다음, 도 1b를 참조하면, 상기 절연막(115)의 상부에 질화막을 증착 방법으로 형성하고, 상기 질화막의 일부를 식각(etching)하여 마스킹 패턴(117)을 형성한다.
상기 질화막은 실리콘 나이트라이드(SiN)일 수 있다.
다음, 도 1c를 참조하면, 상기 마스킹 패턴(117)의 사이에 노출된 상기 절연막(115)을 식각하여, 상기 베이스 기판(111)의 상부가 노출되는 영역(150)을 형성할 수 있다.
상기 마스킹 패턴(117) 사이에 노출된 상기 절연막(115)의 두께가 수십 나노~수백 나노로 얇을 경우, 상기 절연막(115)을 식각하는 공정은 생략될 수 있다.
다음, 도 1d를 참조하면, 상기 마스킹 패턴(117)과 상기 절연막(115) 사이에 노출되는 베이스 기판(111)의 상부 영역(150)에 상기 절연막의 두께보다 두꺼운 필드 절연 영역(146)을 형성한다.
상기 절연막(115) 식각 공정이 생략되는 경우, 상기 베이스 기판(11)의 상부에 상기 마스킹 패턴(117) 사이에 노출된 상기 절연막(115)을 포함한 필드 절연 영역(146)이 형성될 수 있다.
상기 필드 절연 영역(146)은 버즈-빅(bird's beak) 형상을 가지는 산화막일 수 있다.
상기 필드 절연 영역(146)은 폭 방향으로 버즈-빅이 형성될 수 있으며, 폭 방향으로 소정의 간격을 가지며 배열될 수 있다.
상기 필드 절연 영역(146)은 LOCOS(Local oxidation of silicon) 방법으로 형성할 수 있다.
상기 마스킹 패턴(117)은 상기 필드 절연 영역(146)의 형성 이후에 구부러진 형태로 상기 필드 절연 영역(146)의 상부에 존재할 수 있다.
다음, 도 1e를 참조하면, 상기 마스킹 패턴(117)을 제거하여 상기 필드 절연 영역(146)과 상기 절연막(115)을 상부에 노출시킨다.
상기 마스킹 패턴(117)은 습식 식각(wet etching) 또는 건식 식각(dry etching)의 방법을 이용하여 선택적으로 제거할 수 있다.
다음, 도 1f를 참조하면, 추가의 포토 공정 없이 산화물 에칭액을 이용한 습식 식각 또는 건식 식각을 이용하여 인접하는 필드 절연 영역(146) 사이에 상기 베이스 기판(111)이 노출되는 개구부(145')를 형성할 수 있다.
추가 포토 공정 없이 습식 식각 또는 건식 식각 공정을 이용하여 상기 개구부(145)를 형성하면, 공정을 단순화할 수 있다.
상기 개구부(145')는 상기 소자 내에서 전자 홀 캐리어가 이동하기 위한 통로일 수 있다.
상기 필드 절연 영역(146)은 버즈-빅(bird's beak)의 형상이 폭 방향으로 뾰족하게 형성될 수 있다.
상기 필드 절연 영역(146)이 폭 방향으로 뾰족한 버즈-빅 형상을 가지면, 복수의 필드 절연 영역 사이의 간격, 즉 상기 개구부의 간격을 용이하게 조절할 수 있으며, 이로 인해 IGBT 소자의 홀 캐리어 농도를 제어할 수 있어, 전도도 변조 현상의 정도를 제어할 수 있으며, ON 상태 시 IGBT 소자의 전류 밀도를 제어할 수 있다.
상기 식각 공정 이후에, 추가의 세정 처리(wet cleaning treatment)또는 산소분위기 없이 진행하는 고온 열처리와 같은 추가 공정을 진행할 수 있다.
상기 세정 처리 공정을 진행하면, 상기 개구부(145')에서 상기 필드 절연 영역(146) 사이에 노출되는 상기 베이스 기판(111)의 일부의 표면에 불순물이 거의 없는 상태로 노출될 수 있다.
상기 고온 열처리를 추가로 진행할 경우, 상기 베이스 기판에서 상기 개구부로 노출된 영역의 불규칙한 실리콘 격자가 재배열되므로, 상기 개구부로 노출된 영역의 실리콘 격자 구조는 안정적일 수 있다.
다음. 도 1g를 참조하면, 상기 개구부에 의해 노출된 상기 베이스 기판(111)의 상부에 표면반도체층(112)을 형성을 형성하여, 상기 필드 절연 영역(146)이 상기 표면반도체층(112)의 내부에 매립되는 단계를 수행할 수 있다.
이때, 상기 표면반도체층(112)은 상기 개구부(145)에 의해 노출된 상기 베이스 기판을 씨드층(seed layer)으로하여 에피택셜(epitaxial) 공정 또는 증착(deposition) 공정을 이용하여 형성될 수 있다.
상기 증착 공정의 경우 CVD(chemical vapor deposition) 공정일 수 있다.
상기 개구부를 포함하는 상기 필드 절연 영역(146)은 상기 표면반도체층(112)의 내부에 매립될 수 있다.
이후에, CMP(chemical-mechanical polishing) 공정을 수행하여 표면반도체층(112)의 표면을 평탄화할 수 있으며, 이에 한정되는 것은 아니다.
다음, 도 1h를 참조하면, 상기 표면반도체층(112)의 표면으로부터 상기 필드 절연 영역의 내부에 이르도록 식각하여 트렌치(141)를 형성한다.
즉, 상기 트렌치(141)는 상기 표면반도체층(112)의 표면으로부터 상기 필드 절연 영역(146)의 일부까지 관입하도록 형성될 수 있다.
상기 트렌치(141)의 깊이는 상기 표면반도체층(112)의 두께에 의해 조절될 수 있다.
상기 트렌치(141)는 일 방향으로 길게 형성될 수 있으며, 일 방향에 수직한 방향으로 소정의 간격을 가지며 배열될 수 있다.
상기 트렌치(141)의 폭은 상기 필드 절연 영역(146)의 폭보다 작은 것을 특징으로 한다.
즉, 상기 필드 절연 영역(146)의 폭이 상기 트렌치(141)의 폭보다 클 수 있다.
상기 필드 절연 영역(146)의 폭이 상기 트렌치(141)의 폭과 같아질수록, 인접하는 상기 트렌치 사이의 거리가 좁아질 수 있다. 상기 트렌치 사이의 거리가 좁아질수록, 트렌치를 형성하는 공정의 난이도가 높아지며, 이로 인해 소자의 경제성 및 공정 단순화를 확보할 수 없다.
따라서, 상기 필드 절연 영역(146)의 폭이 상기 트렌치(141)의 폭보다 크면, 인접하는 상기 트렌치 사이의 거리와는 무관하게, 인접하는 상기 필드 절연 영역 사이의 간격을 좁게 하여, 상기 필드 절연 영역의 하부에 축적되는 홀 캐리어의 농도를 높일 수 있다. 이로 인해, 전도도 변조 현상을 극대화할 수 있어, IGBT 소자의 전류 밀도를 향상시킬 수 있다.
일반적으로, 전류밀도가 큰 IGBT는 턴-오프 손실(turn-off loss; Eoff)가 증가할 수 있다.
캐패시턴스(capacitance)는 절연막의 두께에 반비례한다는 일반적인 기술 특징에 따라, 상기 IGBT의 트렌치 게이트의 하부와 접촉하는 상기 필드 절연 영역의 두께가 두꺼워질수록 기생 Cgc(gate-to-collector capacitance)는 감소할 수 있다.
이때, 기생 Cge(gate-to-emitter capacitance)는 상기 필드 절연 영역의 두께에 영향을 거의 받지 않아 그대로 유지된다.
이로 인해, Cgc/Cge(Cgc-to-Cge Ratio)가 감소되어, 턴-온 손실(turn-on loss; Eon)은 동일한 수준으로 유지되고, 턴-오프 손실만을 선택적으로 감소시킬 수 있다.
상기 필드 절연 영역(146)이 상기 표면반도체층(112)과 접하는 영역을 상부 절연막이라 하고, 상기 필드 절연 영역(146)이 상기 베이스 기판(111)과 접하는 영역을 하부 절연막이라 할 때, 상기 트렌치(141)는 상기 상부 절연막의 내부에 이르도록 형성될 수 있다.
즉, 상기 트렌치(141)의 하면이 상기 상부 절연막의 내부에 형성될 수 있다.
상기 트렌치(141)가 상부 절연막의 내부에 이르도록 형성되면, 상기 트렌치 게이트의 하부에 두께 방향으로 필드 절연 영역의 두께를 두껍게 형성할 수 있어, 소자의 기생 Cgc의 감소를 극대화할 수 있으며, 이로 인해 턴-오프 손실(Eoff)을 최소화할 수 있다.
상기 트렌치(141)의 하면이 상기 하부 절연막에 이르도록 형성되면, 상기 트렌치 하부의 필드 절연 영역의 두께가 감소할 수 있으며, 이로 인해, 기생 Cgc를 감소시키는 효과가 미비할 수 있다.
따라서, 상기 트렌치(141)의 하면이 상기 필드 절연 영역(146)의 내부에 이르도록 형성되되, 상기 트렌치(141)의 하면이 상기 필드 절연 영역(146)의 상부 절연막에 이르도록 형성하는 것은 기생 용량(Cgc)를 감소시키는데 더욱 효과적일 수 있다.
도 1i를 참조하면, 상기 트렌치(141)의 표면에 게이트 절연층(144)을 형성하고, 내부에 도전성 물질(142)을 충전하여 트렌치 게이트(140)를 형성한다.
상기 게이트 절연층(144)은 상기 표면반도체층(112) 및 상기 필드 절연 영역(146)과 접하는 부분에 형성될 수 있다.
상기 게이트 절연층(144)은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 절연층(144)은 이후에 형성되는 에미터 전극과 게이트 전극의 전기적 쇼트(short)를 방지할 수 있다.
상기 도전성 물질(142)은 폴리 실리콘(poly-Si) 또는 금속일 수 있으나, 이에 한정되는 것은 아니다.
일반적으로, IGBT의 표면 근처에 홀 캐리어를 축적시켜 전류밀도를 향상시키는 IGBT의 경우, IGBT의 트렌치 게이트 주위에 고농도로 축적된 홀 캐리어들로 인하여 음 게이트 전하 효과(negative gate charge effect)가 발생할 수 있다. 이로 인해, 소자의 안정성(stability)이 저하될 수 있다.
상기 음 게이트 전하 효과를 설명하면 하기와 같다.
전도도 변조 현상을 극대화하여 높은 전류 밀도를 구현하는 IGBT의 트렌치 게이트는 홀 캐리어가 집중되는 영역에 직접적으로 노출된다.
상기 트렌치 게이트 주위에 과다한 홀 캐리어가 집중되면, 게이트 바이어스를 위해 공급된 양전하가 밀리게 되면서 음전하를 유도하는 현상이 발생한다. 이로 인해, IGBT의 게이트 전위(electric potential)가 불안정하게 되어, 게이트 전압에 스파이크(spike)가 발생하거나 게이트 전압의 진동(oscillation)이 발생할 수 있다.
상기 게이트 전위의 불안정성은 IGBT가 ON상태에서 OFF상태로 천이할 경우 IGBT 소자의 자가 파괴에 이르게 할 수도 있다.
IGBT 가 ON상태에서 OFF상태로 천이할 때, 필연적으로 홀 캐리어는 밀러(Miller) 구간을 통과하는데, ON상태에서 고농도로 축적된 홀 캐리어는 소멸 시간(life time)이 매우 길기 때문에, 밀러 구간에서 IGBT가 동작하는 동안에도 상당량의 홀 캐리어가 트렌치 게이트 주위에 머물러 있다.
상기 밀러 구간은 게이트 전압이 문턱전압(threshold voltage)이상으로 유지되는 구간을 말하며, 상기 고농도의 홀 캐리어가 게이트 전극에 음전하를 유기하여, 밀러 구간이 끝나는 구간에서 게이트 전압의 스파이크 또는 진동이 나타나게 된다. 이로 인해, IGBT의 게이트 전극에 유효하게 유기되는 전압의 크기는 문턱전압 이상 또는 이하를 오가며 진동하게 되고, 이는 IGBT의 콜렉터 전류(collector current)의 진동으로 이어진다.
IGBT가 ON상태에서 OFF상태로 천이하고 있으면, 콜렉터 전압(collector voltage)이 상승하게 되며, 상승 중인 콜렉터 전압과 진동하는 콜렉터 전 IGBT의 곱은 IGBT의 비정상적인 순시 파워 손실이 되며, 이로 인해 IGBT는 필요 이상으로 줄-발열(Joule heating)이 발생할 수 있으며, 줄-발열로 인해 소자는 파괴될 수 있다.
상기 현상은 고농도로 축적된 홀 캐리어가 존재하는 영역과 트렌치 게이트가 물리적으로 매우 인접함으로 인해 발생하게 되며, 고농도의 홀 캐리어가 트렌치 게이트의 바이어스(bias)에 직접적인 영향을 끼침으로 인하여 상기 현상이 나타난다.
따라서, 상기 트렌치 게이트로부터 고농도의 홀 캐리어가 형성되는 영역을 물리적으로 분리시키면, 상기 음 게이트 전하 효과를 억제할 수 있다.
본 개시에 따르면, 홀 캐리어는 상기 필드 절연 영역(146)의 하부에 고농도로 축적될 수 있다.
상기 트렌치 게이트(140)의 하단부에 형성된 상기 필드 절연 영역(146)의 두께는 두껍게 형성되며, 이로 인해 상기 필드 절연 영역(146)의 하부에 집중된 홀 캐리어가 직접적으로 트렌치 게이트의 바이어스에 영향을 미치지 못하게 된다.
따라서, 본 개시에 의한 전력 반도체 소자의 제조방법은 홀 캐리어의 집중되는 영역과 트렌치 게이트가 형성된 영역을 물리적으로 분리하여, 음 게이트 전하 효과를 억제함으로써, IGBT의 안정성을 확보함과 동시에 전류 밀도의 증가 효과를 얻을 수 있다.
본 개시의 상기 필드 절연 영역(146)의 두께는 상기 트렌치 내부의 양측면에 형성된 상기 게이트 절연층(144)의 두께보다 두꺼울 수 있다.
상기 트렌치 내부의 양측면에 형성된 상기 게이트 절연층(144)은 700~1,500Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 필드 절연 영역(146)의 두께는 상기 게이트 절연층보다 두꺼운 두께 범위를 가질 수 있으며, 3,000~12,000Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 트렌치 게이트(140)의 하부 즉, 상기 필드 절연 영역(146)의 하단부에는 홀 캐리어의 집중이 발생할 수 있으나, 상기 필드 절연 영역(146)의 두께가 상기 게이트 절연층(144)의 두께보다 두꺼우므로, 상기 트렌치 게이트(140)에 미치는 음 전하 게이트 효과를 최소화할 수 있다.
다음, 상기 표면반도체층(112)의 상부에 제2 도전형 불순물을 주입하고 열적 확산을 통해 바디 영역(120)을 형성한다.
상기 표면반도체층(112)의 상부 내측에 p형의 불순물을 주입하여 바디 영역(120)을 형성할 수 있다.
상기 바디 영역(120)은 p형의 도전형을 가짐으로써, 상기 드리프트 영역(111, 112)과 pn접합을 형성하게 된다.
다음, 상기 바디 영역(120)의 상부에 제1 도전형의 불순물을 주입하여 에미터 영역(130)를 형성하는 단계; 및 상기 베이스 기판(111)의 하부에 제2 도전형의 불순물을 주입하여 콜렉터 영역(170)을 형성하는 단계를 포함할 수 있다.
이때, 상기 바디 영역(120)의 상부 내측에 상기 고농도의 n형 불순물을 주입하여 상기 에미터 영역(130)을 형성할 수 있다.
상기 베이스 기판(111)의 하부에 p형의 불순물을 주입하여 콜렉터 영역(170)을 형성시킬 수 있다.
상기 전력 반도체 소자가 IGBT인 경우, 상기 콜렉터 영역(170)은 전력 반도체 소자에 홀 캐리어을 제공할 수 있다.
소수 캐리어(minority carrier)인 홀 캐리어는 IGBT 표면부의 버즈-빅 구조를 가지는 상기 필드 절연 영역(146)의 좁은 개구부(145)로 인하여 상기 필드 절연 영역(146)의 하단부에 고농도 축적되고, 이로 인해 상기 드리프트 영역(110)에서의 전도도가 수십에서 수백 배 증가하는 전도도 변조(conductivity modulation)가 발생하게 되어, IGBT 소자의 전류 밀도가 증가하게 된다.
상기 콜렉터 영역(170)으로부터 상기 드리프트 영역(110)으로 제공되는 홀 캐리어는 상기 필드 절연 영역(146)의 하부에 축적될 수 있다.
상기 필드 절연 영역(146)의 버즈-빅(bird's beak) 부근에 홀 캐리어가 집중적으로 축적되면, 전도도 변조 현상의 극대화를 통하여 도통 손실을 최소화할 수 있다.
이하, 본 개시의 전력 반도체 소자의 제조방법에 의해 제조되는 전력 반도체 소자에 대하여 설명한다.
도 2는 본 개시의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 2에서 도시하는 바와 같이, 본 개시의 일 실시 형태에 따른 전력 반도체 소자(100)는 제1 도전형의 드리프트 영역(110); 상기 표면반도체층(112)의 상부 내측에 배치되는 제2 도전형의 바디 영역(120); 상기 바디 영역(120)의 상부 내측에 배치되며, 상기 드리프트 영역(110)보다 고농도의 불순물 농도를 갖는 제1 도전형의 에미터 영역(130); 상기 베이스층(111)의 상부에 배치되되 상기 표면 반도체 층(112)의 내부에 매립되며, 버즈-빅(bird's beak) 형상을 가지는 필드 절연 영역(146); 상기 필드 절연 영역 사이에 배치되는 개구부(145); 상기 에미터 영역(130)으로부터 상기 바디 영역(120)을 관통하고, 상기 필드 절연 영역(146)의 내부에 이르도록 형성된 트렌치; 상기 트렌치 내에 존재하는 게이트 전극(142); 및 상기 게이트 전극(142)과 상기 에미터 영역(130), 상기 바디 영역(120) 및 상기 표면반도체층(112) 사이에 형성된 게이트 절연층(144);을 포함한다.
상기 드리프트 영역(110)은 저농도의 n형 도전형일 수 있으며, 상기 베이스층(111) 및 상기 베이스층(111)의 상부에 배치된 표면반도체층(112)의 바디영역(120)을 제외한 영역을 포함한다.
상기 베이스층(111)은 소자의 차단 전압(blocking voltage)에 따라 결정되며, 일반적으로 요구되는 차단 전압의 크기가 클수록 그 두께는 증가할 수 있다.
상기 드리프트 영역(110)의 상기 표면반도체층(112)의 상부 내측에 p형 도전형을 갖는 상기 바디 영역(120)이 배치된다.
상기 바디 영역(120)의 상부 내측에는 상기 드리프트 영역(110)보다 고농도의 n형 불순물 농도는 갖는 에미터 영역(130)이 배치된다.
상기 베이스층(111)의 하부에는 고농도의 p형 도전형을 갖는 상기 콜렉터 영역(170)이 배치된다.
상기 전력 반도체 소자가 IGBT인 경우, 상기 콜렉터 영역(170)은 상기 전력 반도체 소자(100)에 홀 캐리어를 제공할 수 있다.
소수 캐리어(minority carrier)인 홀 캐리어의 주입과 상기 필드 절연 영역(146)으로 인해 상기 드리프트 영역(110) 중 상기 필드 절연 영역(146)의 하부와 인접한 영역에서의 전도도가 증가하는 전도도 변조(conductivity modulation) 현상이 발생하게 된다.
상기 에미터 영역(130) 및 상기 바디 영역(120)이 노출된 상면에는 금속을 포함하는 에미터 전극(190)이 형성될 수 있으며, 상기 콜렉터 영역(170)의 하면에서는 콜렉터 전극(180)이 형성될 수 있다.
상기 필드 절연 영역(146)은 베이스층(111)의 상부에 배치되며, 상기 표면반도체층(112)의 내부에 매립되어 배치된다.
상기 필드 절연 영역(146)은 상기 베이스층(111)의 상부에 소정의 간격으로 배치될 수 있다.
상기 필드 절연 영역(146)은 폭 방향으로 버즈-빅(bird's beak) 형상(146-1)을 가지는 산화물일 수 있다.
상기 드리프트 영역(110)에서 상기 베이스층(111)과 상기 표면반도체층(112)은 상기 개구부(145)에서 서로 접할 수 있다.
상기 개구부(145)는 상기 필드 절연 영역(146)의 버즈-빅(146-1) 사이에 배치되며, 상기 드리프트 영역(110) 내에서 전자 및 홀 캐리어가 이동하기 위한 통로일 수 있다.
상기 필드 절연 영역(146)은 버즈-빅(146-1) 형상으로 인하여, 상기 콜렉터 영역(170)으로부터 제공받은 홀 캐리어가 상기 필드 절연 영역(146)에 의해 홀 캐리어의 이동을 제한할 수 있다.
즉, 상기 필드 절연 영역(146)의 하부에 홀 캐리어가 집중적으로 축적될 수 있다.
인접하는 상기 필드 절연 영역(146)의 버즈-빅(146-1) 단부 사이의 거리가 가까울수록, 상기 필드 절연 영역(146)의 하부에 축적되는 홀 캐리어의 농도는 증가될 수 있다.
상기 필드 절연 영역(146)의 하부에 홀 캐리어가 축적되면, IGBT 소자의 전류 밀도의 증가로 인한 통전 손실(conduction loss)을 감소시켜 DC 성능을 향상시킬 수 있다.
상기 트렌치는 상기 필드 절연 영역의 내부에 이르도록 형성될 수 있다.
상기 필드 절연 영역(146)이 상기 표면반도체층(112)과 접하는 영역을 상부 절연막이라 하고, 상기 필드 절연 영역(146)이 상기 베이스 기판(111)과 접하는 영역을 하부 절연막이라 할 때, 상기 트렌치는 상기 상부 절연막의 내부에 이르도록 형성될 수 있다.
상기 트렌치가 상부 절연막의 내부에 이르도록 형성되면, 상기 트렌치 게이트의 하부에 두께 방향으로 필드 절연 영역의 두께가 두껍게 형성될 수 있어, 소자의 Cgc를 감소시킬 수 있으며, 이로 인해 유기될 수 있는 변위 전위(displacement current), IGBT의 스위칭 속도의 개선 및 음 게이트 전하 효과의 최소화를 통한 IGBT 동작 안정성을 개선할 수 있다.
상기 트렌치는 일 방향으로 길게 형성될 수 있으며, 길게 형성된 방향에 수직한 방향으로 소정의 간격을 가지며 배열될 수 있다.
상기 트렌치의 폭은 상기 필드 절연 영역(146)의 폭보다 작을 수 있다.
인접하는 상기 트렌치 사이의 거리와는 무관하게, 인접하는 상기 필드 절연 영역 사이의 간격이 좁아질 수 있어, 상기 필드 절연 영역(146)의 하부에 축적되는 홀 캐리어의 농도를 높일 수 있다. 이로 인해, 전도도 변조 현상을 극대화 할 수 있어, IGBT 소자의 전류 밀도를 향상시킬 수 있다.
상기 게이트 전극(142)는 상기 에미터 영역(130)으로부터 상기 바디 영역(120)을 관통하고, 상기 필드 절연 영역(146)의 내부에 이르도록 형성된 트렌치 내에 배치된다.
상기 게이트 절연층(144)는 상기 게이트 전극(142)과 상기 에미터 영역(130), 상기 바디 영역(120) 및 상기 표면반도체층(112) 사이에 배치된다.
상기 게이트 절연층(144)은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 절연층(144)은 700~1500Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 절연층(144)은 상기 에미터 전극(190)과 상기 게이트 전극(142)을 절연시킬 수 있다.
상기 필드 절연 영역(146)의 두께는 상기 트렌치 내부의 양측면에 형성된 상기 게이트 절연층(144)의 두께보다 두꺼울 수 있다.
상기 필드 절연 영역(146)의 두께는 3,000~12,000Å 일 수 있으나, 이에 한정되는 것은 아니다.
상기 필드 절연 영역(146)의 두께가 두꺼울수록, 상기 홀 캐리어의 축적을 통한 소자의 전류밀도를 향상시킬 수 있음과 동시에, 음 게이트 전하 현상에 강한 면역 효과를 부여할 수 있다.
상기 게이트 전극(142)은 폴리 실리콘(poly-Si)또는 금속일 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 전극(142)은 외부와 전기적으로 연결되어, 본 발명의 일 실시 예에 따른 전력 반도체 소자(100)의 동작을 제어하게 된다.
상기 게이트 전극(142)에 문턱 전압 이상의 전압이 인가되는 경우, 상기 바디 영역(120)에 채널이 형성된다.
구체적으로, 상기 게이트 전극(142)에 문턱 전압 이상의 전압이 인가되는 경우, 상기 게이트 절연막과 상기 바디영역이 접하는 영역의 전기장으로 인하여, 상기 접하는 영역의 일부가 반전(inversion)되어 전자로 구성된 채널이 형성된다.
동시에, 콜렉터 전극(180)에 인가된 양의 전압으로 인해 상기 에미터 영역(120)에 존재하는 전자는 상기 채널을 통하여 상기 드리프트 영역(110)으로 진입하여 상기 콜렉터 전극(180) 방향으로 이동하게 된다.
이때, 상기 콜렉터 영역(170)에서 제공된 홀 캐리어는 상기 에미터 전극(190) 방향으로 이동하며, 상기 필드 절연 영역(146)의 버즈-빅(146-1)에 의한 상기 개구부(145)에 의해 상기 홀 캐리어는 병목현상을 겪는다. 이로 인해, 상기 홀 캐리어는 상기 개구부(145) 주변부 및 상기 필드 절연 영역(146)의 하부에 집중적으로 축적된다.
이후, 홀 캐리어의 축적은 상기 필드 절연 영역(146) 하부에 위치한 상기 드리프트 영역(110)의 전체로 확대된다.
상기 드리프트 영역(110) 내에 고농도의 홀 캐리어의 존재는 상기 드리프트 영역(110) 전체에 전도도 변조 효과를 발생시킬 수 있으며, 이는 IGBT 소자의 전류 밀도를 향상시킬 수 있다.
이상에서 본 개시의 실시예들은 각 실시예가 독립적인 것이 아니며, 각 실시예를 병합하여 실시할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니고 후술하는 특허청구범위에 의해 결정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
100: 전력 반도체 소자 110:드리프트 영역
111: 베이스 기판, 베이스층 112: 표면반도체층
120: 바디 영역 130: 에미터 영역
140: 트렌치 게이트 141: 트렌치
142: 게이트 전극 144: 게이트 절연막
146: 필드 절연 영역 170: 콜렉터 영역 180: 콜렉터 전극 190: 에미터 전극
111: 베이스 기판, 베이스층 112: 표면반도체층
120: 바디 영역 130: 에미터 영역
140: 트렌치 게이트 141: 트렌치
142: 게이트 전극 144: 게이트 절연막
146: 필드 절연 영역 170: 콜렉터 영역 180: 콜렉터 전극 190: 에미터 전극
Claims (13)
- 제1 도전형의 베이스 기판을 마련하는 단계;
상기 베이스 기판상에 복수의 필드 절연 영역을 형성하되, 인접하는 상기 필드 절연 영역 사이에 개구부를 형성하는 단계;
상기 개구부에 의해 노출된 상기 베이스 기판의 상부에 상기 필드 절연 영역을 덮도록 표면반도체층을 형성하는 단계; 및
상기 표면반도체층의 표면으로부터 상기 필드 절연 영역의 내부에 이르도록 트렌치를 형성하는 단계;를 포함하며,
상기 필드 절연 영역이 상기 표면반도체층과 접하는 영역을 상부 절연막이라 하고, 상기 필드 절연 영역이 상기 베이스 기판과 접하는 영역을 하부 절연막이라 할 때, 상기 트렌치는 상기 상부 절연막의 내부에 이르도록 형성되는 전력 반도체 소자의 제조방법.
- 제1항에 있어서,
상기 표면반도체층은 에피택셜 공정 또는 증착 공정을 이용하여 형성되는 전력 반도체 소자의 제조방법.
- 제1항에 있어서,
상기 필드 절연 영역의 두께는 상기 트렌치 내부의 양측면에 형성된 게이트 절연층의 두께보다 두꺼운 것을 특징으로 하는 전력 반도체 소자의 제조방법
- 제1항에 있어서,
상기 베이스 기판의 상부에 절연막을 형성하는 단계;
상기 절연막의 상부에 마스킹 패턴을 형성하는 단계;
상기 마스킹 패턴 사이에 노출된 상기 베이스 기판의 상부에 필드 절연 영역을 형성하는 단계;를 포함하는 전력 반도체 소자의 제조방법.
- 제4항에 있어서,
상기 마스킹 패턴은 질화막으로 형성되는 전력 반도체 소자의 제조방법.
- 제1항에 있어서,
상기 트렌치의 폭은 상기 필드 절연 영역의 폭보다 작은 것을 특징으로 하는 전력 반도체 소자의 제조방법.
- 삭제
- 제1항에 있어서,
상기 개구부는 식각 공정을 이용하여 형성되는 전력 반도체 소자의 제조방법.
- 베이스층 및 상기 베이스층의 상부에 배치된 표면반도체층을 포함하는 제1 도전형의 드리프트 영역;
상기 표면반도체층의 상부에 배치되는 제2 도전형의 바디 영역;
상기 바디 영역의 상부에 배치되며, 상기 드리프트 영역보다 고농도의 불순물 농도를 갖는 제1 도전형의 에미터 영역;
상기 베이스층의 상부에 배치되되 상기 표면반도체층의 내부에 매립되며, 버즈-빅(bird's beak) 형상을 가지는 필드 절연 영역;
상기 필드 절연 영역 사이에 배치되는 개구부;
상기 에미터 영역으로부터 상기 바디 영역을 관통하고, 상기 필드 절연 영역의 내부에 이르도록 형성된 트렌치;
상기 트렌치 내에 배치되는 게이트 전극; 및
상기 게이트 전극과 상기 에미터 영역, 상기 바디 영역 및 상기 표면반도체층 사이에 형성된 게이트 절연층;을 포함하며,
상기 필드 절연 영역이 상기 표면반도체층과 접하는 영역을 상부 절연막이라 하고, 상기 필드 절연 영역이 상기 베이스층과 접하는 영역을 하부 절연막이라 할 때, 상기 트렌치는 상기 상부 절연막의 내부에 이르도록 형성되는 전력 반도체 소자.
- 제9항에 있어서,
상기 필드 절연 영역은 상기 베이스층의 상부에 소정의 간격으로 배치되는 전력 반도체 소자.
- 제9항에 있어서,
상기 트렌치의 폭은 상기 필드 절연 영역의 폭보다 작은 것을 특징으로 하는 전력 반도체 소자.
- 삭제
- 제9항에 있어서,
상기 필드 절연 영역의 두께는 상기 트렌치 내부의 양측면에 형성된 게이트 절연층의 두께보다 두꺼운 것을 특징으로 하는 전력 반도체 소자.
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| KR1020150010455A KR102276510B1 (ko) | 2015-01-22 | 2015-01-22 | 전력 반도체 소자 및 그 제조방법 |
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-
2015
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Patent Citations (2)
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