KR102608092B1 - 절연게이트 양극성 트랜지스터 및 제조방법 - Google Patents

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Abstract

본 발명은 절연게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor; IGBT)에 관한 것으로, 더욱 상세하게는 서로 상이한 폭을 가지는 다수의 메사 영역을 구비함으로써 홀 캐리어(Hole Carrier)의 적체 및 축적을 도모하여 전도도 변조 현상을 극대화함과 동시에, 용이한 후속 공정을 도모하도록 하는 양극성 트랜지스터에 관한 것이다.

Description

절연게이트 양극성 트랜지스터 및 제조방법{INSULATED GATE BIPOLAR TRANSISTOR AND METHOD FOR MANUFACTURING SAME}
본 발명은 절연게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor; IGBT)에 관한 것으로, 더욱 상세하게는 서로 상이한 폭을 가지는 다수의 메사 영역을 구비함으로써 홀 캐리어(Hole Carrier)의 적체 및 축적을 도모하여 전도도 변조 현상을 극대화함과 동시에, 용이한 후속 공정을 도모하도록 하는 양극성 트랜지스터에 관한 것이다.
절연게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor; IGBT)는 MOS 트랜지스터의 절연게이트 구조와 바이폴라 트랜지스터의 높은 전류 밀도를 갖는 특성을 결합시킨 이상적인 소자이다.
구체적으로, 절연게이트 양극성 트랜지스터의 장점으로는 양극성(Bipolar) 동작이라는 장점이 있으며, 이는 전도도 변도(Conductivity Modulation) 현상을 발생킴으로써 온 저항을 크게 줄일 수 있다.
도 1은 종래의 절연게이트 양극성 트랜지스터에 대한 단면도이고; 도 2는 메사 영역 폭 크기에 따라 전도도 변조 현상이 증가되는 것을 보여주는 그래프이다.
도 1을 참고하면, 종래의 IGBT 기술은 전도도 변조 현상을 극대화하는 쪽으로 개발되어 왔으며, 이를 위하여 홀 캐리어(Hole Carrier)를 양극성 트랜지스터(9) 내부에 축적시키는 것이 일반적이다. 전도도 변조 현상을 극대화하기 위하여 인접한 한 쌍의 트렌치 게이트 영역(910) 사이에 형성되는 메사(Mesa) 영역(M)의 폭을 줄여 홀 캐리어의 적체를 유도함으로써 축적하는 것이 일반적이다(도 2 참조).
따라서, 홀 캐리어의 적체를 유도하기 위해서는 전술한 바와 같이 메사 영역(M)의 폭 크기가 소정 수준 이하로 형성되어야 한다. 이러한 경우, 에미터 영역(930), 이온주입영역(950) 및/또는 패드(970) 형성시 충분한 공간 확보가 어려워 더욱 세밀하고 복잡한 후속 공정을 필요로 한다. 예를 들어 인접한 트렌치 게이트 영역(910) 간 이격 거리가 지나치게 짧아져 에미터 영역(930) 및/또는 이온주입영역 형성(950)을 위한 레지스트 패턴이 파일 변경될 가능성이 존재한다. 따라서 메사 영역(M)의 폭을 좁히는 종래의 방식은 곧 공정 비용 및 소요 시간이 증가하는 일 요인이 될 수밖에 없다.
이와 같은 문제점을 해결하고자, 본 발명의 발명자는 MOSFET 동작 영역에서 인접한 트렌치 게이트 영역 간 충분한 이격 거리를 유지하여 용이한 후속 공정을 진행 가능하도록 하면서도, 홀 캐리어의 적체를 더욱 쉽게 유도 가능한 절연게이트 양극성 트랜지스터 및 제조방법을 제시하고자 한다.
한국공개특허 제10-2009-0070516호 '절연게이트 양극성 트랜지스터 및 그 제조방법'
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 서로 상이한 폭을 가지는 다수의 메사 영역을 구비함으로써 홀 캐리어(Hole Carrier)의 적체 및 축적을 도모하여 전도도 변조 현상을 극대화함과 동시에, MOSFET 동작 영역의 용이한 후속 공정을 도모하도록 하는 절연게이트 양극성 트랜지스터 및 제조방법을 제공하는데 그 목적이 있다.
더욱 상세하게는, 본 발명은 MOSFET 동작 영역의 메사 영역인 제1 영역에 넓은 메사 폭을, BJT 영역의 메사 영역인 제2 영역에 좁은 메사 폭을 형성함으로써, 제2 영역에서의 홀 캐리어의 축적 및 제1 영역의 바디 영역 상에 진행되는 후속 공정을 모두 용이하게 하는 절연게이트 양극성 트랜지스터 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 제1 영역보다 좁은 메사 폭을 가지는 다수의 제2 영역이 반복 배치되도록 함으로써 제한된 폭 범위 내에서 제2 메사 영역이 더욱 좁은 폭을 가지도록 하여 전도도 변조 현상을 더욱 극대화하는 절연게이트 양극성 트랜지스터 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 바디 영역의 불순물 농도보다 높은 농도를 가지는 제1 도전형의 제1 및 제2 바디컨택영역을 형성하여, 캐리어 홀이 쉽게 이동 가능하므로 스위칭 속도가 더욱 빨라지는 양극성 트랜지스터 및 제조방법을 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터는 콜렉터 전극; 상기 콜렉터 전극 상에 형성되는 제1 도전형의 콜렉터층; 상기 콜렉터층 상에 형성되는 제2 도전형의 버퍼층; 상기 버퍼층 상에 형성되는 제2 도전형의 드리프트 영역; 상기 드리프트 영역 상에 형성되는 제1 도전형의 바디 영역; 상기 바디 영역의 표면으로부터 상기 바디 영역을 관통하여 형성되어, 상기 바디 영역에서 제1 영역 및 제2 영역을 분리하는 다수의 트렌치 게이트 영역; 상기 트렌치 게이트 영역의 표면을 커버하는 층간절연막; 및 제1 영역에서 상기 바디 영역의 표면에 상호 이격되어 배설되는 제2 도전형의 에미터 영역;을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터에 구비되는 상기 인접한 트렌치 게이트 영역들은 상기 제1 및 제2 영역의 경계 측에 형성되며, 인접한 트렌치 게이트 영역들 간 수평 이격 폭은 서로 상이한 크기로 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터의 상기 제1 영역에서 상기 에미터 영역과 중첩되도록 배설되는 제1 도전형의 제1 바디컨택영역; 및 상기 제2 영역에서 상기 바디 영역 표면에 배설되는 제1 도전형의 제2 바디컨택영역;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터의 상기 제1 영역은 제1 메사 영역을 규정하고, 상기 제2 영역은 제2 메사 영역을 규정하며, 상기 제1 메사 영역은 그 폭 크기가 제2 메사 영역의 폭 크기보다 크게 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터의 제1 영역 및 제2 영역은 수평 방향으로 연장됨에 따라 반복적으로 배치되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터의 상기 제1 영역과 인접하여 다수의 제2 영역이 연속적으로 배치되며, 상기 바디 영역의 표면으로부터 상기 바디 영역을 관통하여 형성되어, 상기 바디 영역에서 인접한 제2 영역들 간 경계를 형성하는 소자분리막을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터의 상기 제1 영역은 제1 메사 영역을 규정하고, 상기 제2 영역은 제2 메사 영역을 규정하며, 상기 제1 메사 영역은 그 폭 크기가 제2 메사 영역의 폭 크기보다 크게 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터는 콜렉터 전극; 상기 콜렉터 전극 상에 형성되는 제1 도전형의 콜렉터층;
상기 콜렉터층 상에 형성되는 제2 도전형의 버퍼층; 상기 버퍼층 상에 형성되는 제2 도전형의 드리프트 영역; 상기 드리프트 영역 상에 형성되는 제1 도전형의 바디 영역; 상기 바디 영역의 표면으로부터 상기 바디 영역을 관통하여 형성되어, 상기 바디 영역에서 제1 영역 및 제2 영역을 분리하는 다수의 트렌치 게이트 영역; 상기 트렌치 게이트 영역의 표면을 커버하는 층간절연막; 제1 영역에서 상기 바디 영역의 표면에 상호 이격되어 배설되는 제2 도전형의 에미터 영역; 상기 제1 영역에서 상기 에미터 영역과 중첩되도록 배설되는 제1 도전형의 제1 바디컨택영역; 및 상기 제2 영역에서 상기 바디 영역 표면에 배설되는 제1 도전형의 제2 바디컨택영역;을 포함하며, 상기 제1 영역은 그 폭 크기가 상기 제2 영역의 폭 크기와 상이하도록 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터의 상기 인접한 트렌치 게이트 영역들은 상기 제1 및 제2 영역의 경계 측에 형성되며, 내벽을 따라 산화막을 통해 형성되는 게이트 절연막; 및 상기 게이트 절연막 내벽 상에 매립되는 게이트 전극;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터의 상기 제1 영역은 그 폭 크기가 상기 제2 영역의 폭 크기보다 크게 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터의 상기 제1 영역은 제1 메사 영역을 규정하고, 상기 제2 영역은 제2 메사 영역을 규정하며, 제1 영역 및 제2 영역은 수평 방향으로 연장됨에 따라 반복적으로 배치되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터에서 상기 제1 영역과 인접하여 다수의 제2 영역이 연속적으로 배치되며, 상기 바디 영역의 표면으로부터 상기 바디 영역을 관통하여 형성되어, 상기 바디 영역에서 인접한 제2 영역을 분리하는 소자분리막을 추가로 포함하고, 상기 제1 영역은 그 폭 크기가 제2 영역의 폭보다 크게 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터 제조방법은 제1 도전형의 콜렉터층 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 드리프트 영역을 형성하는 단계; 상기 드리프트 영역 상에 바디 영역을 형성하는 단계; 상기 바디 영역 표면에 레지스트 패턴을 형성하고 상기 패턴을 마스크로, 제1 영역에서 바디 영역 표면에 제2 도전형의 고농도 불순물을 주입하여 에미터 영역을 형성하는 단계; 및 상기 바디 영역의 표면으로부터 상기 바디 영역을 관통하여 트렌치 게이트 영역을 형성하여 BJT 영역인 제2 영역으로부터 MOSFET 동작 영역인 제1 영역을 구획하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터 제조방법에서, 수평 방향을 따라 인접한 트렌치 영역들 간 이격 거리는 서로 상이하게 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터 제조방법에서, 상기 제1 영역은 그 폭 크기가 제2 영역의 폭 크기보다 크게 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터 제조방법에서, 제1 영역 및 제2 영역은 수평 방향으로 연장됨에 따라 반복적으로 배치되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터 제조방법은, 상기 바디 영역의 표면으로부터 상기 바디 영역을 관통하여 형성되어, 상기 바디 영역에서 인접한 제2 영역들 간 경계를 형성하는 소자분리막을 형성하는 단계를 추가로 포함하여, 상기 제1 영역과 인접하여 다수의 제2 영역이 연속적으로 배치되도록 하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 절연게이트 양극성 트랜지스터 제조방법은 제1 도전형의 콜렉터층 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 드리프트 영역을 형성하는 단계; 상기 드리프트 영역 상에 바디 영역을 형성하는 단계; 상기 바디 영역 표면에 레지스트 패턴을 형성하고 상기 패턴을 마스크로, 제1 영역에서 바디 영역 표면에 제2 도전형의 고농도 불순물을 주입하여 에미터 영역을 형성하는 단계; 상기 바디 영역의 표면으로부터 상기 바디 영역을 관통하여 트렌치 게이트 영역을 형성하여 제2 영역으로부터 상기 제2 영역보다 넓은 폭을 가지는 제1 영역을 구획하는 단계; 제1 영역에서 상기 에미터 영역과 부분 중첩된 측에 제1 도전형의 고농도 불순물인 제1 바디컨택영역을 형성하는 단계; 및 제2 영역에서 바디 영역의 표면에 제1 도전형의 고농도 불순물을 주입하여 제2 바디컨택영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 서로 상이한 폭을 가지는 다수의 메사 영역을 구비함으로써 홀 캐리어(Hole Carrier)의 적체 및 축적을 도모하여 전도도 변조 현상을 극대화함과 동시에, MOSFET 동작 영역의 용이한 후속 공정을 도모하도록 하는 효과가 도출될 수 있다.
더욱 상세하게는, 본 발명은 MOSFET 동작 영역의 메사 영역인 제1 영역에 넓은 메사 폭을, BJT 영역의 메사 영역인 제2 영역에 좁은 메사 폭을 형성함으로써, 제2 영역에서의 홀 캐리어의 축적 및 제1 영역의 바디 영역 상에 진행되는 후속 공정을 모두 용이하게 하는 효과가 있다.
또한, 본 발명은 제1 영역보다 좁은 메사 폭을 가지는 다수의 제2 영역이 반복 배치되도록 함으로써 제한된 폭 범위 내에서 제2 메사 영역이 더욱 좁은 폭을 가지도록 하여 전도도 변조 현상을 더욱 극대화하는 효과를 가진다.
또한, 본 발명은 바디 영역의 불순물 농도보다 높은 농도를 가지는 제1 도전형의 제1 및 제2 바디컨택영역을 형성하여, 캐리어 홀이 쉽게 이동 가능하므로 스위칭 속도가 더욱 빨라지는 효과를 나타낸다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 종래의 절연게이트 양극성 트랜지스터에 대한 단면도이고;
도 2는 메사 영역 폭 크기에 따라 전도도 변조 현상이 증가되는 것을 보여주는 그래프이고;
도 3은 본 발명의 일 실시예에 따른 절연게이트 양극성 트랜지스터에 대한 단면도이고;
도 4는 본 발명의 다른 실시예에 따른 절연게이트 양극성 트랜지스터에 대한 단면도이고;
도 5 내지 도 11은 본 발명의 일 실시예에 따른 절연게이트 양극성 트랜지스터 제조방법을 설명하기 위한 개략적인 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
이하 명세서 내용에 있어서, 일 구성요소가 타 구성요소의 "위(On)", "상", "상측" 또는 "상부"에 배치 또는 위치한다고 지칭하는 것은, 일 구성요소가 타 구성요소의 상부 표면에 접촉되어 위치하는 것과 아울러, 타 구성요소 층과 일정 거리 이격되어 배치되는 것을 모두 포함하는 개념이다. 그리고 일 구성요소가 타 구성요소와 이격되어 배치되는 경우에는 양 구성요소들 사이에 또 다른 구성요소가 더 배치될 수 있다. 또한, 일 구성요소가 "타 구성요소 상에 직접" 배치되는 경우 또는 "바로 위"에 배치되는 경우에는 양 구성요소들 사이에 또 다른 구성요소가 배치될 수 없다.
또한, 이하에서 "제1" 및 "제2"의 구성이 기재되어 있으나, "제2"의 구성이 "제1"의 구성을 전제로 하는 것은 아니며 단지 설명의 편의를 위한 것일 뿐임을 유의하여야 한다.
한편, 일 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 기재된 순서와 상이하게 발생할 수도 있다. 예를 들어, 연속하는 두 블록의 기능 또는 동작이 실질적으로 동시에 수행될 수도 있으며, 거꾸로 수행될 수도 있다.
이하 설명하는 실시예에서 제1 도전형은 P-type을, 제2 도전형은 N-type을 예로 들고 있으나 반드시 이에 한정되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 절연게이트 양극성 트랜지스터에 대한 단면도이고; 도 4는 본 발명의 다른 실시예에 따른 절연게이트 양극성 트랜지스터에 대한 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 절연게이트 양극성 트랜지스터에 대하여 상세히 설명한다.
도 3을 참고하면, 본 발명은 절연게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor; IGBT)에 관한 것으로, 더욱 상세하게는 서로 상이한 폭을 가지는 다수의 메사 영역을 구비함으로써 홀 캐리어(Hole Carrier)의 적체 및 축적을 도모하여 전도도 변조 현상을 극대화함과 동시에, 용이한 후속 공정을 도모하도록 하는 양극성 트랜지스터에 관한 것이다.
이를 위하여, 상기 절연게이트 양극성 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 동작 영역의 메사 영역인 제1 영역(A1)과, BJT(Bipolar Junction Transistor) 영역의 메사 영역인 제2 영역(A2)을 포함할 수 있다. 이러한 제1 영역(A1) 및 제2 영역(A2)은 트렌치 게이트 영역 등에 의하여 상호 분리되어 있으며, 제1 영역(A1) 및 제2 영역(A2)이 번갈아서 반복적으로 배치될 수도, 또는 제1 영역(A2)과 인접하여 다수의 제2 영역(A2)이 소자분리막에 의하여 분리되어 반복 배치될 수도 있고 상세한 내용은 후술하도록 한다.
먼저 하측에는 예를 들어 AlMoNiAu 합금으로 형성되는 콜렉터 전극(110)이, 상기 콜렉터 전극(110) 상에는 반도체층으로서의 제1 도전형의 고농도 불순물 영역인 콜렉터층(120)이 형성된다. 상기 콜렉터층(120) 상에는 버퍼층(130)이 형성되며 이는 제2 도전형의 고농도 불순물 영역일 수 있다. 또한, 버퍼층(130) 상에는 제2 도전형의 불순물 영역인 드리프트 영역(140)이 형성된다. 예를 들어 드리프트 영역(140)은 제2 도전형의 저농도 불순물 영역일 수 있다. 후술하는 바와 같이, 콜렉터층(120), 버퍼층(130) 및 드리프트 영역(140)은 예를 들어 에피택시얼(Epitaxial) 공정을 이용하여 형성될 수 있으나 이에 별도의 제한이 있는 것은 아니다.
형성된 드리프트 영역(140) 상에는 제1 도전형의 불순물 영역인 바디 영역(150)이 형성되며 상기 바디 영역(150) 내에는 채널 영역(151)이 형성된다. 이러한 채널 영역(151)은 게이트 전압을 온(On) 하면 제2 도전형으로 반전되어 전류 경로를 형성하는 부분이다.
또한, 바디 영역(150)의 표면으로부터 상기 바디 영역(150)을 관통하여 트렌치 게이트 영역(160)이 형성된다. 이러한 게이트 영역(160)은 바디 영역(150)의 표면으로부터 상기 바디 영역(150)을 관통하여 그 저부가 대략 드리프트 영역(140)을 부분 관통하도록 형성되는 것이 더욱 바람직하다. 이러한 트렌치 게이트 영역(160)은 상호 수평 이격되어 다수 형성되며, 제1 영역(A1)과 제2 영역(A2)을 상호 물리적으로 분리시킬 수 있다. 즉, 인접한 2 개의 트렌치 게이트 영역(160)에 의하여 제1 영역(A1) 내에 제1 메사 영역(M1)을 규정하고, 제1 영역(A1)을 규정하는 트렌치 게이트 영역들(160)과 외측으로 이격 형성되는 또 다른 트렌치 게이트 영역(160)에 의하여 제2 영역(A2) 내에 제2 메사 영역(M2)을 규정한다.
여기에서, 제1 메사 영역(M1)의 폭은 제2 메사 영역(M2)의 폭보다 넓은 크기를 가지도록 하는 것이 바람직하다. 즉, 제1 메사 영역(M1)은 넓은 메사 폭을, 제2 메사 영역(M2)은 좁은 메사 폭을 가지며, '넓은' 메사 폭과, '좁은' 메사 폭은 상호 간에 상대적인 크기인 것을 유념하여야 한다.
트렌치 게이트 영역(160)은 그 테두리를 따라, 예를 들어 U자형으로 형성되는 게이트 절연막(161)과, 게이트 절연막(161)의 홈 형상의 내벽을 채우는 게이트 전극(163)이 형성된다. 예를 들어 게이트 절연막(161)은 실리콘 산화막으로, 게이트 전극은 제2 도전형 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 이러한 트렌치 게이트 영역(160)은 전술한 바와 같이, 상호 일정 거리 이격되어 복수개 형성되어 있다.
그리고 게이트 영역(160)의 표면은 층간절연막(170)으로 커버되어 있으며, 이러한 층간절연막(170)을 개재하여 후술할 에미터 영역(181), 제1 바디컨택영역(183) 및 제2 바디컨택영역(185)이 배치된 소자의 표면상에는 에미터 전극(190)이 배치된다. 이러한 에미터 전극(190)은 예를 들어 폴리실리콘막일 수 있다.
또한, 제1 영역(A1)에서 바디 영역(150)의 표면에는 제2 도전형의 고농도 불순물 영역인 에미터 영역(181)이 상호 이격되며 예를 들어 띠 형상으로 배설되어 있다. 이러한 에미터 영역(181)은 그 일단 측이 게이트 절연막(161)의 일 측면과 접촉하고, 타단 측이 후술할 제1 도전형의 고농도 불순물 영역인 제1 바디컨택영역(183)과 접촉하거나 중첩되도록 형성된다.
제1 영역(A1)에 형성되는 제1 바디컨택영역(183)은 그 양단이 각각 에미터 영역(181)과 접촉하거나 일부 중첩되며 그 저부가 바디 영역(150)과 접촉되도록 배치된다. 이러한 이온주입영역(183)의 불순물 농도는 바디 영역(150)의 불순물 농도보다 높게 형성되며, 캐리어 홀이 제1 바디컨택영역(183)을 통해 쉽게 이동 가능하므로 스위칭 속도가 더욱 빨라지는 효과가 있다.
또한, 제2 영역(A2)에는 바디 영역(150)의 표면에 제1 도전형의 고농도 불순물 영역인 제2 바디컨택영역(183)이 배설된다. 이러한 제2 영역(A2)에는 제2 도전형의 고농도 에미터 영역(181)과 대응되는 영역이 형성되어 있지 않도록 하는 것이 바람직하다. 따라서, 좁은 메사 폭을 가지는 제2 메사 영역(M2)이 형성되더라도 상대적으로 용이한 후속 공정을 도모할 수 있는 이점이 발생한다.
이하에서는 종래의 절연게이트 양극성 트랜지스터의 동작방식 및 문제점과, 본 발명의 일 실시예에 따른 양극성 트랜지스터의 이점에 대하여 상세히 설명하도록 한다.
먼저 게이트 전극(163)과 에미터 전극(190) 간 게이트 전압을 인가하여 게이트를 온(On) 하면 채널 영역(151)이 반전되어 전류 경로가 형성된다. 채널 영역(151)을 통하여 에미터 전극(190)으로부터 전자가 드리프트 영역(140) 측으로 주입되고, 콜렉터 전극(110)으로부터 드리프트 영역(140) 측으로 캐리어 홀이 주입된다.
즉, 콜렉터 전극(110)으로부터 캐리어 홀이 발생함으로써 전자와 캐리어 홀에 의한 전도도 변조가 일어나며, 전도도 변조에 의하여 캐리어 홀이 증가하는 현상에 따라 드리프트 영역(140) 측 저항은 대폭 저하되며 전류 용량은 증가할 수 있는 것이다.
그리고 게이트 오프(Off) 하면, 제2 도전형으로 반전된 채널 영역(151)이 다시 제1 도전형으로 되돌아가며, 에미터 전극(190)으로부터의 전자 주입이 정지된다. 그리고 나서, 드리프트 영역(140)에 축적된 전자는 콜렉터 전극(110)으로, 캐리어 홀은 에미터 전극(190)으로 유동한다.
이러한 동작 과정에서, 전도도 변조 현상을 극대화하기 위하여 인접한 한 쌍의 트렌치 게이트 영역(160) 사이에 형성되는 메사(Mesa) 영역(M)의 폭을 줄여 홀 캐리어의 적체를 유도함으로써 축적하는 것이 일반적이다. 따라서, 홀 캐리어의 적체를 유도하기 위해서는 전술한 바와 같이 메사 영역(M)의 폭 크기가 소정 수준 이하로 형성되어야 한다. 이러한 경우, 에미터 영역(181) 및 제1 바디컨택영역(183) 형성시 충분한 공간 확보가 어려워 더욱 세밀하고 복잡한 후속 공정을 필요로 한다. 이는 곧 공정 비용 및 소요 시간이 증가하는 일 요인이 될 수밖에 없다. 더욱 상세하게는, 띠 형상의 에미터 영역(181)을 배설한 이후, 상기 에미터 영역(181)과 중첩되는 제1 바디컨택영역(183)을 형성하는 것이 매우 어려워진다. 좁은 폭 크기를 가지는 메사 영역(M) 상에 레지스트 패턴을 형성하고 이를 마스크로 이온주입공정을 통해 제1 바디컨택영역(183)을 형성하여야 하는데 인접한 레지스트 패턴 파일이 변경될 가능성이 높기 때문이다.
전술한 문제점들을 해결하기 위해, 본 발명의 일 실시예에 따른 절연게이트 양극성 트랜지스터는, 에미터 영역(181)과 중첩된 위치에 제1 바디컨택영역(183)이 형성되는 제1 영역(A1)에서는 넓은 메사 폭을 가지는 제1 메사 영역(M1)이 형성되도록 하여 용이한 후속 공정을 도모하고, 에미터 영역(181)과 대응되는 구성이 형성되지 않는 제2 영역(A2)에서는 상대적으로 좁은 메사 폭을 가지는 제2 메사 영역(M2)이 형성되어 캐리어 홀 축적을 가능하도록 한다.
즉, 제1 영역(A1)의 경계 측에 배치되는 트렌치 게이트 영역(160) 간의 이격 거리가, 제2 영역(A2)의 경계 측에 배치되는 트렌치 게이트 영역(160) 간의 이격 거리보다 크게 형성되도록 하는 것이다. 그러므로 제1 영역(A1)은 충분한 수평 거리를 가지고 형성되고 그만큼의 여유 공간이 확보될 수 있다.
또한, 전술한 바와 같이 도 3과 같이 제1 영역(A1) 및 제2 영역(A2)이 번갈아가며 반복적으로 배치될 수도, 또는 도 4와 같이 제1 영역(A2)과 인접하여 다수의 제2 영역(A2)이 소자분리막(165)에 의하여 분리되어 반복 배치될 수도 있다. 상세하게는, 제1 영역(A1)의 경계 측에 형성되는 트렌치 게이트 영역(160)의 외측으로 이격되어 소자분리막(165)이 다수 형성될 수 있다. 이러한 소자분리막들(165)의 이격 거리는 실질적으로 동일한 것이 바람직하다. 소자분리막들(165)에 의하여 다수의 제2 영역(A2) 및 그에 따른 다수의 제2 메사 영역(M2)이 형성될 수 있다. 다수의 제2 메사 영역(M2)이 연속적으로 반복 형성되는 경우, 제1 영역(A1) 및 제2 영역(A2)이 반복 형성되는 것에 비하여 제한된 폭 범위 내에서 제2 메사 영역(M2)이 더욱 좁은 폭을 가지도록 형성하는 것이 가능하다. 따라서 캐리어 홀 축적이 더욱 용이해지는 특성을 가질 수 있다.
본 발명의 양극성 트랜지스터(1)의 구체적인 동작방식을 살펴보면, 에미터 전극(190)과 콜렉터 전극(110) 사이에 플러스 전압을 인가하고 게이트 전극(163)에 문턱 전압보다 높은 전압을 인가하여 게이트 온하면, 채널 영역(151)이 제2 도전형으로 반전한다. 이후 에미터 전극(190)으로부터 전자가 제1 영역(A1)을 통하여 에미터 영역(181), 채널 영역(151), 드리프트 영역(140) 및 콜렉터층(120)을 개재하여, 콜렉터 전극(110)으로 이동한다. 따라서, 콜렉터 전극(110)으로부터 에미터 전극(190)으로 전류가 흐른다.
그리고 게이트 오프하면, 드리프트 영역(140) 내 존재하면 전자 및 홀 캐리어가 각각 콜렉터 전극(110) 및 에미터 전극(190)으로 이동하며, 홀 캐리어는 제1 및 제2 바디컨택영역(183, 185)을 통해 에미터 전극(190)으로 이동한다.
상기 동작 과정에서, 좁은 메사 폭을 가지는 제2 메사 영역(M2)에서 홀 캐리어의 적체 및 축적을 유도하여 전도도 변조 현상을 극대화함과 동시에, 넓은 메사 폭을 가지는 제1 메사 영역(M1)으로 인하여 제1 메사 영역(M1) 상측에 형성되는 제1 바디컨택영역(183) 등의 용이한 형성을 도모할 수 있다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 절연게이트 양극성 트랜지스터 제조방법을 설명하기 위한 개략적인 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 절연게이트 양극성 트랜지스터 제조방법에 대하여 상세히 설명하도록 한다.
먼저, 도 5를 참고하면 예를 들어 제1 도전형의 콜렉터층(120) 상측에 버퍼층(130)을 형성한다. 예를 들어 버퍼층(130)은 제2 도전형의 고농도 불순물 영역으로 이루어지며, 이러한 버퍼층(130)은 일 예로 에피택시얼 성장에 의하여 형성될 수 있다.
그리고 버퍼층(130) 상측에 드리프트 영역(140)을 형성한다. 드리프트 영역(140)은 제2 도전형의 저농도 불순물 영역으로 이루어질 수 있다. 이러한 버퍼층(130) 및 드리프트 영역(140)은 일 예로 에피택시얼 성장에 의하여 형성될 수 있다.
드리프트 영역(140)의 표면에 바디 영역(150)을 형성하며, 이러한 바디 영역(150)은 예를 들어 제1 도전형의 불순물을 주입하고 어닐링하여 형성하는 것이 가능하다.
그리고 나서, 도 6을 참고하면, 바디 영역(150)의 표면에서, 제1 영역(A1)과 대응되는 위치에 띠 형상 개구의 제1 레지스트 패턴(R1)을 형성하고, 이러한 패턴(R1)을 마스크로, 바디 영역(150)의 표면에 제2 도전형의 고농도 불순물을 주입하며, 그 이후 상기 제1 레지스트 패턴(R1)을 제거한다. 주입된 불순물을 통하여 에미터 영역(181)을 포함한 띠 형상의 영역이 제1 영역(A) 측 바디 영역(150)의 표면에 형성된다.
이후, 도 7을 참고하면, 제1 영역(A1) 측 띠 형상의 영역의 표면 상에, 그리고 제2 영역(A2) 상에 차폐막으로서 산화막을 증착(미도시)하여, 에칭용 마스크를 형성한다. 그리고 개구를 통해 에칭 공정을 수행하여 바디 영역(150)의 표면으로부터 상기 바디 영역(150)을 관통하여 드리프트 영역(140)을 부분 관통하는 트렌치 게이트 영역(160)의 내벽을 형성할 수 있다. 이에 의하여 바디 영역(150)의 표면 상에서 제1 영역(A1) 및 제2 영역(A2)이 물리적으로 분리된다. 여기에서, 넓은 메사 폭을 가지는 제1 메사 영역(M1) 및 좁은 메사 폭을 가지는 제2 메사 영역(M2)을 형성하기 위하여, 트렌치 게이트 영역(160) 내벽이 형성된 홀 간 수평 이격 거리는 인접한 트렌치 게이트 영역(160) 홀 간 상이한 크기로 형성되는 것이 바람직하다. 또한, 제1 영역(A1)의 경계 측에서 형성된 한 쌍의 트렌치 게이트 영역(160) 홀 간 이격 거리가, 제2 영역(A2)의 경계 측에 형성된 게이트 영역(160) 및 제1 영역(A1)의 경계 측에 형성된 홀과의 이격 거리보다 크게 형성되는 것이 더욱 바람직하다.
또한, 도 5와 같이 다수의 제2 메사 영역(M2)을 연속적으로 반복 형성하고자 하는 경우, 소자분리막(165)이 배설될 내벽을 트렌치 게이트 영역(160)이 위치할 내벽 형성시 함께 형성하는 것이 바람직하다. 해당 공정 종료 후 산화막을 제거한다.
후속 공정으로, 도 8을 참고하면, 게이트 영역(160) 그리고 필요한 경우 소자분리막(165) 형성 영역에 형성된 내벽에 산화막을 형성하여 상기 내벽을 따라 게이트 절연막(161)이 형성되도록 한다. 그리고 나서 게이트 절연막(161) 내벽 상에 제2 도전형 불순물이 도핑된 폴리실리콘(P)을 매립하여 홈 형상의 내벽이 채워지도록 한다.
이후 공정에서, 도 9를 참고하면, 제1 영역(A1) 상에서 제1 바디컨택영역(183) 제외한 측, 그리고 제2 영역(A2)의 바디 영역(150) 표면에 제2 레지스트 패턴(R2)이 형성되도록 하여, 이를 마스크로 제1 도전형의 고농도 불순물을 이온 주입하고 제2 레지스트 패턴(R2)을 제거한다. 그리고 나서 주입된 제1 도전형의 고농도 불순물에 열처리 공정을 수행하여 제1 및 제2 바디컨택영역(183, 185)을 형성하고, 이러한 바디컨택영역들(183, 185)은 그 상측이 바디 영역(150) 저부와 직접적으로 접촉되도록 한다.
그 후, 도 10을 참고하면, 바디 영역(150) 및 게이트 영역(160), 그리고 필요한 경우 소자분리막(165)의 상부 표면 상에 층간절연막(170)으로서의 절연막을 적층한다. 또한, 층간절연막(170)이 형성되는 절연막의 표면 및 에미터 영역(181) 일부 표면과 중첩되는 위치 상에 제3 레지스트 패턴(R3)을 형성한 이후, 제3 레지스트 패턴(R3)을 마스크로 하여 절연막을 식각한다. 따라서, 게이트 영역(160) 및 소자분리막(165)의 표면을 커버하는 층간절연막(170)이 형성된다. 그리고 나서 제3 레지스트 패턴(R3)을 제거한다.
그리고 도 11을 참고하면, 노출된 제1 및 제2 바디컨택영역(183, 185), 에미터 영역(181), 층간절연막(170) 상에 도전층을 적층함으로써 게이트 배선 및 게이트 패드가 형성될 수 있다.
마지막으로 제1 도전형의 콜렉터층(120) 표면 상에 콜렉터 전극(110)이 형성되며, 전술한 바와 같이 이러한 콜렉터 전극(110)은 AlMoNiAu로 이루어진 합금일 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
1 : 절연게이트 양극성 트랜지스터
110 : 콜렉터 전극 120 : 콜렉터층
130 : 버퍼층 140 : 드리프트 영역
150 : 바디 영역 151 : 채널 영역
160 : 트렌치 게이트 영역 161 : 게이트 절연막
163 : 게이트 전극 165 : 소자분리막
170 : 층간절연막
181 : 에미터 영역 183 : 제1 바디컨택영역
185 : 제2 바디컨택영역
190 : 에미터 전극
A1 : 제1 영역 A2 : 제2 영역
M1 : 제1 메사 영역 M2 : 제2 메사 영역
R1 : 제1 레지스트 패턴 R2 : 제2 레지스트 패턴
R3 : 제3 레지스트 패턴

Claims (18)

  1. 콜렉터 전극;
    상기 콜렉터 전극 상에 형성되는 제1 도전형의 콜렉터층;
    상기 콜렉터층 상에 형성되는 제2 도전형의 버퍼층;
    상기 버퍼층 상에 형성되는 제2 도전형의 드리프트 영역;
    상기 드리프트 영역 상에 형성되는 제1 도전형의 바디 영역;
    상기 바디 영역의 표면으로부터 상기 바디 영역을 관통하여 형성되어, 상기 바디 영역에서 제1 영역 및 제2 영역을 분리하는 다수의 트렌치 게이트 영역;
    상기 트렌치 게이트 영역의 표면을 커버하는 층간절연막;
    제1 영역에서 상기 바디 영역의 표면에 상호 이격되어 배설되는 제2 도전형의 에미터 영역;
    상기 층간절연막 상의 에미터 전극;
    상기 제1 영역에서 상기 에미터 영역과 중첩되어 상기 에미터 전극과 컨택하는 제1 도전형의 제1 바디컨택영역; 및
    상기 제2 영역에서 상기 바디 영역 표면 상에서 상기 에미터 전극과 컨택하는 제1 도전형의 제2 바디컨택영역;을 포함하고,
    상기 제1 영역은 제1 메사 영역을 규정하고, 상기 제2 영역은 제2 메사 영역을 규정하며, 상기 제1 메사 영역은 제2 메사 영역 대비 큰 폭 크기를 가지는, 절연게이트 양극성 트랜지스터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    제1 영역 및 제2 영역은 수평 방향으로 연장됨에 따라 반복적으로 형성되는, 절연게이트 양극성 트랜지스터.
  6. 제1항에 있어서,
    상기 제1 영역과 인접하여 다수의 제2 영역이 연속적으로 배치되며,
    상기 바디 영역의 표면으로부터 상기 바디 영역을 관통하여 형성되어, 상기 바디 영역에서 인접한 제2 영역들 간 경계를 형성하는 소자분리막;을 추가로 포함하는, 절연게이트 양극성 트랜지스터.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 인접한 트렌치 게이트 영역들은 상기 제1 및 제2 영역의 경계 측에 형성되며, 내벽을 따라 산화막을 통해 형성되는 게이트 절연막; 및 상기 게이트 절연막 내벽 상에 매립되는 게이트 전극;을 포함하는, 절연게이트 양극성 트랜지스터.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제1 도전형의 콜렉터층 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역 상에 바디 영역을 형성하는 단계;
    상기 바디 영역 표면에 레지스트 패턴을 형성하고 상기 패턴을 마스크로, 제1 영역에서 바디 영역 표면에 제2 도전형의 고농도 불순물을 주입하여 에미터 영역을 형성하는 단계;
    상기 바디 영역의 표면으로부터 상기 바디 영역을 관통하여 트렌치 게이트 영역을 형성하여 BJT 영역인 제2 영역으로부터 MOSFET 동작 영역인 제1 영역을 구획하는 단계;
    상기 제1 영역의 바디 영역 내에서 상기 에미터 영역과 중첩되도록 제1 바디컨택영역을 형성하는 단계;
    상기 제2 영역의 바디 영역 내 제2 바디컨택영역을 형성하는 단계;
    상기 트렌치 게이트 영역 상에 층간절연막을 형성하는 단계; 및
    상기 층간절연막 상에 에미터 전극을 형성하는 단계;를 포함하고,
    상기 에미터 전극은
    상기 제1 바디컨택영역 및 제2 바디컨택영역과 컨택하며,
    상기 제1 영역은 제1 메사 영역을 규정하고, 상기 제2 영역은 제2 메사 영역을 규정하며, 상기 제1 메사 영역은 제2 메사 영역 대비 큰 폭 크기를 가지는, 절연게이트 양극성 트랜지스터 제조방법.
  14. 삭제
  15. 삭제
  16. 제13항에 있어서,
    제1 영역 및 제2 영역은 수평 방향으로 연장됨에 따라 번갈아서 반복적으로 배치되는, 절연게이트 양극성 트랜지스터 제조방법.
  17. 제13항에 있어서,
    상기 바디 영역의 표면으로부터 상기 바디 영역을 관통하여 형성되어, 상기 바디 영역에서 인접한 제2 영역들 간 경계를 형성하는 소자분리막을 형성하는 단계;를 추가로 포함하여,
    상기 제1 영역과 인접하여 다수의 제2 영역이 연속적으로 배치되도록 하는, 절연게이트 양극성 트랜지스터 제조방법.
  18. 삭제
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