KR20100064263A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR20100064263A
KR20100064263A KR1020080122790A KR20080122790A KR20100064263A KR 20100064263 A KR20100064263 A KR 20100064263A KR 1020080122790 A KR1020080122790 A KR 1020080122790A KR 20080122790 A KR20080122790 A KR 20080122790A KR 20100064263 A KR20100064263 A KR 20100064263A
Authority
KR
South Korea
Prior art keywords
conductivity type
field oxide
region
type
substrate
Prior art date
Application number
KR1020080122790A
Other languages
English (en)
Inventor
이상용
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080122790A priority Critical patent/KR20100064263A/ko
Priority to US12/624,765 priority patent/US20100140700A1/en
Priority to JP2009273213A priority patent/JP2010135791A/ja
Priority to CN200910252657A priority patent/CN101752421A/zh
Publication of KR20100064263A publication Critical patent/KR20100064263A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

실시예에 따른 반도체 소자는 N형 웰이 형성된 기판; 및 드레인을 포함하고, 상기 기판에 형성되는 LDMOS 소자로서, 상기 드레인의 일측에 형성되는 필드 옥사이드와, 상기 필드 옥사이드 하측의 기판에 형성되는 제 1 도전형 불순물층과, 상기 제 1 도전형 불순물층과 필드 옥사이드 사이에 형성되는 제 2 도전형 불순물층을 포함하는 LDMOS 소자;를 포함한다.
반도체 소자, LDMOS

Description

반도체 소자 및 이의 제조 방법{A semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 대한 것으로서, LDMOS(Lateral Double Diffused MOSFET) 소자 및 이의 제조 방법에 대해서 개시한다.
일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOSFET)는 바이폴라 트랜지스터에 비해 높은 입력 임피던스를 갖기 때문에, 전력이득이 크고 게이트 구동 회로가 간단하며, 유니폴라 소자이기 때문에 턴-오프되는 동안 소수 캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다.
따라서, 스위칭 모드 전력 공급장치, 램프 안정화 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세이다.
이와 같은 전력 MOSFET으로는 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있으며, 대표적인 것이 LDMOS 트랜지스터이다.
본 실시예는 LDMOS 소자의 브레이크다운 전압을 증가시켜 소자의 내압을 향상시키는 것과 함께, 전류 이동거리를 단축시키켜 온 저항을 감소시킬 수 있는 반도체 소자 및 이의 제조 방법을 제안하는 것을 목적으로 한다.
실시예에 따른 반도체 소자는 N형 웰이 형성된 기판; 및 드레인을 포함하고, 상기 기판에 형성되는 LDMOS 소자로서, 상기 드레인의 일측에 형성되는 필드 옥사이드와, 상기 필드 옥사이드 하측의 기판에 형성되는 제 1 도전형 불순물층과, 상기 제 1 도전형 불순물층과 필드 옥사이드 사이에 형성되는 제 2 도전형 불순물층을 포함하는 LDMOS 소자;를 포함한다.
또한, 실시예의 반도체 소자는 제 2 도전형의 웰이 형성된 기판; 상기 기판 상에 형성되는 게이트 전극; 상기 게이트 전극의 일측에 형성되는 제 1 도전형의 바디와, 상기 바디 내에 형성되는 소스 영역; 상기 게이트 전극의 타측에 형성되는 드레인 영역; 상기 소스 영역과 드레인 영역 사이에 형성되는 필드 옥사이드; 상기 필드 옥사이드 하측의 웰 내에 형성되는 제 1 도전형의 탑 영역; 및 상기 필드 옥사이드 하측의 웰 내에 형성되고, 상기 제 1 도전형의 탑 영역 상측에 형성되는 제 2 도전형의 탑 영역;을 포함한다.
또한, 실시예의 반도체 소자의 제조 방법은 필드 옥사이드와 게이트 전극을 갖는 반도체 소자로서, 제 1 도전형의 기판에 제 2 도전형의 웰을 형성하는 단계; 상기 필드 옥사이드가 형성될 영역 하측의 상기 웰 내에, 제 1 도전형 불순물과 제 2 도전형 불순물을 주입함으로써, 제 1 도전형의 탑 영역과 제 2 도전형의 탑 영역을 형성하는 단계; 및 상기 웰 내에 제 1 도전형의 바디와, 상기 필드 옥사이드를 형성하는 단계;를 포함한다.
제안되는 실시예의 반도체 소자 및 이의 제조 방법에 의해서, LDMOS 소자의 브레이크다운 전압을 증가시켜 소자의 내압을 향상시키는 것과 함께, 전류 이동거리를 단축시키는 전류 이동경로를 더 형성시키는 것에 의하여 드리프트 영역의 저항을 감소시키는 효과를 얻을 수 있다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경등의 실시변형을 포함한다고 할 것이다.
그리고, 이하의 설명에서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다. 그리고, 첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 실시예에 따른 LDOS 소자의 단면 구성을 설명하기 위한 도면이고, 도 2는 본 실시예에 따른 LDOS 소자의 특성을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 실시예에 따른 LDMOS 소자는 제 1 도전형인 P형의 반도체 기판(100)에는 내부 깊숙이 제 2 도전형의 고농도 N형 매몰층을 구비하고, 또한 매몰층 상에는 P형의 에피층(epitaxial layer)을 구비할 수 있다.
이때, N형 매몰층은 N+형 드레인 영역(150)에 전압이 가해졌을 때, P형 바디(140)로부터 확장되는 공핍 영역(depletion region)의 너비를 감소시켜 실질적으로 펀치스루(punch through) 전압을 올려주는 역할을 한다.
그리고, P형 에피층은 기판 역할을 하는 단결정 웨이퍼 위에 가스 상태의 반도체 결정을 석출시키면, P형 서브(substrate)의 결정축을 따라서 결정이 성장되어 형성되며, P형 서브의 저항성을 감소시키는 역할을 한다.
또한, 반도체 기판(100)에는 N형 딥 웰(110)이 형성되어 있으며, P형 바디(140)와 N형 딥 웰(110)이 접촉하는 접촉면과 N+형 소스 영역(142)과의 사이에 존재하는 존재하는 P형 바디(140)의 표면 근방에는 게이트 영역(120)에 인가되는 바이어스 전압에 따라 채널 영역이 형성된다.
한편, 반도체 기판(100)상부의 소정 부분에는 게이트 옥사이드를 포함하는 게이트 전극(120)이 형성되어 있으며, 상기 게이트 전극(120)의 일부는 필드 옥사이드(130)상에 형성된다. 아울러, 게이트 전극(120)의 양측벽에는 스페이서가 공지의 방법으로 형성될 수 있다.
게이트 전극(120)의 일측 기판(100)에는 P형 바디(140)가 형성되고, P형 바디(140) 내에는 N+형 소스 영역(142) 및 P+형 컨택 영역(141)이 형성된다. 이때, P형 바디(140)는 LDMOS의 펀치스루 현상을 개선하기 위하여 비교적 고농도로 형성될 수 있다.
또한, 게이트 전극(120)의 타측 기판(100)에는 필드 옥사이드(130)와 N+형 드레인 영역(150)이 형성되어 있으며, 특히, 상기 필드 옥사이드(130)의 하측에는 SOA(Safe Operating Area)관점에서 내압을 향상시키면서 온-저항(ON-Resistance)을 감소시키기 위한 복수의 불순물 영역이 형성되어 있다.
즉, 상기 필드 옥사이드(130) 하측에는 상기 P형 바디(140)에 형성된 채널에 의한 전류의 또 다른 경로(path)를 형성함으로써 소자의 온-저항을 감소시키는 N형 탑 영역(171,172,173)이 형성되고, 상기 N형 탑 영역(171,172,173)의 아래에는 소자의 내압을 향상시키기 위한 P형 탑 영역(161,162,163)이 형성된다.
상기 P형 탑 영역(161,162,163)은 상기 필드 옥사이드(130)의 아래에서 소자의 내압을 향상시킴으로써, 내압 향상을 위하여 필드 옥사이드(130)의 사이즈를 한없이 증가시켜야 할 필요가 없도록 한다.
그리고, 실시예에 따른 LDMOS 소자에 있어서의 전류 이동 통로는 P형 탑 영역(161,162,163)을 따라 형성되는 제 1 경로와, 아래와 같이 N형 탑 영역을 통해 유입되는 제 2 경로를 포함한다. 여기서, 상기의 제 1 경로는 P형 탑 영역의 아래에 형성된다.
상기 N형 탑 영역(171,172,173)은 필드 옥사이드(130)와 P형 탑 영 역(161,162,163)의 사이에 제 2 도전형의 불순물이 주입된 불순물층으로서, P형 바디(140)에 형성되는 채널을 통해 이동하는 전류로 하여금 상기 P형 탑 영역(161,162,163) 아래에 형성되는 제 1 경로에 더하여 제 2 경로를 제공하는 역할을 수행한다. 이를 위하여, 필드 옥사이드(130)와 P형 탑 영역(161,162,163) 사이에 형성되는 불순물층은 드레인 영역의 도전형과 같은 제 2 도전형으로서 N형 불순물이 주입되어 있는 것이다.
특히, 도 1에는, P형 탑 영역(161,162,163)들 각각의 크기가 동일한 것으로 도시되어 있고, N형 탑 영역(171,172,173) 역시 그들 각각의 크기가 동일한 것으로 도시되어 있으나, 도 7 내지 도 9에 도시되어 있는 본 발명의 다른 실시예와 같이, P형 탑 영역 및 N형 탑 영역의 크기 각각이 다르게 형성될 수 있다.
즉, 도 7에 도시된 바와 같이, 제 2 실시예에 따른 LDMOS 소자에 있어서는, P형 탑 영역들(261,262,263)과 N형 탑 영역들(271,272,273)이 P형 바디로부터 점차 멀어질수록 그 크기가 작도록 형성될 수 있다.
그리고, 도 8에 도시된 바와 같이, 제 3 실시예에 따른 LDMOS 소자에 있어서는, P형 탑 영역들(361,362,363)과 N형 탑 영역들(271,272,273)이 P형 바디로부터 멀어질수록 그 크기가 점차 커지도록 형성될 수 있다.
또한, 도 9에 도시된 바와 같이, 제 4 실시예에 따른 LDMOS 소자에 있어서는, P형 탑 영역들(461,462,463)은 P형 바디로부터 멀어질수록 그 크기가 점차 커지도록 형성되고, 반면에, N형 탑 영역들(471,472,473)들은 P형 바디로부터 멀어질수록 그 크기가 점차 작아지도록 형성될 수 있다.
그리고, N형 탑 영역 역시 필드 옥사이드로부터 점차 멀어질수록 작은 크기로 형성될 수 있으며, P형 탑 영역과 N형 탑 영역의 형성위치에 따라 서로 다른 크기로 형성되는 것도 가능하다.
도 2를 참조하여, 실시예에 따른 LDMOS 소자의 동작에 대해서 살펴보면, P형 바디(140)에 형성되는 채널(C)을 통하여 전자가 이동하게 되며, 전류의 흐름에 대한 관점에서는 P형 탑 영역(161,162,163)의 아래를 경유하는 제 1 경로(2A)와, 필드 옥사이드와 P형 탑 영역 사이에 형성된 N형 탑 영역을 지나는 제 2 경로(2B)가 형성된다.
그리고, P형 탑 영역(161,162,163)들은 N형 딥 웰(110)에서 접합 영역을 형성하고, 이것은 드리프트 영역을 격감시키고, 드레인 영역(150)과 소스 영역(142) 사이의 기생 커패시터들의 커패시턴스를 동등하게 한다.
즉, P형 탑 영역들(161,162,163)은 N형 딥 웰(110)의 확장된 드레인 영역에 위치하여, N형 딥 웰(110)내에서 전자장을 발생시켜 브레이크다운 전압(breakdown voltage)을 충분히 높인다. 따라서, 상기 P형 탑 영역들(161,162,163)들에 의해 증가된 내압으로 인하여, 필드 옥사이드를 작게 형성하는 것이 가능해진다.
이에 더 나아가, 본 실시예에서는, 전류의 이동 경로가 상기 P형 탑 영역(161,162,163) 하측에만 형성되는 경우에는, 온-저항 특성이 낮아질 수 있으므로, 필드 옥사이드와 P형 탑 영역 사이에서 또 다른 전류의 이동 경로를 제공하게 된다.
실시예에 따르는 LDMOS 소자를 제조하는 방법에 대해서 살펴보기로 한다.
도 3 내지 도 6은 본 실시예에 따른 LDMOS 소자의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 3을 참조하면, 제 1 도전형의 반도체 기판(100)에 제 2 도전형(N형)의 이온 주입공정을 실시하여, N형 딥 웰(110)을 형성한다. 그리고, N형 딥 웰(110)을 형성하기 이전에, 공지의 방법에 따라 상기 기판(100)에 N+형 매몰층을 형성한 다음, N형 불순물을 주입함으로써 N형 딥 웰(110)을 형성할 수 있다.
그 다음, 도 4를 참조하면, 상기 기판(100) 내에 제 2 도전형의 이온이 주입된 N형 탑 영역과, 제 1 도전형의 이온이 주입된 P형 탑 영역을 형성하기 위한 공정을 수행한다.
여기서, N형 탑 영역과 P형 탑 영역을 형성하기 위한 불순물 주입 공정은, 기판(100) 상에 불순물 주입 예정 영역을 오픈하는 포토 레지스트 패턴(180)을 형성하며, 상기 포토 레지스트 패턴(180)은 필드 옥사이드가 형성될 이외의 영역에 도포되어 있으며, 특히 N형 탑 영역과 P형 탑 영역을 복수개 형성시키기 위한 패턴(181)을 포함한다.
그리고, 패터닝된 포토 레지스트 패턴(180)을 이온 주입 마스크로 이용하여, 순차적으로 제 2 도전형 불순물과 제 1 도전형 불순물을 주입하거나, 반대로 제 1 도전형 불순물을 주입한 다음 제 2 도전형 불순물을 주입할 수 있다. 다만, 이온 주입을 위한 주입 에너지의 차이에 따라 그 주입되는 깊이가 다르게 형성될 것이다.
여기서, N형 탑 영역을 형성하기 위한 제 2 도전형의 불순물은 인(P)인 될 수 있으며, P형 탑 영역을 형성하기 위한 제 1 도전형의 불순물은 보론(B)이 될 수 있다.
기판(100)의 N형 딥 웰(110)내에 N형과 P형의 탑 영역을 형성하기 위한 불순물 주입공정을 수행한 다음에는, 포토 레지스프트 패턴(180)을 제거한다.
그 다음, 도 5를 참조하면, P형 바디(140) 형성 예정 영역을 오픈하는 포토 레지스트 패턴을 도포하고, 이를 이온 주입 마스크로 이용한 이온 주입 공정을 수행함으로써, P형 바디(140)를 형성한다.
그리고, 기판 상에 패드 옥사이드와 질화막을 증착 형성한 다음, 소자의 액티브 영역에 질화막이 형성되도록 상기 질화막을 패터닝한다. 그리고, 질화막에 대해서 역산화 공정을 진행함으로써, 도시된 바와 같은 필드 옥사이드(130)를 형성한다.
상기 필드 옥사이드(130) 형성을 위한 열산화 공정에 의하여, N형 탑 영역(171,172,173) 및 P형 탑 영역(161,162,163)에 대한 열처리가 수행되며, 이로써 도시된 바와 같은 구조의 N형 탑 영역 및 P형 탑 영역이 형성된다.
그 다음, 도 6을 참조하면, 공지의 기술에 따라 P+형 컨택 영역(141)을 형성하기 위한 불순물 주입 공정과, N+형 소스 영역(142)과 N+형 드레인 영역(150)을 형성하기 위한 불순물 주입 공정을 수행한다.
그리고, 게이트 전극(120)이 형성될 영역에 게이트 옥사이드를 형성하고, 게이트 옥사이드상에 도시된 바와 같은 게이트 전극(120)을 형성한다.
이로써, 제안되는 LDMOS 소자가 형성되며, 앞서 설명한 바와 같이, LDMOS 소 자의 브레이크다운 전압을 증가시켜 소자의 내압을 향상시키는 것과 함께, 전류 이동거리를 단축시키는 전류 이동경로를 더 형성시키는 것에 의하여 드리프트 영역의 저항을 감소시키는 효과를 얻을 수 있다.
도 1은 제안되는 제 1 실시예의 반도체 소자의 구성을 보여주는 도면.
도 2는 제 1 실시예의 LDOS 소자의 특성을 설명하기 위한 도면.
도 3 내지 도 6은 본 실시예에 따른 LDMOS 소자의 제조 방법을 설명하기 위한 도면.
도 7은 제안되는 제 2 실시예의 반도체 소자의 구성을 보여주는 도면.
도 8은 제안되는 제 3 실시예의 반도체 소자의 구성을 보여주는 도면.
도 9는 제안되는 제 4 실시예의 반도체 소자의 구성을 보여주는 도면.

Claims (20)

  1. 제 2 도전형의 웰이 형성된 기판; 및
    드레인을 포함하고, 상기 기판에 형성되는 LDMOS 소자로서, 상기 드레인의 일측에 형성되는 필드 옥사이드와, 상기 필드 옥사이드 하측의 기판에 형성되는 제 1 도전형 불순물층과, 상기 제 1 도전형 불순물층과 필드 옥사이드 사이에 형성되는 제 2 도전형 불순물층을 포함하는 LDMOS 소자;를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 도전형 불순물층과 제 2 도전형 불순물층은 상기 필드 옥사이드 하측에 복수개가 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 1 도전형 불순물층들은 기설정된 간격을 두고 배치되는 것을 특징으로 하는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 제 2 도전형 불순물층들은 기설정된 간격을 두고 배치되는 것을 특징으로 하는 반도체 소자.
  5. 제 2 항에 있어서,
    상기 필드 옥사이드 일측의 기판내에는 제 1 도전형의 P형 바디가 형성되며,
    상기 제 1 도전형 불순물층 또는 제 2 도전형 불순물층은 P형 바디와의 거리가 멀어질수록 그 크기가 작게 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제 2 항에 있어서,
    상기 필드 옥사이드 일측의 기판내에는 제 1 도전형의 P형 바디가 형성되며,
    상기 제 1 도전형 불순물층 또는 제 2 도전형 불순물층은 P형 바디와의 거리가 멀어질수록 그 크기가 크게 형성되는 것을 특징으로 하는 반도체 소자.
  7. 제 2 도전형의 웰이 형성된 기판;
    상기 기판 상에 형성되는 게이트 전극;
    상기 게이트 전극의 일측에 형성되는 제 1 도전형의 바디와, 상기 바디 내에 형성되는 소스 영역;
    상기 게이트 전극의 타측에 형성되는 드레인 영역;
    상기 소스 영역과 드레인 영역 사이에 형성되는 필드 옥사이드;
    상기 필드 옥사이드 하측의 웰 내에 형성되는 제 1 도전형의 탑 영역; 및
    상기 필드 옥사이드 하측의 웰 내에 형성되고, 상기 제 1 도전형의 탑 영역 상측에 형성되는 제 2 도전형의 탑 영역;을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 1 도전형의 탑 영역과 제 2 도전형의 탑 영역은 상기 필드 옥사이드 아래에서 복수개 형성되는 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제 1 도전형의 탑 영역들 각각은 기설정된 간격을 갖도록 형성되고,
    상기 제 1 도전형의 탑 영역들의 사이즈는 서로 다르게 형성되는 것을 특징으로 하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제 1 도전형의 탑 영역들은 상기 바디로부터 멀어지는 위치일수록 그 사이즈가 점차 작아지는 것을 특징으로 하는 반도체 소자.
  11. 제 9 항에 있어서,
    상기 제 1 도전형의 탑 영역들은 상기 바디로부터 멀어지는 위치일수록 그 사이즈가 점차 커지는 것을 특징으로 하는 반도체 소자.
  12. 제 8 항에 있어서,
    상기 제 2 도전형의 탑 영역들 각각은 기설정된 간격을 갖도록 형성되고,
    상기 제 2 도전형의 탑 영역들의 사이즈는 서로 동일하게 형성되는 것을 특 징으로 하는 반도체 소자.
  13. 제 8 항에 있어서,
    상기 제 2 도전형의 탑 영역들 각각은 기설정된 간격을 갖도록 형성되고,
    상기 제 2 도전형의 탑 영역들의 사이즈는 서로 다르게 형성되는 것을 특징으로 하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제 2 도전형의 탑 영역들은 상기 바디로부터 멀어지는 위치일수록 그 사이즈가 점차 작아지는 것을 특징으로 하는 반도체 소자.
  15. 제 13 항에 있어서,
    상기 제 2 도전형의 탑 영역들은 상기 바디로부터 멀어지는 위치일수록 그 사이즈가 점차 커지는 것을 특징으로 하는 반도체 소자.
  16. 제 9 항에 있어서,
    상기 제 1 도전형은 P형이고, 제 2 도전형은 N형인 것을 특징으로 하는 반도체 소자.
  17. 필드 옥사이드와 게이트 전극을 갖는 반도체 소자로서,
    제 1 도전형의 기판에 제 2 도전형의 웰을 형성하는 단계;
    상기 필드 옥사이드가 형성될 영역 하측의 상기 웰 내에, 제 1 도전형 불순물과 제 2 도전형 불순물을 주입함으로써, 제 1 도전형의 탑 영역과 제 2 도전형의 탑 영역을 형성하는 단계; 및
    상기 웰 내에 제 1 도전형의 바디와, 상기 필드 옥사이드를 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 도전형의 탑 영역과 제 2 도전형의 탑 영역을 형성하는 단계는,
    상기 필드 옥사이드가 형성되는 영역을 오픈하는 포토 레지스트 패턴을 도포하는 단계와, 상기 포토 레지스트 패턴을 이온주입 마스크로 이용하여 복수의 이온 주입 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 포토 레지스트 패턴은 상기 제 1 도전형의 탑 영역 및 제 2 도전형의 탑 영역 각각을 복수개로 분리형성되도록 하는 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 18 항에 있어서,
    상기 제 2 도전형의 탑 영역은 상기 제 1 도전형의 탑 영역과 필드 옥사이드 사이에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020080122790A 2008-12-04 2008-12-04 반도체 소자 및 이의 제조 방법 KR20100064263A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080122790A KR20100064263A (ko) 2008-12-04 2008-12-04 반도체 소자 및 이의 제조 방법
US12/624,765 US20100140700A1 (en) 2008-12-04 2009-11-24 Semiconductor device and method for manufacturing the same
JP2009273213A JP2010135791A (ja) 2008-12-04 2009-12-01 半導体素子及びその製造方法
CN200910252657A CN101752421A (zh) 2008-12-04 2009-12-03 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080122790A KR20100064263A (ko) 2008-12-04 2008-12-04 반도체 소자 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20100064263A true KR20100064263A (ko) 2010-06-14

Family

ID=42230118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080122790A KR20100064263A (ko) 2008-12-04 2008-12-04 반도체 소자 및 이의 제조 방법

Country Status (4)

Country Link
US (1) US20100140700A1 (ko)
JP (1) JP2010135791A (ko)
KR (1) KR20100064263A (ko)
CN (1) CN101752421A (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100111906A (ko) * 2009-04-08 2010-10-18 삼성전자주식회사 반도체 장치
US8269277B2 (en) * 2010-08-11 2012-09-18 Fairchild Semiconductor Corporation RESURF device including increased breakdown voltage
CN102543738B (zh) * 2010-12-20 2013-12-18 上海华虹Nec电子有限公司 高压ldmos器件及其制造方法
CN102122659B (zh) * 2011-01-17 2016-02-03 上海华虹宏力半导体制造有限公司 双极互补金属氧化半导体器件及其制备方法
US8610209B2 (en) * 2011-03-24 2013-12-17 Macronix International Co., Ltd. Ultra-high voltage N-type-metal-oxide-semiconductor (UHV NMOS) device and methods of manufacturing the same
CN102738230B (zh) * 2011-03-29 2015-08-19 旺宏电子股份有限公司 超高电压n型金属氧化物半导体元件及其制造方法
CN103123935A (zh) * 2011-11-18 2013-05-29 上海华虹Nec电子有限公司 Nldmos器件及其制造方法
US8872222B2 (en) 2012-02-24 2014-10-28 Macronix International Co., Ltd. Semiconductor structure and method for forming the same
CN103296067B (zh) * 2012-02-24 2016-02-24 旺宏电子股份有限公司 半导体结构及其形成方法
US20140061721A1 (en) * 2012-08-28 2014-03-06 Macronix International Co., Ltd. Mos device and method for fabricating the same
CN103730495A (zh) * 2012-10-12 2014-04-16 旺宏电子股份有限公司 金属氧化物半导体装置及其制造方法
CN103972286B (zh) * 2013-02-04 2017-02-08 旺宏电子股份有限公司 具有p顶层与n能阶的半导体装置及其制造方法
CN103280457B (zh) * 2013-05-14 2016-03-23 电子科技大学 一种超低比导通电阻的横向高压功率器件及制造方法
CN103413830B (zh) * 2013-08-16 2016-08-31 电子科技大学 一种横向高压mosfet及其制造方法
CN104576374A (zh) * 2013-10-12 2015-04-29 中芯国际集成电路制造(上海)有限公司 Ldmos及其制造方法
US9312380B2 (en) * 2014-03-19 2016-04-12 Macronix International Co., Ltd. Semiconductor device having deep implantation region and method of fabricating same
CN104979394B (zh) * 2014-04-14 2019-01-29 世界先进积体电路股份有限公司 半导体装置与其形成方法
CN105321988B (zh) * 2014-07-02 2018-10-30 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN105576008B (zh) * 2014-10-11 2019-08-06 北大方正集团有限公司 半导体器件
US9761656B2 (en) * 2015-04-10 2017-09-12 Macronix International Co., Ltd. Semiconductor device having buried region and method of fabricating same
CN106549036B (zh) * 2016-11-25 2019-11-29 温岭腾科电子有限公司 一种改进的结型场效应管
CN109148304A (zh) * 2018-09-04 2019-01-04 盛世瑶兰（深圳）科技有限公司 一种晶体管及其制作方法
CN112002755B (zh) * 2020-08-20 2023-07-14 合肥工业大学 一种ldmos器件结构及其制备方法和性能
CN116417341A (zh) * 2021-12-31 2023-07-11 无锡华润上华科技有限公司 Ldmos器件的制备方法及ldmos器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5156989A (en) * 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US7224025B2 (en) * 2004-08-03 2007-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Isolated LDMOS IC technology
KR101009399B1 (ko) * 2008-10-01 2011-01-19 주식회사 동부하이텍 Ｌｄｍｏｓ 트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
JP2010135791A (ja) 2010-06-17
US20100140700A1 (en) 2010-06-10
CN101752421A (zh) 2010-06-23

Similar Documents

Publication Publication Date Title
KR20100064263A (ko) 반도체 소자 및 이의 제조 방법
KR100859701B1 (ko) 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US7968940B2 (en) Insulated gate bipolar transistor device comprising a depletion-mode MOSFET
KR20100064264A (ko) 반도체 소자 및 이의 제조 방법
KR101530582B1 (ko) 반도체 소자 및 이의 제조 방법
KR20100067834A (ko) 반도체 소자 및 그 제조 방법
JP2009543353A (ja) 直接的ソース‐ドレイン電流経路を有する横型トレンチゲートｆｅｔ
US9608057B2 (en) Semiconductor device and method for manufacturing semiconductor device
CN107785411B (zh) 集成有结型场效应晶体管的器件及其制造方法
TW201944494A (zh) 金屬氧化物半導體閘極式裝置之單元佈線及製造技術之強化
KR20080057766A (ko) 반도체 소자 및 그 제조방법
JP6770177B2 (ja) デプレッションモード接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法
CN107785365B (zh) 集成有结型场效应晶体管的器件及其制造方法
JP4990140B2 (ja) パワー半導体デバイス
KR101360070B1 (ko) 반도체 소자 및 그 제조 방법
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
KR20100067567A (ko) 반도체 소자 및 이의 제조 방법
KR20190124894A (ko) 반도체 소자 및 그 제조 방법
KR101339277B1 (ko) 반도체 소자 및 그 제조 방법
TWI385802B (zh) 高壓金氧半導體元件及其製作方法
KR20100046354A (ko) Ｌｄｍｏｓ 트랜지스터 및 그의 제조 방법
KR102088548B1 (ko) 고전압 반도체 소자
KR101262853B1 (ko) 반도체 소자 및 그 제조 방법
KR101870824B1 (ko) 전력 반도체 소자 및 그 제조방법
KR100608332B1 (ko) 종형 디모스 트랜지스터 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid