KR101009399B1 - Ｌｄｍｏｓ 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명의 목적을 이루기 위한 LDMOS 트랜지스터는 N웰 내에 형성된 P형 바디 영역과, P형 바디 영역 내에 형성된 소오스 영역 및 소오스 컨택 영역과, 소오스 영역 및 소오스 컨택 영역 사이에 형성된 서브 게이트 전극과, P형 바디 영역과 소정거리만큼 이격되어 형성된 드레인 영역과, P형 바디 영역과 드레인 영역 사이의 N웰 표면에 형성된 로코스 및 로코스 및 상기 N웰 상에 형성된 메인 게이트 전극을 포함하고, 상기 메인 게이트 전극에 의해 상기 소오스 영역과 드레인 영역 사이에 형성되는 메인 채널 영역과 상기 서브 게이트 전극에 의해 상기 메인 채널 영역의 하부에 추가적으로 수직적인 채널 영역을 더 포함함을 특징으로 한다.
로코스, 듀얼 채널, LDMOS
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 LDMOS 트랜지스터 및 그 제조방법에 관한 것이다.
이상적으로, 전력용 반도체 소자로는 반도체의 이론적 항복전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다.
이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치스루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 고전압보다 커야 한다.
고전압 반도체 소자중 고전압용 MOS인 LDMOS(lateral diffused MOS)는 채널영역과 드레인 전극이 드리프트 영역(Drift Region)을 두고 분리되어 게이트 전극 에 의하여 제어되어 고전압에 적합한 구조를 갖는다.
도 1은 종래의 LDMOS 트랜지스터의 구조의 일 예를 나타내는 단면도이다.
도 1에 도시된 바와 같이, LDMOS 트랜지스터는 게이트 에지(gate edge)에 집중되는 전계(electric field)를 완화하여 드레인-소스 브레이크다운 전압(BVdss)을 향상하기 위해 드리프트 영역에는 로코스(LOCOS,130)를 형성한다.
로코스(130)는 브레이크다운 전압(BVdss) 향상 측면에서는 효과적인 반면, 전류 흐름 경로가 로코스(130) 하단으로 우회하게 되므로 로코스 미적용 LDMOS 대비 드레인-소스 간의 저항 Rdson 측면에서는 불리한 구조이다.
그러나, 저항 Rdson을 개선하기 위해 드리프트 농도를 증가시킬 경우 상대적으로 브레이크다운 전압(BVdss)은 감소된다. 즉, 브레이크다운 전압(BVdss)과 저항 Rdson은 상충관계(trade-off)를 보인다.
따라서, 브레이크다운 전압(BVdss) 수준을 유지하면서 저항 Rdson만을 개선하기에는 제약이 존재한다.
본 발명이 이루고자 하는 기술적 과제는 LDMOS 트랜지스터의 저항 Rdson의 손실을 개선하는 LDMOS 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명의 목적을 이루기 위한 LDMOS 트랜지스터는 N웰 내에 형성된 P형 바디 영역과, 상기 P형 바디 영역 내에 형성된 소오스 영역 및 소오스 컨택 영역과, 상기 소오스 영역 및 소오스 컨택 영역 사이에 형성된 서브 게이트 전극과, 상기 P형 바디 영역과 소정거리만큼 이격되어 형성된 드레인 영역과, 상기 P형 바디 영역과 상기 드레인 영역 사이의 상기 N웰 표면에 형성된 로코스; 및 상기 로코스 및 상기 N웰 상에 형성된 메인 게이트 전극을 포함하고, 상기 메인 게이트 전극에 의해 상기 소오스 영역과 드레인 영역 사이에 형성되는 메인 채널 영역과 상기 서브 게이트 전극에 의해 상기 메인 채널 영역의 하부에 추가적으로 형성된 수직적인 채널 영역을 더 포함함을 특징으로 한다.
본 발명의 또 다른 목적을 이루기 위한 LDMOS 트랜지스터의 제조 방법은 N웰 내에 P형 바디 영역을 형성하는 단계와, 상기 P형 바디 영역 내에 소오스 영역 및 소오스 컨택 영역을 형성하는 단계와, 상기 소오스 영역 및 소오스 컨택 영역 사이에 서브 게이트 전극을 형성하는 단계와, 상기 P형 바디 영역과 소정거리만큼 이격된 드레인 영역을 형성하는 단계와, 상기 P형 바디 영역과 상기 드레인 영역 사이의 상기 N웰 표면에 로코스를 형성하는 단계 및 상기 로코스 및 상기 N웰 상에 메인 게이트 전극을 형성하는 단계를 포함하고, 상기 메인 게이트 전극에 의해 상기 소오스 영역과 드레인 영역 사이에 형성되는 메인 채널 영역과 상기 서브 게이트 전극에 의해 상기 메인 채널 영역의 하부에 추가적으로 형성된 수직적인 채널 영역을 더 포함함을 특징으로 한다.
본 발명에 의한 LDMOS 트랜지스터 및 그 제조방법은 소오스 영역에 트렌치 형태의 게이트를 구현함으로써 듀얼 전류 흐름 경로를 형성하고, 그에 따라 LDMOS 트랜지스터의 저항 Rdson 특성을 향상시킬 수 있는 효과를 갖는다.
이하, 본 발명에 의한 LDMOS 트랜지스터의 일 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2는 본 발명의 LDMOS 트랜지스터의 단면도를 나타낸다.
도 2에 도시된 바와 같이, 본 발명의 LDMOS 트랜지스터는 P형 반도체 기판(200) 상에 N웰(210)이 형성되고, N웰(210)의 표면에 로코스(LOCOS,230)가 형성되어 있고, 로코스(230) 일측의 N웰(210) 내에 드레인 영역(260)이 형성되어 있으며, 드레인 영역(260)과 이격되어 로코스(230) 타측의 P형 바디 영역(250) 내에는 N+형의 불순물이 도핑된 소오스 영역(252), P+형의 불순물이 도핑된 소오스 콘택 영역(254) 및 트렌치(trench) 형태의 제 2 게이트 전극(256)이 형성되어 있다.
소오스 영역(252)과 드레인 영역(260)은 로코스(230)의 양쪽에 격리되어 형성되어 있다. 로코스(230)를 제외한 기판 표면에는 게이트 절연막(240)이 형성되어 있다.
그리고, 소오스 영역(252)과 드레인 영역(260) 사이의 로코스(230) 상에는 제 1 게이트 전극(270)이 형성되어 있다.
종래의 LDMOS 트랜지스터는 소오스 영역(252)과 드레인 영역(260) 사이에 형성되는 제 1 전류 흐름 경로(A)만 형성되는데에 반해, 본 발명의 LDMOS 트랜지스터는 소오스 영역(252)과 소오스 콘택 영역(254) 사이에 트렌치를 형성하여 제 2 게 이트를 구현함으로써, 제 2 전류 흐름 경로(B)를 더 형성할 수 있다.
제 1 전류 흐름 경로(A)는 일반적인 로코스를 이용하는 LDMOS 트랜지스터의 소오스 영역(252)과 드레인 영역(260) 사이에 형성되는 채널 영역으로서, 소오스 영역(252)으로부터 드레인 영역(260) 사이의 로코스(230)의 하단으로 우회하기 때문에 Rdson 측면에서 손실이 있었다.
따라서, 본 발명은 제 2 게이트 전극(256)을 형성함으로써, 수직적인 채널(vertical channel)을 추가로 형성함으로써, 추가적인 전류 흐름 경로를 형성한다.
그러므로, 추가적인 전류 흐름 경로를 통해 전체적으로 전류 흐름 밀도(current flow density)가 향상되므로 소스-드레인간 저항 Rdson이 개선될 수 있다.
또한, 드리프트 영역의 농도를 변화시키지 않고도 전류 밀도를 향상시킴으로써, Rdson과 상충관계인 소스-드레인 브레이크다운 전압(BVdss)의 저하 현상도 발생되지 않는다.
이하, 본 발명에 의한 LDMOS 트랜지스터의 제조방법의 일 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3a 내지 도 3c는 본 발명의 LDMOS 트랜지스터의 제조 과정을 도시한 단면도이다.
도 3a에 도시된 바와 같이, P형 반도체 기판(200) 상에 NBL(205)을 형성한 후, N웰(210)을 형성한다.
N웰(210) 내에 P형 바디 영역(250) 및 로코스(230)를 형성한다.
예를 들어, 로코스(230)는 P형의 불순물로 도핑된 반도체 기판 상에 실리콘 산화막을 증착하고, 상기 실리콘 산화막 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다.
이후, 반도체 기판에 불순물을 주입하여 제 1 이온주입 영역을 형성한 후, 포토레지스트를 제거한다.
다시 실리콘 산화막 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다.
이후, 반도체 기판에 불순물을 주입하여 제 2 이온주입 영역을 형성한 후, 포토레지스트를 제거한다.
이후, 열처리 공정을 하고 그 상부에 실리콘 질화막을 증착한 후, 상기 실리콘 질화막 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 일정영역의 실리콘 질화막을 식각한 후, 상기 포토레지스트를 제거한다.
이후, 산화 과정을 통해 로코스(230)가 형성된다. 상기 산화는 높은 전압 영역의 모든 부분에 적용한다.
로코스(230)는 N웰(210)의 상부 표면상에 형성되며, P형 바디 영역(250)으로부터 일정한 거리 만큼 떨어진 위치에 형성한다.
도 3b에 도시된 바와 같이, P형 바디 영역(250) 내에 트렌치를 형성하여 제 2 게이트 전극(256)을 형성한다. 제 2 게이트 전극(256)은 트렌치 내에 옥사이드를 매립하여 형성될 수 있다.
도 3c에 도시된 바와 같이, N웰(210)에 불순물 이온을 주입하여 N+형 드레인 영역(209) 및 P형 바디 영역(250)을 형성한다.
P형 바디 영역(250)은 예를 들어, 소정의 이온주입 마스크(미도시)를 이용하여 선택적으로 P형 불순물 이온, 예를 들어 보론(B) 이온을 일정한 도즈량으로 이온주입하여 형성한다.
P형 바디 영역(250)의 일부는 LDMOS 트랜지스터의 채널 영역으로서 역할을 하게 된다.
P형 바디 영역(250) 내에 제 2 게이트 전극(256)의 양측에 각각 P+형 불순물로 도핑된 소오스 콘택 영역(254) 및 N+형의 불순물이 도핑된 소오스 영역(252)을 형성한다.
이후, 기판상에 게이트 절연층(240)을 개재하여 제 1 게이트 전극(230)을 형성한다.
그리고, 바이어스 전압은 제 1 및 제 2 게이트 전극(230및256)에 동시에 인가되고, 바이어스 전압이 인가되면 상기 바이어스 전압에 따라 P형 바디 영역(250)으로부터 로코스(230) 하단으로 우회하는 채널 영역과 제 2 게이트 전극(256)으로 인해 소오스 영역(252)으로부터 드레인 영역(260)으로 형성되는 버티컬한 채널 영역이 형성된다.
즉, P형 바디 영역(250)으로부터 로코스(230) 하단에 제 1 전류 흐름 경로(A)가 형성되고, P형 바디 영역(250)과 드레인 영역(260) 사이에 제 2 전류 흐름 경로가 형성된다.
여기서, 제 2 전류 흐름 경로(B)는 종래 기술에 비하여 특징적으로 트렌치형 제 2 게이트 전극(256)을 형성함으로써 추가된 전류 흐름 경로로써, 일반적인 전류 흐름 경로(A)와 더불어 듀얼 전류 흐름 경로(Dual current flow path)를 형성한다.
듀얼 전류 흐름 경로로 인하여 전체적으로 전류 흐름 밀도가 향상되므로 소스-드레인간 저항 Rdson이 개선될 수 있다.
또한, 드리프트 영역의 농도를 변화시키지 않고도 전류 밀도를 향상시킴으로써, Rdson과 상충관계(trade-off)인 소스-드레인 브레이크다운 전압(BVdss)의 저하 현상도 방지한다.
도 1은 일반적인 LDMOS 트랜지스터의 단면도.
도 2는 본 발명의 LDMOS 트랜지스터의 단면도.
도 3a 내지 도 3c는 본 발명의 LDMOS 트랜지스터를 제조하는 공정 단면도.
Claims (8)
- N웰 내에 형성된 P형 바디 영역;상기 P형 바디 영역 내에 형성된 소오스 영역 및 소오스 컨택 영역;상기 소오스 영역 및 소오스 컨택 영역 사이에 형성된 서브 게이트 전극;상기 P형 바디 영역과 소정거리만큼 이격되어 형성된 드레인 영역;상기 P형 바디 영역과 상기 드레인 영역 사이의 상기 N웰 표면에 형성된 로코스; 및상기 로코스 및 상기 N웰 상에 형성된 메인 게이트 전극을 포함하고,상기 메인 게이트 전극에 의해 상기 소오스 영역과 드레인 영역 사이에 형성되는 메인 채널 영역과 상기 서브 게이트 전극에 의해 상기 메인 채널 영역의 하부에 추가적으로 형성된 수직적인 채널 영역을 더 포함함을 특징으로 하는 LDMOS 트랜지스터.
- 제 1 항에 있어서,상기 서브 게이트 전극은상기 소오스 영역 및 소오스 컨택 영역 사이의 트렌치형 게이트 전극임을 특징으로 하는 LDMOS 트랜지스터.
- 제 2 항에 있어서,상기 서브 게이트 전극은상기 트렌치에 옥사이드를 매립하여 형성된 게이트 전극임을 특징으로 하는 LDMOS 트랜지스터.
- 제 1 항에 있어서,상기 서브 게이트 전극은상기 소오스 영역으로부터 상기 드레인 영역 사이에 채널 영역이 버티컬하게 형성되도록 하는 것을 특징으로 하는 LDMOS 트랜지스터.
- N웰 내에 P형 바디 영역을 형성하는 단계;상기 P형 바디 영역 내에 소오스 영역 및 소오스 컨택 영역을 형성하는 단계;상기 소오스 영역 및 소오스 컨택 영역 사이에 서브 게이트 전극을 형성하는 단계;상기 P형 바디 영역과 소정거리만큼 이격된 드레인 영역을 형성하는 단계;상기 P형 바디 영역과 상기 드레인 영역 사이의 상기 N웰 표면에 로코스를 형성하는 단계; 및상기 로코스 및 상기 N웰 상에 메인 게이트 전극을 형성하는 단계를 포함하고,상기 메인 게이트 전극에 의해 상기 소오스 영역과 드레인 영역 사이에 형성되는 메인 채널 영역과 상기 서브 게이트 전극에 의해 상기 메인 채널 영역의 하부에 추가적으로 형성된 수직적인 채널 영역을 더 포함함을 특징으로 하는 LDMOS 트랜지스터의 제조 방법.
- 제 5 항에 있어서,상기 서브 게이트 전극 형성 단계는상기 소오스 영역 및 소오스 컨택 영역 사이에 트렌치를 형성하는 단계를 포 함함을 특징으로 하는 LDMOS 트랜지스터의 제조 방법.
- 제 6 항에 있어서,상기 서브 게이트 전극 형성 단계는상기 트렌치에 옥사이드를 매립하여 형성하는 단계를 포함함을 특징으로 하는 LDMOS 트랜지스터의 제조 방법.
- 제 5 항에 있어서,상기 서브 게이트 전극 형성 단계는상기 소오스 영역으로부터 상기 드레인 영역 사이에 채널 영역이 버티컬하게 형성됨을 특징으로 하는 LDMOS 트랜지스터의 제조 방법.
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