JP5711624B2 - 駆動回路、液体吐出用基板、及びインクジェット記録ヘッド - Google Patents

Description

本発明は、駆動回路、液体吐出用基板、及びインクジェット記録ヘッドに関する。

リンキングを抑制する出力回路には、複数のスイッチング素子を並列に接続し、タイミングコントロール回路によりそれぞれのスイッチング素子のスイッチングタイミングが異なるように制御するものがある（特許文献１）。また、複数のトランジスタの基板不純物濃度や基板電位を異なる値にすることにより、複数のトランジスタのしきい値を互いに異なる値とする出力回路があった（特許文献２）。

特開平１１−１３８７７５号公報 特開２００３−０６９４１４号公報

しかしながら、上記先行技術では次に示すような課題がある。特許文献１の技術では、複数のスイッチング素子の駆動タイミングを異ならせる制御のために、新たなタイミング回路を設ける必要がある。そのため、回路面積が大きくなるという課題があった。特許文献２の技術では、複数のトランジスタの基板不純物密度や基板電位を変えている。そのためには、製造プロセスにおいて工程を追加する必要があり、製造コストが高いという課題があった。

そこで、本発明の目的は、回路面積が小さく、かつ、製造プロセスが簡単で、リンギングを抑制可能な駆動回路を提供することにある。

本発明の駆動回路は、第１のノードと第２のノードとの間に並列接続された複数のＭＯＳトランジスタを有し、前記複数のＭＯＳトランジスタにより前記第１のノードと第３のノードとの間に接続された負荷を駆動する駆動回路であって、前記複数のＭＯＳトランジスタは、第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのチャネル長より長いチャネル長を持つ第２のＭＯＳトランジスタを含み、前記第２のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタより高いしきい値電圧を有し、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの各々は、互いに接するように第１導電型ウェル領域および第２導電型ウェル領域が配され、前記第１導電型ウェル領域とともにドレイン領域を構成するように前記第１導電型ウェル領域の一部に第１導電型の第１不純物領域が配され、ソース領域を構成するように前記第２導電型ウェル領域の一部に第１導電型の第２不純物領域が配され、前記第１導電型ウェル領域の一部の上にＬＯＣＯＳが配され、前記第２導電型ウェル領域の上のゲート酸化膜と前記第１導電型ウェル領域の上の前記ＬＯＣＯＳの上にゲート電極が配された構成を有し、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタにおいて、チャネル長は、前記ソース領域を構成する前記第２不純物領域と前記第１導電型ウェル領域との間の距離である。

本発明によれば、回路面積を大きくすることなく、リンギングの発生を抑制できるという効果が得られる。

本発明の一実施形態のインクジェット記録ヘッドの回路構成図 本発明の実施形態の回路構成図。 本発明の実施形態によるタイミング図。 図２実施形態のトランジスタの模式断面図。 図４実施形態のトランジスタの特性図。

以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の一実施形態のインクジェット記録ヘッドの一例を示す図である。インクジェット記録ヘッドは発熱体ブロック１０と、駆動回路ブロック２０、駆動回路ブロック２０を制御する制御回路３０とを有する。発熱体ブロック１０は複数のヒータ部１０−１〜１０−ｎを有する。駆動回路ブロック２０は図２で説明するスイッチング回路２０−１〜２０−ｎを有する。制御ブロック３０は入力データを各スイッチング回路２０−１〜２０−ｎに振り分ける回路である。第１の電源ＶＨはスイッチング回路２０−１〜２０−ｎの導通制御によりヒータ部１０−１〜１０−ｎに電流を供給し、ヒータ部１０−１〜１０−ｎを発熱させる。スイッチング回路の入力信号はＶｉ−１〜Ｖｉ−n、出力電流信号はＩｏ−１〜Iｏ−nである。
ヒータ１０−１とスイッチング回路２０−１を有する本発明の１実施形態の等価回路図を図２に示す。スイッチング回路２０−１は、スイッチング素子である４つのＭＯＳトランジスタＳ１〜４を有する。この例では４つのＭＯＳトランジスタＳ１〜Ｓ４のチャネル長を異なる長さにしている。この結果、ＭＯＳトランジスタの短チャネル効果により、ＭＯＳトランジスタＳ１〜Ｓ４のしきい値電圧は異なる電圧Ｖｔｎ１〜４になる。ここで、Ｖｔｎ１〜４の大小関係はＶｔｎ１＜Ｖｔｎ２＜Ｖｔｎ３＜Ｖｔｎ４とする。

ＭＯＳトランジスタＳ１〜４の出力端子の一端は第１のノードＮ１に接続される。第１のノードＮ１には負荷となるヒータ１０−１の一端が接続され、ヒータ１０−１の他端は第３のノードＮ３を介して第１の電源ＶＨに接続される。ＭＯＳトランジスタＳ１〜４の出力端子の他端は第２のノードＮ２に接続されている。第２のノードＮ２は第２の電源（この例では接地電位）に接続される。ＭＯＳトランジスタＳ１〜４の入力ゲートには制御回路３０からの制御信号Ｖｉ−１が入力される。以上のようにＭＯＳトランジスタＳ１〜４は並列接続される。図３に示される波形Ｃ１〜４は、ＭＯＳトランジスタＳ１〜４それぞれに流れる電流信号の模式的な波形である。

次に、スイッチング回路２０−１の動作について図２と図３を用いて説明する。まずスイッチ回路に制御信号Ｖｉ−１が入力される。ＭＯＳトランジスタＳ１〜４のしきい値電圧Ｖｔｎ１〜４がそれぞれ異なることから、ＭＯＳトランジスタＳ１〜Ｓ４を流れる電流は、模式的に図３に示す波形Ｃ１〜４のようになる。電流Ｃ２はＣ１に対しｔ１時間だけ遅れて立ち上がり、電流Ｃ１の立下りに対しｔ１’時間だけ早いタイミングで立ち下がる。同様に、電流Ｃ３と電流Ｃ４は電流Ｃ１に対してｔ２、ｔ３時間だけ遅れて立ち上がり、ｔ２’、ｔ３’時間だけ早いタイミングで立ち下がる。結局、スイッチング回路の出力電流信号Iｏ（n）は理想的な状態において、図３のＩｏ（ｎ）に示すような階段状の波形となる。

この結果、第１のノードと第３のノードとの間を流れる電流の立上り、立下りに含まれる高周波成分はほぼ同じであるが、駆動電流の高周波成分の振幅を小さくすることができる。この結果、オーバーシュートやアンダーシュートの振幅が抑えられ、リンギング現象を抑制できる。これにより、ヒータ１０−１やＭＯＳトランジスタＳ１〜４の劣化や、ノイズの発生による誤動作を抑制することができる。

図２、図３に示す１実施形態ではスイッチング回路２０（ｎ）の複数のスイッチング素子が４個の例を挙げたがこれは一例にすぎない。複数のＭＯＳトランジスタのうち少なくとも２つのＭＯＳトランジスタのチャネル長を互いに異なる長さにすれば良い。その場合もしきい値電圧の違いによりスイッチを電流が流れるタイミングに差が生じることによりリンキングを抑制できる。また、制御回路３０の電源電圧が低電圧である場合は制御回路３０と駆動回路ブロック２０の間にレベルシフト回路があっても良い。

図４はＭＯＳトランジスタＳ１〜４の構成の一例を示す模式断面図である。ここでは、Ｐ型シリコン半導体基板に、Ｎ型のＬＯＣＯＳオフセット構造のＭＯＳトランジスタを例に説明するが、チャネル長によりしきい値電圧を調整できるトランジスタであれば他の構造のものでもよい。ＬＯＣＯＳオフセット構造とは、ゲート電極の一部、もしくは全部とドレイン領域の一部の間に素子分離領域を設けて、ゲート電極とドレイン領域との距離を長くした構造である。特に高耐圧が要求される場合にはこのような構成が好ましい。また図４のＭＯＳトランジスタは横型のＤＭＯＳ（ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタである。ＤＭＯＳトランジスタも耐圧に優れたデバイスであるため、ＤＭＯＳトランジスタとＬＯＣＯＳオフセット構造を併用することは更に耐圧が高まるため好ましい。図４に示した構成は一例でありこれに限定されるわけではない。

図４において、ｐ⁻型半導体基板２０１の上面に、ｎ⁻型ウェル領域２０２とｐ型ウェル領域２０３が形成されている。ｎ⁻型ウェル領域２０２の表面の一部にｎ^＋型の不純物領域２０４が形成され、ｐ型ウェル領域２０３の表面の一部にソースとなるｎ^＋型の不純物領域２０５が形成されている。ｎ⁻型ウェル領域２０２とｎ^＋型の不純物領域２０４とでドレイン領域を構成している。また、ｐ型ウェル領域２０３はこのＭＯＳトランジスタのチャネルを提供する部分であり、ゲートに供給される電圧によりチャネルが形成される。このように各領域が形成された半導体基板の表面の全面にはゲート酸化膜２０６が形成されており、ｎ⁻型ウェル領域２０２上のゲート酸化膜２０６の一部にはＬＯＣＯＳ２０７が形成されている。ＬＯＣＯＳ２０７の一端は、不純物領域２０４の端部に対応する位置まで延びている。ＬＯＣＯＳ２０７の他端は、ｎ⁻型ウェル領域２０２とｐ型ウェル領域２０３の境界部２０８の方へ延びている。しかし、上記ＬＯＣＯＳの他端は境界部２０８の位置までは達しておらず、ｎ⁻型ウェル領域２０２上の位置で留まっている。ゲート電極２０９が、ゲート酸化膜２０６およびＬＯＣＯＳ２０７の上側部分であってかつｎ⁻型ウェル領域２０２とｐ型ウェル領域２０３上側部分に設けられている。ゲート電極２０９の一端は、ｎ^＋型の不純物領域２０５の端部に対応する位置の上まで延びており、他端は、ＬＯＣＯＳ２０７上に留まっている。ゲート電極２０９とｎ^＋型の不純物領域２０５の境界部２１０と境界部２０８との間の距離を表すチャネル長Ｌｐは、製造プロセスにおいて、ｎ^＋型の不純物領域２０５がその内部に形成されるｐ型ウェル領域２０３を形成する際にマスクにより規定することができる。この時、駆動回路を構成する複数のＭＯＳトランジスタに異なるチャネル長を規定するマスクを適用できる。チャネル長Ｌｐを調整する工程は、基板の不純物密度を変える場合のように製造プロセスに追加の工程を必要としない。このようにしてチャネル長Ｌｐを調整することによりＭＯＳトランジスタのしきい値電圧を異ならせることができる。

図５は、ＭＯＳトランジスタの短チャネル効果の特性例を表した図であり、横軸をチャネル長Ｌｐ、縦軸をしきい値電圧Ｖｔｈとしてプロットした図である。この図５より、チャネル長Ｌｐを微小に変えることによって、しきい値電圧を調整可能であることがわかる。

さらに、液体吐出用基板について説明する。液体吐出用基板は本発明の駆動回路と駆動回路により駆動される発熱体及び液体の流路を備えている。発熱体は流路の液体を加熱するように配置される。流路の液体を加熱することにより、液体を吐出する。吐出は流路に連通された吐出口から行われる。

次に、インクジェット記録ヘッドについて説明する。インクジェット記録ヘッドは本願発明の駆動回路と発熱体を含むインクジェットヘッド用基体上にインクの流路となる部材が配置される。発熱体は流路を加熱できるように配置される。本願発明の駆動回路で駆動される発熱体により流路のインクが熱せられることにより、流路と連通しているインク吐出口から吐出され、記録紙等に記録するのに用いられる。

以上のとおりＭＯＳトランジスタＳ１〜４のチャネル長を調整することによりしきい値電圧を異ならせることができる。この結果、リンギングの発生を抑制したスイッチング回路２０（ｎ）が、その回路面積を大きくすることなくかつ製造工程を追加せずに提供できる。

Claims (5)

1. 第１のノードと第２のノードとの間に並列接続された複数のＭＯＳトランジスタを有し、前記複数のＭＯＳトランジスタにより前記第１のノードと第３のノードとの間に接続された負荷を駆動する駆動回路であって、
   前記複数のＭＯＳトランジスタは、第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのチャネル長より長いチャネル長を持つ第２のＭＯＳトランジスタを含み、
   前記第２のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタより高いしきい値電圧を有し、
   前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの各々は、互いに接するように第１導電型ウェル領域および第２導電型ウェル領域が配され、前記第１導電型ウェル領域とともにドレイン領域を構成するように前記第１導電型ウェル領域の一部に第１導電型の第１不純物領域が配され、ソース領域を構成するように前記第２導電型ウェル領域の一部に第１導電型の第２不純物領域が配され、前記第１導電型ウェル領域の一部の上にＬＯＣＯＳが配され、前記第２導電型ウェル領域の上のゲート酸化膜と前記第１導電型ウェル領域の上の前記ＬＯＣＯＳの上にゲート電極が配された構成を有し、
   前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタにおいて、チャネル長は、前記ソース領域を構成する前記第２不純物領域と前記第１導電型ウェル領域との間の距離である、
   ことを特徴とする駆動回路。
2. 前記複数のＭＯＳトランジスタはそれぞれＬＯＣＯＳオフセット構造を有することを特徴とする請求項１に記載の駆動回路。
3. 前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのチャネル長は１．６μｍ未満であることを特徴とする請求項１又は２に記載の駆動回路。
4. 液体の流路と、
   前記流路の中の前記液体を加熱する発熱体と、
   請求項１乃至３のいずれか１項に記載された駆動回路とを備え、
   前記駆動回路は前記発熱体を負荷として駆動するよう構成されていることを特徴とする液体吐出用基板。
5. インクの吐出口に連通した流路と、
   前記流路の中の前記インクを加熱する発熱体と、
   請求項１乃至３のいずれか１項に記載された駆動回路とを備え、
   前記駆動回路は前記発熱体を負荷として駆動するよう構成されていることを特徴とするインクジェット記録ヘッド。

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