JP3071915B2 - 出力回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に係
わり、特に、その出力回路に関するものである。
わり、特に、その出力回路に関するものである。
【０００２】
【従来の技術】相補型ＭＯＳ（ＣＭＯＳ）集積回路装置
の出力回路は、技術の進歩と応用分野の拡大に伴い、出
力電流が大きくなっている。図１は、従来の出力回路の
一例を示すものであり、図２は図１の等価回路を示すも
のである。
の出力回路は、技術の進歩と応用分野の拡大に伴い、出
力電流が大きくなっている。図１は、従来の出力回路の
一例を示すものであり、図２は図１の等価回路を示すも
のである。
【０００３】図１、図２において、インバータ回路１１
は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳト
ランジスタと称す）Ｐ１、およびＮチャネルＭＯＳトラ
ンジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ１に
よって構成されている。これらＰＭＯＳトランジスタＰ
１、ＮＭＯＳトランジスタＮ１の各ゲートは入力端子Ａ
に接続され、ＰＭＯＳトランジスタＰ１のソースは電源
ＶDDに接続され、ＮＭＯＳトランジスタＮ１のソースは
接地されている。また、ＰＭＯＳトランジスタＰ１、Ｎ
ＭＯＳトランジスタＮ１の各ドレインＢは、出力段１２
を構成するＰＭＯＳトランジスタＰ２、ＮＭＯＳトラン
ジスタＮ２の各ゲートＰＧ１、ＮＧ１に接続されてい
る。この各ゲートＰＧ１、ＮＧ１は蛇行して配設され、
ゲートＰＧ１に隣接して複数のソースＰＳ２およびドレ
インＰＤ２が設けられ、ゲートＮＧ１に隣接して複数の
ソースＮＳ２およびドレインＮＤ２が設けられている。
ＰＭＯＳトランジスタＰ２のソースＰＳ２は電源ＶDDに
接続され、ＮＭＯＳトランジスタＮ２のソースＮＳ２は
接地され、各ドレインＰＤ２、ＮＤ２は出力端子Ｃに接
続されている。
は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳト
ランジスタと称す）Ｐ１、およびＮチャネルＭＯＳトラ
ンジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ１に
よって構成されている。これらＰＭＯＳトランジスタＰ
１、ＮＭＯＳトランジスタＮ１の各ゲートは入力端子Ａ
に接続され、ＰＭＯＳトランジスタＰ１のソースは電源
ＶDDに接続され、ＮＭＯＳトランジスタＮ１のソースは
接地されている。また、ＰＭＯＳトランジスタＰ１、Ｎ
ＭＯＳトランジスタＮ１の各ドレインＢは、出力段１２
を構成するＰＭＯＳトランジスタＰ２、ＮＭＯＳトラン
ジスタＮ２の各ゲートＰＧ１、ＮＧ１に接続されてい
る。この各ゲートＰＧ１、ＮＧ１は蛇行して配設され、
ゲートＰＧ１に隣接して複数のソースＰＳ２およびドレ
インＰＤ２が設けられ、ゲートＮＧ１に隣接して複数の
ソースＮＳ２およびドレインＮＤ２が設けられている。
ＰＭＯＳトランジスタＰ２のソースＰＳ２は電源ＶDDに
接続され、ＮＭＯＳトランジスタＮ２のソースＮＳ２は
接地され、各ドレインＰＤ２、ＮＤ２は出力端子Ｃに接
続されている。
【０００４】
【発明が解決しようとする課題】上記従来の出力回路に
おいて、出力段１２を構成するＰＭＯＳトランジスタＰ
２、ＮＭＯＳトランジスタＮ２は、インバータ回路１１
を構成するＰＭＯＳトランジスタＰ１、ＮＭＯＳトラン
ジスタＮ１に比べて、電流駆動能力が大きくなってい
る。したがって、出力信号レベルが切り換わる時、ＰＭ
ＯＳトランジスタＰ２、あるいはＮＭＯＳトランジスタ
Ｎ２に大きな電流が短時間に流れるため、出力端子Ｃに
大きな雑音を発生させる欠点があった。
おいて、出力段１２を構成するＰＭＯＳトランジスタＰ
２、ＮＭＯＳトランジスタＮ２は、インバータ回路１１
を構成するＰＭＯＳトランジスタＰ１、ＮＭＯＳトラン
ジスタＮ１に比べて、電流駆動能力が大きくなってい
る。したがって、出力信号レベルが切り換わる時、ＰＭ
ＯＳトランジスタＰ２、あるいはＮＭＯＳトランジスタ
Ｎ２に大きな電流が短時間に流れるため、出力端子Ｃに
大きな雑音を発生させる欠点があった。
【０００５】また、出力段１２を構成するＰＭＯＳトラ
ンジスタＰ２とＮＭＯＳトランジスタＮ２には同一の信
号が印加される。このため、出力信号レベルが切り換わ
る時、これらトランジスタが同時に導通している状態が
あり、消費電流が増大する欠点があった。
ンジスタＰ２とＮＭＯＳトランジスタＮ２には同一の信
号が印加される。このため、出力信号レベルが切り換わ
る時、これらトランジスタが同時に導通している状態が
あり、消費電流が増大する欠点があった。
【０００６】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、出力段を
構成する複数のトランジスタが同時に導通状態となるこ
とを防止し、大電流による消費電流の増大、および雑音
の発生を防止可能な出力回路を提供しようとするもので
ある。
されたものであり、その目的とするところは、出力段を
構成する複数のトランジスタが同時に導通状態となるこ
とを防止し、大電流による消費電流の増大、および雑音
の発生を防止可能な出力回路を提供しようとするもので
ある。
【０００７】
【課題を解決するための手段】この発明は、上記課題を
解決するため、電流通路の一端が第１の電源に接続さ
れ、他端が出力端に接続され、ゲートが複数に分割され
た第１導電型のＭＯＳトランジスタと、電流通路の一端
が前記出力端に接続され、他端が第２の電源に接続さ
れ、ゲートが複数に分割され、前記第１導電型のＭＯＳ
トランジスタとともに出力段を構成する第２導電型のＭ
ＯＳトランジスタと、前記第１導電型のＭＯＳトランジ
スタの分割された各ゲートにそれぞれ接続され、入力信
号に応じてこれらゲートを順次駆動する複数の第１のイ
ンバータ回路と、前記第２導電型のＭＯＳトランジスタ
の分割された各ゲートにそれぞれ接続され、前記入力信
号に応じてこれらゲートを順次駆動する複数の第２のイ
ンバータ回路とを有している。また、前記複数の第１の
インバータ回路は、互いに相互コンダクタンスが変化さ
れ、入力信号に応じて出力信号の立下がり時間が順次長
く設定されている。さらに、前記複数の第２のインバー
タ回路は、互いに相互コンダクタンスが変化され、入力
信号に応じて出力信号の立上り時間が順次長く設定され
ている。
解決するため、電流通路の一端が第１の電源に接続さ
れ、他端が出力端に接続され、ゲートが複数に分割され
た第１導電型のＭＯＳトランジスタと、電流通路の一端
が前記出力端に接続され、他端が第２の電源に接続さ
れ、ゲートが複数に分割され、前記第１導電型のＭＯＳ
トランジスタとともに出力段を構成する第２導電型のＭ
ＯＳトランジスタと、前記第１導電型のＭＯＳトランジ
スタの分割された各ゲートにそれぞれ接続され、入力信
号に応じてこれらゲートを順次駆動する複数の第１のイ
ンバータ回路と、前記第２導電型のＭＯＳトランジスタ
の分割された各ゲートにそれぞれ接続され、前記入力信
号に応じてこれらゲートを順次駆動する複数の第２のイ
ンバータ回路とを有している。また、前記複数の第１の
インバータ回路は、互いに相互コンダクタンスが変化さ
れ、入力信号に応じて出力信号の立下がり時間が順次長
く設定されている。さらに、前記複数の第２のインバー
タ回路は、互いに相互コンダクタンスが変化され、入力
信号に応じて出力信号の立上り時間が順次長く設定され
ている。
【０００８】また、この発明は、電流通路の一端が第１
の電源に接続され、他端が出力端に接続され、ゲートが
複数に分割された第１導電型のＭＯＳトランジスタと、
電流通路の一端が前記出力端に接続され、他端が第２の
電源に接続され、ゲートが複数に分割され、前記第１導
電型のＭＯＳトランジスタとともに出力段を構成する第
２導電型のＭＯＳトランジスタと、前記第１導電型のＭ
ＯＳトランジスタの分割された各ゲートにそれぞれ接続
され、第１、第２の入力信号に応じてこれらゲートを順
次駆動する複数の第１のゲート回路と、前記第２導電型
のＭＯＳトランジスタの分割された各ゲートにそれぞれ
接続され、前記第１、第２の入力信号に応じてこれらゲ
ートを順次駆動する複数の第２のゲート回路とを有して
いる。
の電源に接続され、他端が出力端に接続され、ゲートが
複数に分割された第１導電型のＭＯＳトランジスタと、
電流通路の一端が前記出力端に接続され、他端が第２の
電源に接続され、ゲートが複数に分割され、前記第１導
電型のＭＯＳトランジスタとともに出力段を構成する第
２導電型のＭＯＳトランジスタと、前記第１導電型のＭ
ＯＳトランジスタの分割された各ゲートにそれぞれ接続
され、第１、第２の入力信号に応じてこれらゲートを順
次駆動する複数の第１のゲート回路と、前記第２導電型
のＭＯＳトランジスタの分割された各ゲートにそれぞれ
接続され、前記第１、第２の入力信号に応じてこれらゲ
ートを順次駆動する複数の第２のゲート回路とを有して
いる。
【０００９】さらに、前記複数の第１のゲート回路は、
それぞれナンド回路によって構成され、これらナンド回
路は、互いに相互コンダクタンスが変化され、第１、第
２の入力信号に応じて出力信号の立下がり時間が順次長
く設定されている。
それぞれナンド回路によって構成され、これらナンド回
路は、互いに相互コンダクタンスが変化され、第１、第
２の入力信号に応じて出力信号の立下がり時間が順次長
く設定されている。
【００１０】また、前記複数の第２のゲート回路は、そ
れぞれノア回路によって構成され、これらノア回路は、
互いに相互コンダクタンスが変化され、第１、第２の入
力信号に応じて出力信号の立上り時間が順次長く設定さ
れている。
れぞれノア回路によって構成され、これらノア回路は、
互いに相互コンダクタンスが変化され、第１、第２の入
力信号に応じて出力信号の立上り時間が順次長く設定さ
れている。
【００１１】
【作用】すなわち、この発明は、出力段を構成する第１
導電型のＭＯＳトランジスタと第２導電型のＭＯＳトラ
ンジスタのゲートを複数に分割し、これらゲートを複数
の第１、第２のインバータ回路、あるいは複数の第１、
第２のゲート回路によって順次駆動している。したがっ
て、出力段を構成する第１導電型のＭＯＳトランジスタ
と第２導電型のＭＯＳトランジスタの全体が同時に導通
状態となることを防止でき、大電流による消費電流の増
大や雑音の発生を防止することが可能である。
導電型のＭＯＳトランジスタと第２導電型のＭＯＳトラ
ンジスタのゲートを複数に分割し、これらゲートを複数
の第１、第２のインバータ回路、あるいは複数の第１、
第２のゲート回路によって順次駆動している。したがっ
て、出力段を構成する第１導電型のＭＯＳトランジスタ
と第２導電型のＭＯＳトランジスタの全体が同時に導通
状態となることを防止でき、大電流による消費電流の増
大や雑音の発生を防止することが可能である。
【００１２】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
照して説明する。
【００１３】図３において、信号の入力端子２１は、Ｃ
ＭＯＳ構造のインバータ回路ＩＮ１１〜ＩＮ１６，ＩＮ
２１〜ＩＮ２６を構成するＰＭＯＳトランジスタＰ１１
〜Ｐ１６，Ｐ２１〜Ｐ２６、ＮＭＯＳトランジスタＮ１
１〜Ｎ１６，Ｎ２１〜Ｎ２６の各ゲートに接続されてい
る。前記トランジスタＰ１１〜Ｐ１６，Ｐ２１〜Ｐ２６
の各ソースは電源ＶDDに接続され、各ドレインはトラン
ジスタＮ１１〜Ｎ１６，Ｎ２１〜Ｎ２６の各ドレインに
接続されている。これらトランジスタＮ１１〜Ｎ１６，
Ｎ２１〜Ｎ２６の各ソースは接地されている。
ＭＯＳ構造のインバータ回路ＩＮ１１〜ＩＮ１６，ＩＮ
２１〜ＩＮ２６を構成するＰＭＯＳトランジスタＰ１１
〜Ｐ１６，Ｐ２１〜Ｐ２６、ＮＭＯＳトランジスタＮ１
１〜Ｎ１６，Ｎ２１〜Ｎ２６の各ゲートに接続されてい
る。前記トランジスタＰ１１〜Ｐ１６，Ｐ２１〜Ｐ２６
の各ソースは電源ＶDDに接続され、各ドレインはトラン
ジスタＮ１１〜Ｎ１６，Ｎ２１〜Ｎ２６の各ドレインに
接続されている。これらトランジスタＮ１１〜Ｎ１６，
Ｎ２１〜Ｎ２６の各ソースは接地されている。
【００１４】また、前記インバータ回路ＩＮ１１〜ＩＮ
１６の出力端、すなわち、トランジスタＰ１１〜Ｐ１６
の各ドレイン、およびトランジスタＮ１１〜Ｎ１６の各
ドレインは、出力段を構成するＰＭＯＳトランジスタ２
２のゲートＰＧ１１〜ＰＧ１６にそれぞれ接続されてい
る。すなわち、トランジスタ２２のゲートは複数に分割
され、この分割されたゲートＰＧ１１〜ＰＧ１６はイン
バータ回路ＩＮ１１〜ＩＮ１６によってそれぞれ制御さ
れる。これらゲートＰＧ１１〜ＰＧ１６に隣接して設け
られた各ソースＰＳ１１〜ＰＳ１４は電源ＶDDに接続さ
れ、各ドレインＰＤ１１〜ＰＤ１３は、集積回路装置の
ボンディング用パットを構成する出力端子２３に接続さ
れている。
１６の出力端、すなわち、トランジスタＰ１１〜Ｐ１６
の各ドレイン、およびトランジスタＮ１１〜Ｎ１６の各
ドレインは、出力段を構成するＰＭＯＳトランジスタ２
２のゲートＰＧ１１〜ＰＧ１６にそれぞれ接続されてい
る。すなわち、トランジスタ２２のゲートは複数に分割
され、この分割されたゲートＰＧ１１〜ＰＧ１６はイン
バータ回路ＩＮ１１〜ＩＮ１６によってそれぞれ制御さ
れる。これらゲートＰＧ１１〜ＰＧ１６に隣接して設け
られた各ソースＰＳ１１〜ＰＳ１４は電源ＶDDに接続さ
れ、各ドレインＰＤ１１〜ＰＤ１３は、集積回路装置の
ボンディング用パットを構成する出力端子２３に接続さ
れている。
【００１５】また、前記インバータ回路ＩＮ２１〜ＩＮ
２６の出力端、すなわち、トランジスタＰ２１〜Ｐ２６
の各ドレイン、およびトランジスタＮ２１〜Ｎ２６の各
ドレインは、出力段を構成するＮＭＯＳトランジスタ２
４のゲートＮＧ１１〜ＮＧ１６にそれぞれ接続されてい
る。すなわち、このトランジスタ２４のゲートは複数に
分割され、この分割されたゲートＮＧ１１〜ＮＧ１６は
インバータ回路ＩＮ２１〜ＩＮ２６によって制御され
る。これらゲートＮＧ１１〜ＮＧ１６に隣接して設けら
れた各ソースＮＳ１１〜ＮＳ１４は接地され、各ドレイ
ンＮＤ１１〜ＮＤ１３は前記出力端子２３に接続されて
いる。
２６の出力端、すなわち、トランジスタＰ２１〜Ｐ２６
の各ドレイン、およびトランジスタＮ２１〜Ｎ２６の各
ドレインは、出力段を構成するＮＭＯＳトランジスタ２
４のゲートＮＧ１１〜ＮＧ１６にそれぞれ接続されてい
る。すなわち、このトランジスタ２４のゲートは複数に
分割され、この分割されたゲートＮＧ１１〜ＮＧ１６は
インバータ回路ＩＮ２１〜ＩＮ２６によって制御され
る。これらゲートＮＧ１１〜ＮＧ１６に隣接して設けら
れた各ソースＮＳ１１〜ＮＳ１４は接地され、各ドレイ
ンＮＤ１１〜ＮＤ１３は前記出力端子２３に接続されて
いる。
【００１６】前記出力段のトランジスタ２２、２４のソ
ースＰＳ１１〜ＰＳ１４、ＮＳ１１〜ＮＳ１４、ドレイ
ンＰＤ１１〜ＰＤ１３、ＮＤ１１〜ＮＤ１３は、通常そ
れぞれ拡散層である。これらソース、ドレインは複数の
コンタクトホールＣＨ１を介して、金属材料、例えばア
ルミニウム配線Ａｌに接続され、このアルミニウム配線
Ａｌを介して電源ＶDDあるいは接地電位に接続される。
ースＰＳ１１〜ＰＳ１４、ＮＳ１１〜ＮＳ１４、ドレイ
ンＰＤ１１〜ＰＤ１３、ＮＤ１１〜ＮＤ１３は、通常そ
れぞれ拡散層である。これらソース、ドレインは複数の
コンタクトホールＣＨ１を介して、金属材料、例えばア
ルミニウム配線Ａｌに接続され、このアルミニウム配線
Ａｌを介して電源ＶDDあるいは接地電位に接続される。
【００１７】また、ゲート材料としては金属あるいはポ
リシリコンが使用される。この実施例はポリシリコンの
場合を示す。このゲート材料としてのポリシリコンは、
複数のコンタクトホールＣＨ２を介して、アルミニウム
配線Ａｌに接続されている。図４、図５は、前記インバ
ータ回路ＩＮ１１〜ＩＮ１６、ＩＮ２１〜ＩＮ２６を具
体的に示す図である。
リシリコンが使用される。この実施例はポリシリコンの
場合を示す。このゲート材料としてのポリシリコンは、
複数のコンタクトホールＣＨ２を介して、アルミニウム
配線Ａｌに接続されている。図４、図５は、前記インバ
ータ回路ＩＮ１１〜ＩＮ１６、ＩＮ２１〜ＩＮ２６を具
体的に示す図である。
【００１８】図４（ａ）乃至（ｆ）において、ＴＲ１，
ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７はＰ
ＭＯＳあるいはＮＭＯＳトランジスタの構成を示してい
る。図４（ａ）に示すトランジスタＴＲ１，ＴＲ２のチ
ャネル幅はいずれもＷ１である。この図はトランジスタ
ＴＲ１，ＴＲ２によってインバータ回路を構成した場合
を示している。
ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７はＰ
ＭＯＳあるいはＮＭＯＳトランジスタの構成を示してい
る。図４（ａ）に示すトランジスタＴＲ１，ＴＲ２のチ
ャネル幅はいずれもＷ１である。この図はトランジスタ
ＴＲ１，ＴＲ２によってインバータ回路を構成した場合
を示している。
【００１９】また、図４（ｂ）乃至（ｆ）に示すトラン
ジスタＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７のチャ
ネル幅Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６は、順次狭くなっ
ている。すなわち、これらの関係はＷ1 ＞Ｗ2 ＞Ｗ3 ＞
Ｗ4 ＞Ｗ5 ＞Ｗ6 となっている。
ジスタＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７のチャ
ネル幅Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６は、順次狭くなっ
ている。すなわち、これらの関係はＷ1 ＞Ｗ2 ＞Ｗ3 ＞
Ｗ4 ＞Ｗ5 ＞Ｗ6 となっている。
【００２０】図３に示すインバータ回路ＩＮ１１におい
て、ＰＭＯＳトランジスタＰ１１は図４（ａ）に示すト
ランジスタＴＲ１によって構成され、ＮＭＯＳトランジ
スタＮ１１は図４（ａ）に示すトランジスタＴＲ２によ
って構成される。インバータ回路ＩＮ１２、ＩＮ１３、
ＩＮ１４、ＩＮ１５、ＩＮ１６において、ＰＭＯＳトラ
ンジスタＰ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ１６はい
ずれも図４（ａ）に示すトランジスタＴＲ１によって構
成され、ＮＭＯＳトランジスタＮ１２、Ｎ１３、Ｎ１
４、Ｎ１５、Ｎ１６は、それぞれ図４（ｂ）乃至（ｆ）
に示すＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７によっ
て構成される。
て、ＰＭＯＳトランジスタＰ１１は図４（ａ）に示すト
ランジスタＴＲ１によって構成され、ＮＭＯＳトランジ
スタＮ１１は図４（ａ）に示すトランジスタＴＲ２によ
って構成される。インバータ回路ＩＮ１２、ＩＮ１３、
ＩＮ１４、ＩＮ１５、ＩＮ１６において、ＰＭＯＳトラ
ンジスタＰ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ１６はい
ずれも図４（ａ）に示すトランジスタＴＲ１によって構
成され、ＮＭＯＳトランジスタＮ１２、Ｎ１３、Ｎ１
４、Ｎ１５、Ｎ１６は、それぞれ図４（ｂ）乃至（ｆ）
に示すＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７によっ
て構成される。
【００２１】一方、図３に示すインバータ回路ＩＮ２１
〜ＩＮ２６は、上記とは逆にＮＭＯＳトランジスタＮ２
１〜Ｎ２６はいずれも図４（ａ）に示すトランジスタＴ
Ｒ１によって構成され、ＰＭＯＳトランジスタＰ２１は
ＴＲ２によって構成されている。また、ＰＭＯＳトラン
ジスタＰ２２〜Ｐ２６はそれぞれ図４（ｂ）乃至（ｆ）
に示すＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７によっ
て構成されている。
〜ＩＮ２６は、上記とは逆にＮＭＯＳトランジスタＮ２
１〜Ｎ２６はいずれも図４（ａ）に示すトランジスタＴ
Ｒ１によって構成され、ＰＭＯＳトランジスタＰ２１は
ＴＲ２によって構成されている。また、ＰＭＯＳトラン
ジスタＰ２２〜Ｐ２６はそれぞれ図４（ｂ）乃至（ｆ）
に示すＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７によっ
て構成されている。
【００２２】図５は図４と異なり、チャネル長を変えた
トランジスタを示している。図５において、ＴＲ１１〜
ＴＲ１７はＰＭＯＳあるいはＮＭＯＳトランジスタの構
成を示している。図５（ａ）に示すトランジスタＴＲ１
１，ＴＲ１２のチャネル長はいずれもＬ１である。この
図はトランジスタＴＲ１１，ＴＲ１２によってインバー
タ回路を構成した場合を示している。
トランジスタを示している。図５において、ＴＲ１１〜
ＴＲ１７はＰＭＯＳあるいはＮＭＯＳトランジスタの構
成を示している。図５（ａ）に示すトランジスタＴＲ１
１，ＴＲ１２のチャネル長はいずれもＬ１である。この
図はトランジスタＴＲ１１，ＴＲ１２によってインバー
タ回路を構成した場合を示している。
【００２３】また、図５（ｂ）乃至（ｆ）に示すトラン
ジスタＴＲ１３，ＴＲ１４，ＴＲ１５，ＴＲ１６，ＴＲ
１７はチャネル長Ｌ２〜Ｌ６が順次長くなっている。す
なわち、これらトランジスタのチャネル長の関係は、Ｌ
1 ＜Ｌ2 ＜Ｌ3 ＜Ｌ4 ＜Ｌ5＜Ｌ6 となっている。
ジスタＴＲ１３，ＴＲ１４，ＴＲ１５，ＴＲ１６，ＴＲ
１７はチャネル長Ｌ２〜Ｌ６が順次長くなっている。す
なわち、これらトランジスタのチャネル長の関係は、Ｌ
1 ＜Ｌ2 ＜Ｌ3 ＜Ｌ4 ＜Ｌ5＜Ｌ6 となっている。
【００２４】図５に示すトランジスタによって図３に示
すインバータ回路ＩＮ１１〜ＩＮ１６を構成する場合、
ＰＭＯＳトランジスタＰ１１〜Ｐ１６は、図５（ａ）に
示すトランジスタＴＲ１１によって構成され、ＮＭＯＳ
トランジスタＮ１１はトランジスタＴＲ１２によって構
成される。また、ＮＭＯＳトランジスタＮ１２〜Ｎ１６
は図５（ｂ）乃至（ｆ）に示すランジスタＴＲ１３〜Ｔ
Ｒ１７によって構成される。
すインバータ回路ＩＮ１１〜ＩＮ１６を構成する場合、
ＰＭＯＳトランジスタＰ１１〜Ｐ１６は、図５（ａ）に
示すトランジスタＴＲ１１によって構成され、ＮＭＯＳ
トランジスタＮ１１はトランジスタＴＲ１２によって構
成される。また、ＮＭＯＳトランジスタＮ１２〜Ｎ１６
は図５（ｂ）乃至（ｆ）に示すランジスタＴＲ１３〜Ｔ
Ｒ１７によって構成される。
【００２５】次に、図３に示すインバータ回路ＩＮ２１
〜ＩＮ２６を構成する場合、上記とは逆に、ＮＭＯＳト
ランジスタＮ２１〜Ｎ２６は図５（ａ）に示すトランジ
スタＴＲ１１によって構成され、ＰＭＯＳトランジスタ
Ｐ２１はトランジスタＴＲ１２によって構成される。ま
た、ＰＭＯＳトランジスタＰ２２〜Ｐ２６はそれぞれ図
５（ｂ）乃至（ｆ）に示すトランジスタＴＲ１３〜ＴＲ
１７によって構成される。上記構成において、動作につ
いて説明する。
〜ＩＮ２６を構成する場合、上記とは逆に、ＮＭＯＳト
ランジスタＮ２１〜Ｎ２６は図５（ａ）に示すトランジ
スタＴＲ１１によって構成され、ＰＭＯＳトランジスタ
Ｐ２１はトランジスタＴＲ１２によって構成される。ま
た、ＰＭＯＳトランジスタＰ２２〜Ｐ２６はそれぞれ図
５（ｂ）乃至（ｆ）に示すトランジスタＴＲ１３〜ＴＲ
１７によって構成される。上記構成において、動作につ
いて説明する。
【００２６】ＭＯＳトランジスタの相互コンダクタンス
は、その値が大きいほど駆動力が大きい。つまり、同じ
負荷を駆動する場合、ＰＭＯＳトランジスタにおいて
は、相互コンダクタンスが大きい程立上がり時間が短く
なり、逆に相互コンダクタンスが小さい程立上り時間が
長くなる。
は、その値が大きいほど駆動力が大きい。つまり、同じ
負荷を駆動する場合、ＰＭＯＳトランジスタにおいて
は、相互コンダクタンスが大きい程立上がり時間が短く
なり、逆に相互コンダクタンスが小さい程立上り時間が
長くなる。
【００２７】また、ＮＭＯＳトランジスタにおいては、
相互コンダクタンスが大きい程立下がり時間が短くな
り、逆に相互コンダクタンスが小さい程立下がり時間が
長くなる。
相互コンダクタンスが大きい程立下がり時間が短くな
り、逆に相互コンダクタンスが小さい程立下がり時間が
長くなる。
【００２８】ＭＯＳトランジスタの相互コンダクタンス
は、ＭＯＳトランジスタのチャネル幅（Ｗ）に比例し、
チャネル長（Ｌ）に反比例する。したがって、図４に示
すようにチャネル幅Ｗを変えた場合、チャネル幅Ｗが狭
い程駆動力が小さいため、出力段のトランジスタのゲー
ト容量がほぼ同じである場合、立上りあるいは立下り時
間が長くなる。
は、ＭＯＳトランジスタのチャネル幅（Ｗ）に比例し、
チャネル長（Ｌ）に反比例する。したがって、図４に示
すようにチャネル幅Ｗを変えた場合、チャネル幅Ｗが狭
い程駆動力が小さいため、出力段のトランジスタのゲー
ト容量がほぼ同じである場合、立上りあるいは立下り時
間が長くなる。
【００２９】図６は、各インバータ回路の出力波形を示
すものである。図６（ａ）の信号を図３に示す入力端子
２１に印加した場合、インバータ回路ＩＮ１１〜ＩＮ１
６の出力信号はそれぞれ図６（ｃ）〜（ｇ）となり，イ
ンバータ回路ＩＮ２１〜ＩＮ２６の出力信号はそれぞれ
図６（ｈ）〜（ｍ）となる。
すものである。図６（ａ）の信号を図３に示す入力端子
２１に印加した場合、インバータ回路ＩＮ１１〜ＩＮ１
６の出力信号はそれぞれ図６（ｃ）〜（ｇ）となり，イ
ンバータ回路ＩＮ２１〜ＩＮ２６の出力信号はそれぞれ
図６（ｈ）〜（ｍ）となる。
【００３０】したがって、図３における出力段のトラン
ジスタ２２、２４は徐々に導通状態となり、急速に遮断
状態となる。この結果、出力段のＰＭＯＳトランジスタ
２２、およびＮＭＯＳトランジスタ２４の全体が同時に
導通状態とならない。このため、これらトランジスタ２
２、２４に過剰な電流が流れてノイズを発生することが
少なく、しかも、貫通電流が少いため消費電流を低減す
ることができる。
ジスタ２２、２４は徐々に導通状態となり、急速に遮断
状態となる。この結果、出力段のＰＭＯＳトランジスタ
２２、およびＮＭＯＳトランジスタ２４の全体が同時に
導通状態とならない。このため、これらトランジスタ２
２、２４に過剰な電流が流れてノイズを発生することが
少なく、しかも、貫通電流が少いため消費電流を低減す
ることができる。
【００３１】また、図５に示すように、トランジスタの
チャネル長（Ｌ）を変えることにより、相互コンダクタ
ンスを変える場合においても、各インバータＩＮ１１〜
ＩＮ２６の出力信号の立上り、立下り時間を上記と同様
に変えることができる。したがって、トランジスタのチ
ャネル幅Ｗを変えた場合と同様の効果を得ることができ
る。
チャネル長（Ｌ）を変えることにより、相互コンダクタ
ンスを変える場合においても、各インバータＩＮ１１〜
ＩＮ２６の出力信号の立上り、立下り時間を上記と同様
に変えることができる。したがって、トランジスタのチ
ャネル幅Ｗを変えた場合と同様の効果を得ることができ
る。
【００３２】図７は、この発明が適用される従来の出力
回路を示すものである。図７において、ナンド回路３１
の一方入力端は入力端子３２に接続され、他方入力端は
入力端子３３に接続されている。このナンド回路３１の
出力端は出力段を構成するＰＭＯＳトランジスタＰ３１
のゲートに接続されている。このトランジスタＰ３１の
ソースは電源ＶDDに接続され、ドレインは出力端子３４
に接続されるとともにＮＭＯＳトランジスタＮ３１のド
レインに接続されている。このトランジスタＮ３１のソ
ースは接地されている。
回路を示すものである。図７において、ナンド回路３１
の一方入力端は入力端子３２に接続され、他方入力端は
入力端子３３に接続されている。このナンド回路３１の
出力端は出力段を構成するＰＭＯＳトランジスタＰ３１
のゲートに接続されている。このトランジスタＰ３１の
ソースは電源ＶDDに接続され、ドレインは出力端子３４
に接続されるとともにＮＭＯＳトランジスタＮ３１のド
レインに接続されている。このトランジスタＮ３１のソ
ースは接地されている。
【００３３】また、ノア回路３５の一方入力端は前記入
力端子３３に接続され、他方入力端は入力端子３６に接
続されている。このノア回路３５の出力端は出力段を構
成する前記ＮＭＯＳトランジスタＮ３１のゲートに接続
されている。
力端子３３に接続され、他方入力端は入力端子３６に接
続されている。このノア回路３５の出力端は出力段を構
成する前記ＮＭＯＳトランジスタＮ３１のゲートに接続
されている。
【００３４】上記構成の出力回路は、入力端子３２およ
び３６にそれぞれ信号“０”，“１”が入力された場
合、出力端子３４がハイインピーダンスとなるようにな
されている。図８は、この発明の第２実施例を示すもの
であり、図７に示す出力回路を具体的に示すものであ
る。図８において、図７と同一部分には同一符号を付
す。
び３６にそれぞれ信号“０”，“１”が入力された場
合、出力端子３４がハイインピーダンスとなるようにな
されている。図８は、この発明の第２実施例を示すもの
であり、図７に示す出力回路を具体的に示すものであ
る。図８において、図７と同一部分には同一符号を付
す。
【００３５】ナンド回路３１は複数のナンド回路ＮＤ１
１、ＮＤ１２〜ＮＤ１ｎによって構成されている。入力
端子３２はナンド回路ＮＤ１１、ＮＤ１２〜ＮＤ１ｎを
構成するＰＭＯＳトランジスタＰ４１、Ｐ４３、Ｐ４５
およびＮＭＯＳトランジスタＮ４１、Ｎ４３、Ｎ４５の
ゲートに接続されている。ＰＭＯＳトランジスタＰ４
１、Ｐ４３、Ｐ４５の各ソースは電源ＶDDに接続され、
ドレインはＮＭＯＳトランジスタＮ４１、Ｎ４３、Ｎ４
５の各ドレインに接続されている。これらＮＭＯＳトラ
ンジスタＮ４１、Ｎ４３、Ｎ４５の各ソースにはＮＭＯ
ＳトランジスタＮ４２、Ｎ４４、Ｎ４６の各ドレインが
接続され、ＮＭＯＳトランジスタＮ４２、Ｎ４４、Ｎ４
６の各ソースは接地されている。これらＮＭＯＳトラン
ジスタＮ４２、Ｎ４４、Ｎ４６の各ゲートは入力端子３
３に接続されている。前記ＰＭＯＳトランジスタＰ４
１、Ｐ４３、Ｐ４５の各ソース、ドレインにはＰＭＯＳ
トランジスタＰ４２、Ｐ４４、Ｐ４６の各ソース、ドレ
インが接続され、これらＰＭＯＳトランジスタＰ４２、
Ｐ４４、Ｐ４６の各ゲートは前記入力端子３３に接続さ
れている。
１、ＮＤ１２〜ＮＤ１ｎによって構成されている。入力
端子３２はナンド回路ＮＤ１１、ＮＤ１２〜ＮＤ１ｎを
構成するＰＭＯＳトランジスタＰ４１、Ｐ４３、Ｐ４５
およびＮＭＯＳトランジスタＮ４１、Ｎ４３、Ｎ４５の
ゲートに接続されている。ＰＭＯＳトランジスタＰ４
１、Ｐ４３、Ｐ４５の各ソースは電源ＶDDに接続され、
ドレインはＮＭＯＳトランジスタＮ４１、Ｎ４３、Ｎ４
５の各ドレインに接続されている。これらＮＭＯＳトラ
ンジスタＮ４１、Ｎ４３、Ｎ４５の各ソースにはＮＭＯ
ＳトランジスタＮ４２、Ｎ４４、Ｎ４６の各ドレインが
接続され、ＮＭＯＳトランジスタＮ４２、Ｎ４４、Ｎ４
６の各ソースは接地されている。これらＮＭＯＳトラン
ジスタＮ４２、Ｎ４４、Ｎ４６の各ゲートは入力端子３
３に接続されている。前記ＰＭＯＳトランジスタＰ４
１、Ｐ４３、Ｐ４５の各ソース、ドレインにはＰＭＯＳ
トランジスタＰ４２、Ｐ４４、Ｐ４６の各ソース、ドレ
インが接続され、これらＰＭＯＳトランジスタＰ４２、
Ｐ４４、Ｐ４６の各ゲートは前記入力端子３３に接続さ
れている。
【００３６】上記複数のナンド回路ＮＤ１１、ＮＤ１２
〜ＮＤ１ｎの出力端、すなわち、ＰＭＯＳトランジスタ
Ｐ４１、Ｐ４２のドレイン、ＰＭＯＳトランジスタＰ４
３、Ｐ４４のドレイン、ＰＭＯＳトランジスタＰ４５、
Ｐ４６のドレインは、出力段を構成するＰＭＯＳトラン
ジスタ３１の複数に分割されたゲートＰＧ２１、ＰＧ２
２〜ＰＧ２ｎにそれぞれ接続されている。このＰＭＯＳ
トランジスタＰ３１の各ソースＰＳ２１〜ＰＳ２ｎは電
源ＶDDに接続され、各ドレインＰＤ２１〜ＰＤ２ｎは出
力端子３４に接続されている。
〜ＮＤ１ｎの出力端、すなわち、ＰＭＯＳトランジスタ
Ｐ４１、Ｐ４２のドレイン、ＰＭＯＳトランジスタＰ４
３、Ｐ４４のドレイン、ＰＭＯＳトランジスタＰ４５、
Ｐ４６のドレインは、出力段を構成するＰＭＯＳトラン
ジスタ３１の複数に分割されたゲートＰＧ２１、ＰＧ２
２〜ＰＧ２ｎにそれぞれ接続されている。このＰＭＯＳ
トランジスタＰ３１の各ソースＰＳ２１〜ＰＳ２ｎは電
源ＶDDに接続され、各ドレインＰＤ２１〜ＰＤ２ｎは出
力端子３４に接続されている。
【００３７】一方、ノア回路３５は複数のノア回路ＮＲ
１１、ＮＲ１２〜ＮＲ１ｎによって構成されている。入
力端子３６は各ノア回路ＮＲ１１、ＮＲ１２〜ＮＲ１ｎ
を構成するＮＭＯＳトランジスタＮ５１、Ｎ５３、Ｎ５
５、およびＰＭＯＳトランジスタＰ５２、Ｐ５４、Ｐ５
６の各ゲートに接続されている。前記ＮＭＯＳトランジ
スタＮ５１、Ｎ５３、Ｎ５５の各ソースは接地され、ド
レインはＰＭＯＳトランジスタＰ５２、Ｐ５４、Ｐ５６
の各ドレインに接続されている。これらＰＭＯＳトラン
ジスタＰ５２、Ｐ５４、Ｐ５６の各ソースはＰＭＯＳト
ランジスタＰ５１、Ｐ５３、Ｐ５５の各ドレインに接続
されている。これらＰＭＯＳトランジスタＰ５１、Ｐ５
３、Ｐ５５の各ソースは電源ＶDDに接続され、各ゲート
は前記入力端子３３に接続されている。また、前記ＮＭ
ＯＳトランジスタＮ５１、Ｎ５３、Ｎ５５の各ソースお
よびドレインにはＮＭＯＳトランジスタＮ５２、Ｎ５
４、Ｎ５６の各ソースおよびドレインが接続され、これ
らＮＭＯＳトランジスタＮ５２、Ｎ５４、Ｎ５６の各ゲ
ートは前記入力端子３３に接続されている。
１１、ＮＲ１２〜ＮＲ１ｎによって構成されている。入
力端子３６は各ノア回路ＮＲ１１、ＮＲ１２〜ＮＲ１ｎ
を構成するＮＭＯＳトランジスタＮ５１、Ｎ５３、Ｎ５
５、およびＰＭＯＳトランジスタＰ５２、Ｐ５４、Ｐ５
６の各ゲートに接続されている。前記ＮＭＯＳトランジ
スタＮ５１、Ｎ５３、Ｎ５５の各ソースは接地され、ド
レインはＰＭＯＳトランジスタＰ５２、Ｐ５４、Ｐ５６
の各ドレインに接続されている。これらＰＭＯＳトラン
ジスタＰ５２、Ｐ５４、Ｐ５６の各ソースはＰＭＯＳト
ランジスタＰ５１、Ｐ５３、Ｐ５５の各ドレインに接続
されている。これらＰＭＯＳトランジスタＰ５１、Ｐ５
３、Ｐ５５の各ソースは電源ＶDDに接続され、各ゲート
は前記入力端子３３に接続されている。また、前記ＮＭ
ＯＳトランジスタＮ５１、Ｎ５３、Ｎ５５の各ソースお
よびドレインにはＮＭＯＳトランジスタＮ５２、Ｎ５
４、Ｎ５６の各ソースおよびドレインが接続され、これ
らＮＭＯＳトランジスタＮ５２、Ｎ５４、Ｎ５６の各ゲ
ートは前記入力端子３３に接続されている。
【００３８】上記ノア回路ＮＲ１１、ＮＲ１２〜ＮＲ１
ｎの出力端、すなわち、ＮＭＯＳトランジスタＮ５１、
Ｎ５２のドレイン、ＮＭＯＳトランジスタＮ５３、Ｎ５
４のドレイン、ＮＭＯＳトランジスタＮ５５、Ｎ５６の
ドレインは、出力段を構成するＮＭＯＳトランジスタＮ
３１の複数に分割されたゲートＮＧ２１、ＮＧ２２、Ｎ
Ｇ２ｎにそれぞれ接続されている。このＮＭＯＳトラン
ジスタＮ３１の各ソースＮＳ２１〜ＮＳ２ｎは接地さ
れ、各ドレインＮＤ２１〜ＮＤ２ｎは前記出力端子３４
に接続されている。
ｎの出力端、すなわち、ＮＭＯＳトランジスタＮ５１、
Ｎ５２のドレイン、ＮＭＯＳトランジスタＮ５３、Ｎ５
４のドレイン、ＮＭＯＳトランジスタＮ５５、Ｎ５６の
ドレインは、出力段を構成するＮＭＯＳトランジスタＮ
３１の複数に分割されたゲートＮＧ２１、ＮＧ２２、Ｎ
Ｇ２ｎにそれぞれ接続されている。このＮＭＯＳトラン
ジスタＮ３１の各ソースＮＳ２１〜ＮＳ２ｎは接地さ
れ、各ドレインＮＤ２１〜ＮＤ２ｎは前記出力端子３４
に接続されている。
【００３９】上記構成において、ナンド回路ＮＡ１１〜
ＮＡ１ｎを構成するＰＭＯＳトランジスタＰ４１〜Ｐ４
６は、出力段のＰＭＯＳトランジスタを急速に遮断状態
とすべく、立上り時間が短くなるように十分に相互コン
ダクタンスを大きくする。
ＮＡ１ｎを構成するＰＭＯＳトランジスタＰ４１〜Ｐ４
６は、出力段のＰＭＯＳトランジスタを急速に遮断状態
とすべく、立上り時間が短くなるように十分に相互コン
ダクタンスを大きくする。
【００４０】また、これらナンド回路ＮＡ１１〜ＮＡ１
ｎを構成するＮＭＯＳトランジスタＮ４１〜Ｎ４６は、
出力段のＰＭＯＳトランジスタＰ３１が徐々に導通状態
となるようにする。すなわち、ＮＭＯＳトランジスタＮ
４１とＮ４２，Ｎ４３とＮ４４およびＮ４５とＮ４６を
ペアとし、これらペアのうちどちらか一方、あるいは両
方のトランジスタの相互コンダクタンスを変えることに
より、立下り時間が変化される。
ｎを構成するＮＭＯＳトランジスタＮ４１〜Ｎ４６は、
出力段のＰＭＯＳトランジスタＰ３１が徐々に導通状態
となるようにする。すなわち、ＮＭＯＳトランジスタＮ
４１とＮ４２，Ｎ４３とＮ４４およびＮ４５とＮ４６を
ペアとし、これらペアのうちどちらか一方、あるいは両
方のトランジスタの相互コンダクタンスを変えることに
より、立下り時間が変化される。
【００４１】一方、上記ノア回路ＮＲ１１〜ＮＲ１ｎを
構成するＮＭＯＳトランジスタＮ５１〜Ｎ５６は、出力
段のＮＭＯＳトランジスタＮ３１を急速に遮断状態にす
べく、立下り時間が短くなるように十分相互コンダクタ
ンスを大きくする。
構成するＮＭＯＳトランジスタＮ５１〜Ｎ５６は、出力
段のＮＭＯＳトランジスタＮ３１を急速に遮断状態にす
べく、立下り時間が短くなるように十分相互コンダクタ
ンスを大きくする。
【００４２】すなわち、これらノア回路ＮＲ１１〜ＮＲ
１３を構成するＰＭＯＳトランジスタＰ５１〜Ｐ５６
は、出力段のＮＭＯＳトランジスタＮ３１が徐々に導通
状態となるよう、ＰＭＯＳトランジスタＰ５１とＰ５
２，Ｐ５３とＰ５４およびＰ５５とＰ５６をペアとし、
これらペアのうちどちらか一方、あるいは両方のトラン
ジスタの相互コンダクタンスを変えることにより、立上
り時間が変化される。
１３を構成するＰＭＯＳトランジスタＰ５１〜Ｐ５６
は、出力段のＮＭＯＳトランジスタＮ３１が徐々に導通
状態となるよう、ＰＭＯＳトランジスタＰ５１とＰ５
２，Ｐ５３とＰ５４およびＰ５５とＰ５６をペアとし、
これらペアのうちどちらか一方、あるいは両方のトラン
ジスタの相互コンダクタンスを変えることにより、立上
り時間が変化される。
【００４３】上記構成によれば、図８における出力段の
分割されたゲート端子ＰＧ２１〜ＰＧ２ｎ，ＮＧ２１〜
ＮＧ２ｎにおける信号波形は、第１の実施例と同様に図
６に示すような波形とすることができる。したがって、
第１の実施例と同様の効果を得ることができる。図９
（ａ）（ｂ）は、図３に示すインバータ回路ＩＮ１１〜
ＩＮ１６の他の実施例を示すものである。
分割されたゲート端子ＰＧ２１〜ＰＧ２ｎ，ＮＧ２１〜
ＮＧ２ｎにおける信号波形は、第１の実施例と同様に図
６に示すような波形とすることができる。したがって、
第１の実施例と同様の効果を得ることができる。図９
（ａ）（ｂ）は、図３に示すインバータ回路ＩＮ１１〜
ＩＮ１６の他の実施例を示すものである。
【００４４】図９（ａ）は、１個のＰＭＯＳトランジス
タＰ６１に、２個のＮＭＯＳトランジスタＮ６１、Ｎ６
２を直列接続したインバータ回路を示している。これら
ＰＭＯＳトランジスタＰ６１、ＮＭＯＳトランジスタＮ
６１、Ｎ６２のゲートには入力信号が供給され、ＰＭＯ
ＳトランジスタＰ６１およびＮＭＯＳトランジスタＮ６
１のドレインから信号が出力される。
タＰ６１に、２個のＮＭＯＳトランジスタＮ６１、Ｎ６
２を直列接続したインバータ回路を示している。これら
ＰＭＯＳトランジスタＰ６１、ＮＭＯＳトランジスタＮ
６１、Ｎ６２のゲートには入力信号が供給され、ＰＭＯ
ＳトランジスタＰ６１およびＮＭＯＳトランジスタＮ６
１のドレインから信号が出力される。
【００４５】図９（ｂ）は、１個のＰＭＯＳトランジス
タＰ６２に、３個のＮＭＯＳトランジスタＮ６３、Ｎ６
４、Ｎ６５を直列接続したインバータ回路を示してい
る。これらＰＭＯＳトランジスタＰ６２、ＮＭＯＳトラ
ンジスタＮ６３、Ｎ６４、Ｎ６５のゲートには入力信号
が供給され、ＰＭＯＳトランジスタＰ６２およびＮＭＯ
ＳトランジスタＮ６３のドレインから信号が出力され
る。図１０（ａ）（ｂ）は、図３に示すインバータ回路
ＩＮ２１〜ＩＮ２６の他の実施例を示すものである。
タＰ６２に、３個のＮＭＯＳトランジスタＮ６３、Ｎ６
４、Ｎ６５を直列接続したインバータ回路を示してい
る。これらＰＭＯＳトランジスタＰ６２、ＮＭＯＳトラ
ンジスタＮ６３、Ｎ６４、Ｎ６５のゲートには入力信号
が供給され、ＰＭＯＳトランジスタＰ６２およびＮＭＯ
ＳトランジスタＮ６３のドレインから信号が出力され
る。図１０（ａ）（ｂ）は、図３に示すインバータ回路
ＩＮ２１〜ＩＮ２６の他の実施例を示すものである。
【００４６】図１０（ａ）は、２個のＰＭＯＳトランジ
スタＰ６３、Ｐ６４に、１個のＮＭＯＳトランジスタＮ
６６を直列接続したインバータ回路を示している。これ
らＰＭＯＳトランジスタＰ６３、Ｐ６４、ＮＭＯＳトラ
ンジスタＮ６６のゲートには入力信号が供給され、ＰＭ
ＯＳトランジスタＰ６４およびＮＭＯＳトランジスタＮ
６６のドレインから信号が出力される。
スタＰ６３、Ｐ６４に、１個のＮＭＯＳトランジスタＮ
６６を直列接続したインバータ回路を示している。これ
らＰＭＯＳトランジスタＰ６３、Ｐ６４、ＮＭＯＳトラ
ンジスタＮ６６のゲートには入力信号が供給され、ＰＭ
ＯＳトランジスタＰ６４およびＮＭＯＳトランジスタＮ
６６のドレインから信号が出力される。
【００４７】図１０（ｂ）は、３個のＰＭＯＳトランジ
スタＰ６５、Ｐ６６、Ｐ６７に、１個のＮＭＯＳトラン
ジスタＮ６７を直列接続したインバータ回路を示してい
る。これらＰＭＯＳトランジスタＰ６５、Ｐ６６、Ｐ６
７、ＮＭＯＳトランジスタＮ６７のゲートには入力信号
が供給され、ＰＭＯＳトランジスタＰ６７およびＮＭＯ
ＳトランジスタＮ６７のドレインから信号が出力され
る。
スタＰ６５、Ｐ６６、Ｐ６７に、１個のＮＭＯＳトラン
ジスタＮ６７を直列接続したインバータ回路を示してい
る。これらＰＭＯＳトランジスタＰ６５、Ｐ６６、Ｐ６
７、ＮＭＯＳトランジスタＮ６７のゲートには入力信号
が供給され、ＰＭＯＳトランジスタＰ６７およびＮＭＯ
ＳトランジスタＮ６７のドレインから信号が出力され
る。
【００４８】図９、図１０に示すインバータ回路を、図
３に示すＩＮ１１〜ＩＮ１６、ＩＮ２１〜ＩＮ２６の代
わりに用いることにより、等価的に相互コンダクタンス
を変えることができる。したがって、第１の実施例と同
様の効果を得ることができる。尚、この発明は、上記実
施例に限定されるものではなく、発明の要旨を変えない
範囲において種々変形実施可能なことは勿論である。
３に示すＩＮ１１〜ＩＮ１６、ＩＮ２１〜ＩＮ２６の代
わりに用いることにより、等価的に相互コンダクタンス
を変えることができる。したがって、第１の実施例と同
様の効果を得ることができる。尚、この発明は、上記実
施例に限定されるものではなく、発明の要旨を変えない
範囲において種々変形実施可能なことは勿論である。
【００４９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、出力段を構成する複数のトランジスタ全体が同時に
導通状態となることを防止でき、大電流による消費電流
の増大、および雑音の発生を防止することが可能な出力
回路を提供できる。
ば、出力段を構成する複数のトランジスタ全体が同時に
導通状態となることを防止でき、大電流による消費電流
の増大、および雑音の発生を防止することが可能な出力
回路を提供できる。
【図１】従来の出力回路を示す回路図。
【図２】図１の等価回路図。
【図３】この発明の第１の実施例を示す回路図。
【図４】図３に示すインバータ回路を構成するトランジ
スタのチャネル幅を示す図。
スタのチャネル幅を示す図。
【図５】図３に示すインバータ回路を構成するトランジ
スタのチャネル長を示す図。
スタのチャネル長を示す図。
【図６】図３の動作を説明するために示す波形図。
【図７】この発明が適用される従来の出力回路を示す等
価回路図。
価回路図。
【図８】この発明の第２の実施例を示すものであり、図
７に示す回路を具体的に示す回路図。
７に示す回路を具体的に示す回路図。
【図９】図３に示すインバータ回路の他の実施例を示す
回路図。
回路図。
【図１０】図３に示すインバータ回路の他の実施例を示
す回路図。
す回路図。
２１…入力端子、ＩＮ１１〜ＩＮ１６，ＩＮ２１〜ＩＮ
２６…インバータ回路、２２…ＰＭＯＳトランジスタ、
ＰＧ１１〜ＰＧ１６、ＮＧ１１〜ＮＧ１６…ゲート、２
３…出力回路、３１…ナンド回路、ＮＡ１１〜ＮＡ１ｎ
…ナンド回路、３５…ノア回路、ＮＲ１１〜ＮＲ１ｎ…
ノア回路、Ｐ３１…ＰＭＯＳトランジスタ、Ｎ３１…Ｎ
ＭＯＳトランジスタ、ＰＧ２１、ＰＧ２２〜ＰＧ２ｎ、
ＮＧ２１、ＮＧ２２〜ＮＧ２ｎ…ゲート、３３…入力端
子、３４…出力端子。
２６…インバータ回路、２２…ＰＭＯＳトランジスタ、
ＰＧ１１〜ＰＧ１６、ＮＧ１１〜ＮＧ１６…ゲート、２
３…出力回路、３１…ナンド回路、ＮＡ１１〜ＮＡ１ｎ
…ナンド回路、３５…ノア回路、ＮＲ１１〜ＮＲ１ｎ…
ノア回路、Ｐ３１…ＰＭＯＳトランジスタ、Ｎ３１…Ｎ
ＭＯＳトランジスタ、ＰＧ２１、ＰＧ２２〜ＰＧ２ｎ、
ＮＧ２１、ＮＧ２２〜ＮＧ２ｎ…ゲート、３３…入力端
子、３４…出力端子。
フロントページの続き (56)参考文献 特開 平２−188023（ＪＰ，Ａ) 特開 平４−145717（ＪＰ，Ａ) 特開 平４−157921（ＪＰ，Ａ) 特開 平４−332218（ＪＰ，Ａ) 特開 平４−18810（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H03K 19/00
Claims (10)
- 【請求項１】 電流通路の一端が第１の電源に接続さ
れ、他端が出力端に接続され、ゲートが複数に分割され
た第１導電型のＭＯＳトランジスタと、 電流通路の一端が前記出力端に接続され、他端が第２の
電源に接続され、ゲートが複数に分割され、前記第１導
電型のＭＯＳトランジスタとともに出力段を構成する第
２導電型のＭＯＳトランジスタと、 前記第１導電型のＭＯＳトランジスタの分割された各ゲ
ートにそれぞれ接続され、入力信号に応じてこれらゲー
トを順次駆動する複数の第１のインバータ回路と、 前記第２導電型のＭＯＳトランジスタの分割された各ゲ
ートにそれぞれ接続され、前記入力信号に応じてこれら
ゲートを順次駆動する複数の第２のインバータ回路と、 を具備したことを特徴とする出力回路。 - 【請求項２】 前記複数の第１のインバータ回路は、互
いに相互コンダクタンスが変化され、入力信号に応じて
出力信号の立下がり時間が順次長く設定されていること
を特徴とする請求項１記載の出力回路。 - 【請求項３】 前記複数の第２のインバータ回路は、互
いに相互コンダクタンスが変化され、入力信号に応じて
出力信号の立上り時間が順次長く設定されていることを
特徴とする請求項１記載の出力回路。 - 【請求項４】 電流通路の一端が第１の電源に接続さ
れ、他端が出力端に接続され、ゲートが複数に分割され
た第１導電型のＭＯＳトランジスタと、 電流通路の一端が前記出力端に接続され、他端が第２の
電源に接続され、ゲートが複数に分割され、前記第１導
電型のＭＯＳトランジスタとともに出力段を構成する第
２導電型のＭＯＳトランジスタと、 前記第１導電型のＭＯＳトランジスタの分割された各ゲ
ートにそれぞれ接続され、第１、第２の入力信号に応じ
てこれらゲートを順次駆動する複数の第１のゲート回路
と、 前記第２導電型のＭＯＳトランジスタの分割された各ゲ
ートにそれぞれ接続され、前記第１、第２の入力信号に
応じてこれらゲートを順次駆動する複数の第２のゲート
回路と、 を具備したことを特徴とする出力回路。 - 【請求項５】 前記複数の第１のゲート回路は、それぞ
れナンド回路によって構成され、これらナンド回路は、
互いに相互コンダクタンスが変化され、第１、第２の入
力信号に応じて出力信号の立下がり時間が順次長く設定
されていることを特徴とする請求項４記載の出力回路。 - 【請求項６】 前記複数の第２のゲート回路は、それぞ
れノア回路によって構成され、これらノア回路は、互い
に相互コンダクタンスが変化され、第１、第２の入力信
号に応じて出力信号の立上り時間が順次長く設定されて
いることを特徴とする請求項４記載の出力回路。 - 【請求項７】 前記複数の第１のインバータ回路は、前
記第１導電型のＭＯＳトランジスタの分割された各ゲー
トにそれぞれ接続され、入力信号に応じてこれらゲート
を独立に駆動し、 前記複数の第２のインバータ回路は、前記第２導電型の
ＭＯＳトランジスタの分割された各ゲートにそれぞれ接
続され、入力信号に応じてこれらゲートを独立に駆動す
ることを特徴とする請求項１又は４記載の出力回路。 - 【請求項８】 前記複数の第１のインバータ回路は、Ｍ
ＯＳトランジスタを有し、前記相互コンダクタンスは、
前記ＭＯＳトランジスタのチャネル幅とチャネル長のど
ちらか一つで定められることを特徴とする請求項２又は
５記載の出力回路。 - 【請求項９】 前記複数の第２のインバータ回路は、Ｍ
ＯＳトランジスタを有し、前記相互コンダクタンスは、
前記ＭＯＳトランジスタのチャネル幅とチャネル長のい
ずれか一つで定められることを特徴とする請求項３又は
６記載の出力回路。 - 【請求項１０】 前記ゲートは、金属とポリシリコンの
内の一つよりなることを特徴とする請求項１又は４記載
の出力回路。
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|---|---|---|---|
| JP3338768A JP3071915B2 (ja) | 1991-12-20 | 1991-12-20 | 出力回路 |
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