JP3074898B2

JP3074898B2 - 論理回路およびそれを用いたデータ処理装置

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Publication number: JP3074898B2
Application number: JP04033160A
Authority: JP
Inventors: 教夫大久保; 鈴木　　誠; 勝朗佐々木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-02-20
Filing date: 1992-02-20
Publication date: 2000-08-07
Anticipated expiration: 2015-08-07
Also published as: JPH05235743A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路およびそれを用
いたデータ処理装置に関し、特にＶＬＳＩチップに形成
されたデータプロセッサの如き情報処理装置に用いられ
るのに好適な高速で、かつ低消費電力の論理回路に関す
る。

【０００２】

【従来の技術】最近の情報処理装置の高速化に伴い、最
も基本的な構成要素である論理回路の高速化が望まれて
いる。

【０００３】従来、論理回路の高速化に適した手法とし
ては、例えば、アイ・イー・イー・イー、ジャーナル・
オヴ・ソリッド・ステート・サーキッツ２５，２（１９
９０年）第３８８頁から第３９５頁（IEEE Journal of
Solid-State Circuits，vol.25,no.2 (1990) pp.388-39
5）において論じられている、コンプリメンタリー・パ
ス・トランジスタ・ロジック（Complementary Pass-Tra
nsistor Logic、以下ＣＰＬと略記する）が提案されて
いる。

【０００４】ＣＰＬは複数のｎ−ＭＯＳパス・トランジ
スタで目的とする論理を構成し、かつ相補的な出力とな
るよう回路を構成し、ＣＭＯＳのインバータで出力を得
る論理回路である。ＣＰＬはＣＭＯＳ論理回路と比較し
て入力容量を低くすることができるため高速に動作す
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来技術では、ＣＰＬのパス・トランジスタを通過した信
号の論理振幅が減少するという点について十分な配慮が
なされておらず、その結果、ＣＰＬの出力によって駆動
されるＣＭＯＳインバータに定常電流が流れ消費電力が
高くなること、およびＣＭＯＳインバータが低い電位を
出力する場合に出力駆動電流が減少し高速動作にとって
不利であることと言う問題点が本発明者等によって明ら
かとされた。

【０００６】パストランジスタを通過した信号振幅をフ
ル振幅にする方法としては、前記したアイ・イー・イー
・イー、ジャーナル・オヴ・ソリッド・ステート・サー
キッツ２５，２（１９９０年）第３８８頁から第３９５
頁（IEEE Journal of Solid-State Circuits，vol.25,n
o.2 (1990) pp.388-395）において、ｐ−ＭＯＳトラン
ジスタによるラッチを接続する方法が論じられている。
しかし、この方法では出力が変化する際にラッチを反転
しなければならず、遅延が大きくなるという問題点も本
発明者等によって明らかとされた。

【０００７】従って本発明の目的とするところは、論理
をパス・トランジスタで構成し、かつ信号振幅を接地電
圧の低電位から電源電圧の高電位までフル振幅させるこ
とで、ＣＭＯＳインバータに接続したときの消費電力を
低く抑え、またＣＭＯＳインバータの電流が減少せずに
高速で動作する論理回路を提供することにある。

【０００８】本発明の他の目的は、各入力が負担する入
力容量を等しくすることで、入力端子の違いによる遅延
時間の差異が小さい論理回路を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の代表的な実施形態によれば（図１参照）、
第１出力電極と第２出力電極と制御電極とを有し、該第
１出力電極と該第２出力電極との間の電気的導通および
非導通が該制御電極に印加される信号によって制御され
る第１スイッチング素子乃至第４スイッチング素子と、
第１入力端子乃至第４入力端子と、出力端子(15)とを具
備し、第１入力信号(A)を上記第１入力端子(11)に印加
し、上記第１入力信号(A)と逆相の信号(AN)を上記第２
入力端子(12)に印加し、第２入力信号(B)を上記第３入
力端子(13)に印加し、上記第２入力信号(B)と逆相の信
号(BN)を上記第４入力端子(14)に印加し、上記第１スイ
ッチング素子(101)の上記第１出力電極と上記第２出力
電極との間の電流パスを上記出力端子(15)と上記第１入
力端子(11)との間に接続し、上記第１スイッチング素子
(101)の上記制御電極を上記第４入力端子(14)に接続
し、上記第２スイッチング素子(102)の上記第１出力電
極と上記第２出力電極との間の電流パスを上記出力端子
(15)と上記第３入力端子(13)および所定動作電位点(57)
の選択された一方との間に接続し、上記第２スイッチン
グ素子(102)の上記制御電極を上記第４入力端子(14)に
接続し、上記第３スイッチング素子(103)の上記第１出
力電極と上記第２出力電極との間の電流パスを上記出力
端子(15)と上記第３入力端子(13)との間に接続し、上記
第３スイッチング素子(103)の上記制御電極を上記第２
入力端子(12)に接続し、上記第４スイッチング素子(10
4)の上記第１出力電極と上記第２出力電極との間の電流
パスを上記出力端子(15)と上記第１入力端子(11)および
上記所定動作電位点(57)の選択された一方との間に接続
し、上記第４スイッチング素子(104)の上記制御電極を
上記第２入力端子(12)に接続し、上記第１スイッチング
素子と上記第３スイッチング素子とは第１導電型(ｐチ
ャネル)であり、上記第２スイッチング素子と上記第４
スイッチング素子とは該第１導電型と逆の導電型の第２
導電型(ｎチャネル)であることを特徴とする。

【００１０】

【作用】出力端子(15)を高電位にする際には電位プルア
ップに適した第１導電型のスイッチング素子(例えば、
ｐチャネルＭＯＳトランジスタもしくはｐｎｐバイポー
ラトランジスタ)が導通し、出力端子(15)を低電位にす
る際には第２導電型のスイッチング素子(例えば、ｎチ
ャネルＭＯＳトランジスタもしくはｎｐｎバイポーラト
ランジスタ)が導通することにより、出力端子(15)の信
号振幅の損失を低く抑えることが可能である。従って、
出力にＣＭＯＳインバータを接続した場合、ＣＰＬより
も信号振幅の損失が少ないため消費電力が低く、ＣＭＯ
Ｓインバータが出力する電流が大きくなり高速動作が可
能である。さらに、信号振幅の損失が少ないことによ
り、電源電圧を低くしても動作が可能である。例えばス
イッチング素子にＭＯＳトランジスタを使用した場合、
電源電圧が２Ｖ以下でも大きな遅延の増加はなく、素子
の微細化に伴い電源電圧が低下しても高速動作が可能で
ある。また、出力端子を高電位にする際においても、低
電位にする際においても、出力端子には少なくとも二つ
の異なる経路からスイッチング素子を通じて電位のプル
アップ、プルダウンを行なうことにより、一つの経路が
出力を駆動する能力を小さく設定することができ、一つ
のスイッチング素子の負担を軽くし、高速にスイッチン
グすることが可能となる。これは、例えばスイッチング
素子にＭＯＳトランジスタを使用した場合、ゲート幅を
狭くすることができ、入力容量が減少し高速に動作する
ことが可能となる。さらに、各入力端子に対し均等にス
イッチング素子を接続することで、出力を駆動するため
の各入力の負担が均等に分配され、入力位置の違いによ
る遅延時間の差異を小さくし、遅延時間を考慮した論理
回路の設計を容易にすることが可能である。図３３に示
された従来より公知のＣＰＬによる論理積回路は単一の
導電型のｎ−ＭＯＳトランジスタのみによってパストラ
ンジスタを構成していたため、出力Ｏと否定出力ＯＮで
の高電位へのプルアップ時における信号振幅の損失を生
じていた。このような出力の信号振幅の損失を解消する
方法としては、図３３の単一の導電型のｎ−ＭＯＳトラ
ンジスタのみによるパストランジスタを、図３４に示す
ように、ｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジ
スタとの並列接続による双方向性パストランジスタ(Ｃ
ＭＯＳ)に置き換えることは当業者によって容易に考案
できるものであろう。しかし、図３４のこの方法では入
力Ｂ、ＢＮのファンイン数が４と他の入力Ａ、ＡＮのフ
ァンイン数２の２倍大きくなり、入力Ｂ、ＢＮの変化に
対する出力の遅延時間が大きくなるという問題を生ず
る。これに対して、図３５に示す本発明の代表的な実施
形態である論理積回路では、各入力端子Ａ、ＡＮ、Ｂ、
ＢＮのファンイン数は均等になり、図３３に示された回
路の問題点は解決されている。公知のＣＰＬで、出力の
信号振幅の損失を解消するため、図３４に示すようにｐ
−ＭＯＳトランジスタを付加することは当業者に容易に
考案できるものであろうが、パストランジスタの制御入
力の印加形態を変更することによって、論理回路の各入
力端子Ａ、ＡＮ、Ｂ、ＢＮのファンイン数を均等とする
基本概念に着眼しなければ本発明に到達することはでき
ない。本発明のその他の目的と特徴は、以下の実施例か
ら明らかとなろう。

【００１１】

【実施例】以下、本発明の実施例を、図面を参照してよ
り詳細に説明する。

【００１２】図１は、本発明の実施例によるＭＯＳトラ
ンジスタで構成した２入力論理回路を示すものである。
１０１、１０３、１０６、１０８がｐチャネル型ＭＯＳ
トランジスタ（以下、ｐ−ＭＯＳトランジスタと記
す）、１０２、１０４、１０５、１０７がｎチャネル型
ＭＯＳトランジスタ（以下、ｎ−ＭＯＳトランジスタと
記す）である。入力信号としてＡ、Ｂと、それぞれの論
理否定であるＡＮ、ＢＮとを入力し、出力信号としてＡ
とＢの論理積出力（ＡＮＤ）をＯ、その論理否定出力
（ＮＡＮＤ）であるＯＮをそれぞれ出力する。尚、入力
Ａと否定入力ＡＮの間にＣＭＯＳインバータを接続し、
入力Ｂと否定入力ＢＮの間にＣＭＯＳインバータを接続
すれば、論理回路の外部から否定入力ＡＮ、ＢＮを供給
する必要が無くなることは当業者にとって明白であろ
う。論理値と電圧との対応を、論理値０（以下"０"と記
す）が接地電圧の低い電位に相当するＧＮＤ、論理値１
（以下"１"と記す）が電源電圧の高い電位に相当するＶ
ccに各々対応するものとする。

【００１３】図２は、入力Ａ、Ｂに対する各ＭＯＳトラ
ンジスタの状態と各出力の状態とを示すものである。図
２で、"ｏｎ"は、出力が"０"から"１"、あるいは"１"か
ら"０"に変化する際に、その変化を生じる導通があるこ
とを示し、一方"ｏｆｆ"はその様な導通がないことを示
す。図１において論理積を出力する出力Ｏの方の左側の
回路に着目する。入力Ａ、Ｂがそれぞれ"０"、"０"の場
合、ＭＯＳトランジスタ１０２、１０４が"ｏｎ"であ
り、入力Ａ、Ｂ共に"０"であることから出力Ｏは"０"で
ある。入力Ａ、Ｂがそれぞれ"０"、"１"の場合、ＭＯＳ
トランジスタ１０１、１０４が"ｏｎ"であり、入力Ａ
が"０"であることから出力Ｏは"０"である。入力Ａ、Ｂ
がそれぞれ"１"、"０"の場合、ＭＯＳトランジスタ１０
２、１０３が"ｏｎ"であり、入力Ｂが"０"であることか
ら出力Ｏは"０"である。入力Ａ、Ｂがそれぞれ"１"、"
１"の場合、ＭＯＳトランジスタ１０１、１０３が"ｏ
ｎ"であり、入力Ａ、Ｂ共に"１"であることから出力Ｏ
は"１"である。以上の動作により出力ＯにはＡとＢの論
理積が出力される。尚、出力Ｏが"０"の時には、ｎ−Ｍ
ＯＳトランジスタ１０２、１０４の少なくとも一つが"
ｏｎ"であるため、出力の電位はＧＮＤに等しくなり、
一方、出力Ｏが"１"の時には、ｐ−ＭＯＳトランジスタ
１０１、１０３の少なくとも一つが"ｏｎ"であるため、
出力Ｏの電位はＶccに等しくなる。従って、出力電圧は
ＧＮＤからＶccまで変化するので、電圧損失は小さい。
図１の右側の回路は左側の回路と同様の動作を行うこと
により、出力ＯＮにはＡとＢの論理積の否定（ＮＡＮ
Ｄ）が出力され、出力電圧はＧＮＤからＶccまで変化す
る。また、常に２つの経路を通じて出力を駆動すること
により、１つの経路で出力を駆動する場合に対し、ＭＯ
Ｓトランジスタのゲート幅を半分にすることが可能であ
る。これは、例えばＣＭＯＳ論理回路と比較した場合、
一つの入力が負担するゲート容量が半分になり、高速に
動作することができる。さらに、ＡとＢ、ＡＮとＢＮの
入力に対し、接続されたゲート数、ソース（パス・トラ
ンジスタであるためドレインとの区別はないが、以下、
入力側をソースと記す）数は等しく、全く対称に構成さ
れている。そのため、Ａが変化したときの出力の変化
と、Ｂが変化したときの出力の変化に差異がなく、遅延
時間の入力位置によるバラツキを抑えることが可能であ
る。図３は、図１の回路で入力Ａとその論理否定である
入力ＡＮを入れ替えた接続をしたものである。２０１、
２０３、２０６、２０８がｐ−ＭＯＳトランジスタ、２
０２、２０４、２０５、２０７がｎ−ＭＯＳトランジス
タである。従って、図４に示すように出力Ｏには、入力
Ａ、Ｂが"０"、"１"のときに"１"が出力され、それ以外
の入力では"０"が出力される。また、同様に出力ＯＮに
は、入力Ａ、Ｂが"０"、"１"のときに"０"が出力され、
それ以外の入力では"１"が出力される。

【００１４】図５は、図１の回路で入力Ｂとその論理否
定である入力ＢＮを入れ替えた接続をしたものである。
３０１、３０３、３０６、３０８がｐ−ＭＯＳトランジ
スタ、３０２、３０４、３０５、３０７がｎ−ＭＯＳト
ランジスタである。従って、図６に示すように出力Ｏに
は、入力Ａ、Ｂが"１"、"０"のときに"１"が出力され、
それ以外の入力では"０"が出力される。また、同様に出
力ＯＮには、入力Ａ、Ｂが"１"、"０"のときに"０"が出
力され、それ以外の入力では"１"が出力される。

【００１５】図７は、図１の回路で入力Ａとその論理否
定である入力ＡＮと、入力Ｂとその論理否定である入力
ＢＮを入れ替えた接続をしたものである。４０１、４０
３、４０６、４０８がｐ−ＭＯＳトランジスタ、４０
２、４０４、４０５、４０７がｎ−ＭＯＳトランジスタ
である。従って、図８に示すように出力Ｏには、入力
Ａ、Ｂが"０"、"０"のときに"１"が出力され、それ以外
の入力では"０"が出力される。また、同様に出力ＯＮに
は、入力Ａ、Ｂが"０"、"０"のときに"０"が出力され、
それ以外の入力では"１"が出力される。

【００１６】以上説明した図３、図５、図７の回路で
も、図１に示した２入力論理回路と同様に、出力が"０"
の時には少なくとも一つのｎ−ＭＯＳトランジスタが導
通し、出力が"１"の時には少なくとも一つのｐ−ＭＯＳ
トランジスタが導通することで、出力電圧はＧＮＤから
Ｖccまで変化する。また、常に異なる２つの経路を通じ
て出力を駆動することで、一つの入力が負担するゲート
容量を半分にすることが可能である。さらに、ＡとＢ、
ＡＮとＢＮの入力は等価であり、遅延時間の入力位置に
よるバラツキを抑えることが可能である。これらの特徴
は、以下の回路でも同様である。

【００１７】図９は、図１の回路でＭＯＳトランジスタ
１０２、１０４のソースをＧＮＤに固定し、ＭＯＳトラ
ンジスタ１０６、１０８のソースをＶccに固定したもの
である。５０１、５０３、５０６、５０８がｐ−ＭＯＳ
トランジスタ、５０２、５０４、５０５、５０７がｎ−
ＭＯＳトランジスタである。従って、図１０に示すよう
に出力Ｏには、入力Ａ、Ｂが"１"、"１"のときに"１"が
出力され、それ以外の入力では"０"が出力される。ま
た、同様に出力ＯＮには、入力Ａ、Ｂが"１"、"１"のと
きに"０"が出力され、それ以外の入力では"１"が出力さ
れる。このように、図９の動作は図１と同様であるが、
入力のＭＯＳトランジスタへの接続が減るため、入力が
負担するソースの容量が減少しさらに高速に動作するこ
とが可能である。図３、図５、図７に示す回路と同様
に、図９の回路では入力の信号とその論理否定の信号と
を交換した接続が可能である。

【００１８】図１１は、本発明の実施例によるＭＯＳト
ランジスタで構成した２入力排他的論理和回路を示すも
のである。６０１、６０３、６０６、６０８がｐ−ＭＯ
Ｓトランジスタ、６０２、６０４、６０５、６０７がｎ
−ＭＯＳトランジスタである。従って、図１２に示すよ
うに排他的論理和出力Ｏには、入力Ａ、Ｂが不一致のと
きに"１"が出力され、一致のときに"０"が出力される。
また同様にして否定出力ＯＮには、入力Ａ、Ｂが一致の
ときに"１"が出力され、不一致のときに"０"が出力され
る。

【００１９】上記実施例においては、出力Ｏとその論理
否定である出力ＯＮを出力する実施例を示したが、論理
否定の関係にある２つの出力の両方を必要としない場合
には、半分の回路のみを用いればよい。

【００２０】図１３は、本発明の実施例による３入力論
理回路の回路図である。７０１から７０６と７１７から
７１９がｐ−ＭＯＳトランジスタ、７０７から７０９と
７１１から７１６がｎ−ＭＯＳトランジスタである。入
力信号としてはＡ、Ｂ、Ｃ、それぞれの論理否定である
ＡＮ、ＢＮ、ＣＮを入力し、出力信号としてＡ、Ｂ、Ｃ
の論理積を出力Ｏ、その論理否定である出力ＯＮをそれ
ぞれ出力する。図１４では、"（ｏｎ）"は、そのＭＯＳ
トランジスタは導通するが、直列に接続されたＭＯＳト
ランジスタが"ｏｆｆ"であることを示す。図１５は、図
１３の回路のＭＯＳトランジスタ７０７から７０９のソ
ースをＧＮＤに、ＭＯＳトランジスタ７１７から７１９
のソースをＶccに固定したものである。基本動作は図１
３と同様であるが、入力のソース容量の負担が減少する
ため、さらに高速に動作する。以下、図１３の回路のう
ち論理積を出力する出力Ｏに関係する部分に着目して、
その動作を説明する。入力Ａ、Ｂ、Ｃが全て"０"の場
合、ｐ−ＭＯＳトランジスタ７０１〜７０６が全て”ｏ
ｆｆ”、ｎ−ＭＯＳトランジスタ７０７、７０８、７０
９が全て"ｏｎ"であることから、出力Ｏは"０"となる。
入力Ａ、Ｂ、Ｃのうち一つが"１"であり、残り二つが"
０"の場合、直列接続された二つのｐ−ＭＯＳトランジ
スタには電流が流れないのに対し、ｎ−ＭＯＳトランジ
スタ７０７から７０９のうち二つが"ｏｎ"であることか
ら、出力Ｏは"０"となる。入力Ａ、Ｂ、Ｃのうち二つ
が"１"であり、残り一つが"０"の場合、、直列接続され
た二つのｐ−ＭＯＳトランジスタには電流が流れるもの
の、ｎ−ＭＯＳトランジスタ７０７から７０９のうち一
つが"ｏｎ"であることから、出力Ｏは"０"となるもので
ある。入力Ａ、Ｂ、Ｃが全て"１"の場合、ｐ−ＭＯＳト
ランジスタ７０１から７０６までが全て"ｏｎ"となり、
ｎ−ＭＯＳトランジスタ７０７、７０８、７０９が全
て”ｏｆｆ”となることから、出力は"１"である。以上
の動作を纏めると、図１４に示すようになり、出力Ｏに
はＡ、Ｂ、Ｃの論理積（ＡＮＤ）が出力される。また、
出力が"０"の時には、少なくとも一つのｎ−ＭＯＳトラ
ンジスタが"ｏｎ"であるため、出力の電位はＧＮＤに等
しくなり、一方、出力が"１"の時には、少なくとも一つ
のｐ−ＭＯＳトランジスタが"ｏｎ"であるため、出力の
電位はＶccに等しくなる。従って、出力Ｏの出力電圧は
ＧＮＤからＶccまで変化し電圧損失は小さい。同様の動
作により、出力ＯＮにはＡ、Ｂ、Ｃの論理積の否定が出
力され、出力電圧はＧＮＤからＶccまで変化する。さら
に、ＡとＢとＣ、ＡＮとＢＮとＣＮ、の入力に対し、接
続されたゲート数、ソース数は等しく、全く対称に構成
されている。そのため、遅延時間の入力位置によるバラ
ツキを抑えることが可能である。また、図１５の３入力
論理回路は、図１３と同様に動作することができること
は、容易に理解されるであろう。

【００２１】図１６は、本発明の実施例による２データ
入力選択回路である。８０１、８０３、８０６、８０８
がｐ−ＭＯＳトランジスタ、８０２、８０４、８０５、
８０７がｎ−ＭＯＳトランジスタである。データ選択入
力Ｃ、ＣＮに応答する図１６の各ＭＯＳトランジスタの
動作状態を纏めると、図１７のようになる。従って、デ
ータ選択入力Ｃが"０"のとき、出力Ｏには入力Ａが、出
力ＯＮには入力ＡＮが出力され、データ選択入力Ｃが"
１"のとき、出力Ｏには入力Ｂが、出力ＯＮには入力Ｂ
Ｎが出力されることができる。

【００２２】図１８は、本発明の実施例による４データ
入力選択回路である。９０１、９０３、９０６、９０
８、９１１、９１３、９１６、９１８、９２１、９２
３、９２６、９２８がｐ−ＭＯＳトランジスタ、９０
２、９０４、９０５、９０７、９１２、９１４、９１
５、９１７、９２２、９２４、９２５、９２７がｎ−Ｍ
ＯＳトランジスタである。従って、図１９に示すよう
に、データ選択入力Ａ、Ｂが"０"、"０"のとき、出力Ｏ
には入力Ｄ１が、出力ＯＮには入力ＤＮ１が出力され、
データ選択入力Ａ、Ｂが"１"、"０"のとき、出力Ｏには
入力Ｄ２が、出力ＯＮには入力ＤＮ２が出力され、デー
タ選択入力Ａ、Ｂが"０"、"１"のとき、出力Ｏには入力
Ｄ３が、出力ＯＮには入力ＤＮ３が出力され、データ選
択入力Ａ、Ｂが"１"、"１"のとき、出力Ｏには入力Ｄ４
が、出力ＯＮには入力ＤＮ４が出力される。

【００２３】図２０は、図９に示す論理積回路の出力駆
動能力を高めた実施例である。１００１がｐ−ＭＯＳト
ランジスタ、１００２がｎ−ＭＯＳトランジスタである
外は、図９の実施例と同様である。図２０の回路の出力
Ｏ、ＯＮに応答するトランジスタ１００１、１００２の
状態を纏めると、図２１のようになる。従って、出力Ｏ
Ｎが"０"のとき、ｐ−ＭＯＳトランジスタ１００１が導
通して出力Ｏに"１"を出力する駆動能力を高めることが
でき、また、このとき出力Ｏが"１"であるので、ｎ−Ｍ
ＯＳトランジスタ１００２が導通して出力ＯＮに"０"を
出力する駆動能力を高めることができる。

【００２４】図２２は、図１の論理積回路の出力にＣＭ
ＯＳインバータ１１０１、１１０２を接続した実施例で
ある。出力１１０３、１１０４の負荷が大きい場合に
は、ＣＭＯＳインバータで負荷を駆動することが高速動
作に有効である。同様に、出力１１０３、１１０４には
ＣＭＯＳインバータに限らず、ＣＭＯＳ論理回路により
駆動能力を増強すると共に論理をとる構成とすることが
可能である。

【００２５】これまで説明した幾つかの実施例を複数組
み合わせて、高機能の他入力論理回路を構成できること
は勿論である。例えば、図２３は、これまで説明した本
発明の幾つかの実施例を複数組み合わせて全加算器を構
成した一実施例である。図２３では、１２０１は図１１
の回路と同一の排他的論理和（ＥＯＲ）回路であり、１
２０２と１２０６とは選択回路であり、１２０３と１２
０７とはバッファ回路であり、１２０４は論理積（ＡＮ
Ｄ）回路であり、１２０５は論理和（ＯＲ）回路であ
る。一方、全加算器は二つの入力信号Ａ、Ｂ、桁上げ入
力Ｃを入力として、下記の関係の和出力（加算出力）Ｓ
と桁上げ出力ＣＯとを出力する必要が有る。ＡＢＣＳＣＯ（１）０００００（２）１００１０（３）０１０１０（４）１１００１（５）００１１０（６）１０１０１（７）０１１０１（８）１１１１１以下に、上記（１）乃至（８）の動作状態につき、詳細
に説明する。上記（１）の場合：入力信号Ａ、Ｂがともに”０”のた
め、ＥＯＲ論理回路１２０１のＥＯＲ出力ラインＬ１、
Ｅ−ＮＯＲ出力ラインＬ２には”０”、”１”の信号が
得られる。桁上げ入力Ｃ、ＣＮがそれぞれ”０”、”
１”であるので、選択回路１２０２では、”０”の桁上
げ入力Ｃによってゲートが駆動されるｐ−ＭＯＳトラン
ジスタが”ｏｎ”となり、”１”の桁上げ入力ＣＮによ
ってゲートが駆動されるｎ−ＭＯＳトランジスタが”ｏ
ｎ”となる。従って、選択回路１２０２は入力ラインＬ
１と出力ラインＬ３とを接続し、入力ラインＬ２と出力
ラインＬ４とを接続するので、出力ラインＬ３は”０”
となり、出力ラインＬ４は”１”となる。バッファ１２
０３では”０”の出力ラインＬ３によってゲートが駆動
されるｐ−ＭＯＳトランジスタが”ｏｎ”となり、”
１”の出力ラインＬ４ゲートが駆動されるｎ−ＭＯＳト
ランジスタが”ｏｎ”となるので、バッファ１２０３か
ら得られる和出力Ｓ、ＳＮはそれぞれ”０”、”１”と
なる。一方、ＡＮＤ論理回路１２０４のＡＮＤ出力ライ
ンＬ５とＮＡＮＤ出力ラインＬ６はそれぞれ”０”、”
１”となり、ＯＲ論理回路１２０５のＯＲ出力ラインＬ
７とＮＯＲ出力ラインＬ８はそれぞれ”０”、”１”と
なる。桁上げ入力Ｃ、ＣＮがそれぞれ”０”、”１”で
あるので、選択回路１２０６では、”０”の桁上げ入力
Ｃによってゲートが駆動されるｐ−ＭＯＳトランジスタ
が”ｏｎ”となり、”１”の桁上げ入力ＣＮによってゲ
ートが駆動されるｎ−ＭＯＳトランジスタが”ｏｎ”と
なる。従って、選択回路１２０６は入力ラインＬ５と出
力ラインＬ９とを接続し、入力ラインＬ６と出力ライン
Ｌ１０とを接続するので、出力ラインＬ９は”０”とな
り、出力ラインＬ１０は”１”となる。バッファ１２０
７では”０”の出力ラインＬ９によってゲートが駆動さ
れるｐ−ＭＯＳトランジスタが”ｏｎ”となり、”１”
の出力ラインＬ１０ゲートが駆動されるｎ−ＭＯＳトラ
ンジスタが”ｏｎ”となるので、バッファ１２０７から
得られる桁上げ出力ＣＯ、ＣＯＮはそれぞれ”０”、”
１”となる。上記（２）もしくは（３）の場合：入力信号Ａ、Ｂが一
方が”１”となり、他方が”０”となると、上記（１）
の場合と下記のように動作が異なるものとなる。すなわ
ち、入力信号Ａ、Ｂが一方が”１”となり、他方が”
０”となることによって、ＥＯＲ論理回路１２０１のＥ
ＯＲ出力ラインＬ１、Ｅ−ＮＯＲ出力ラインＬ２には”
１”、”０”の信号が得られる。従って、バッファ１２
０３から得られる和出力Ｓ、ＳＮはそれぞれ”１”、”
０”に変化する。一方、ＡＮＤ論理回路１２０４のＡＮ
Ｄ出力ラインＬ５とＮＡＮＤ出力ラインＬ６はそれぞ
れ”０”、”１”に保持される一方、ＯＲ論理回路１２
０５のＯＲ出力ラインＬ７とＮＯＲ出力ラインＬ８はそ
れぞれ”１”、”０”に変化する。しかし、選択回路１
２０６は入力ラインＬ５と出力ラインＬ９とを接続し、
入力ラインＬ６と出力ラインＬ１０とを接続したままで
あり、ＯＲ論理回路１２０５のＯＲ出力ラインＬ７とＮ
ＯＲ出力ラインＬ８とは無関係であり、出力ラインＬ９
は”０”に、出力ラインＬ１０は”１”に保持されるも
のとなる。従って、バッファ１２０７から得られる桁上
げ出力ＣＯ、ＣＯＮもそれぞれ”０”、”１”に保持さ
れる。

【００２６】上記（４）の場合：入力信号Ａ、Ｂがとも
に”１”となると、ＥＯＲ論理回路１２０１のＥＯＲ出
力ラインＬ１、Ｅ−ＮＯＲ出力ラインＬ２には”
０”、”１”の信号が得られる。従って、バッファ１２
０３から得られる和出力Ｓ、ＳＮはそれぞれ”０”、”
１”に再び変化する。一方、ＡＮＤ論理回路１２０４の
ＡＮＤ出力ラインＬ５とＮＡＮＤ出力ラインＬ６はそれ
ぞれ”１”、”０”に変化するので、バッファ１２０７
から得られる桁上げ出力ＣＯ、ＣＯＮもそれぞれ”
１”、”０”に変化する。

【００２７】上記（５）の場合：入力信号Ａ、Ｂがとも
に”０”のため、ＥＯＲ論理回路１２０１のＥＯＲ出力
ラインＬ１、Ｅ−ＮＯＲ出力ラインＬ２には”０”、”
１”の信号が得られる。桁上げ入力Ｃ、ＣＮがそれぞ
れ”１”、”０”であるので、選択回路１２０２で
は、”１”の桁上げ入力Ｃによってゲートが駆動される
ｎ−ＭＯＳトランジスタが”ｏｎ”となり、”０”の桁
上げ入力ＣＮによってゲートが駆動されるｐ−ＭＯＳト
ランジスタが”ｏｎ”となる。従って、選択回路１２０
２は入力ラインＬ１と出力ラインＬ４とを接続し、入力
ラインＬ２と出力ラインＬ３とを接続するので、出力ラ
インＬ３は”１”となり、出力ラインＬ４は”０”とな
る。バッファ１２０３では”１”の出力ラインＬ３によ
ってゲートが駆動されるｎ−ＭＯＳトランジスタが”ｏ
ｎ”となり、”０”の出力ラインＬ４ゲートが駆動され
るｐ−ＭＯＳトランジスタが”ｏｎ”となるので、バッ
ファ１２０３から得られる和出力Ｓ、ＳＮはそれぞれ”
１”、”０”となる。一方、ＡＮＤ論理回路１２０４の
ＡＮＤ出力ラインＬ５とＮＡＮＤ出力ラインＬ６はそれ
ぞれ”０”、”１”となり、ＯＲ論理回路１２０５のＯ
Ｒ出力ラインＬ７とＮＯＲ出力ラインＬ８はそれぞれ”
０”、”１”となる。桁上げ入力Ｃ、ＣＮがそれぞれ”
１”、”０”であるので、選択回路１２０６では、”
１”の桁上げ入力Ｃによってゲートが駆動されるｎ−Ｍ
ＯＳトランジスタが”ｏｎ”となり、”０”の桁上げ入
力ＣＮによってゲートが駆動されるｐ−ＭＯＳトランジ
スタが”ｏｎ”となる。従って、選択回路１２０６は入
力ラインＬ７と出力ラインＬ９とを接続し、入力ライン
Ｌ８と出力ラインＬ１０とを接続するので、出力ライン
Ｌ９は”０”となり、出力ラインＬ１０は”１”とな
る。バッファ１２０７では”０”の出力ラインＬ９によ
ってゲートが駆動されるｐ−ＭＯＳトランジスタが”ｏ
ｎ”となり、”１”の出力ラインＬ１０ゲートが駆動さ
れるｎ−ＭＯＳトランジスタが”ｏｎ”となるので、バ
ッファ１２０７から得られる桁上げ出力ＣＯ、ＣＯＮは
それぞれ”０”、”１”となる。

【００２８】上記（６）もしくは（７）の場合：入力信
号Ａ、Ｂが一方が”１”となり、他方が”０”となる
と、上記（５）の場合と下記のように動作が異なるもの
となる。すなわち、入力信号Ａ、Ｂが一方が”１”とな
り、他方が”０”となることによって、ＥＯＲ論理回路
１２０１のＥＯＲ出力ラインＬ１、Ｅ−ＮＯＲ出力ライ
ンＬ２には”１”、”０”の信号が得られる。従って、
バッファ１２０３から得られる和出力Ｓ、ＳＮはそれぞ
れ”０”、”１”に変化する。一方、ＡＮＤ論理回路１
２０４のＡＮＤ出力ラインＬ５とＮＡＮＤ出力ラインＬ
６はそれぞれ”０”、”１”に保持される一方、ＯＲ論
理回路１２０５のＯＲ出力ラインＬ７とＮＯＲ出力ライ
ンＬ８はそれぞれ”１”、”０”に変化する。しかし、
選択回路１２０６は入力ラインＬ７と出力ラインＬ９と
を接続し、入力ラインＬ８と出力ラインＬ１０とを接続
したままであり、ＡＮＤ論理回路１２０４のＡＮＤ出力
ラインＬ５とＮＡＮＤ出力ラインＬ６とは無関係であ
り、ＯＲ論理回路１２０５のＯＲ出力ラインＬ７とＮＯ
Ｒ出力ラインＬ８の変化に応答して出力ラインＬ９は”
１”に、出力ラインＬ１０は”０”に変化するものとな
る。従って、バッファ１２０７から得られる桁上げ出力
ＣＯ、ＣＯＮもそれぞれ”１”、”０”に変化する。

【００２９】上記（８）の場合：入力信号Ａ、Ｂがとも
に”１”となると、ＥＯＲ論理回路１２０１のＥＯＲ出
力ラインＬ１、Ｅ−ＮＯＲ出力ラインＬ２には”
０”、”１”の信号が得られる。従って、バッファ１２
０３から得られる和出力Ｓ、ＳＮはそれぞれ”１”、”
０”に再び変化する。一方、ＯＲ論理回路１２０５のＯ
Ｒ出力ラインＬ７とＮＯＲ出力ラインＬ８はそれぞれ”
１”、”０”を保持しているので、バッファ１２０７か
ら得られる桁上げ出力ＣＯ、ＣＯＮもそれぞれ”
１”、”０”を保持する。

【００３０】一方、図２４は、ＣＰＬにより構成した従
来の全加算器であり、この回路については、前記したア
イ・イー・イー・イー・ジャーナル・オヴ・ソリッド・
ステート・サーキッツ２５，２（１９９０年）第388頁
から第395頁（IEEE Journal of Solid-State Circuits,
vol.25,no.2(1990) pp.388-395）および特開平2-288917
号公報に記載されている。図２５、図２６、図２７は、
本発明の実施例による図２４の回路と図２５の従来の回
路のシュミレーション結果による入力Ａ、Ｂの和出力Ｓ
の遅延時間を比較したものである。なお、回路シュミレ
ーションでは、本発明の実施例による回路のＭＯＳトラ
ンジスタのゲート幅を、バッファを除いてＣＰＬの半分
とし、全ＭＯＳトランジスタのゲート幅の合計が本発明
による回路とＣＰＬとで等しくなるようにして行った。
図２５の負荷容量依存性から、負荷容量の増加に伴い本
発明の実施例による回路の遅延時間は公知のＣＰＬの遅
延時間より大幅に短縮されており、電圧損失が小さいた
めに出力駆動電流が大きく取れるという本発明の効果が
よく現れている。負荷容量０．５ｐＦでは、本発明の実
施例による回路は公知のＣＰＬと比較して、遅延時間は
約０．５倍、消費電力は約０．９倍であり、本発明の実
施例による論理回路は高速かつ低消費電力であることが
確かめられる。また、図２６の電源電圧依存性から、
２．５Ｖ以下の低電圧において、本発明の実施例による
回路はさらに優位であることがわかる。また、図２７の
ＭＯＳトランジスタのしきい値電圧依存性から、公知の
ＣＰＬではＭＯＳトランジスタのしきい値電圧のバラツ
キによる遅延時間の変化が大きいが、本発明の実施例に
よる回路ではＭＯＳトランジスタのしきい値電圧依存性
が小さく、その変動に対する影響が小さい。

【００３１】以上説明したように図２３の実施例による
全加算器は、負荷容量依存性、動作速度、消費電力、電
源電圧依存性、しきい値電圧依存性等で、従来の全加算
器より優れた特性を発揮するものであり、図２３の実施
例による全加算器をチップ上に搭載することによりマイ
クロプロセッサ、デジタルシグナルプロセッサなどのデ
ータ処理装置の総合特性を著しく向上することが可能と
なる。

【００３２】本発明の実施例による論理回路では、従来
のＣＭＯＳ論理回路よりも高速動作する回路を構成でき
ることは勿論であり、以下にそれを示す。図２８は、論
理回路で構成した本発明の実施例によるフリップ・フロ
ップを示すものであり、１３０１は論理積（ＡＮＤ）回
路、１３０２、１３０５はバッファ回路、１３０３、１
３０４は選択回路である。また、図２９は、従来のＣＭ
ＯＳ回路によりフリップ・フロップを構成した一例であ
る。

【００３３】これらの回路は、入力ＣＫが"１"（すなわ
ち入力ＣＫＮが"０"）の時には、出力Ｑに入力Ｄが出力
され、出力ＱＮにその論理否定の信号が出力され、入力
ＣＫが"０"（すなわち入力ＣＫＮが"１"）の時には、Ｃ
Ｋが"０"に変化する時（すなわちＣＫＮが"１"に変化す
るとき）の入力Ｄの値を出力Ｑに保持する（出力ＱＮに
その論理否定の信号を保持する）動作を行う。

【００３４】また、入力ＣＬＲが"１"の時（すなわち入
力ＣＬＲＮが"０"の時）には入力ＣＫ、入力Ｄに関係な
く出力Ｑを"０"（出力ＱＮを"１"）にクリアし、入力Ｓ
ＥＴが"１"の時（すなわち入力ＳＥＴＮが"０"の時）に
は入力ＣＫ、入力Ｄに関係なく出力Ｑを"１"（出力ＱＮ
を"０"）にセットする。図２８の実施例の回路の動作
を、下記に詳細に説明する。（１）ＳＥＴが”１”で、ＣＬＲが”１”の場合：ＡＮ
Ｄ論理回路１３０１のＡＮＤ出力ラインＬ１とＮＡＮＤ
出力ラインＬ２にはそれぞれ”１”、”０”が得られる
ので、選択回路１３０４はラインＬ３とラインＬ５とを
接続し、ラインＬ４とラインＬ６とを接続する。入力Ｃ
Ｋが"１"となると、選択回路１３０３は入力Ｄとライン
Ｌ３とを接続し、否定入力ＤＮとラインＬ４とを接続す
るので、入力Ｄが”１”であり、否定入力ＤＮが”０”
であるならば、ラインＬ３、Ｌ５、Ｌ７、とバッファ１
３０２の出力Ｑは全て”１”となり、ラインＬ４、Ｌ
６、Ｌ８、とバッファ１３０２の否定出力ＱＮは全て”
０”となる。入力ＣＫが"１"から”０”へ変化した後
は、選択回路１３０３はラインＬ７とラインＬ３とを接
続し、ラインＬ８とラインＬ４とを接続するので、選択
回路１３０３、１３０４とバッファ１３０５とは帰還型
フリップ・フロップ回路を構成し、入力ＣＫが"１"か
ら”０”へ変化する前の状態を保持することができる。（２）ＳＥＴが”１”で、ＣＬＲが”０”の場合：ＡＮ
Ｄ論理回路１３０１のＡＮＤ出力ラインＬ１とＮＡＮＤ
出力ラインＬ２にはそれぞれ”０”、”１”が得られる
ので、選択回路１３０４は”１”のＣＬＲＮとラインＬ
５とを接続し、”０”のＣＬＲとラインＬ６とを接続す
る。従って、バッファ１３０２の出力Ｑと否定出力ＱＮ
とはそれぞれ”１”、”０”となる。（３）ＳＥＴが”０”で、ＣＬＲが”１”の場合：同様
にＡＮＤ論理回路１３０１のＡＮＤ出力ラインＬ１とＮ
ＡＮＤ出力ラインＬ２にはそれぞれ”０”、”１”が得
られるので、選択回路１３０４は”０”のＣＬＲＮとラ
インＬ５とを接続し、”１”のＣＬＲとラインＬ６とを
接続する。従って、バッファ１３０２の出力Ｑと否定出
力ＱＮとは逆にそれぞれ”０”、”１”となる。

【００３５】図３０は、図２８の本発明の実施例の回路
と図２９の従来の回路のシュミレーション結果であり、
負荷容量に対する回路の遅延時間を示す。回路シュミレ
ーションでは、前記と同様、図２８の本発明の実施例に
よる回路のＭＯＳトランジスタのゲート幅は、バッファ
を除いて図２９の従来のＣＭＯＳ回路の半分にして行っ
た。この回路シュミレーション結果から、負荷容量０．
５ｐＦでは、本発明の実施例による回路は従来のＣＭＯ
Ｓ回路と比較して、遅延時間は約０．７４倍、消費電力
は約０．８倍であり、本発明による論理回路が高速かつ
低消費電力であることが確かめられる。

【００３６】また、図２８に示す本発明の実施例による
フリップ・フロップ回路を二個直列に接続し、入力ＣＫ
をそれぞれ逆相にすることで、入力ＣＫが"１"から"０"
（入力ＣＫＮが"０"から"１"）に変化するときだけ出力
Ｑの値を変化させるマスタ・スレーブのＤ型フリップ・
フロップ回路を構成できることは明らかである。

【００３７】また、図３１に示す実施例の回路をマスタ
・スレーブのＤ型フリップ・フロップ回路の入力に接続
することでＪＫ型フリップ・フロップ回路を構成するこ
ともできる。この回路と同様な回路を従来のＣＭＯＳ回
路で構成すると図３２のようになる。図３１に示す本発
明による回路のＭＯＳトランジスタの総数は、バッファ
以外のＭＯＳトランジスタを半分として合計すると８個
となる。一方、図３２に示すＣＭＯＳによる回路のＭＯ
Ｓトランジスタの総数は１２個であり、本発明による論
理回路はＭＯＳトランジスタ数が減少するという効果も
ある。

【００３８】本発明は上記実施例に限定されるものでは
なく、その技術思想の範囲内で種々の変更が可能であ
る。

【００３９】例えば、上記実施例においては、ＭＯＳト
ランジスタを用いた回路に本発明を適用したが、接合型
電界効果トランジスタ、ショットキー型電界効果トラン
ジスタ、バイポーラトランジスタ、その他のスイッチン
グ素子を用いた回路にも、本発明が適用できることは言
うまでもない。

【００４０】

【発明の効果】本発明により構成された論理回路では、
少なくとも二つの経路を通じて出力を駆動することによ
り、一つのスイッチング素子が出力を駆動する負担を半
分にする、という本発明の基本概念に基づき、信号振幅
の電圧損失を小さくし、高速に、かつ低消費電力で動作
することができる。

【００４１】さらに、本発明により構成された論理回路
では、各入力に対し均等にスイッチング素子を接続する
ことで、出力を駆動するための各入力の負担を均等に分
配する、という本発明のもう一つの基本概念に基づき、
入力端子の違いによる遅延時間の差異を小さくし、遅延
時間を考慮した設計を容易にすることができる。

【図面の簡単な説明】

【図１】本発明の実施例による２入力論理積回路であ
る。

【図２】図１の回路の動作説明図である。

【図３】本発明の実施例による２入力論理回路である。

【図４】図２の動作説明図である。

【図５】本発明の実施例による２入力論理回路である。

【図６】図５の回路の動作説明図である。

【図７】本発明の実施例による２入力論理回路である。

【図８】図７の回路の動作説明図である。

【図９】本発明の実施例による２入力論理積回路であ
る。

【図１０】図９の回路の動作説明図である。

【図１１】本発明の実施例による２入力排他的論理和回
路である。

【図１２】図１１の回路の動作説明図である。

【図１３】本発明の実施例による３入力論理積回路であ
る。

【図１４】図１３の回路の動作説明図である。

【図１５】本発明の実施例による３入力論理積回路であ
る。

【図１６】本発明の実施例による２入力選択回路であ
る。

【図１７】図１６の回路の動作説明図である。

【図１８】本発明の実施例による４入力選択回路であ
る。

【図１９】図１８の回路の動作説明図である。

【図２０】本発明の実施例による２入力論理積回路であ
る。

【図２１】図２０の回路の動作説明図である。

【図２２】本発明の実施例による２入力論理積回路であ
る。

【図２３】本発明の実施例による全加算器回路である。

【図２４】従来のＣＰＬによる全加算器回路である。

【図２５】図２４の従来の全加算器回路と図２３の本発
明の実施例による全加算器回路の遅延時間の負荷容量依
存性を示す特性図である。

【図２６】図２４の従来の全加算器回路と図２３の本発
明の実施例による全加算器回路の遅延時間の電源電圧依
存性を示す特性図である。

【図２７】図２４の従来の全加算器回路と図２３の本発
明の実施例による全加算器回路の遅延時間のＭＯＳトラ
ンジスタのしきい値電圧依存性を示す特性図である。

【図２８】本発明の実施例によるフリップ・フロップ回
路である。

【図２９】従来のＣＭＯＳ回路によるフリップ・フロッ
プ回路である。

【図３０】図２９の従来のＣＭＯＳ回路と図２９の本発
明の実施例によるフリップ・フロップ回路の遅延時間を
比較したものである。

【図３１】本発明の実施例によるフリップ・フロップ回
路である。

【図３２】従来のＣＭＯＳ回路によるフリップ・フロッ
プ回路である。

【図３３】従来のＣＰＬによる論理積回路である。

【図３４】従来のＣＰＬから容易類推される論理積回路
である。

【図３５】本発明の実施例による論理積回路である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0944

Claims

(57)【特許請求の範囲】

【請求項１】第１出力電極と第２出力電極と制御電極と
を有し、該第１出力電極と該第２出力電極との間の電気
的導通および非導通が該制御電極に印加される信号によ
って制御される第１スイッチング素子乃至第４スイッチ
ング素子と、第１入力端子乃至第４入力端子と、出力端子とを具備し、第１入力信号を上記第１入力端子に印加し、上記第１入力信号と逆相の信号を上記第２入力端子に印
加し、第２入力信号を上記第３入力端子に印加し、上記第２入力信号と逆相の信号を上記第４入力端子に印
加し、上記第１スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第１
入力端子との間に接続し、上記第１スイッチング素子の
上記制御電極を上記第４入力端子に接続し、上記第２スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第３
入力端子および所定動作電位点の選択された一方との間
に接続し、上記第２スイッチング素子の上記制御電極を
上記第４入力端子に接続し、上記第３スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第３
入力端子との間に接続し、上記第３スイッチング素子の
上記制御電極を上記第２入力端子に接続し、上記第４スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第１
入力端子および上記所定動作電位点の選択された一方と
の間に接続し、上記第４スイッチング素子の上記制御電
極を上記第２入力端子に接続し、上記第１スイッチング素子と上記第３スイッチング素子
とは第１導電型であり、上記第２スイッチング素子と上
記第４スイッチング素子とは該第１導電型と逆の導電型
の第２導電型であることを特徴とする論理回路。
【請求項２】上記出力には上記第１入力信号と上記第２
入力信号との論理積信号を得ることを特徴とする請求項
１に記載の論理回路。
【請求項３】上記第１導電型はｐチャネル型であり、上
記第２導電型はｎチャネル型であり、上記第１スイッチ
ング素子乃至第４スイッチング素子は電界効果トランジ
スタであることを特徴とする請求項１または請求項２の
いずれかに記載の論理回路。
【請求項４】上記所定動作電位点は低電位点であること
を特徴とする請求項１から請求項３のいずれかに記載の
論理回路。
【請求項５】第１出力電極と第２出力電極と制御電極と
を有し、該第１出力電極と該第２出力電極との間の電気
的導通および非導通が該制御電極に印加される信号によ
って制御される第１スイッチング素子乃至第４スイッチ
ング素子と、第１入力端子乃至第４入力端子と、出力端子とを具備し、第１入力信号を上記第１入力端子に印加し、上記第１入力信号と逆相の信号を上記第２入力端子に印
加し、第２入力信号を上記第３入力端子に印加し、上記第２入力信号と逆相の信号を上記第４入力端子に印
加し、上記第１スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第４
入力端子および所定動作電位点の選択された一方との間
に接続し、上記第１スイッチング素子の上記制御電極を
上記第３入力端子に接続し、上記第２スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第２
入力端子との間に接続し、上記第２スイッチング素子の
上記制御電極を上記第３入力端子に接続し、上記第３スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第２
入力端子および上記所定動作電位点の選択された一方と
の間に接続し、上記第３スイッチング素子の上記制御電
極を上記第１入力端子に接続し、上記第４スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第４
入力端子との間に接続し、上記第４スイッチング素子の
上記制御電極を上記第１入力端子に接続し、上記第１スイッチング素子と上記第３スイッチング素子
とは第１導電型であり、上記第２スイッチング素子と上
記第４スイッチング素子とは該第１導電型と逆の導電型
の第２導電型であることを特徴とする論理回路。
【請求項６】上記出力には上記第１入力信号と上記第２
入力信号との論理積信号の否定信号を得ることを特徴と
する請求項５に記載の論理回路。
【請求項７】上記第１導電型はｐチャネル型であり、上
記第２導電型はｎチャネル型であり、上記第１スイッチ
ング素子乃至第４スイッチング素子は電界効果トランジ
スタであることを特徴とする請求項５または請求項６の
いずれかに記載の論理回路。
【請求項８】上記所定動作電位点は高電位点であること
を特徴とする請求項５から請求項７のいずれかに記載の
論理回路。
【請求項９】第１出力電極と第２出力電極と制御電極と
を有し、該第１出力電極と該第２出力電極との間の電気
的導通および非導通が該制御電極に印加される信号によ
って制御される第１スイッチング素子乃至第４スイッチ
ング素子と、第１入力端子乃至第４入力端子と、出力端子とを具備し、第１入力信号を上記第１入力端子に印加し、上記第１入力信号と逆相の信号を上記第２入力端子に印
加し、第２入力信号を上記第３入力端子に印加し、上記第２入力信号と逆相の信号を上記第４入力端子に印
加し、上記第１スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第１
入力端子との間に接続し、上記第１スイッチング素子の
上記制御電極を上記第３入力端子に接続し、上記第２スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第４
入力端子との間に接続し、上記第２スイッチング素子の
上記制御電極を上記第１入力端子に接続し、上記第３スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第２
入力端子との間に接続し、上記第３スイッチング素子の
上記制御電極を上記第４入力端子に接続し、上記第４スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第３
入力端子との間に接続し、上記第４スイッチング素子の
上記制御電極を上記第２入力端子に接続し、上記第１スイッチング素子と上記第３スイッチング素子
とは第１導電型であり、上記第２スイッチング素子と上
記第４スイッチング素子とは該第１導電型と逆の導電型
の第２導電型であることを特徴とする論理回路。
【請求項１０】上記出力には上記第１入力信号と上記第
２入力信号との排他的論理和信号を得ることを特徴とす
る請求項９に記載の論理回路。
【請求項１１】上記第１導電型はｐチャネル型であり、
上記第２導電型はｎチャネル型であり、上記第１スイッ
チング素子乃至第４スイッチング素子は電界効果トラン
ジスタであることを特徴とする請求項９または請求項１
０のいずれかに記載の論理回路。
【請求項１２】第１出力電極と第２出力電極と制御電極
とを有し、該第１出力電極と該第２出力電極との間の電
気的導通および非導通が該制御電極に印加される信号に
よって制御される第１スイッチング素子乃至第４スイッ
チング素子と、第１入力端子乃至第４入力端子と、出力端子とを具備し、第１入力信号を上記第１入力端子に印加し、上記第１入力信号と逆相の信号を上記第２入力端子に印
加し、第２入力信号を上記第３入力端子に印加し、上記第２入力信号と逆相の信号を上記第４入力端子に印
加し、上記第１スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第４
入力端子との間に接続し、上記第１スイッチング素子の
上記制御電極を上記第１入力端子に接続し、上記第２スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第１
入力端子との間に接続し、上記第２スイッチング素子の
上記制御電極を上記第３入力端子に接続し、上記第３スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第３
入力端子との間に接続し、上記第３スイッチング素子の
上記制御電極を上記第２入力端子に接続し、上記第４スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第２
入力端子との間に接続し、上記第４スイッチング素子の
上記制御電極を上記第４入力端子に接続し、上記第１スイッチング素子と上記第３スイッチング素子
とは第１導電型であり、上記第２スイッチング素子と上
記第４スイッチング素子とは該第１導電型と逆の導電型
の第２導電型であることを特徴とする論理回路。
【請求項１３】上記出力には上記第１入力信号と上記第
２入力信号との排他的論理和信号の否定信号を得ること
を特徴とする請求項１２に記載の論理回路。
【請求項１４】上記第１導電型はｐチャネル型であり、
上記第２導電型はｎチャネル型であり、上記第１スイッ
チング素子乃至第４スイッチング素子は電界効果トラン
ジスタであることを特徴とする請求項１２または請求項
１３のいずれかに記載の論理回路。
【請求項１５】第１出力電極と第２出力電極と制御電極
とを有し、該第１出力電極と該第２出力電極との間の電
気的導通および非導通が該制御電極に印加される信号に
よって制御される第１スイッチング素子乃至第９スイッ
チング素子と、第１入力端子乃至第６入力端子と、出力端子とを具備し、第１入力信号を上記第１入力端子に印加し、上記第１入力信号と逆相の信号を上記第２入力端子に印
加し、第２入力信号を上記第３入力端子に印加し、上記第２入力信号と逆相の信号を上記第４入力端子に印
加し、第３入力信号を上記第５入力端子に印加し、上記第３入力信号と逆相の信号を上記第６入力端子に印
加し、上記第１スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスと上記第２スイッチング素
子の上記第１出力電極と上記第２出力電極との間の電流
パスとを上記出力端子と上記第１入力端子との間に直列
に接続し、上記第１スイッチング素子の上記制御電極を
上記第４入力端子に接続し、上記第２スイッチング素子
の上記制御電極を上記第６入力端子に接続し、上記第３スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスと上記第４スイッチング素
子の上記第１出力電極と上記第２出力電極との間の電流
パスとを上記出力端子と上記第３入力端子との間に直列
に接続し、上記第３スイッチング素子の上記制御電極を
上記第６入力端子に接続し、上記第４スイッチング素子
の上記制御電極を上記第２入力端子に接続し、上記第５スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスと上記第６スイッチング素
子の上記第１出力電極と上記第２出力電極との間の電流
パスとを上記出力端子と上記第５入力端子との間に直列
に接続し、上記第５スイッチング素子の上記制御電極を
上記第２入力端子に接続し、上記第６スイッチング素子
の上記制御電極を上記第４入力端子に接続し、上記第７スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第１
入力端子および所定動作電位点の選択された一方との間
に接続し、上記第７スイッチング素子の上記制御電極を
上記第２入力端子に接続し、上記第８スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第３
入力端子および上記所定動作電位点の選択された一方と
の間に接続し、上記第８スイッチング素子の上記制御電
極を上記第４入力端子に接続し、上記第９スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第５
入力端子および上記所定動作電位点の選択された一方と
の間に接続し、上記第９スイッチング素子の上記制御電
極を上記第６入力端子に接続し、上記第１スイッチング素子から上記第６スイッチング素
子までは第１導電型であり、上記第７スイッチング素子
から上記第９スイッチング素子とは該第１導電型と逆の
導電型の第２導電型であることを特徴とする論理回路。
【請求項１６】上記出力には上記第１入力信号と上記第
２入力信号と上記第３入力信号との論理積信号を得るこ
とを特徴とする請求項１５に記載の論理回路。
【請求項１７】上記第１導電型はｐチャネル型であり、
上記第２導電型はｎチャネル型であり、上記第１スイッ
チング素子乃至第９スイッチング素子は電界効果トラン
ジスタであることを特徴とする請求項１５または請求項
１６のいずれかに記載の論理回路。
【請求項１８】上記所定動作電位点は低電位点であるこ
とを特徴とする請求項１５から請求項１７のいずれかに
記載の論理回路。
【請求項１９】第１出力電極と第２出力電極と制御電極
とを有し、該第１出力電極と該第２出力電極との間の電
気的導通および非導通が該制御電極に印加される信号に
よって制御される第１スイッチング素子乃至第９スイッ
チング素子と、第１入力端子乃至第６入力端子と、出力端子とを具備し、第１入力信号を上記第１入力端子に印加し、上記第１入力信号と逆相の信号を上記第２入力端子に印
加し、第２入力信号を上記第３入力端子に印加し、上記第２入力信号と逆相の信号を上記第４入力端子に印
加し、第３入力信号を上記第５入力端子に印加し、上記第３入力信号と逆相の信号を上記第６入力端子に印
加し、上記第１スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスと上記第２スイッチング素
子の上記第１出力電極と上記第２出力電極との間の電流
パスとを上記出力端子と上記第６入力端子との間に直列
に接続し、上記第１スイッチング素子の上記制御電極を
上記第１入力端子に接続し、上記第２スイッチング素子
の上記制御電極を上記第３入力端子に接続し、上記第３スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスと上記第４スイッチング素
子の上記第１出力電極と上記第２出力電極との間の電流
パスとを上記出力端子と上記第４入力端子との間に直列
に接続し、上記第３スイッチング素子の上記制御電極を
上記第５入力端子に接続し、上記第４スイッチング素子
の上記制御電極を上記第１入力端子に接続し、上記第５スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスと上記第６スイッチング素
子の上記第１出力電極と上記第２出力電極との間の電流
パスとを上記出力端子と上記第２入力端子との間に直列
に接続し、上記第５スイッチング素子の上記制御電極を
上記第３入力端子に接続し、上記第６スイッチング素子
の上記制御電極を上記第５入力端子に接続し、上記第７スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第６
入力端子および所定動作電位点の選択された一方との間
に接続し、上記第７スイッチング素子の上記制御電極を
上記第５入力端子に接続し、上記第８スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第４
入力端子および上記所定動作電位点の選択された一方と
の間に接続し、上記第８スイッチング素子の上記制御電
極を上記第３入力端子に接続し、上記第９スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記出力端子と上記第２
入力端子および上記所定動作電位点の選択された一方と
の間に接続し、上記第９スイッチング素子の上記制御電
極を上記第１入力端子に接続し、上記第１スイッチング素子から上記第６スイッチング素
子までは第１導電型であり、上記第７スイッチング素子
から上記第９スイッチング素子とは該第１導電型と逆の
導電型の第２導電型であることを特徴とする論理回路。
【請求項２０】上記出力には上記第１入力信号と上記第
２入力信号と上記第３入力信号との論理積信号の否定信
号を得ることを特徴とする請求項１９に記載の論理回
路。
【請求項２１】上記第１導電型はｎチャネル型であり、
上記第２導電型はｐチャネル型であり、上記第１スイッ
チング素子乃至第９スイッチング素子は電界効果トラン
ジスタであることを特徴とする請求項１９または請求項
２０のいずれかに記載の論理回路。
【請求項２２】上記所定動作電位点は高電位点であるこ
とを特徴とする請求項１９から請求項２１のいずれかに
記載の論理回路。
【請求項２３】第１出力電極と第２出力電極と制御電極
とを有し、該第１出力電極と該第２出力電極との間の電
気的導通および非導通が該制御電極に印加される信号に
よって制御される第１スイッチング素子乃至第８スイッ
チング素子と、第１入力端子乃至第６入力端子と、第１出力端子と、第２出力端子とを具備し、第１入力信号を上記第１入力端子に印加し、上記第１入力信号と逆相の信号を上記第２入力端子に印
加し、第２入力信号を上記第３入力端子に印加し、上記第２入力信号と逆相の信号を上記第４入力端子に印
加し、第３入力信号を上記第５入力端子に印加し、上記第３入力信号と逆相の信号を上記第６入力端子に印
加し、上記第１スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記第１出力端子と第１
入力端子との間に接続し、上記第１スイッチング素子の
上記制御電極を上記第５入力端子に接続し、上記第２スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記第１出力端子と第３
入力端子との間に接続し、上記第２スイッチング素子の
上記制御電極を上記第５入力端子に接続し、上記第３スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記第１出力端子と第３
入力端子との間に接続し、上記第３スイッチング素子の
上記制御電極を上記第６入力端子に接続し、上記第４スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記第１出力端子と第１
入力端子との間に接続し、上記第４スイッチング素子の
上記制御電極を上記第６入力端子に接続し、上記第５スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記第２出力端子と第２
入力端子との間に接続し、上記第５スイッチング素子の
上記制御電極を上記第６入力端子に接続し、上記第６スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記第２出力端子と第４
入力端子との間に接続し、上記第６スイッチング素子の
上記制御電極を上記第６入力端子に接続し、上記第７スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記第２出力端子と第４
入力端子との間に接続し、上記第７スイッチング素子の
上記制御電極を上記第５入力端子に接続し、上記第８スイッチング素子の上記第１出力電極と上記第
２出力電極との間の電流パスを上記第２出力端子と第２
入力端子との間に接続し、上記第８スイッチング素子の
上記制御電極を上記第５入力端子に接続し、上記第１スイッチング素子、上記第３スイッチング素
子、上記第６スイッチング素子、上記第８スイッチング
素子は第１導電型であり、上記第２スイッチング素子、
上記第４スイッチング素子、上記第５スイッチング素
子、上記第７スイッチング素子は該第１導電型と逆の導
電型の第２導電型であることを特徴とする論理回路。
【請求項２４】上記第３入力信号が第１の状態である
時、上記第１出力端子には上記第１入力信号が出力さ
れ、上記第２出力端子には上記第１入力信号の逆相の信
号が出力され、上記第３入力信号が上記第１状態と異なる第２状態であ
る時、上記第１出力端子には上記第２入力信号が出力さ
れ、上記第２出力端子には上記第２入力信号の逆相の信
号が出力されることを特徴とする請求項２３に記載の論
理回路。
【請求項２５】上記第１導電型はｐチャネル型であり、
上記第２導電型はｎチャネルであり、上記第１スイッチ
ング素子乃至上記第８スイッチング素子は電界効果トラ
ンジスタであることを特徴とする請求項２３または請求
項２４のいずれかに記載の論理回路。
【請求項２６】第１入力信号と第２入力信号とが印加さ
れ、該第１入力信号と該第２入力信号の排他的論理和出
力信号と該排他的論理和出力信号の否定信号とを出力す
る第１論理回路部と、桁上げ入力信号に応答して上記排他的論理和出力信号と
上記排他的論理和出力信号の否定信号のひとつを選択し
加算出力信号として出力する第１選択回路部と、上記第１入力信号と上記第２入力信号とが印加され、上
記第１入力信号と上記第２入力信号の論理積出力信号と
該論理積出力信号の否定信号とを出力する第２論理回路
部と、上記第１入力信号と上記第２入力信号とが印加され、上
記第１入力信号と上記第２入力信号の論理和出力信号と
該論理和出力信号の否定信号とを出力する第３論理回路
部と、上記桁上げ入力信号に応答して論理積出力信号と該論理
積出力信号の否定信号と論理和出力信号と該論理和出力
信号の否定信号のひとつを選択して桁上げ出力信号とし
て出力する第２選択回路部とを具備してなり、上記第１論理回路部の上記排他的論理和出力信号を生成
する回路部は請求項１０に記載の論理回路で構成され、上記第１論理回路部の上記排他的論理和出力信号の否定
信号を生成する回路部は請求項１３に記載の論理回路で
構成され、上記第２論理回路部の上記排他的論理積出力信号を生成
する回路部は請求項２に記載の論理回路で構成され、上記第２論理回路部の上記排他的論理積出力信号の否定
信号を生成する回路部は請求項６に記載の論理回路で構
成されてなることを特徴とする全加算器。
【請求項２７】全加算器を具備してなるデータ処理装置
であって、該全加算器は請求項２６に記載の全加算器で
構成されてなることを特徴とするデータ処理装置。