KR100216723B1 - 출력 회로 - Google Patents

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KR100216723B1
KR100216723B1 KR1019950002779A KR19950002779A KR100216723B1 KR 100216723 B1 KR100216723 B1 KR 100216723B1 KR 1019950002779 A KR1019950002779 A KR 1019950002779A KR 19950002779 A KR19950002779 A KR 19950002779A KR 100216723 B1 KR100216723 B1 KR 100216723B1
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니시무로 타이죠
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Abstract

본 발명은 출력을 풀 스윙시킬 수 있고, 또 복수의 출력을 접속하여 사용하는 경우에 다른 값의 전원 전위가 공급되어 있어도 전원 사이에 전류가 흐르는 것을 방지할 수 있는 출력 회로를 제공하는 것을 목적으로 한다.
출력단이 P 채널 및 N 채널 MOS 트랜지스터(P1, N1)으로 구성되고, 양 MOS 트랜지스터의 게이트를 구동하기 위한 제어 신호를 발생하는 수단이 NAND 게이트, NOR 게이트 NOR1 및 인버터 INV1을 이용하여 구성되어 있다. 출력단의 P 채널 MOS 트랜지스터(P1)은 소스와 백 게이트는 전위적으로 분리되어 있고, 이 MOS 트랜지스터(P1)의 백 게이트 사이에는 P 채널 MOS 트랜지스터(P8)의 소스, 드레인 사이가 접속되어 있다.

Description

출력 회로
제1도는 제1 실시예의 상세한 회로도.
제2도는 제1 실시예 회로가 형성되는 기판의 단면도.
제3도는 제2 실시예의 상세한 회로도.
제4도는 제3 실시예의 상세한 회로도.
제5도는 제4 실시예의 상세한 회로도.
제6도는 제5 실시예의 상세한 회로도.
제7도는 제6 실시예의 상세한 회로도.
제8도는 제7 실시예의 상세한 회로도.
제9도는 제8 실시예의 상세한 회로도.
제10도는 제9 실시예의 상세한 회로도.
제11도는 제10 실시예의 상세한 회로도.
제12도는 제11 실시예의 상세한 회로도.
제13도는 제12 실시예의 상세한 회로도.
제14도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제15도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제16도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제17도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제18도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제19도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제20도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제21도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제22도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제23도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제24도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제25도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제26도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제27도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제28도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제29도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제30도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제31도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제32도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제33도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제34도는 상기 각 실시예 회로 및 각 실시예를 적절히 조합시킨 변형예 회로의 개략적인 구성을 도시하는 회로도.
제35도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제36도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제37도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제38도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제39도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제40도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제41도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제42도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제43도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제44도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제45도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제46도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제47도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제48도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제49도는 상기 각 실시예 회로, 개략 회로, 변형예 회로를 더욱 개념적으로 도시한 회로도.
제50도는 상기 각 실시예 회로, 실시예 회로의 개략 회로, 변형예 회로의 주요부를 추출하여 도시하는 회로도.
제51도는 제50도의 회로의 변형예의 회로도.
제52도는 제51도의 회로에서 사용되는 전위 발생 회로의 구성을 도시하는 단면도.
제53도는 제51도의 회로를 전위 발생 회로의 구체적인 구성과 함께 도시하는 도면.
제54도는 버스 라인 어플리케이션에서의 전형적인 접속의 한 예를 도시하는 회로도.
제55도는 트라이 스테이트 버퍼의 회로도.
제56도는 상기와는 다른 트라이 스테이트 버퍼의 회로도.
* 도면의 주요부분에 대한 부호의 설명
P1, P2, P4, P5, P8, P9, P11, P12, TP1, TP2, TP3, TP4, LP3, LP7, LP12
: PMOS 트랜지스터(P 채널 MOS 트랜지스터)
N1, N2, TN1, TN2, TN3, TN4: NMOS 트랜지스터(N 채널 MOS 트랜지스터)
21 : 제어회로 22 : 프리 드라이버 회로
23, 24 : 삽입 회로
본 발명은 반도체 집적 회로에서 신호를 출력하는 출력 회로에 관한 것이다.
컴퓨터 등의 전자 기기에 있어서, 신호는 공통의 버스 라인 상에서 전달된다. 제54도는 버스 라인 어플리케이션에 있어서의 전형적인 접속의 한 예를 도시하는 회로도이다. 버스 라인(500)에는 출력 회로인 2개의 트라이 스테이트 버퍼(501, 502)로부터 각각 신호가 출력된다. 상기 양 트라이 스테이트 버퍼 CMOS 구성의 것으로, 인에이블 신호(EN1, EN2)가 액티브로 됨으로써, 입력 신호(IN1, IN2)에 응답하는 신호를 상기 버스 라인(500) 상에 출력하고, 인에이블 신호(EN1, EN2)가 인 액티브로 되는 경우에는 출력이 고임피던스 상태로 된다. 또, 여기에서 상기 양 트라이 스테이트 버퍼(501, 502)에는 값이 다른 각각의 전원 전위(Vcc1, Vcc2)가 공급되어 있는 것으로 한다. 또, 트라이 스테이트 버퍼 내에서는 기생 다이오드(503)이 도시된 극성으로 전원과 출력 노드 사이에 삽입되어 있다.
그런데, 상기 트라이 스테이트 버퍼로서 CMOS 구성인 것을 사용한 경우, 제55도에 도시하는 바와 같이 그 출력단에는 P 채널 및 N 채널 MOS 트랜지스터(511, 512)가 설치된다. 또, P 채널 MOS 트랜지스터(511)의 게이트 제어 신호는 입력 신호 IN과 인에이블 신호 EN을 반전하는 인버터(513)의 출력이 공급되는 NAND 게이트(517)에 의해 형성되고, P 채널 MOS 트랜지스터(512)의 게이트 제어 신호는 인에이블 신호 EN과 입력 신호 IN이 공급되는 NOR 게이트(515)에 의해 형성된다. 따라서, 출력 노드(516)에는 P 채널 MOS 트랜지스터(511)의 P형 드레인 확산층과, N 채널 MOS 트랜지스터(512)의 N형 드레인 확산층이 접속되고, 출력 노드(516)과 P 채널 MOS 트랜지스터(511)의 백 게이트 사이에는 기생 pn 접합 다이오드(517)이 형성된다. 상기 제54도 중의 기생 다이오드(503)은 이 pn 접합 다이오드를 도시한 것이다.
제54도 중, 한쪽의 트라이 스테이트 버퍼(502)가 고 레벨의 신호를 출력하고, 다른 쪽의 트라이 스테이트 버퍼(501)은 출력이 고 임피던스 상태로 되어 있는 경우를 고려한다. 이 때, 상기 양 전원 전위(Vcc1, Vcc2)와 MOS 트랜지스터의 드레인 확산층과 백 게이트 사이의 pn 접합의 빌트 인 전위 Vf와의 사이에 Vcc1 Vcc2 - Vf인 관계가 성립하면, 상기 다이오드(503)가 순 바이어스 상태로 되어, 제54도 중에 도시하는 바와 같이 이 다이오드를 통해 Vcc1의 전원에서 Vcc2의 전원으로 전류 I가 흘러버린다.
이와 같은 전류가 흐르지 않도록 하기 위해서는, 출력 노드에 접속되는 출력단을 N 채널 MOS 트랜지스터만으로 구성하는 것을 알 수 고려할 수 있다. 그 예를 제56도에 도시한다. 이 트라이 스테이트 버퍼의 출력단에는 2개의 N 채널 MOS 트랜지스터(518, 512)가 설치된다. 한쪽의 MOS 트랜지스터(518)의 게이트 제어 신호는 EN과 입력 신호 IN을 반전하는 인버터(513)의 출력이 공급되는 NOR 게이트(519)에 의해 형성된다. 다른 쪽의 N 채널 MOS 트랜지스터(512)의 게이트 제어 신호는 제55도의 경우와 마찬가지로 인에이블 신호 EN과 입력 신호 IN이 공급되는 NOR 게이트(515)에 의해 형성된다.
그러나, 제56도와 같이 출력단을 N 채널 MOS 트랜지스터만으로 형성한 경우, 출력 노드(516)에서 접지 전위를 출력할 수 있지만, 전원 전위 Vcc를 그대로 출력할 수 없이 N 채널 MOS 트랜지스터의 임계값분만큼 신호 레벨이 저하되어 버린다.
이와 같이 종래에는 버스 라인을 통해 복수의 출력 회로를 접속하여 사용할 때, 출력 회로에 다른 값의 전원 전위가 공급되어 있는 경우에는 전원 사이에 전류가 흐른다는 문제점이 발생한다. 또, 이와 같은 전류가 흐르지 않도록 하면, 이번에는 출력이 풀 수윙하지 않는 문제점이 발생한다.
본 발명은 상기와 같은 사항을 고려하여 이루어진 것으로, 그 목적은 출력을 풀 스윙시킬 수 있고, 또한 복수의 출력을 접속하여 사용하는 경우에 다른 값의 전원 전위가 공급되어 있어도 전원 사이에 전류가 흐르는 것을 방지할 수 있는 출력회로를 제공하는 것이다.
본 발명의 출력 회로는 소스, 드레인, 게이트 및 백 게이트를 갖고, 소스와 백 게이트가 전위적으로 분리된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 백 게이트와 게이트 사이에 삽입된 스위치 수단을 구비하고 있다. 본 발명에 의하면, MOS 트랜지스터의 소스와 백 게이트가 전위적으로 분리되어 있기 때문에, 드레인에 그 소스 전위보다도 높은 전위가 공급되는 경우에도 드레인과 백 게이트 사이에 존재하는 기생 pn 접합 다이오드를 통해 소스 측에 전류가 흐르지 않는다. 또, MOS 트랜지스터의 백 게이트와 소스 사이에 존재하는 기생 pn 접합 다이오드에 의해, 백 게이트에는 소스 전위에 대해 이 기생 pn 접합 다이오드의 빌트 인 전위에 대응한 값만큼 레벨 시프트한 전위가 얻어지고, 이 전위가 스위치 수단을 통해 MOS 트랜지스터의 게이트에 공급된다. 따라서, MOS 트랜지스터의 외부에서 신호를 공급하지 않아도 게이트는 전위적으로 부유 상태로 되지 않고, 그 게이트 전위에 의해 MOS 트랜지스터를 오프 상태로 할 수 있다.
또, 본 발명의 출력 회로는 소스, 드레인, 게이트 및 백 게이트를 갖고, 소스와 백 게이트가 전위적으로 분리된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스와 백 게이트와 게이트 사이에 형성되는 기생 pn 접합 다이오드의 접합간 전압과 거의 동일한 전압을 발생하여 소스 전위에 가하거나 또는 감한 전압을 발생하는 전압 발생 수단과, 상기 전압 발생 수단의 출력과 상기 MOS 트랜지스터의 게이트 사이에 삽입된 스위치 수단을 구비하고 있다. 본 발명에서는 MOS 트랜지스터의 소스와 백 게이트 사이에 발생하는 기생 pn 접합 다이오드를 이용하지 않고 형성하고 있다.
이하, 도면을 참조하여 본 발명을 실시예에 의해 설명한다. 제1도는 발명과 관련한 출력 회로의 제1 실시예에 의한 상세한 회로도이다. 이 출력 회로의 기본적인 구성은 상기 제55도에 도시하는 종래 회로의 경우와 마찬가지로 출력단이 P 채널 및 N 채널 MOS 트랜지스터로 구성되고, 양 MOS 트랜지스터의 게이트를 구동하기 위한 제어 신호를 발생하는 수단이 NAND 게이트, NOR 게이트 및 인버터 등을 이용하여 구성되어 있다. 출력단의 P 채널 MOS 트랜지스터(이하, P 채널 MOS 트랜지스터를 PMOS 트랜지스터라 칭함 : P1)과 N 채널 MOS 트랜지스터(이하, N 채널 MOS 트랜지스터를 NMOS 트랜지스터라 칭함 : N1)의 드레인은 모두 출력 단자 Y에 접속되어 있다. PMOS 트랜지스터(P1)의 소스는 전원 전위(Vcc) 노드에 접속되고, NMOS 트랜지스터(N1)의 소스는 접지 전위 노드에 접속되어 있다.
일반적인 반도체 장치의 경우, PMOS 트랜지스터의 백 게이트는 소스와 동일 전위로 된다. 그러나, 이 실시예에서는 PMOS 트랜지스터(P1)의 소스와 백 게이트는 전위적으로 분리되어 있다. 또, 이 PMOS 트랜지스터(P1)를 포함하여 후술하는 PMOS 트랜지스터도 모두 소스와 백 게이트가 전위적으로 분리되어 있고, 후술하는 모든 PMOS 트랜지스터의 백 게이트는 공통으로 접속되어 있는 것으로 한다. 또, NMOS 트랜지스터(N1)을 포함하는 후술하는 NMOS 트랜지스터의 전체는 백 게이트와 소스가 동전위로 된다.
PMOS 트랜지스터(TP1과 TP2) 및 NMOS 트랜지스터(TN1 및 TN2)는 상기 PMOS 트랜지스터(P1)의 게이트 구동 신호를 발생하는 NAND 게이트를 구성하고 있다. 즉, PMOS 트랜지스터(TP1, TP2)의 소스는 공통으로 접속되고, 드레인도 공통으로 접속되고, 이 공통 드레인 노드는 상기 PMOS 트랜지스터(P1)의 게이트 노드에 접속되어 있다. 또, 상기 게이트 노드와 접지 노드 사이에는 NMOS 트랜지스터(TN1 및 TN2)의 각 드레인, 소스 사이가 직렬로 접속되어 있다. 또, PMOS 트랜지스터(TP1)의 게이트와 NMOS 트랜지스터(TN1)의 게이트가 공통으로 접속되고, 이 공통 게이트 노드에는 인버터(INV1)을 통해 인에이블 신호 /EN이 공급된다. 또, PMOS 트랜지스터(TP2)의 게이트와 NMOS 트랜지스터(TN2)의 게이트가 공통으로 접속되고, 이 공통 게이트 노드에는 입력 신호 /IN이 공급된다. NOR 게이트(NOR1)은 상기 NMOS 트랜지스터(N1)의 게이트 구동 신호를 발생하는 것으로, 인에이블 신호 /EN와 입력 신호 /IN이 공급된다.
상기 PMOS 트랜지스터(P1)의 백 게이트에는 PMOS 트랜지스터(P2)의 드레인과 백 게이트가 접속되어 있다. 이 PMOS 트랜지스터(P2)의 소스는 전원 전위 노드에 접속되고, 게이트는 상기 출력 단자 Y에 접속되어 있다. 상기 PMOS 트랜지스터(TP1, TP2)의 공통 소스 노드에는 PMOS 트랜지스터(P4)의 드레인이 접속되어 있다. 이 PMOS 트랜지스터(P4)의 소스는 전원 전위 노드에 접속되어 있다. 상기 PMOS 트랜지스터(P1)의 백 게이트와 상기 출력 단자 Y 사이에는 PMOS 트랜지스터(P6)의 소스, 드레인이 접속되어 있다. 이 PMOS 트랜지스터(P6)의 게이트는 전원 전위 노드에 접속되어 있다.
PMOS 트랜지스터(P9)와 NMOS 트랜지스터(N2)는 상기 인버터(INV1)의 출력 EN, 접지 전위 및 상기 출력 단자 Y에서의 전위에 따른 제어 신호를 발생하는 것으로, PMOS 트랜지스터(P9)의 소스는 상기 출력 단자 Y에 접속되고, PMOS 트랜지스터(P9)와 NMOS 트랜지스터(N2)의 드레인과 게이트는 서로 공통 접속되며, NMOS 트랜지스터(N2)의 소스는 접지 전위 노드에 접속되어 있다.
또, PMOS 트랜지스터(P8)의 소스, 드레인은 상기 PMOS 트랜지스터(P1)의 백 게이트와 상기 PMOS 트랜지스터(P4)의 드레인 사이에 접속되어 있다. 또, PMOS 트랜지스터(P11)의 소스, 드레인 사이에는 전원 전위 노드와 상기 PMOS 트랜지스터(P1)의 백 게이트 사이에 접속되어 있다. 그리고, 상기 PMOS 트랜지스터(P9)와 NMOS 트랜지스터(N2)의 공통 드레인 노드의 신호가 상기 PMOS 트랜지스터(P11, P4)의 양 게이트에 공급된다. 또, 상기 신호 EN이 상기 PMOS 트랜지스터(P8)의 게이트에 공급된다.
그런데, 일반적으로 NMOS 트랜지스터는 P형 기판에 형성되고, PMOS 트랜지스터는 N형 기판에 형성된다. 이 실시예 회로를 단일 기판에 형성하여, 집적 회로로서 구성하는 경우, 여기에서는 설명의 편의상, 제2도에 도시하는 바와 같이 P형 기판을 이용하는 것으로 한다. 따라서, 상기 각 PMOS 트랜지스터는 P형 기판(11)내의 N웰(12)에 형성되고, NMOS 트랜지스터는 P형 기판(11)에 형성된다. 상기와 같이, 상기 출력 단자 Y에는 전원 전위 Vcc보다도 높은 전위가 인가될 가능성이 있다. 이 때문에, 통상 Vcc에 바이어스되는 N형 기판을 사용할 수 없다. 왜냐하면, N형 기판에 PMOS 트랜지스터의 드레인이 되는 P형 확산층이 형성되어 있고, 드레인과 N형 기판 사이에는 기생 pn 접합 다이오드가 형성되기 때문에, 출력 단자 Y에 Vcc보다도 높은 전위가 인가되면, 그 기생 pn 접합 다이오드가 순방향으로 바이어스되어 불필요한 전류가 흐르기 때문이다. 따라서, 상기 제1도 중에는 PMOS 트랜지스터(P1, P2, P4, P5, P8, P9, P11, TP1, TP2)의 백 게이트가 N웰인 것을 나타내는 부호 Nwell을 붙이고 있다. 또, 상기 PMOS 트랜지스터는 전부 동일한 N웰 Nwell 내에 형성될 필요는 없고, 서로 전기적으로 접속된 각각의 N웰 내에 형성되어 있어도 좋다. 또, 상기 PMOS 트랜지스터(TP1과 TP2)의 백 게이트는 PMOS 트랜지스터(P4)의 드레인에 접속하도록 해도 좋다.
다음에, 상기 출력 회로의 동작을 설명한다. 또, 설명에서는 Vcc 레벨을 H로 하고, 접지 레벨을 L로 하며, PMOS 트랜지스터의 임계값 전압을 Vtp(Px)(x는 1, 2,)로 표시하는 것으로 한다.
먼저, 인에이블 신호 /EN이 L로 되어 있는 인에이블 상태일 때의 동작을 설명한다. 이 경우에는 입력 신호 /IN의 레벨에 따라 출력단의 PMOS 트랜지스터(P1) 또는 NMOS 트랜지스터(N1) 중 어느 것이 온 상태로 되고, 출력 단자 Y의 신호는 H 또는 L이 된다. 또, /EN이 L이기 때문에, 인버터(INV1)의 출력 EN은 H로 된다. 따라서, NMOS 트랜지스터(N2)가 온되고, PMOS 트랜지스터(P9)는 오프된다. 이에 따라, PMOS 트랜지스터(P11과 P4)의 게이트 노드가 L로 되어 양 MOS 트랜지스터는 온된다. 상기 양 PMOS 트랜지스터가 온됨에 따라, PMOS 트랜지스터의 백 게이트 Nwell은 Vcc로 풀업되고, PMOS 트랜지스터(TP1, TP2)의 공통 소스도 Vcc로 풀업된다. 또, PMOS 트랜지스터(P8)는 오프되어 있다. 따라서, PMOS 트랜지스터(TP1과 TP2) 및 NMOS 트랜지스터(TN1과 TN2)로 이루어지는 NAND 게이트는 동작가능한 상태로 된다. 즉, 인에이블 상태일 때, 이 회로는 통상의 트라이 스테이트 버퍼와 동일한 동작을 하는 것을 의미하고 있다.
다음에, 인에이블 신호 /EN는 H로 되어 있는 디스에이블 상태일 때의 동작을 설명한다. 이 경우는 입력 신호 /IN의 상태와 관계없이, 출력 단자 Y는 고 임피던스 상태로 된다. 현재, /EN은 H이기 때문에, NOR 게이트(NOR1)의 출력은 L이고, NMOS 트랜지스터(N1)은 오프된다. 또, 이 출력 회로가 상기 제60도에 도시하는 바와 같이 버스 라인에 접속하여 사용되고 있는 경우, 다른 출력 회로의 출력 상태에 따라 출력 단자 Y는 다음 3개의 상태를 취득한다. 즉, 제1 상태는 출력 단자 Y가 L인 경우에고, 제2 상태는 출력 단자 Y가 H인 경우이며, 제3 상태는 출력 단자 Y는 Vcc보다도 높은 레벨로 되는 경우이다.
먼저, 제1 상태, 즉, 출력 단자 Y가 L일 때는 출력 단자 Y의 신호에 의해 PMOS 트랜지스터(P2)가 온되고, PMOS 트랜지스터의 백 게이트 Nwell은 Vcc로 풀업된다. 지금, EN은 L이기 때문에, NMOS 트랜지스터(N2)는 오프되고, PMOS 트랜지스터(P9, P8)은 온된다. 출력 단자 Y의 전위는 PMOS 트랜지스터(P9)를 통해 PMOS 트랜지스터(P11, P4)의 공통 게이트 노드에 전달되기 때문에, 그 전위는 Vcc와 접지 전위의 중간 전위로 된다. 따라서, 이 전위에서, PMOS 트랜지스터(P11, P4)는 온되는 경우도 있다. 한편, PMOS 트랜지스터(P8)도 온되기 때문에, PMOS 트랜지스터의 백 게이트 Nwell의 전위는 확실하게 PMOS 트랜지스터(TP1과 TP2)의 공통 소스 노드에 전달된다. 따라서, PMOS 트랜지스터(TP1과 TP2) 및 NMOS 트랜지스터(TN1, TN2)로 이루어지는 NAND 게이트는 동작가능한 상태가 된다. 지금 /EN은 H이고, EN은 L이기 때문에, PMOS 트랜지스터(TP1)이 온되고, PMOS 트랜지스터(P1)의 게이트 노드는 Vcc로 풀업된다. 이에 따라, PMOS 트랜지스터(P1)은 오프된다. 또, /EN은 H이고, EN은 NOR 게이트(NOR1)의 출력은 L이기 때문에, NMOS 트랜지스터(N1)도 오프되어 있고, 따라서, 출력 단자 Y는 고 임피던스 상태로 유지된다.
제2 상태, 즉 출력 단자 Y가 H일 때, EN은 L이고, NMOS 트랜지스터(N2)는 오프되며, PMOS 트랜지스터(P9, P8)은 모두 온된다. 그리고, 출력 단자 Y의 H 신호는 PMOS 트랜지스터(P9)를 통해 PMOS 트랜지스터(P4, P11)의 공통 게이트 노드로 전달되고, 그 전위는 Vcc로 된다. 따라서, 양 PMOS 트랜지스터(P4, P11)은 오프된다. 또, PMOS 트랜지스터(P2)도 출력 단자 Y의 H 신호에 의해 오프된다. 이 때, PMOS 트랜지스터(P1)의 백 게이트의 전위는 소스 전위 Vcc로부터 소스와 백 게이트 사이에 기생적으로 발생하고 있는 pn 접합 다이오드에 의한 빌트 인 전위 Vf분만큼 저하(Vcc - Vf)하게 된다. 그리고, PMOS 트랜지스터(P8)이 온됨에 따라, 이 전위(Vcc - Vf)가 NAND 게이트를 구성하는 PMOS 트랜지스터(TP1과 TP2)의 공통 소스 노드로 전달된다. 또, EN이 L이기 때문에, PMOS 트랜지스터(TP1)도 온되고, 상기 전위(Vcc - Vf)는 PMOS 트랜지스터(P1)의 게이트 노드로 전달된다. 여기에서, Vtp(P1) -Vf인 경우, PMOS 트랜지스터(P1)에는 전류가 흐르지만, Vtp(P1)을 -Vf Vtp(P1)이 되도록 설정함으로써, 이 전류를 충분히 작게 할 수 있어, 출력 단자 Y는 고 임피던스 상태로 볼 수 있다.
제3 상태, 즉 출력 단자 Y가 Vcc보다도 높은 레벨 Vy로 될 때, 종래에는 전원 사이에 큰 값의 전류가 흘렀다. 출력 단자 Y에는 Vcc보다도 높은 레벨이 인가되어 있기 때문에, Vy Vcc + |Vtp(P6)|인 경우, PMOS 트랜지스터(P6)이 온되기 때문에, PMOS 트랜지스터의 백 게이트 Nwell의 전위는 출력 단자 Y와 동일하게 된다. 이 백 게이트 Nwell의 전위는 PMOS 트랜지스터(P8)을 통해 PMOS 트랜지스터(P4)의 드레인의 노드에 전달되고, 또 상기와 마찬가지로 PMOS 트랜지스터(TP1)을 통해 PMOS 트랜지스터(P1)의 게이트 노드에 전달된다. 또, EN은 L이기 때문에, NMOS 트랜지스터(N2)은 오프되고, PMOS 트랜지스터(P9, P8)은 모두 온된다. 출력 단자 Y의 전위는 PMOS 트랜지스터(P9)를 통해 PMOS 트랜지스터(P11, P4)의 공통 게이트 노드로 전달된다. 따라서, PMOS 트랜지스터(P1, P2, P11, P4)의 게이트, 소스 사이의 전압은 영이 되어 각각 오프된다. 따라서, 이경우도 출력 단자 Y는 고 임피던스 상태로 유지된다.
이와 같이 상기 실시예의 출력 회로는 인에이블 상태일 때에 출력 단자 Y는 접지 전위에서 전원 전위 Vcc까지 풀 스윙할 수 있고, 디스에이블 상태일 때는 예를 들어 출력 단자 Y가 전원 전위 Vcc보다도 높은 전위로 되어도 출력 단자 Y에서 전원 전위 노드로 전류는 유입되지 않게 되어, 출력 단자 Y가 전원 전위 Vcc 이하인 경우도 전원 전위 노드에서 출력 단자 Y로 전류는 유출되지 않는다. 즉, 고 임피던스 상태를 유지할 수 있다.
다음에, 본 발명의 제2 실시예를 제3도를 이용하여 설명한다. 상기 제1도의 실시예 회로에서, 인에이블 신호 /EN이 L에서 H로 변화할 때의 상황으로서, 회로가 인에이블 상태에서 출력 신호 Y가 H에 있는 상태로부터 회로가 디스에이블 상태에서 출력 신호 Y가 H 상태로 변화한 경우에 대해 고려한다. 회로가 인에이블 상태에서 출력 신호 Y가 H이기 때문에, PMOS 트랜지스터(P1)의 게이트 노드는 L로 되어 있다. 회로가 인에이블 상태에서 디스에이블 상태로 변화한 경우, PMOS 트랜지스터(P1)을 오프시키기 위해 그 게이트 노드를 H로 할 필요가 있다. 그런데, 디스에이블 상태에서 출력 신호 Y가 H로 되어 있기 때문에, NMOS 트랜지스터(N2)가 오프된 직후에, PMOS 트랜지스터(P11과 P4)의 공급 게이트 노드는 PMOS 트랜지스터(P9)를 통해 H로 풀업된다. 즉, PMOS 트랜지스터(P11과 P4)는 급속하게 오프된다. 따라서, PMOS 트랜지스터(P1)의 게이트 노드는 PMOS 트랜지스터(P8과 TP1)을 경유하여 상기와 같이 (Vcc - Vf)의 전위까지 풀업된다. 이 전위는 상기와 같이 PMOS 트랜지스터(P1)의 백 게이트와 소스 사이에 기생적으로 발생하는 pn 접합 다이오드에 전류가 흐름으로써 형성된다. 그러나, 이 전류는 Vcc의 전원 전위 노드를 에미터, 백 게이트 Nwell을 베이스, 상기 P형 기판을 콜렉터로 하는 기생 바이폴라 트렌지스터의 베이스 전류에 상당하고, P형 기판에 에미터·콜렉터 전류가 흐르기 때문에, 래치업을 야기하는 트리거 전류로 될 가능성이 있다.
그래서, 이 제2 실시예 회로에서는 이와 같은 래치업이 발생하지 않도록 한 것이다. 제3도에 도시하는 제2 실시예 회로가 제1도의 것과 다른 점은 상기 인버터(INV1)의 출력을 반전하는 인버터(INV2)와, 이 인버터(INV2)의 출력 및 인에이블 신호 /EN이 공급되는 NAND 게이트(NAND1)로 이루어지는 신호 지연 회로를 설치하고, 상기 인버터(INV1)의 출력으로 바꾸어 이 신호 지연 회로의 출력을 상기 PMOS 트랜지스터(P9)와 NMOS 트랜지스터(N2)의 공통 게이트 노드 및 상기 PMOS 트랜지스터(P8)의 게이트에 공급하도록 한 것이다.
이와 같은 구성의 출력 회로에 있어서, 인에이블 신호 /EN이 L에서 H로 변화한 경우, 먼저 인버터(INV1)의 출력 /EN이 H에서 L로 변화하고, NMOS 트랜지스터(TN1)이 오프되며, PMOS 트랜지스터(TP1)이 온된다. 인버터(INV2) 및 NAND게이트(NAND1)에는 게이트 지연 시간이 존재하기 때문에, 이 시점에서 NAND게이트(NAND1)의 출력 EN'는 또 H이고, PMOS 트랜지스터(P11과 P4)는 온되어 있다. 또, PMOS 트랜지스터(P8)은 오프되어 있다. 그리고, 상기 게이트 지연 시간을 PMOS 트랜지스터(P4)에 의한 전류 패스로 PMOS 트랜지스터(P1)의 게이트 노드의 전위가 L에서 H로 풀업되는 시간으로 설정하면, 상기와 같은 기생 다이오드에 의한 전류는 흐르지 않는다. 그리고, 상기 게이트 지연 시간 후에, PMOS 트랜지스터(P9 및 P8)이 온되고, NMOS 트랜지스터(N2)는 오프된다.
반대로, 인에이블 신호 /EN이 H에서 L로 변화한 경우, 먼저 인버터(INV1)의 출력 EN이 L에서 H로 변화하여, NMOS 트랜지스터(TN1)이 온되며, PMOS 트랜지스터(TP1)이 오프된다. NAND 게이트(NAND1)에는 인에이블 신호 /EN이 입력되어 있기 때문에, 신호 EN과 거의 동시에 신호 EN'는 L에서 H로 변화한다. 따라서, NMOS 트랜지스터(N2)가 온되고, PMOS 트랜지스터(P9과 P8)는 오프된다. 이에따라, PMOS 트랜지스터(P11과 P4)가 온되며, PMOS 트랜지스터(TP1과 TP2) 및 NMOS 트랜지스터(TN1과 TN2)로 이루어지는 NAND 게이트는 동작가능 상태로 되어, 입력 신호 /IN을 받아들이기 가능한 상태로 된다.
제4도는 본 발명의 제3 실시예에 의한 출력 회로의 구성을 도시하는 도면으로, 제3도의 제2실시예 회로의 경우와 마찬가지로 래치 업이 발생하지 않도록 한 것이다. 이 제4도에 도시하는 제3 실시예 회로가 제3도의 것과 다른 점은, 상기 인버터(INV2)와 NAND 게이트(NAND1)로 이루어지는 신호 지연 회로로 바꾸어, 직렬 접속된 2개의 인버터(INV2, INV3)로 상기 신호 지연 회로를 구성하도록 한 것이다. 즉, 인버터(INV2)는 상기 인버터(INV1)의 출력 EN을 반전하고, 인버터(INV3)는 인버터(INV2)의 출력을 반전하여 상기 신호 EN'를 얻는다.
이와 같이 구성된 출력 회로에서, 인에이블 신호 /EN이 L에서 H로 변화하는 경우의 동작은 제3도의 실시예의 경우와 마찬가지이다. 한편, 인에이블 신호 /EN이 H에서 L로 변화한 경우, 신호 EN'는 신호 EN에 대해 인버터(INV2, INV3)의 신호 전파 지연 시간분만큼 지연되어 L에서 H로 변화한다. 따라서, PMOS 트랜지스터(TP1과 TP2) 및 NMOS 트랜지스터(TN1과 TN2)로 이루어지는 NAND 게이트는 제3도의 실시예의 경우와는 달리, 인버터 2개분의 신호 전파 지연 시간분만큼 지연되어 동작가능 상태로 되어, 입력 신호 /IN를 받아들이기 가능한 상태로 된다.
그런데, 상기 각 실시예에서는 PMOS 트랜지스터(P1)의 백 게이트의 전위를 그 게이트에 공급하기 위한 스위치 제어를 행해는 PMOS 트랜지스터(P8)의 한쪽단을 PMOS 트랜지스터(P4)의 드레인에 접속하고 있다. 그러나, 이것은 제5도의 제4실시예 회로에 도시하는 바와 같이, PMOS 트랜지스터(P1)의 게이트에 직접 접속하도록 해도 좋다. 그러나, 이와 같이 접속으로 한 경우, 인에이블 신호 /EN이 H에서 L로 변화하고, 또한 입력 신호 /IN이 H인 경우, PMOS 트랜지스터(P1)의 게이트 노드가 L로 풀 다운되지만, PMOS 트랜지스터(P8)이 오프되는 동작이 지연되면, 이 PMOS 트랜지스터(P8)을 경우하여 전원 전위 노드에서 접지 노드로 일시적으로 관통 전류가 흐를 가능성이 있다. 또, 이 실시예 회로에서는 신호 지연 회로가 인버터(INV2)와 NAND 게이트(NAND1)으로 이루어지는 경우를 도시했지만, 이것은 제4도에 도시하는 바와 같이 2개의 인버터(INV2, INV3)로 구성할 수도 있다.
다음에, 본 발명의 제5 실시예를 제6도를 이용하여 설명한다. 상기 제3도의 실시예 회로에서 인에이블 신호 /EN이 H로 되어 있는 디스에이블 상태일 때에 출력 신호 Y의 전원 전위 Vy가 Vcc - |Vtp(P2)| Vy Vcc인 경우, PMOS 트랜지스터(P2)는 오프되어 있기 때문에, PMOS 트랜지스터의 백 게이트 Nwell은 상기와 같이 기생 pn 접합 다이오드에 의해 적어도 (Vcc - Vf)로 풀 업되어 있다. 또, PMOS 트랜지스터(P8과 TP1)이 온되어 있기 때문에, PMOS 트랜지스터(P1)의 게이트도 동전위로 된다. 그리고, -Vf Vtp(P1)인 경우에, PMOS 트랜지스터(P1)은 온되어, 드레인 소스 사이에 전류가 흐를 가능성이 있다. 또, 디스에이블 상태일 때에 출력 신호 Y의 전위 Vy가 Vcc Vy Vcc + Vcc - |Vtp(P6)|인 경우, PMOS 트랜지스터(P6)은 오프되어 있기 때문에, PMOS 트랜지스터의 백 게이트 Nwell은 상기와 같이 기생 pn 접합 다이오드에 의해 적어도 (Vy - Vf)로 풀 업되어 있다. 또, PMOS 트랜지스터(P8과 TP1)이 온되어 있기 때문에, PMOS 트랜지스터(P1)의 게이트도 동전위로 된다. 그리고, -Vf Vtp(P1)인 경우에, PMOS 트랜지스터(P1)은 온되어, 드레인 소스 사이에 전류가 흐를 가능성이 있다.
그래서, 이 제6도의 실시예 회로에서는 출력 단자 Y의 전위에 의해 PMOS 트랜지스터(P1)을 경유하여 흐르는 상기 전류가 충분히 작아지도록 한 것이다. 제6도에 도시하는 실시예 회로가 제3도의 것과 다른 점은, 새롭게 2개의 PMOS 트랜지스터(LP3과 LP7)이 추가되어 있는 것이다. 상기 한쪽의 PMOS 트랜지스터(LP3)의 입계값 Vtp(LP3)은 상기 Vtp(P1)과 Vtp(P1) ≤ Vtp(LP3)인 관계를 갖고 있고, 소스는 전원 전위 노드에 접속되며, 드레인 게이트 및 백 게이트는 상기 백 게이트 Nwell에 접속되어 있다. 상기 다른 쪽의 PMOS 트랜지스터(LP7)의 임계값 Vtp(LP7)은 상기 Vtp(P1)과 Vtp(P1) ≤ Vtp(LP7)인 관계를 갖고 있고, 소스는 출력 단자 Y에 접속되며, 드레인 및 게이트는 PMOS 트랜지스터(P4)의 드레인에 접속되며, 백 게이트는 백 게이트 Nwell에 접속되어 있다.
이와 같은 구성에서, 인에이블 신호 /EN이 H로 되어 있는 디스에이블 상태일 때에 출력 단자 Y의 전위 Vy가 Vcc - |Vtp(P2)| Vy Vcc인 경우, PMOS 트랜지스터의 백 게이트 Nwell은 (Vcc - Vf)로 풀업되도록 한다. 이 경우, Vtp(P1) ≤ Vtp(LP3)인 관계가 있기 때문에, 백 게이트 Nwell의 전위 V(Nwell)은 Vcc - |Vtp(P3)| ≤ V(Nwell) Vcc로 할 수 있다. 또, PMOS 트랜지스터(P8 과 TP1)이 온되어 있기 때문에, PMOS 트랜지스터(P1)의 게이트 노드도 이것과 동전위로 된다. 따라서, PMOS 트랜지스터(P1)의 게이트, 소스간 전압 Vgs(P1)은 Vtp(LP3)과 동일하게 되고, PMOS 트랜지스터(P1)은 항상 서브 스레숄드 영역에서 동작하여, 상기와 같은 전류는 대폭 삭감된다.
한편, 디스에이블 상태일 때에 출력 단자 Y의 전위 Vy가 Vcc Vy Vcc + |Vtp(P6)|인 경우, PMOS 트랜지스터의 백 게이트 Nwell은 적어도 (Vy - Vf)로 풀업되도록 한다. 이 경우, Vtp(P1) ≤ Vtp(LP7)인 관계이기 때문에, 백 게이트 Nwell의 전위 V(Nwell)은 Vy - |Vtp(LP7)| ≤ V(Nwell) Vy로 할 수 있다. 또, PMOS 트랜지스터(P8과 TP1)이 온되어 있기 때문에, PMOS 트랜지스터(P1)의 게이트 노드도 이것과 동전위로 된다. 따라서, PMOS 트랜지스터(P1)의 게이트, 소스간 전압 Vgs(P1)은 Vtp(LP7)과 동일하게 되고, PMOS 트랜지스터(P1)은 항상 서브 슬레쇼드 영역에서 동작하여, 상기와 같은 전류는 대폭 삭감된다. 또, 상기 양 PMOS 트랜지스터(LP3, LP7)은 동일한 임계값을 갖는 PMOS 트랜지스터로서 형성하는 것이 가능한다. 또, 제6도에서는 PMOS 트랜지스터(P7)의 한쪽단을 PMOS 트랜지스터(P4)의 드레인에 접속하는 경우에 대해 설명했지만, 이것은 백 게이트 Nwell에 접속해도 동일하다고 할 수 있다.
제7도 및 제8도는 각각 본 발명의 제6, 제7의 실시예에 의한 회로 구성을 도시하고 있다. 상기 제6도의 실시예 회로 중의 PMOS 트랜지스터(LP3)은 PMOS 트랜지스터(P1)의 게이트 노드의 전위를 설정하는 것이기 때문에, 그 접속 위치는 백 게이트와 게이트 사이의 경로의 도중이면 어디라고 좋다. 그래서 제7도의 실시예 회로에서는 이 PMOS 트랜지스터(LP3)의 드레인, 게이트 및 백 게이트를 PMOS 트랜지스터(P4)의 드레인에 접속하도록 한 것이다. 또, 제8도의 실시예 회로에서는 이 PMOS 트랜지스터(LP3)의 드레인 및 백 게이트를 PMOS 트랜지스터(P4)의 백 게이트에 직접 접속하도록 한 것이다. 또, 이 경우, 게이트는 PMOS 트랜지스터(P1)의 게이트에 접속되어 있다. 또, 상기 양 PMOS 트랜지스터(LP3과 LP7)과 동일한 것을 제4도, 제5도의 각 실시예 회로에 설치하도록 구성해도 좋다.
또, 상기 출력 단자 Y에서의 전위 Vy가 Vcc보다도 높거나 낮은 경우에, 상기와 같은 전류가 더욱더 흐르지 않도록 하기 위해서는, 즉 상기와 같은 상황이 발생하는 Vy의 범위를 좁히기 위해서는 다음과 같이 하면 좋다. 즉, Vcc - |Vtp(P2)| Vy Vcc 및 Vcc Vy Vcc + |Vtp(P6)|의 구간일 때에 PMOS 트랜지스터(P1)에 전류가 흐를 가능성이 있고, 이 구간을 작게 하려면 PMOS 트랜지스터(P2와 P6)의 임계값 Vtp를 크게 하는, 즉 PMOS 트랜지스터(LP3이나 LP7)과 마찬가지로, Vtp(P1) Vtp(P2), Vtp(P1) Vtp(P6)으로 하면 좋다.
제9도는 본 발명의 제8 실시예에 의한 회로 구성을 도시하고 있다. 이 실시예의 출력 회로에서는 상기 제6도 중, PMOS 트랜지스터(LP7)을 설치하는 대신에, 2개의 PMOS 트랜지스터(LP12, P12)를 설치하도록 한 것이다. 여기에서, 한쪽의 PMOS 트랜지스터(LP12)의 소스는 상기 출력 단자 Y에 접속되고, 게이트 및 드레인은 상기 다른쪽의 PMOS 트랜지스터(P12)의 소스에 접속되어 있다. 또, PMOS 트랜지스터(P12)의 드레인은 PMOS 트랜지스터(P1)의 게이트에 접속되고, 게이트에는 상기 신호 EN이 공급된다. 이와 같은 출력 회로에서는 인에이블 신호 /EN이 H로 되어 있는 디스에이블 상태일 때에 상기 신호 EN에 의해 상기 PMOS 트랜지스터(P12)가 온 상태로 되고, PMOS 트랜지스터(LP12)를 통해 출력 단자 Y의 전위가 PMOS 트랜지스터(P1)의 게이트에 공급된다. 또, 이 실시예에서, PMOS 트랜지스터(LP12)과 PMOS 트랜지스터(P12)의 직렬 접속의 순번을 바꾸어도 마찬가지의 효과를 얻을 수 있다.
제10도는 본 발명의 제9 실시예에 의한 회로 구성을 도시하고 있다. 이 실시예의 출력 회로에서는 상기 제6도 중 실시예 회로에 대해 새롭게 PMOS 트랜지스터(P5)를 추가하도록 한 것이다. 이 PMOS 트랜지스터(P5)의 소스, 드레인은 출력 단자 Y와 PMOS 트랜지스터(P1)의 게이트와의 사이에 접속되어 있고, 게이트는 전원 전위 노드에 접속되어 있다. 이와 같은 출력 회로에서는 인에이블 신호 /EN이 H로 되어 있는 디스에이블 상태일 때에 출력 단자 Y의 전위 Vy가 전원 전위보다도 높은 경우, 백 게이트 Nwell은 출력 단자 Y의 전위 Vy로 풀업된다. 직류적으로는, PMOS 트랜지스터(P5)의 동작이 PMOS 트랜지스터(P6)과 동일하지만, 과도적으로는 약간 다르다. 즉, 전위 Vy가 vCC보다도 높아졌을 때, PMOS 트랜지스터(P6)은 백 게이트에 직접적으로 접속되어 있기 때문에, 백 게이트 전위는 빠르게 Vy에 추종시킬 수 있다. 이것은 PMOS 트랜지스터(P1)에 기생적으로 발생하는 pnp형의 바이폴라 트랜지스터의 베이스 전류와 에미터·콜렉터간의 전류를 감소시키기 때문에 효과가 있고, 또 P형 기판으로의 전류의 유입을 감소시킬 수 있기 때문에 래치업 방지에 효과가 있다. 백 게이트의 전위는 PMOS 트랜지스터(P8)이나 프리드라이버 회로를 경유하여 PMOS 트랜지스터(P1)의 게이트에 전달되기 때문에, 그 저항 성분이 Vy로의 추종성을 열화시킨다. 따라서, 제10도의 실시예 회로에서는 PMOS 트랜지스터(P5)를 PMOS 트랜지스터(P1)의 게이트에 직접 접속하여, PMOS 트랜지스터(P6)만인 경우보다도 추종성을 개선하고 있다.
제11도의 본 발명의 제10 실시예 회로에서는 상기 PMOS 트랜지스터(P5)를 PMOS 트랜지스터(P4)의 드레인에 접속하는 것으로, P6만인 경우보다도 추종성을 개선하고 있다. 제10도의 실시예 회로와, 제11도의 실시예 회로에서의 PMOS 트랜지스터(P5)의 접속의 차는 이하와 같은 과도적인 성능차(差)이다. 즉, PMOS 트랜지스터(P5)를 PMOS 트랜지스터(P1)의 게이트에 접속한 경우, PMOS 트랜지스터(P5)의 PMOS 트랜지스터(P1)의 게이트에 접속한 경우, PMOS 트랜지스터(P5)의 소스, 드레인 중 한쪽의 P형 확산층은 P1의 게이트 노드의 기생 용량으로 되고, 풀 스윙하는 P1의 게이트 노드의 충방전 시간을 길게 하여, 스위칭 스피드를 지연하는 한 원인이 된다. 한편, PMOS 트랜지스터(P5)를 PMOS 트랜지스터(P4)의 드레인에 접속한 경우, 이 노드는 풀 스윙하지 않기 때문에, 스피는 열화의 원인이 되지 않는다. 이상의 이유로, 직류적으로는 동일한 동작을 하는 PMOS 트랜지스터(P5와 P6)을 양쪽에 설치하도록 하고 있다.
제12도는 본 발명의 제11 실시예에 의한 회로 구성을 도시하고 있다. 상기 제5도의 실시예 회로에서는 인에이블 신호 /EN과 입력 신호 /IN1의 NAND 논리 또는 NOR 논리를 취하여 출력단의 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 온/오프 제어를 행하고 있지만, 이 실시예의 출력 회로에서는 입력 신호로서 /IN1과 /IN2의 2개의 신호를 입력하도록 한 것이다. 이 실시예에서, 상기 PMOS 트랜지스터(P4)의 소스는 전원 전위 노드에 직접 접속되지 않고, 이 소스와 전원 전위 노드 사이에는 새롭게 2개의 PMOS 트랜지스터(TP3, TP4)의 소스, 드레인이 접속된다. 그리고, 상기 한쪽의 PMOS 트랜지스터(P4)의 게이트에는 인버터(INV1)의 출력인 신호 EN이 입력되고, 상기 다른쪽의 PMOS 트랜지스터(TP3)의 게이트에는 입력 신호 /IN2가 입력된다. 또, 상기 PMOS 트랜지스터(TP1)의 게이트에는 신호 EN이 입력되고, 상기 PMOS 트랜지스터(TP2)의 게이트에는 입력 신호 /IN1이 입력된다. 또, 상기 NMOS 트랜지스터(TN1, TN2)로 이루어지는 직렬 회로에 대해 새롭게 소스, 드레인 사이가 직렬 접속된 2개의 PMOS 트랜지스터(TN3, TN4)로 이루어지는 직렬 회로가 병렬로 접속된다. 이들 NMOS 트랜지스터(TN1, TN2, TN3 및 TN4)의 각 게이트에는 신호 /IN2, EN, /IN1, EN이 각각 공급된다. 또, NMOS 트랜지스터(N11)의 게이트를 구동하는 상기 2 입력의 NOR 게이트 대신에, 상기 신호 /EN, /IN1, /IN2가 입력되는 3 입력의 NOR 게이트(NOR2)가 설치된다. 또, 이 실시예 회로에서는 상기 제10도 및 제11도와 마찬가지로 PMOS 트랜지스터(P5)가 설치되어 있다. 이와 같은 구성으로 이루어지는 출력 회로는, 입력 신호가 2개로 증가한 점이 다를 뿐이고, 기본적인 동작은 제5도의 실시예 회로의 경우와 마찬가지이다. 또, 다른 실시예에서도 마찬가지의 변형이 가능하고, 또 상기 실시예에서는 3 입력에 대해 설명했지만, 3 입력 이상의 다입력인 경우의 변형도 마찬가지로 실시할 수 있다. 또, NMOS 트랜지스터(TN1과 TN2)의 접속 순서 또는 TN3과 TN4의 접속 순서를 바꾸어도 좋다. 또, NMOS 트랜지스터(TN1과 TN2)와의 직렬 접속점과, TN3과 TN4와의 직렬 접속점을 서로 접속하도록 해도 좋다.
제13도는 본 발명의 제12 실시예에 의한 구성을 도시하고 있다. 또, 이 실시예 회로에서, 상기 각 실시예와 대응하는 개소에는 동일 부호를 붙이고 그 설명은 생략한다. 이 실시예에 의한 출력 회로는 PMOS 트랜지스터(P1)의 백 게이트와 게이트 사이에 상기 PMOS 트랜지스터(P8)의 소스, 드레인 사이를 직렬로 접속함과 동시에, 상기 PMOS 트랜지스터(TP1, TP2) 및 NMOS 트랜지스터(TN1, TN2)로 이루어지는 NAND 게이트(NAND2)의 출력을 PMOS 트랜지스터(P1)의 게이트에 직접 공급하는 대신에, NMOS 트랜지스터(N3) 및 PMOS 트랜지스터(P15, P16)으로 이루어지는 스위치 회로를 통해 공급하도록 한 것이다. 즉, 상기 스위치 회로 내의 각 MOS 트랜지스터의 소스, 드레인은 상기 NAND 게이트(NAND2)의 출력 노드와 PMOS 트랜지스터(P1)의 게이트 노드와의 사이에 병렬로 접속되고, NMOS 트랜지스터(N3)의 게이트에는 상기 NAND 게이트(NAND1)의 출력 EN'가 PMOS 트랜지스터(P15)의 게이트에는 상기 PMOS 트랜지스터(P9)와 NMOS 트랜지스터(N2)의 공통 드레인 노드의 전위가, PMOS 트랜지스터(P16)의 게이트에는 출력 단자 Y의 전위가 각각 공급된다. 이 실시예 회로에서, 스위치 회로 내의 NMOS 트랜지스터(N3)은 인에이블 신호 /EN에 따라 온/오프 제어되고, PMOS 트랜지스터(P15와 P16)은 인에이블 신호 /EN 또는 출력 단자 Y의 전위에 따라 온/오프 제어된다.
다음에, 상기 제1 내지 제12의 각 실시예 회로 및 이들 실시예를 적절히 조합시킨 변형예 회로에서, 디스에이블시에, 출력 단자 Y에 전원 전위 이상의 전위를 인가가능하게 하기 위한 회로의 개략적인 구성을 제14도 내지 제34도에 도시한다. 제14도의 개략 회로는 예를 들면 상기 제1도에 대응하고 있고, 제14도 중 부호는 제1도의 것과 대응하고 있다. 여기에서, 제어 회로(21)은 상기 인버터(INV1), PMOS 트랜지스터(P9) 및 NMOS 트랜지스터(N2)를 포함하는 회로에 상당하고, 프리 드라이버 회로(22)는 상기 PMOS 트랜지스터(TP1, TP2)를 포함하는 회로에 상당하고 있다. 또, 이 예에서는 NMOS 트랜지스터(TN1)의 소스는 접지 전압 노드에 접속되어 있는 상태를 나타내고 있지만, 실제는 NMOS 트랜지스터(TN2)를 통해 접속되어 있고, NMOS 트랜지스터(TN1)의 소스 노드에는 이 NMOS 트랜지스터(TN2)를 통해 접지 전위가 공급된다. 제15도의 개략 회로는 예를 들면 상기 제12도에 대응하고 있고, 제15도 중의 부호는 제12도의 부호와 대응하고 있다. 여기에서, 제어 회로(21)은 상기 인버터(INV1, INVP2), NAND 게이트(NAND1), MOS 트랜지스터(P9) 및 NMOS 트랜지스터(N2)를 포함하는 회로에 상당하고, 프리 드라이버 회로(22)는 상기 PMOS 트랜지스터(TP1, TP2) 및 NMOS 트랜지스터(TN1, TN3)를 포함하는 회로에 상당하며, 삽입 회로(23)은 상기 PMOS 트랜지스터(TP3, TP4)로 이루어지는 회로에 상당한다. 또 삽입 회로(24)는 상기 제12도 중에는 실제로 존재하고 있지 않지만, NMOS 트랜지스터(TN2 또는 TN4)와 접지 전압 노드 사이에 삽입할 수 있다.
제16도의 개략 회로는 제14도의 회로에서 PMOS 트랜지스터(P11)을 제거한 것으로, 이 회로는 예를 들어 상기 제1도에 대응하고 있다. 여기에는 백 게이트와 Vcc 사이의 기생 pn 접합 다이오드와, 백 게이트와 출력 단자 Y 사이의 기생 pn 접합 다이오드에 의한 바이어스를 가정하고 있다. 제17도의 개략 회로는 제14도의 회로에 PMOS 트랜지스터(LP3)을 추가한 것으로, 이 회로는 예를 들어 상기 제6도에 대응하고 있다. 제18도의 개략 회로는 제17도의 회로에 PMOS 트랜지스터(LP3)의 게이트의 접속 위치를 변경한 것으로, 이 회로는 예를 들어 상기 제8도에 대응하고 있다. 제19도의 개략 회로는 제17도의 회로에 PMOS 트랜지스터(LP3)의 게이트의 접속 위치를 변경한 것으로, 이 회로는 예를 들면 상기 제10도에 대응하고 있다. 제20도의 개략 회로는 제14도의 회로에 PMOS 트랜지스터(LP12와 P12)를 추가한 것으로, 이 회로는 예를 들면 상기 제9도에 대응하고 있다. 또, PMOS 트랜지스터(P12)는 제10도와 같이 프리 드라이버 회로내의 회로의 일부와 겸용하도록 해도 좋다.
제21도의 개략 회로는 제14도의 회로에 PMOS 트랜지스터(P9)을 추가한 것으로, 이 회로는 예를 들면 상기 제1도에 대응하고 있다. 제22도의 개략 회로는 제15도의 회로와 마찬가지로 2 입력의 신호로 출력단을 제어하도록 한 것으로, 도면 중의 부호는 제12도의 부호와 대응하고 있다. 또, 제15도의 경우와 마찬가지로, 제어 회로(21)은 상기 인버터(INV1, INV2), NAND 게이트(NAND1), PMOS 트랜지스터(P9) 및 NMOS 트랜지스터(N2)을 포함하는 회로에 상당하고, 프리 드라이버 회로(22)는 상기 PMOS 트랜지스터(TP1, TP2) 및 NMOS 트랜지스터(TN3, TN1)을 포함하는 회로에 상당하며, 삽입 회로(23)는 상기 PMOS 트랜지스터(TP3, TP4)로 이루어지는 회로에 상당한다. 또, 삽입 회로(24)는 상기 제12도 중에는 실제로 존재하고 있지 않지만, NMOS 트랜지스터(TN2 또는 TP4)와 접지 전압 노드 사이에 삽입할 수 있다. 제23도의 개략 회로는 제16도의 회로에 PMOS 트랜지스터(P6)을 추가한 것으로, 이 회로는 예를 들면 상기 제1도에 대응하고 있다. 제24도의 개략 회로는 제21도의 회로에 PMOS 트랜지스터(LP3)을 추가한 것으로, 이 회로는 예를 들면 상기 제6도에 대응하고 있다.
제25도의 개략 회로는 제21도의 회로의 PMOS 트랜지스터(LP3)의 게이트의 접속 위치를 변경한 것으로, 이 회로는 예를 들면 상기 제8도에 대응하고 있다. 제26도의 개략 회로는 제21도의 회로의 PMOS 트랜지스터(LP3)의 게이트의 접속 위치를 변경한 것으로, 이 회로는 예를 들면 상기 제10도에 대응하고 있다. 제27도의 개략 회로는 제25도의 회로에 PMOS 트랜지스터(LP12과 P12)를 추가한 것으로, 이 회로는 예를 들면 상기 제9도에 대응하고 있다. 제28도의 개략 회로는 제14도의 회로에 PMOS 트랜지스터(P5)를 추가한 것으로, 이 회로는 예를 들면, 상기 제10도에 대응하고 있다. 여기에서, 제11도에 도시하는 바와 같이, PMOS 트랜지스터(P1)의 게이트에 접속된 PMOS 트랜지스터(P5)의 한쪽단을 PMOS 트랜지스터(P1)의 게이트로부터 프리 드라이버 회로에서 PMOS 트랜지스터(P4)의 드에인에 이르는 경로의 도중에 접속하여 프리 드라이버 회로의 일부와 겸용하도록 해도 좋다.
제29도의 개략 회로는 제15도의 회로에 PMOS 트랜지스터(P5)를 추가한 것으로, 제15도의 회로와 마찬가지로 2 입력의 신호로 출력단을 제어하도록 한 것이다. 또, 도면 중의 부호는 제12도의 부호와 대응하고 있다. 또, 제15도의 경우와 마찬가지로, 제어 회로(21)은 상기 인버터(INV1, INV2), NAND 게이트(NAND1), PMOS 트랜지스터(P9) 및 NMOS 트랜지스터(N2)를 포함하는 회로에 상당하고, 프리 드라이버 회로(22)는 상기 PMOS 트랜지스터(TP1, TP2) 및 NMOS 트랜지스터(TN1, TN3)을 포함하는 회로에 상당하며, 삽입 회로(23)는 상기 PMOS 트랜지스터(TP3, TP4)로 이루어지는 회로에 상당하고, 삽입 회로(24)는 도면 중에는 실제로 존재하지 않지만, 상기 NMOS 트랜지스터(TN2 또는 TN4)와 접지 전압 노드 사이에 삽입할 수 있다. 제30도의 개략회로는 제16도의 회로에 PMOS 트랜지스터(P5)를 추가한 것으로, 이 회로는 예를 들면 상기 제10도에 대응하고 있다.
제31도의 개략 회로는 제30도에 상기 PMOS 트랜지스터(P11과 LP3)을 추가한 것이다. 제32도의 개략 회로는 제31도 중 PMOS 트랜지스터(LP3)의 게이트의 접속을 변경하도록 한 것이다. 제33도의 개략 회로는 제31도 중 PMOS 트랜지스터(LP3)의 삽입 위치를 변경하도록 한 것이다. 제34도의 개략 회로는 상기 제27도의 회로에 대해 PMOS 트랜지스터(P6)을 삭제하고, PMOS 트랜지스터(P5)를 추가하도록 한 것이다.
여기에서, 상기 각 실시예 회로, 개략 회로 및 변형예 회로를 더욱 개략적으로 도시한 회로가 제35도 내지 제49도의 회로이다.
제35도의 회로는 상기 PMOS 트랜지스터(P4, P8, P11) 및 NMOS 트랜지스터(TN1)을 각각 스위치(SW1, SW2, SW3, SW4)로서 표시한 것으로, 스위치(SW3)의 한쪽단이 전원 전위 노드에 직접 접속되는 예이다. 또, 이 회로는 상기 제5도에 대응하고 있다.
제36도의 제35도의 회로 내의 스위치(SW3)의 한쪽단을 PMOS 트랜지스터(P1)의 소스 노드에 접속하도록 한 것이다. 또, 제5도의 PMOS 트랜지스터(P1)의 소스와 PMOS 트랜지스터(P11)의 소스는 동일 전위이기 때문에, 특별히 구체적으로는 두시하지 않는다.
상기 제35도 및 제36도의 회로에서는 스위치(SW1, SW4) 각각의 한쪽단은 소정 전위의 노드에 접속되어 있다. 이것에 대해, 제37도의 회로에서는 제35도의 회로 내의 스위치(SW1, SW4) 각각의 한쪽단은 전원 전위 노드, 접지 전압 노드에 접속되어 있고, 상기 제5도에 대응하고 있다. 제38도의 회로는 상기 제37도의 회로에 있어서, 스위치(SW1)과 전원 전위 노드와의 사이에 상기 삽입 회로(23)를 설치함과 동시에, 스위치(SW4)와 접지 전압 노드와의 사이에 상기 삽입 회로(24)를 설치하도록 한 것이다. 이 회로는 상기 제5도와 제12도의 회로를 조합시킨 회로에 대응하고 있지만 삽입 회로(24)에 상당하는 것은 설치되어 있지 않다.
제39도의 회로는 상기 제35도의 회로에서 스위치(SW3)가 없는 예이다. 이 경우, PMOS 트랜지스터(P11)은 특별히 도시되어 있지 않지만, 기생 pn 접합 다이오드에 의한 바이어스만으로도 본 발명 특유의 효과를 얻을 수 있다. 또, PMOS 트랜지스터(P11)은 백 게이트를 확실하게 Vcc로 풀업하기 위해 설치되어 있다.
제40도의 회로는 상기 제35도의 회로에서의 스위치(SW2)의 한쪽단을 PMOS 트랜지스터(P1)의 게이트에 직접 접속하지 않고 프리 드라이버 회로(22)를 통해 접속한 예이다. 제41도의 회로는 상기 제35도의 회로에 대해 PMOS 트랜지스터(LP3)의 게이트를 스위치(SW3)의 한쪽단에 접속하도록 한 예이다. 제42도의 회로는 제35도의 회로에 대해 상기 PMOS 트랜지스터(LP3)을 설치하도록 한 예로, 이 PMOS 트랜지스터(LP3)의 게이트는 PMOS 트랜지스터(P1)의 게이트에 접속되어 있다.
제43도의 회로는 상기 제35도의 회로에 대해 PMOS 트랜지스터(LP12)와 스위치(SW5)를 추가하도록 한 예로서, 상기 제9도의 회로에 대응하고 있다. 여기에서, 상기 스위치(SW5)는 PMOS 트랜지스터(P12)에 대응하고 있다. 또, 스위치SW5의 한쪽단을 백 게이트에 접속하도록 해도 좋다. 또, 스위치(SW5)를 프리 드라이버 회로의 일부와 겸용하도록 해도 좋다.
제44도 내지 제49도의 각 회로는 각각 프리 드라이버 회로(22)와 PMOS 트랜지스터(P1)의 게이트 사이에 스위치를 설치한 경우의 예로, 이 스위치를 SW6으로 표시한다. 또, 이들 회로는 상기 제13도에 대응하고 있다. 제44도의 회로는 상기 PMOS 트랜지스터(P8, P11)을 각각 스위치(SW2, SW3)으로서 표시한 것으로, 스위치(SW3)의 한쪽단이 전원 전위 노드에 직접 접속되는 예이다. 제45도의 회로는 제44도의 회로 내의 스위치(SW3)의 한쪽단을 PMOS 트랜지스터(P1)의 소스 노드에 접속하도록 한 것이다. 제46도의 회로는 상기 제44도의 회로에서 스위치(SW3)이 없는 예이다. 제47도의 회로는 제44도의 회로에 대해 상기 PMOS 트랜지스터(LP3)를 설치하도록 한 예로, 이 PMOS 트랜지스터(LP3)의 게이트는 PMOS 트랜지스터(P1)의 백 게이트에 접속되어 있다. 제48도의 회로는 상기 제47도의 회로에서의 PMOS 트랜지스터(LP3)의 게이트를 PMOS 트랜지스터(P1)의 게이트에 접속하도록 한 예이다. 제49도의 회로는 상기 제46도의 회로에 대해 PMOS 트랜지스터(LP12과 P12)를 추가하도록 한 예이다. 상기 제35도 내지 제49도의 회로에서는 PMOS 트랜지스터(P1)를 이용하고 있었지만, 이것은 N 채널의 MOS 트랜지스터의 경우에도 적용할 수 있다.
제50도는 상기 각 실시예 회로, 실시예 회로의 개략 회로 또는 변형예 회로의 주요부를 추출하여 도시하는 회로도이다. 즉, 본 발명의 출력 회로는 도면에 도시하는 바와 같이 PMOS 트랜지스터(31)의 백 게이트와 소스를 접속하지 않고, 양자를 전위적으로 분리하며, 또한 이 PMOS 트랜지스터(31)의 백 게이트와 게이트를 스위치(32)를 통해 접속하도록 한 것이다. 이와 같은 구성에 의하면, 스위치(32)가 닫혀 있을 때, PMOS 트랜지스터(31)의 백 게이트와 게이트는 동전위로 설정된다. PMOS 트랜지스터(31)의 백 게이트에는 소스 전위 Vs로부터 백 게이트와 소스 사이에 기생적으로 발생하는 pn 접합 다이오드의 빌트 인 전위분 Vf만큼 저하된 전위(Vs - Vf)가 발생하기 때문에, 스위치(32)가 닫혀 있을 때는 PMOS 트랜지스터(31)의 게이트도 이 전위로 설정된다. 이 때, -Vf에 비해 PMOS 트랜지스터(31)의 임계값이 적게 되어 있다면, 즉 -Vf Vtp(31)[단, Vtp(31)은 PMOS 트랜지스터(31)의 입계값]이 되어 있으면, 이 MOS 트랜지스터(31)은 오프 상태로 되어, 소스, 드레인 사이에는 전류는 흐르지 않는다.
상기 제50도의 회로에서는 스위치(32)를 닫아 PMOS 트랜지스터(31)을 오프시키기 위한 전위를 PMOS 트랜지스터(31) 자체에서 발생시키고 있다. 그러나, 이것은 별도로, 상기 전위 (Vs - Vf)를 PMOS 트랜지스터(31)과는 별도로 발생시켜, 스위치(32)를 통해 PMOS 트랜지스터(31)의 백 게이트에 공급하도록 해도 상관없다. 제51도는 이와 같은 사고 방식에 기초한 회로를 도시하고 있다. 즉, PMOS 트랜지스터(31)의 백 게이트는 소스와 접속시키지 않고, 양자를 전위적으로 분리하는 것은 같지만, 새롭게 전위 발생 회로(33)이 설치되어 이 전위 발생 회로(33)에서는 발생되는 전위는 스위치(32)를 통해 PMOS 트랜지스터(31)의 게이트에 공급된다. 여기에서, 상기 전위 발생 회로(33)은 PMOS 트랜지스터(31)의 백 게이트에 발생하는 상기 전위 (Vs - Vf)에 상당하는 전위를 발생하는 것으로, 이 회로는 예를 들어 제52도에 도시하는 바와 같이, 상기 PMOS 트랜지스터(31)이 형성되는 P형 기판(11) 내의 N 웰(12)와는 다른 N 웰(13)과 이 N 웰(13) 내에 설치되는 P형 확산층(14)로 이루어지는 pn 접합 다이오드로 구성되어 있다. 제53도에 도시하는 바와 같이, N 웰(13)과 P형 확산층(14)으로 pn 접합 다이오드가 구성되어, PMOS 트랜지스터(31)의 소스 전위에서 상기 빌트 인 전압만큼 저하한 전위가 스위치(32)를 통해 PMOS 트랜지스터(31)에 공급된다. 또, 상기 회로에서는 pn 접합 다이오드를 설치하는 경우를 설명했지만, 이것은 PMOS 트랜지스터(31)과는 다른 PMOS 트랜지스터의 소스 또는 드레인을 구성하는 P형 확산층을 이용하도록 해도 좋다.
이상 설명한 바와 같이 본 발명의 출력 회로에 의하면, 출력을 풀 스위시킬 수 있고, 또한 복수의 출력을 접속하여 사용하는 경우에 다른 값의 전원 전위가 공급되어 있어도 전원간에 전류가 흐르는 것을 방지할 수 있다.

Claims (62)

  1. 출력 단자(Y)를 구동 모드에서 구동시킬 수 있고 상기 출력 단자를 고임피던스 모드에서 고임피던스 상태로 설정할 수 있는 출력 회로에 있어서, 소스, 드레인, 게이트 및 백 게이트를 갖는 제1 MOS 트랜지스터(31; P1) - 상기 백 게이트와 상기 소스와 상기 드레인 간의 전류 경로가 pn 접합 다이오드 구조에 의해서만 결합되고, 상기 전류 경로의 한 단부는 상기 출력 단자(Y)에 결합됨 -, 상기 제1 MOS 트랜지스터의 백 게이트와 게이트 사이에 삽입된 제1 스위치 수단(32; P8; SW2), 상기 제1 MOS 트랜지스터의 게이트에 전위를 인가하는 전위 공급 회로(22), 고전위가 인가되는 제1 노드, 저전위가 인가되는 제2 노드, 상기 제1 노드와 상기 전위 공급 회로 사이에 삽입된 제2 스위치 수단(SW1), 및 상기 제2 노드와 상기 전위 공급 회로 사이에 삽입된 제3 스위치 수단(SW4)을 구비하고, 상기 제1 MOS 트랜지스터 소스와 백 게이트 사이에 형성된 기생 pn 접합 다이오드의 접합간 전압과 같은 전압차를 갖도록, 상기 고임피던스 모드에서 전위가 상기 제1 MOS 트랜지스터의 백 게이트에서 발생될 수 있고, 이 백 게이트의 전위를 상기 제1 스위치 수단을 통해 상기 제1 MOS 트랜지스터의 게이트에 공급함으로써, 상기 고임피던스 모드에서 상기 제1 MOS 트랜지스터를 서브스레숄드 영역에서 동작시키도록 구성하는 것을 특징으로 하는 출력 회로.
  2. 제1항에 있어서, 상기 제1 MOS 트랜지스터의 백 게이트와 소스간에 접속된 제4 스위치 수단(SW3)을 포함하는 것을 특징으로 하는 출력 회로.
  3. 제1항에 있어서, 제1 기준전위가 인가되는 제3 노드와, 상기 제1 MOS 트랜지스터의 백 게이트와 상기 제3 노드 사이에 접속된 제4 스위치 수단(SW3)을 포함하는 것을 특징으로 하는 출력 회로.
  4. 출력 단자(Y)를 구동 모드에서 구동시킬 수 있고 상기 출력 단자를 고임피던스 모드에서 고임피던스 상태로 설정할 수 있는 출력 회로에 있어서, 소스, 드레인, 게이트 및 백 게이트를 갖는 제1 MOS 트랜지스터(P1) - 상기 백 게이트와 상기 소스와 상기 드레인 간의 전류 경로가 pn 접합 다이오드 구조에 의해서만 결합되고, 상기 전류 경로의 한 단부는 상기 출력 단자(Y)에 결합됨 -, 상기 제1 MOS 트랜지스터의 게이트에 전위를 인가하는 전위 공급 회로(22) - 상기 전위 공급 회로는 상기 전위를 인가하기 위한 노드를 가짐-, 상기 제1 MOS 트랜지스터의 백 게이트와 상기 전위 공급 회로 내에 형성된 노드와의 사이에 삽입된 제1 스위치 수단(SW2), 고전위가 인가되는 제1 노드, 저전위가 인가되는 제2 노드, 상기 제1 노드와 상기 전위 공급 회로 간에 삽입된 제2 스위치 수단(SW1), 및 상기 제2 노드와 상기 전위 공급 회로 사이에 삽입된 제3 스위치 수단(SW4)을 구비하고, 상기 제1 MOS 트랜지스터 소스와 백 게이트가 상기 제1 MOS 트랜지스터의 소스와 백 게이트 사이에 형성된 기생 pn 접합 다이오드의 접합간 전압과 같은 전압차를 갖도록, 상기 고임피던스 모드에서 전위가 상기 제1 MOS 트랜지스터의 백 게이트에서 발생될 수 있고, 이 백 게이트의 전위를 상기 제1 스위치 수단을 통해 상기 제1 MOS 트랜지스터의 게이트에 인가함으로써, 상기 고임피던스 모드에서 상기 제1 MOS 트랜지스터를 서브스레숄드 영역에서 동작시키도록 구성하는 것을 특징으로 하는 출력 회로.
  5. 제4항에 있어서, 상기 제1 MOS 트랜지스터의 백 게이트와 소스간에 접속되는 제4 스위치 수단(SW3)을 포함하는 것을 특징으로 하는 출력 회로.
  6. 제4항에 있어서, 제1 기준전위가 인가되는 제3 노드와; 상기 제1 MOS 트랜지스터의 백 게이트와 상기 제3 노드 사이에 접속된 제4 스위치 수단(SW3)을 포함하는 것을 특징으로 하는 출력 회로.
  7. 제1항에 있어서, 제1 회로(23)는 상기 제1 노드와 상기 제2 스위치 수단 간에 접속되는 것을 특징으로 하는 출력 회로.
  8. 제1항에 있어서, 제2 회로(24)는 상기 제2 노드와 상기 제3 스위치 수단 사이에 접속되는 것을 특징으로 하는 출력 회로.
  9. 제1항에 있어서, 제1 회로(23)는 상기 제1 노드와 상기 제2 스위치 수단 간에 접속되고, 제2 회로(24)는 상기 제2 노드와 상기 제3 스위치 수단 사이에 접속되는 것을 특징으로 하는 출력 회로.
  10. 제1항에 있어서, 제1 및 제2 스위치 수단은 상기 전위 공급 회로가 서브스레숄드 영역이나 오프 상태에서 상기 제1 MOS 트랜지스터를 구동한 후에, 서브스레숄드 영역에서 상기 제1 MOS 트랜지스터를 구동하도록 제어되는 것을 특징으로 하는 출력 회로.
  11. 제1항에 있어서, 상기 제1 MOS 트랜지스터와 동일한 도전형의 제2 MOS 트랜지스터(P3) - 상기 제2 MOS 트랜지스터는 상기 제4 스위치 수단의 한 단에 접속되는 소스와 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 드레인과 게이트를 가짐 -를 더 포함하는 것을 특징으로 하는 출력 회로.
  12. 제1항에 있어서, 상기 제1 MOS 트랜지스터와 동일한 도전형의 제2 MOS 트랜지스터(LP3) - 상기 제2 MOS 트랜지스터는 상기 제4 스위치 수단의 한 단에 접속되는 소스와, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 드레인과, 상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트를 가짐 -를 더 포함하는 것을 특징으로 하는 출력 회로.
  13. 제11항 또는 제12항에 있어서 상기 제2 MOS 트랜지스터는 절대값에서 상기 제1 MOS 트랜지스터의 임계 전압 이하의 임계 전압을 갖는 것을 특징으로 하는 출력 회로.
  14. 제4항에 있어서, 제1 회로(23)는 상기 제1 노드와 상기 제2 스위치 수단 간에 접속되는 것을 특징으로 하는 출력 회로.
  15. 제4항에 있어서, 제2 회로(24)는 상기 제2 노드와 상기 제3 스위치 수단 간에 접속되는 것을 특징으로 하는 출력 회로.
  16. 제4항에 있어서, 제1 회로(23)는 상기 제1 노드와 상기 제2 스위치 수단 간에 접속되고, 제2 회로(24)는 상기 제2 노드와 상기 제3 스위치 수단 간에 접속되는 것을 특징으로 하는 출력 회로.
  17. 제4항에 있어서, 제1 및 제2 스위치 수단은 상기 전위 공급 회로가 서브스레숄드 영역이나 오프 상태에서 상기 제1 MOS 트랜지스터를 구동한 후에, 서브스레숄드 영역에서 상기 제1 MOS 트랜지스터를 구동하도록 제어되는 것을 특징으로 하는 출력 회로.
  18. 제4항에 있어서, 상기 제1 MOS 트랜지스터와 동일한 도전형의 제2 MOS 트랜지스터(P3) - 상기 제2 MOS 트랜지스터는 상기 제4 스위치 수단의 한 단에 접속되는 소스와 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 드레인과 게이트를 가짐 -를 더 포함하는 것을 특징으로 하는 출력 회로.
  19. 제4항에 있어서, 상기 제1 MOS 트랜지스터와 동일한 도전형의 제2 MOS 트랜지스터(LP3) - 상기 제2 MOS 트랜지스터는 상기 제4 스위치 수단의 한 단에 접속되는 소스와, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 드레인과, 상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트를 가짐 -를 더 포함하는 것을 특징으로 하는 출력 회로.
  20. 제18항 또는 제19항에 있어서, 상기 제2 MOS 트랜지스터는 절대값에서 상기 제1 MOS 트랜지스터의 임계 전압 이하의 임계 전압을 갖는 것을 특징으로 하는 출력 회로.
  21. 제1항에 있어서, 상기 제1 MOS 트랜지스터와 동일한 도전형의 제3 MOS 트랜지스터(LP12) - 상기 제3 MOS 트랜지스터는 상기 MOS 트랜지스터의 드레인에 접속되는 소스, 및 서로 접속되어 있는 드레인과 게이트를 가짐 - 와; 상기 제3 트랜지스터의 드레인과 게이트와의 노드와 상기 제1 MOS 트랜지스터의 게이트 간에 접속되는 제5 스위치 수단(SW5)를 더 포함하는 것을 특징으로 하는 출력 회로.
  22. 제4항에 있어서, 제1 MOS 트랜지스터와 동일한 도전형의 제3 MOS 트랜지스터(LP12) - 상기 제3 MOS 트랜지스터는 상기 MOS 트랜지스터의 드레인에 접속되는 소스, 및 서로 접속되어 있는 드레인과 게이트를 가짐 - 와; 상기 제3 트랜지스터의 드레인과 게이트와의 노드와 상기 제1 MOS 트랜지스터의 게이트 간에 접속되는 제5 스위치 수단(SW5)를 더 포함하는 것을 특징으로 하는 출력 회로.
  23. 출력 단자(Y)를 구동 모드에서 구동시킬 수 있고 상기 출력 단자를 고임피던스 모드에서 고임피던스 상태로 설정할 수 있는 출력 회로에 있어서, 소스, 드레인, 게이트 및 백 게이트를 갖는 제1 MOS 트랜지스터(31; P1) - 상기 백 게이트와 상기 소스와 상기 드레인 간의 전류 경로가 pn 접합 다이오드 구조에 의해서만 결합되고, 상기 전류 경로의 한 단부는 상기 출력 단자(Y)에 결합됨 -, 상기 제1 MOS 트랜지스터의 백 게이트와 게이트 사이에 삽입된 제1 스위치 수단(32; P8; SW2), 상기 제1 MOS 트랜지스터의 게이트에 전위를 인가하는 전위 공급 회로(22), 및 상기 전위 공급 회로의 출력 노드와 상기 제1 MOS 트랜지스터에 게이트 사이에 삽입된 제2 스위치 수단(SW6)을 구비하고, 상기 제1 MOS 트랜지스터의 소스와 백 게이트가 상기 제1 MOS 트랜지스터의 소스와 백 게이트 사이에 형성된 기생 pn 접합 다이오드의 접합간 전압과 같은 전압차를 갖도록, 상기 고임피던스 모드에서 전위가 상기 제1 MOS 트랜지스터의 백 게이트에서 발생될 수 있고, 이 백 게이트의 전위를 상기 제1 스위치 수단을 통해 상기 제1 MOS 트랜지스터의 게이트에 인가함으로써, 상기 고임피던스 모드에서 상기 제1 MOS 트랜지스터를 서브스레숄드 영역에서 동작시키도록 구성하는 것을 특징으로 하는 출력 회로.
  24. 제23항에 있어서, 상기 제1 MOS 트랜지스터의 백 게이트와 소스간에 접속되는 제3 스위치 수단(SW3)을 포함하는 것을 특징으로 하는 출력 회로.
  25. 제23항에 있어서, 제1 기준전위가 인가되는 제1 노드와; 상기 제1 MOS 트랜지스터의 백 게이트와 상기 제1 노드 간에 접속되는 제3 스위치 수단(SW3)을 포함하는 것을 특징으로 하는 출력 회로.
  26. 제23항에 있어서, 상기 제1 및 제2 스위치 수단은 상기 전위 공급 회로가 서브스레숄드 영역이나 오프 상태에서 상기 제1 MOS 트랜지스터를 구동한 후에, 서브스레숄드 영역에서 상기 제1 MOS 트랜지스터를 구동하도록 제어되는 것을 특징으로 하는 출력 회로.
  27. 제23항에 있어서, 상기 제1 MOS 트랜지스터와 동일한 도전형의 제2 MOS 트랜지스터(LP3) - 상기 제2 MOS 트랜지스터는 상기 제3 스위치 수단의 한 단에 접속되는 소스와 상기 제1 MOS 트랜지스터의 백 게이트에 모두 접속되는 드레인과 게이트를 가짐 -를 더 포함하는 것을 특징으로 하는 출력 회로.
  28. 제23항에 있어서, 상기 제1 MOS 트랜지스터와 동일한 도전형의 제2 MOS 트랜지스터(LP3) - 상기 제2 MOS 트랜지스터는 상기 제3 스위치 수단의 한 단에 접속되는 소스와, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 드레인과, 상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트를 가짐 -를 더 포함하는 것을 특징으로 하는 출력 회로.
  29. 제23항에 있어서, 상기 제1 MOS 트랜지스터와 동일한 도전형의 제2 MOS 트랜지스터(LP12) - 상기 제2 MOS 트랜지스터는 상기 제1 MOS 트랜지스터의 드레인에 접속되는 소스와, 서로 접속되어 있는 드레인과 게이트를 가짐 - 와; 상기 제2 MOS 트랜지스터의 드레인과 게이트와의 노드와 상기 제1 MOS 트랜지스터의 게이트 간에 접속되는 제4 스위치 수단(SW5)를 더 포함하는 것을 특징으로 하는 출력 회로.
  30. 제27항 또는 제28항에 있어서, 상기 제2 MOS 트랜지스터는 절대값에서 상기 제1 MOS 트랜지스터의 임계전압 이하의 임계 전압을 갖는 것을 특징으로 하는 출력 회로.
  31. 출력 회로에 있어서, 제1 및 제2 고전위가 각각 인가된느 제1 및 제2 고전위 노드, 제1 저전위가 인가되는 제1 저전위 노드, 제1, 제2 및 제3 기준 전위가 각각 인가되는 제1, 제2 및 제3 기준 전위 노드, 출력 단자(Y), 상기 제1 고전위 노드에 접속된 소스, 상기 출력 단자에 접속된 드레인, 게이트 및 백 게이트를 갖는 제1 MOS 트랜지스터(P1) - 상기 백 게이트와 상기 소스와 상기 드레인 간의 전류 경로가 pn 접합 다이오드 구조에 의해서만 결합됨 -, 출력 노드가 상기 제1 MOS 트랜지스터의 게이트에 접속되어 있으며, 상기 제1 MOS 트랜지스터의 게이트를 구동하기 위한 전위를 발생하는 프리 드라이버 회로(pre-driver circuits; 22), 상기 제2 고전위 노드와 상기 프리 드라이버 회로 사이에 삽입된 제1 패스 게이트(P4), 상기 제1 저전위 노드와 상기 프리 드라이버 회로 사이에 삽입된 제2 패스 게이트(TN 1), 상기 제1 패스 게이트와 상기 프리 드라이버 회로 사이의 노드에 한쪽단이 접속되고, 상기 제1 MOS 트랜지스터의 백 게이트에 다른쪽 단이 접속된 제3 패스 게이트(P8), 및 상기 제1 및 제2 기준 전위들과 상기 출력 단자의 전위가 공급되어, 상기 출력 단자의 전위 또는 상기 제2 기준 전위 - 상기 전위는 상기 제1 패스 게이트를 도통시키는데 필요함 -를 제어 신호(/EN)에 따라 상기 제1 패스 게이트에 인가하고, 상기 제2 기준 전위가 상기 제1 패스 게이트에 인가될 때, 상기 제3 기준 전위 - 상기 전위는 상기 제2 패스 게이트를 도통시키는데 필요함 -를 제어 신호에 따라 상기 제2 패스 게이트에 인가하며, 상기 출력 단자의 전위가 상기 제1 패스 게이트에 인가될 때, 상기 제2 패스 게이트를 비도통시키는데 필요한 전위를 제어 신호에 따라 상기 제2 패스 게이트에 인가하고, 상기 제3 패스 게이트를 제어하기 위한 신호를 공급하기 위한 제어 회로(21)를 구비하고, 상기 제어 회로는 상기 출력 단자에 상기 제1 고전위보다도 높은 전위가 인가될 때는, 상기 제1 패스 게이트에는 상기 출력 단자의 전위를 인가하고, 상기 제2 패스 게이트에는 이 제2 패스 게이트를 비도통시키는데 필요한 전위를 인가하고, 상기 제3 패스 게이트에는 이 제3 패스 게이트를 도통시키는데 필요한 전위를 인가하며, 상기 제어 회로는 상기 제1 및 제2 패스 게이트에 이들 모두를 도통시키는데 필요한 전위가 인가될 때는, 상기 제3 패스 게이트를 비도통시키는데 필요한 전위를 인가하는 것을 특징으로 하는 출력 회로.
  32. 제31항에 있어서, 상기 제1 기준 전위 노드와 상기 제1 MOS 트랜지스터의 백 게이트 사이에 접속되어, 상기 제2 패스 게이트가 도통 상태가 될 때 상기 제어 신호에 의해 제어 되어 도통 상태가 되고, 상기 출력 단자의 전위가 상기 제1 패스 게이트에 인가될 때 비도통 상태가 되는 제4 패스 게이트(P11)를 더 포함하는 것을 특징으로 하는 출력 회로.
  33. 제31항에 있어서, 제2 고전위 노드가 상기 제1 패스 게이트간에 접속되는 제1 회로(23)를 더 포함하는 것을 특징으로 하는 출력 회로.
  34. 제31항에 있어서, 제1 저전위 노드가 상기 제2 패스 게이트간에 접속되는 제2 회로(24)를 더 포함하는 것을 특징으로 하는 출력 회로.
  35. 제31항에 있어서, 제2 고전위 노드와 상기 제1 패스 게이트간에 접속되는 제1 회로(23)와, 상기 제1 저전위 노드가 상기 제2 패스 게이트 간에 접속되는 제2 회로(24)를 더 포함하는 것을 특징으로 하는 출력 회로.
  36. 제31항에 있어서, 상기 제1 및 제2 고전위 노드와 상기 제1 및 제3 기준 전위들은 제1 전원 전위로 설정되고, 상기 제1 저전위와 상기 제2 기준 전위는 제2 전원 전위로 설정되며, 상기 제2 전원 전위는 상기 제1 전원 전위보다 낮은 것을 특징으로 하는 출력 회로.
  37. 제31항에 있어서, 상기 제3 패스 게이트는 상기 제1 MOS 트랜지스터의 상기 백 게이트에 접속되는 제1 단부와, 상기 제1 패스 게이트와 상기 프리 드라이버 회로와의 노드로부터 상기 제1 MOS 트랜지스터의 상기 게이트로 연장하는 경로의 중간점에 접속되는 제2 단부를 포함하는 것을 특징으로 하는 출력 회로.
  38. 제31항에 있어서, 상기 프리 드라이버 회로는 상기 제어 회로로부터 상기 제1 패스 게이트에 상기 출력 단자의 전위가 인가되고, 또한 상기 제2 패스 게이트에 이 제2 패스 게이트를 비도통시키는데 필요한 전위가 인가될 때에 서브스레숄드 영역에서 상기 제1 MOS 트랜지스터(P1)를 구동시키고, 이후 상기 제어 회로는상기 제1 패스 게이트에 상기 제2 기준 전위 대신 상기 출력 단자의 전위를 인가하여, 상기 제3 패스 게이트가 도통되도록 하는 것을 특징으로 하는 출력 회로.
  39. 제31항에 있어서, 상기 제1 기준 전위 노드와 접속되는 소스와, 상기 제1 MOS 트랜지스터의 백 게이트에 모두 접속되는 드레인 및 게이트를 갖는 제2 MOS 트랜지스터(LP3)을 더 포함하는 것을 특징으로 하는 출력 회로.
  40. 제31항에 있어서, 상기 제1 기준 전위 노드 또는 상기 제1 MOS 트랜지스터의 백 게이트의 상기 소스에 접속되는 소스와, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 드레인과, 상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트를 갖는 제2 MOS 트랜지스터(LP3)을 더 포함하는 것을 특징으로 하는 출력 회로.
  41. 제31항에 있어서, 상기 제1 기준 전위 노드 또는 상기 제1 MOS 트랜지스터의 소스에 접속되는 소스와, 상기 제1 패스 게이트와 상기 프리 드라이버 회로와의 노드에 접속되는 드레인 및 게이트를 갖는 제2 MOS 트랜지스터(LP3)을 더 포함하는 것을 특징으로 하는 출력 회로.
  42. 제39항, 제40항 또는 제41항에 있어서, 상기 제2 MOS 트랜지스터는 절대값에서 상기 제1 MOS 트랜지스터의 임계 전압 이하인 임계 전압을 갖는 것을 특징으로 하는 출력 회로.
  43. 제31항에 있어서, 상기 출력 단자에 접속되는 소스와, 상기 제1 패스 게이트와 상기 프리 드라이버 회로와의 노드로부터 상기 제1 MOS 트랜지스터의 게이트로 연장하는 경호의 중간점에 모두 접속되는 드레인 및 소스를 갖는 제3 MOS 트랜지스터(LP12)를 더 포함하는 것을 특징으로 하는 출력 회로.
  44. 제43항에 있어서, 상기 제3 MOS 트랜지스터는 절대값에서 상기 제1 MOS 트랜지스터의 임계 전압을 갖는 것을 특징으로 하는 출력 회로.
  45. 제31항에 있어서, 상기 제1 및 제4 패스 게이트 각각은 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 백 게이트를 갖는 P채널 MOS 트랜지스터를 포함하고, 상기 제2 패스 게이트는 N 채널 MOS 트랜지스터를 것을 특징으로 하는 출력 회로.
  46. 제31항에 있어서, 상기 출력 단자에 접속되는 드레인과 상기 제1 저전위 노드에 접속되는 소스를 갖는 N 채널 MOS 트랜지스터(N1)를 더 포함하는 것을 특징으로 하는 출력 회로.
  47. 제31항에 있어서, 상기 제1 MOS 트랜지스터의 게이트에 접속되는 소스와, 상기 출력 단자에 접속되는 드레인과, 상기 제1 기준 전위 노드에 접속되는 게이트를 더 포함하는 것을 특징으로 하는 출력 회로.
  48. 제31항에 있어서, 상기 제1 MOS 트랜지스터의 백 게이트와 게이트 간에 연장하는 경로의 중간점에 접속되는 소스와, 상기 출력 단자에 접속되는 드레인과, 상기 제1 기준 전위 노드에 접속되는 게이트를 갖는 제어 MOS 트랜지스터(P6)을 더 포함하는 것을 특징으로 하는 출력 회로.
  49. 제31항에 있어서, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 소스와, 상기 출력 단자에 접속되는 드레인과, 상기 제1 기준 전위 노드에 접속되는 게이트를 갖는 제어 MOS 트랜지스터(P6)을 더 포함하는 것을 특징으로 하는 출력 회로.
  50. 제47항 내지 제49항 중 어느 한 항에 있어서, 상기 제어 MOS 트랜지스터는 절대값에서 상기 제1 MOS 트랜지스터의 임계 전압이하의 임계 전압을 갖는 것을 특징으로 하는 출력 회로.
  51. 제47항 내지 제49항 중 어느 한 항에 있어서, 상기 제어 MOS 트랜지스터는 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 백 게이트를 갖는 P 채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 출력 회로.
  52. 출력 단자(Y)를 구동 모드에서 구동시킬 수 있고 상기 출력 단자를 고임피던스 모드에서 고임피던스 상태로 설정할 수 있는 출력 회로에 있어서, 소스, 드레인, 게이트 및 백 게이트를 갖는 제1 MOS 트랜지스터(31) - 상기 백 게이트와, 상기 소스와 상기 드레인 간의 전류 경로가 pn 접합 다이오드 구조에 의해서만 결합되고, 상기 전류 경로의 한 단부는 상기 출력 단자(Y)에 결합됨 -, 상기 고임피던스 모드에서 상기 제1 MOS 트랜지스터의 소스와 백 게이트 사이에 형성된 기생 pn 접합 다이오드의 접합간 전압과 같은 전압 만큼 상기 제1 MOS 트랜지스터의 소스 전위와 차이가 나는 전위를 발생하며, 상기 제1 MOS 트랜지스터의 상기 소스를 포함하지 않는 전위 발생 수단(33), 및 상기 전위 발생 수단의 출력과 상기 제1 MOS 트랜지스터의 게이트 사이에 삽입된 스위치 수단(32)을 구비하는 것을 특징으로 하는 출력 회로.
  53. 출력 단자(Y)를 구동 모드에서 구동시킬 수 있고 상기 출력 단자를 고임피던스 모드에서 고임피던스 상태로 설정할 수 있는 출력 회로에 있어서, 상기 제1 고전위 노드에 접속된 소스, 출력 단자에 접속된 드레인, 게이트 및 백 게이트를 갖는 P 채널의 제1 MOS 트랜지스터(P1) - 상기 백 게이트와, 상기 소스와 상기 드레인 간의 전류 경로가 pn 접합 다이오드 구조에 의해서만 결합되고, 상기 전류 경로의 한 단부는 상기 출력 단자(Y)에 결합됨 -, P 채널 및 N 채널의 MOS 트랜지스터로 이루어져, 상기 제1 MOS 트랜지스터의 게이트에 전위를 공급하는 전위 발생 회로(22; TP1, TP2, TN2), 소스가 고전위 노드에 접속되고, 드레인이 상기 전위 발생 회로에 접속되며, 백 게이트가 상기 제1 MOS 트랜지스터의 백 게이트에 접속된 P 채널의 제2 MOS 트랜지스터(P4), 소스가 저전위 노드에 접속되고, 드레인이 상기 전위 발생 회로에 접속된 N 채널의 제3 MOS 트랜지스터(TN1), 소스-드레인의 경로가 상기 제1 MOS 트랜지스터의 백 게이트와 상기 제2 MOS 트랜지스터의 드레인 사이에 접속되고, 백 게이트가 상기 제1 MOS 트랜지스터의 백 게이트에 접속된 P 채널의 제4 MOS 트랜지스터(P8), 및 소스가 상기 저전위 노드에 접속되고, 드레인이 상기 출력 단자에 접속된 N 채널의 제5 MOS 트랜지스터(N1)를 구비하는 것을 특징으로 하는 출력 회로.
  54. 출력 단자(Y)를 구동 모드에서 구동시킬 수 있고 상기 출력 단자를 고임피던스 모드에서 고임피던스 상태로 설정할 수 있는 출력 회로에 있어서, 상기 제1 고전위 노드에 접속된 소스, 출력 단자에 접속된 드레인, 게이트 및 백 게이트를 갖는 P 채널의 제1 MOS 트랜지스터(P1) - 상기 백 게이트와, 상기 소스와 상기 드레인 간의 전류 경로가 pn 접합 다이오드 구조에 의해서만 결합되고, 상기 전류 경로의 한 단부는 상기 출력 단자(Y)에 결합됨 -, P 채널 및 N 채널의 MOS 트랜지스터로 이루어져, 상기 제1 MOS 트랜지스터의 게이트에 전위를 공급하는 전위 발생 회로(22; TP1, TP2, TN2), 소스가 고전위 노드에 접속되고, 드레인이 상기 전위 발생 회로에 접속되며, 백 게이트가 상기 제1 MOS 트랜지스터의 백 게이트에 접속된 P 채널의 제2 MOS 트랜지스터(P4), 소스가 저전위 노드에 접속되고, 드레인이 상기 전위 발생 회로에 접속된 N 채널의 제3 MOS 트랜지스터(TN1), 소스-드레인의 경로가 상기 제1 MOS 트랜지스터의 백 게이트와 게이트 사이에 접속되고, 백 게이트가 상기 제1 MOS 트랜지스터의 백 게이트에 접속된 P 채널의 제4 MOS 트랜지스터(P8), 및 소스가 상기 저전위 노드에 접속되고, 드레인이 상기 출력 단자에 접속된 N 채널의 제5 MOS 트랜지스터(N1)를 구비하는 것을 특징으로 하는 출력 회로.
  55. 제53항에 있어서, 상기 고전위 노드에 접속되는 소스와, 상기 제1 MOS 트랜지스터의 상기 백 게이트에 접속되는 드레인과, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 백 게이트를 가지는 P채널의 제6 MOS 트랜지스터(P6)를 더 포함하는 것을 특징으로 하는 출력 회로.
  56. 제53항에 있어서, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 소스와, 상기 출력 단자에 접속되는 드레인과, 상기 고전위 노드에 접속되는 게이트와, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 백 게이트를 가지는 P채널의 제6 MOS 트랜지스터(P6)를 더 포함하는 것을 특징으로 하는 출력 회로.
  57. 제53항에 있어서, 상기 고전위 노드에 접속되는 소스와, 상기 제1 MOS 트랜지스터의 상기 백 게이트에 접속되는 드레인과, 상기 출력 단자에 접속되는 게이트와, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 백 게이트를 갖는 P채널의 제6 MOS 트랜지스터(P6)를 더 포함하는 것을 특징으로 하는 출력 회로.
  58. 제53항에 있어서, 상기 출력 단자에 접속되는 소스와, 상기 제2 MOS 트랜지스터의 드레인에 모두 접속되는 드레인 및 게이트와, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 백 게이트를 갖는 P채널의 제6 MOS 트랜지스터(P6)를 더 포함하는 것을 특징으로 하는 출력 회로.
  59. 제54항에 있어서, 상기 고전위 노드에 접속되는 소스와, 상기 제1 MOS 트랜지스터의 상기 백 게이트에 접속되는 드레인과, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 백 게이트를 가지는 P채널의 제6 MOS 트랜지스터(P6)를 더 포함하는 것을 특징으로 하는 출력 회로.
  60. 제54항에 있어서, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 소스와, 상기 출력 단자에 접속되는 드레인과, 상기 고전위 노드에 접속되는 게이트와, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 백 게이트를 갖는 P채널의 제6 MOS 트랜지스터(P6)를 더 포함하는 것을 특징으로 하는 출력 회로.
  61. 제54항에 있어서, 상기 고전위 노드에 접속되는 소스와, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 드레인과, 상기 출력 단자에 접속되는 게이트와, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 백 게이트를 가지는 P채널의 제6 MOS 트랜지스터(P6)를 더 포함하는 것을 특징으로 하는 출력 회로.
  62. 제54항에 있어서, 상기 출력 단자에 접속되는 소스와, 상기 제2 MOS 트랜지스터의 드레인에 모두 접속되는 드레인 및 게이트와, 상기 제1 MOS 트랜지스터의 백 게이트에 접속되는 백 게이트를 갖는 P채널의 제6 MOS 트랜지스터(P6)를 더 포함하는 것을 특징으로 하는 출력 회로.
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Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3311133B2 (ja) * 1994-02-16 2002-08-05 株式会社東芝 出力回路
US5444397A (en) * 1994-10-05 1995-08-22 Pericom Semiconductor Corp. All-CMOS high-impedance output buffer for a bus driven by multiple power-supply voltages
JP3369384B2 (ja) * 1995-07-12 2003-01-20 三菱電機株式会社 出力バッファ回路
JP3031195B2 (ja) * 1995-02-28 2000-04-10 株式会社日立製作所 入出力バッファ回路装置
JP3441238B2 (ja) * 1995-06-02 2003-08-25 株式会社東芝 出力回路
JP2959449B2 (ja) * 1995-10-16 1999-10-06 日本電気株式会社 出力回路
JPH09162713A (ja) * 1995-12-11 1997-06-20 Mitsubishi Electric Corp 半導体集積回路
DE69621576T2 (de) * 1995-12-26 2002-12-19 Kabushiki Kaisha Toshiba, Kawasaki Integrierte Halbleiterschaltung
US6147511A (en) 1996-05-28 2000-11-14 Altera Corporation Overvoltage-tolerant interface for integrated circuits
DE19628270C2 (de) * 1996-07-12 2000-06-21 Ericsson Telefon Ab L M Störsichere Schnittstellenschaltung
US5844425A (en) * 1996-07-19 1998-12-01 Quality Semiconductor, Inc. CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations
DE69822536T2 (de) * 1997-01-30 2005-01-27 Motorola, Inc., Schaumburg Schaltung und Verfahren zum Verriegeln einer Bitleitung in einem nichtlflüchtigem Speicher
GB2321986A (en) * 1997-01-30 1998-08-12 Motorola Inc Circuit and method for isolating a latching circuit
JP3400294B2 (ja) * 1997-04-25 2003-04-28 富士通株式会社 プル・アップ回路及び半導体装置
US5990705A (en) * 1997-06-04 1999-11-23 Oak Technology, Inc. CMOS I/O circuit with high-voltage input tolerance
US6593799B2 (en) 1997-06-20 2003-07-15 Intel Corporation Circuit including forward body bias from supply voltage and ground nodes
US6100751A (en) * 1997-06-20 2000-08-08 Intel Corporation Forward body biased field effect transistor providing decoupling capacitance
US6300819B1 (en) 1997-06-20 2001-10-09 Intel Corporation Circuit including forward body bias from supply voltage and ground nodes
US6218895B1 (en) 1997-06-20 2001-04-17 Intel Corporation Multiple well transistor circuits having forward body bias
US6232827B1 (en) 1997-06-20 2001-05-15 Intel Corporation Transistors providing desired threshold voltage and reduced short channel effects with forward body bias
US6255850B1 (en) 1997-10-28 2001-07-03 Altera Corporation Integrated circuit with both clamp protection and high impedance protection from input overshoot
US5986473A (en) * 1997-12-30 1999-11-16 Intel Corporation Differential, mixed swing, tristate driver circuit for high performance and low power on-chip interconnects
JPH11203265A (ja) * 1998-01-19 1999-07-30 Mitsubishi Electric Corp マイクロコンピュータ
US6118301A (en) * 1998-05-26 2000-09-12 Analog Devices, Inc. High voltage tolerant and compliant driver circuit
US6265926B1 (en) 1998-05-27 2001-07-24 Altera Corporation Programmable PCI overvoltage input clamp
US6617892B2 (en) * 1998-09-18 2003-09-09 Intel Corporation Single ended interconnect systems
US6255851B1 (en) * 1999-08-04 2001-07-03 Agere Systems Guardian Corp. Multi-voltage I/O buffer clamping circuit
JP2001144603A (ja) * 1999-11-18 2001-05-25 Oki Micro Design Co Ltd レベルシフタ回路およびそれを含むデータ出力回路
US6313672B1 (en) * 1999-12-15 2001-11-06 Exar Corporation Over-voltage tolerant integrated circuit I/O buffer
US6313671B1 (en) * 1999-12-15 2001-11-06 Exar Corporation Low-power integrated circuit I/O buffer
US6384632B2 (en) * 2000-02-22 2002-05-07 Yamaha Corporation Buffer circuit
US6313661B1 (en) 2000-03-31 2001-11-06 Intel Corporation High voltage tolerant I/O buffer
US6407582B1 (en) * 2001-03-13 2002-06-18 International Business Machines Corporation Enhanced 2.5V LVDS driver with 1.8V technology for 1.25 GHz performance
US6812766B2 (en) * 2001-05-22 2004-11-02 Matsushita Electric Industrial Co., Ltd. Input/output circuit of semiconductor integrated circuit
US6597222B2 (en) * 2001-10-15 2003-07-22 Exar Corporation Power down circuit for high output impedance state of I/O driver
JP3759121B2 (ja) * 2003-04-25 2006-03-22 Ｎｅｃエレクトロニクス株式会社 半導体装置
AU2003241869A1 (en) * 2003-05-28 2005-01-21 Fujitsu Limited Semiconductor device
JP2005191759A (ja) * 2003-12-25 2005-07-14 Sanyo Electric Co Ltd 電流制御回路
US7248988B2 (en) * 2004-03-01 2007-07-24 Transmeta Corporation System and method for reducing temperature variation during burn in
US8018268B1 (en) * 2004-11-19 2011-09-13 Cypress Semiconductor Corporation Over-voltage tolerant input circuit
JP4568096B2 (ja) * 2004-11-25 2010-10-27 Ｏｋｉセミコンダクタ株式会社 入出力回路
ATE475103T1 (de) * 2005-12-21 2010-08-15 Nxp Bv Vorrichtung zum evaluieren einer verzögerung einer eingangs-/ausgangsschaltung
JP4882584B2 (ja) * 2006-08-07 2012-02-22 富士通セミコンダクター株式会社 入出力回路
US7859305B2 (en) 2006-08-07 2010-12-28 Fujitsu Semiconductor Limited Input/output circuit
JP2008271389A (ja) * 2007-04-24 2008-11-06 Matsushita Electric Ind Co Ltd 出力回路及び多出力回路
TWI337000B (en) * 2007-12-11 2011-02-01 Rdc Semiconductor Co Ltd Tri-state i/o port
US8446182B2 (en) * 2009-12-04 2013-05-21 Macronix International Co., Ltd. TX output combining method between different bands
US20110179372A1 (en) * 2010-01-15 2011-07-21 Bradford Allen Moore Automatic Keyboard Layout Determination
US9825656B2 (en) 2013-08-01 2017-11-21 Qorvo Us, Inc. Weakly coupled tunable RF transmitter architecture
US9614490B2 (en) 2013-06-06 2017-04-04 Qorvo Us, Inc. Multi-band interference optimization
US9755671B2 (en) 2013-08-01 2017-09-05 Qorvo Us, Inc. VSWR detector for a tunable filter structure
US9899133B2 (en) 2013-08-01 2018-02-20 Qorvo Us, Inc. Advanced 3D inductor structures with confined magnetic field
US9871499B2 (en) 2013-03-15 2018-01-16 Qorvo Us, Inc. Multi-band impedance tuners using weakly-coupled LC resonators
US9444417B2 (en) 2013-03-15 2016-09-13 Qorvo Us, Inc. Weakly coupled RF network based power amplifier architecture
US9628045B2 (en) 2013-08-01 2017-04-18 Qorvo Us, Inc. Cooperative tunable RF filters
US9685928B2 (en) 2013-08-01 2017-06-20 Qorvo Us, Inc. Interference rejection RF filters
US9048836B2 (en) * 2013-08-01 2015-06-02 RF Mirco Devices, Inc. Body bias switching for an RF switch
US9705478B2 (en) 2013-08-01 2017-07-11 Qorvo Us, Inc. Weakly coupled tunable RF receiver architecture
US9774311B2 (en) 2013-03-15 2017-09-26 Qorvo Us, Inc. Filtering characteristic adjustments of weakly coupled tunable RF filters
US9294046B2 (en) 2013-03-15 2016-03-22 Rf Micro Devices (Cayman Islands), Ltd. RF power amplifier with PM feedback linearization
US9859863B2 (en) 2013-03-15 2018-01-02 Qorvo Us, Inc. RF filter structure for antenna diversity and beam forming
US9780756B2 (en) 2013-08-01 2017-10-03 Qorvo Us, Inc. Calibration for a tunable RF filter structure
JP6003759B2 (ja) * 2013-03-26 2016-10-05 株式会社ソシオネクスト スイッチ回路、及び、半導体記憶装置
US9705542B2 (en) 2013-06-06 2017-07-11 Qorvo Us, Inc. Reconfigurable RF filter
US9800282B2 (en) 2013-06-06 2017-10-24 Qorvo Us, Inc. Passive voltage-gain network
US9966981B2 (en) 2013-06-06 2018-05-08 Qorvo Us, Inc. Passive acoustic resonator based RF receiver
US9780817B2 (en) 2013-06-06 2017-10-03 Qorvo Us, Inc. RX shunt switching element-based RF front-end circuit
US10796835B2 (en) 2015-08-24 2020-10-06 Qorvo Us, Inc. Stacked laminate inductors for high module volume utilization and performance-cost-size-processing-time tradeoff
JP6461842B2 (ja) 2016-03-14 2019-01-30 株式会社東芝 半導体集積回路
JP6753697B2 (ja) * 2016-05-23 2020-09-09 ローム株式会社 Ｃｍｏｓ出力回路
US11139238B2 (en) 2016-12-07 2021-10-05 Qorvo Us, Inc. High Q factor inductor structure
US10181478B2 (en) 2017-01-06 2019-01-15 Qorvo Us, Inc. Radio frequency switch having field effect transistor cells
US10027325B1 (en) * 2017-06-28 2018-07-17 Texas Instruments Incorporated Circuit having a parallel voltage threshold architecture to support a wide voltage supply range
CN107835011B (zh) * 2017-11-22 2021-09-03 上海华力微电子有限公司 一种高可靠性三态输出电路
US10277222B1 (en) 2018-02-28 2019-04-30 Qorvo Us, Inc. Radio frequency switch
US10263616B1 (en) 2018-03-29 2019-04-16 Qorvo Us, Inc. Radio frequency switch
US10659031B2 (en) 2018-07-30 2020-05-19 Qorvo Us, Inc. Radio frequency switch
CN114498572B (zh) * 2022-02-17 2022-10-04 甘肃省科学院传感技术研究所 一种cmos工艺兼容的接口芯片掉电保护电路及方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01161916A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体集積回路
US5151619A (en) * 1990-10-11 1992-09-29 International Business Machines Corporation Cmos off chip driver circuit
US5144165A (en) * 1990-12-14 1992-09-01 International Business Machines Corporation CMOS off-chip driver circuits
JP2623374B2 (ja) * 1991-02-07 1997-06-25 ローム株式会社 出力回路
JP3321188B2 (ja) * 1991-07-26 2002-09-03 株式会社東芝 出力回路
US5151169A (en) * 1991-12-06 1992-09-29 International Business Machines Corp. Continuous anodizing of a cylindrical aluminum surface
US5276364A (en) * 1991-12-13 1994-01-04 Texas Instruments Incorporated BiCMOS bus interface output driver compatible with a mixed voltage system environment
JPH05167427A (ja) * 1991-12-13 1993-07-02 Toshiba Corp レベルシフト回路
US5266849A (en) * 1992-02-19 1993-11-30 Hal Computer Systems, Inc. Tri state buffer circuit for dual power system
US5300828A (en) * 1992-08-31 1994-04-05 Sgs-Thomson Microelectronics, Inc. Slew rate limited output buffer with bypass circuitry
US5387826A (en) * 1993-02-10 1995-02-07 National Semiconductor Corporation Overvoltage protection against charge leakage in an output driver
US5338978A (en) * 1993-02-10 1994-08-16 National Semiconductor Corporation Full swing power down buffer circuit with multiple power supply isolation
US5381061A (en) * 1993-03-02 1995-01-10 National Semiconductor Corporation Overvoltage tolerant output buffer circuit
JP2888722B2 (ja) * 1993-04-12 1999-05-10 株式会社東芝 インターフェース回路
US5406140A (en) * 1993-06-07 1995-04-11 National Semiconductor Corporation Voltage translation and overvoltage protection
JP3311133B2 (ja) * 1994-02-16 2002-08-05 株式会社東芝 出力回路

Also Published As

Publication number Publication date
EP0668658A3 (en) 1997-04-09
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US5831449A (en) 1998-11-03
EP1024597A2 (en) 2000-08-02
CN1111420A (zh) 1995-11-08
EP0668658B1 (en) 2001-05-09
DE69528542D1 (de) 2002-11-14
US5661414A (en) 1997-08-26

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