JPH01161916A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH01161916A
JPH01161916A JP62320416A JP32041687A JPH01161916A JP H01161916 A JPH01161916 A JP H01161916A JP 62320416 A JP62320416 A JP 62320416A JP 32041687 A JP32041687 A JP 32041687A JP H01161916 A JPH01161916 A JP H01161916A
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JP
Japan
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output
current control
current
control circuit
mos transistor
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JP62320416A
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English (en)
Inventor
Kazutaka Nogami
一孝 野上
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ＭＯＳ型（絶縁ゲート屋）の半導体集積回路
に係り、特に出力回路に関する。
（従来の技術） この種の従来の出力回路を第１１図に示している。ここ
で、ＱＩＩＱ２は出力用のＰチャネル、ＮチャネルＭＯ
Ｓトランジスタ、ＩＮＩは上記Ｐチャネルトランジスタ
Ｑノのゲート電圧ＰＤＲ　１　ｋ制御するインバータで
あり、Ｐチャネルト２ンノスタＱ３とＮチャネルトラン
ジスタＱ４とからなる。
１Ｎ２は前記ＮチャネルトランノスタＱ２のゲート電圧
ＮＤＲ　１を制御するインバータであり，Ｐチャネルト
ランジスタＱ５とＮチャネルトランジスタロ６とからな
る。
上記出力回路において、出力電圧ＯＵＴとして高レベル
１Ｈ”を出力するときは、前段の出力制御回路からイン
バータＩＮＩ，ＩＮ２への入力信号ＰＤＲ　。
ＮＩｌｙＲがそれぞれ低レベル″″Ｌ”→″″Ｈ’″Ｈ
’レベル、これに応じてｙ−ト電圧ＰＤＲ　Ｊ　、　Ｎ
ＤＲ　１がそれぞれ”Ｈ′→”Ｌ”に変わり、出力用ト
ランｉスタＱｌ，Ｑ２が各対応してオン，オフ状態にな
る。
この状態では、ｖＤＤ電源端子とｖａ８電源端子（接地
端子）との間に貫通電流は流れない。
上記とは逆に、出力電圧ＯＵＴとして″″Ｌ’Ｌ’レベ
ルするときは，入力信号ＰＤＲ　、　ＮＤＲがＬ＃→′
″Ｈ＃に変わり、ゲート電圧ＰＤＲ　１　、　ＮＤＲ　
１が＠Ｌ＃→＠Ｈ＃に変わり、出力用トランゾスタＱｌ
．Ｑ２が各対応してオフ，オン状態になり，貫通電流は
流れない。このときのゲート電圧ＮＤＲ　Ｊ　、出力電
圧ＯＵＴ　Ｃ）動作波形を、ＶＤＤ＝５．５Ｖノ場合と
”ＤＤ＝　４．　５　Ｖの場合とについて第１２図に示
している。この２つの波形を比較すると，ｖＤＤ′Ｉ！
圧が，高い方がＰテヤネルトランノスタＱ５の駆動能力
が大きいのでゲート電圧ＮＤＲ　１の立上シが速く、出
力電圧ＯＵ丁の波形はより急峻になる。しかし、余り急
峻な出力波形になると，出力用トランｉスタと電源端子
，接地端子との間の電源線、接地線のインダクタンス成
分による電圧変動が生じ、集積回路チッグ内部の電源線
、接地線に雑音（出力雑音）が発生し，チップ内部回路
の′誤動作の原因となる。これを避けるために、前記ｖ
０電圧が高いとき（九とえば５．　５　Ｖ　）に前記雑
音が発生しないように出力波形を十分緩やかに変化させ
るようにすると，ｖＤＤ電源電圧が低いとき（たとえば
４．５Ｖ）には出力波形の変化が一層緩やかになってし
まい，出力遅延が大きくなってしまう。因みに、Ｖ，、
　＝　４．　５　Ｖの場合は，出力遅延（出力波形の立
上り時点ｔｏから所定電圧０．８ｖに達する時点ｔ１マ
テ）ハ、ＶＤＤ＝５．５Ｖの場合の出力遅延（ｔ。
〜Ｌｘ　　）の約１、３倍になる。然るに、半導体集積
回路の動作速度はｖＤＤ電圧が低い値で律速されている
ので、半導体集積回路の高速化に際して上記ｖＤＤ電圧
が低い場合の出力遅延（ｔｏ−ｔｘ）が問題になる。
一方、温度変化に対しても従来の出力回路は次のような
問題がある。即ち、第１３図は、前記出力電圧ＯＵＴが
＠Ｈ１→＠Ｌ”　Ｋ変化するときのゲート電圧ＮＤＲ　
１　、出力電圧ＯＵＴの動作波形を、動作温度Ｔａ＝０
℃の場合とＴａ＝８５℃の場合とについて示している。
この２つの波形を比較すると、Ｔ．が低い場合（たとえ
ば０℃）には、ＭＯＳ　｝ランジスタの駆動能力が大き
いので出力波形の変化が急峻になる。Ｔ１が高い場合（
たとえば８５℃）には、ＭＯＳ　トランジスタの駆動能
力が小さいので出力波形の変化が緩やかになる。Ｔ，＝
８５℃での出力遅延（ｔｏ＝Ｌｓ）はＴ．＝θ℃での出
力遅延（ｔ（＋−ｔ４）の約１．５倍になる。したがっ
て、Ｔ，が低い場合に出力雑音によるチップ内部回路の
誤動作を防ぐために出力波形の変化を緩やかにさせよう
とすると、Ｔ１が高い場合に出力遅延が大きくなってし
まい、高速動作が要求される半導体集積回路では問題で
ある。
（発明が解決しようとする問題点） 本発明は、上記したようにＭＯＳトランジスタの駆動能
力が電源電圧依存性および温度依存性を有することに起
因して高速化設計に際して出力波形の最適化が困難であ
るという問題点を解決すべくなされたもので、上記電源
゛電圧依存性および温度依存性が小さく、出力雑音の抑
制および高速出力が可能な半導体集積回路を提供するこ
とを目的とする。
［発明の構成コ （問題点を解決するための手段） 本発明の半導体集積回路は、電源ノードと接地ノードと
の間で直列に接続された出力用のＰチャネルＭＯＳトラ
ンジスタおよびＮチャネルＭＯＳ　）ランノスタと、上
記ＰチャネルＭＯ８）ランソスタのゲート電位を制御す
る第１の論理回路と、この第１の論理回路の接地電位側
に流れる電流を制御する第１の電流制御回路と、前記Ｎ
チャネルＭＯＳトランジスタのゲート電位を制御する第
２の論理回路と、この第２の論理回路の電源電位側に流
れる電流を制御する第２の電流制御回路とを具備し、前
記ＰチャネルＭＯ８）ランソスタおよびＮチャネルＭＯ
Ｓ　）う／ノスタの駆動能力の電源電圧依存性、温度依
存性に逆対応するように前記各′に光制御回路の制御電
流特性を設定してなることを特徴とする。
（作　用） 出力用ＰチャネルＭＯＳトランジスタがオンになるとき
の電流は、このトランジスタのゲート電位を制御する第
１の論理回路の出力が接地を位に変化するときの第１の
底流制御回路の１流で制御される。同様に、出力用Ｎチ
ャネルトランジスタがオンになるときの電流は、このト
ランジスタのゲート電位を制御する第２の論理回路の出
力が電源電位に変化するときの第２の電流制御回路の電
流で制御される。したがって、出力用ＭＯＳトランジス
タの電源電圧依存性および温度依存性を相殺するように
電流制御回路による制御を行わせることが可能になり、
出力波形が電源電圧および温度に殆んど変化しなくなり
、出力雑音の抑制および高速出力が可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図はＭＯ８ｄ半導体集積回路の出力回路を示してお
り、ＱｌおよびＱ２はｖＤＤ電源ノードと接地ノードと
の間で直列に接続された出力用のＰチャネルＭＯＳトラ
ンジスタおよびＮチャネルＭＯＳ　）ランソスタでおる
。ＩＮＩは上記出力用のＰチャネルトランノスタＱノの
ゲート電圧ＰＤＲ１を制御するインバータであり、Ｐチ
ャネルトランジスタロ３とＮチャネルトランノスタＱ４
とが直列接続され、各ゲートが共通接続されている。こ
のＰチャネルトランジスタロ３のソースはｖＤＤ′成源
ノードに接続されており、Ｎチャネルトランジスタロ４
のソースと接地ノードとの間に第１の電流制御回路１が
挿入されている。ＩＮＪは前記出力用のＮチャネルトラ
ンジスタＱ２のゲート電圧ＮＤＲ１を制御するインバー
タであり、ＰチャネルトランノスタＱ５とＮチャネルト
ランノスタＱ６とが直列接続され、各ゲートが共通接続
されている。このＮチャネルトランノスタＱ６のソース
は接地ノードに接続されており、Ｐチャネルトランノス
タＱ５のソースとｖＤＤ電源ノードとの間に第２の電流
制御回路２が挿入されている。
前記第２の電流制御回路２は、たとえば第２図に示すよ
うに構成されている。即ち、ｆｆ−）にｖＤＤ電圧が与
えられるＮテヤネルトランソスタＱ１３のソースと抵抗
素子Ｒ１１の一端とが共通接続されると共に電流制限用
のＮテヤネルトランノスタＱ１４を介して接地されてい
る。上記トランジスタＱ１３のドレインとｖＤＤ′に源
ノードとの間に負荷用のゲート・ドレイン相互が接続さ
れたＰチャネルトランジスタＱＪＪが挿入されておシ。
このトランジスタＱ７Ｊにカレントミラー接続すれたＰ
チャネルトラ／ノスタＱ１２が前記抵抗索子Ｒ１１の他
端とｖＤＤ電源ノードとの間に挿入されている。そして
、この抵抗素子ＲＪＪと上記トランジスタＱ１２との接
続点が電流制御用のＰチャネルトランソスタＱ１５（こ
れは、前記インパ−夕ＩＮ２に直列に挿入されている）
のゲートに接続されている。なお、前記電流制限用のト
ランジスタＱ１４のゲート電位Ｖ。、として例えばｖ０
電圧が与えられる。
一方、前記第１の電流制御回路１は、たとえば第３図に
示すように構成されておシ、上記第キの電流制御回路キ
とは対称的に形成されている。即ち、ｆ−トが接地され
たＰチャネルトランジスタＱ２２のソースと抵抗素子Ｒ
２１の一端とが共通接続されると共に電流制限用のＰチ
ャネルトランノスタＱ２１を介してｖＤＤ電源ノードに
接続されている。上記トランジスタＱ２２のドレインと
接地ノードとの間に負荷用のｅ−）・ドレイン相互が接
続されたＮチャネルトランノスタＱ２３が挿入されてお
り、このトランジスタＱ２３にカレントミラー接続され
たＮチャネルトラジジスタＱ２４が前記抵′抗素子Ｒ２
１の他端と接地ノードとの間に接続されている。この抵
抗素子Ｒ２１と上記トランジスタＱ２４との接続点が電
流制御用のＮチャネルトランノスタＱ２５（これは、前
記インバータＩＮＺに直列に挿入されている）のｆ−）
に接続されている。なお、前記電流制限用のトランジス
タＱ２１のゲート電位ｖＧ２として例えば接地電位が与
えられている。
なお、前記第２の電流制御回路２の抵抗素子ＲＪＪは、
たとえば、不純物を高濃度に含んだポリシリコン等によ
って形成され、抵抗値の温度依存性は殆んどない。そし
て、この抵抗素子ａｌｌと共に差動増幅器Ｄｋｌを形成
するＮチャネルトランゾスタＱ１３はゲートがｖＤＤ電
源電圧になっている。このため、このトランジスタＱ１
３の等価抵抗は電源電圧が高くなるにつれて小さくなる
。
これにより、差動増幅器ＤＡＪの出力ノードＮｉｌの電
位Ｖｌｌは電源電圧が高くなるにつれて高くなり、電流
制御用のトランジスタＱＪ５のゲート電位が高くなるの
で、このトランジスタＱ１５に流れる制御電流は小さく
なる。したがって、制御電流がＭＯＳ　）ランノスタの
駆動力の電源電圧叡存性に逆対応するようになる。
ま念、温度が高くなるにつれ、差動増幅用のＮチャネル
トランゾスタＱｌＢの等価抵抗は大きくなる。これによ
り１ｍ度が高くなるにつれて差動増幅器ＤＡＪの出力電
位Ｖｌｌは低くなり、制御電流は大きくなる。し比がっ
て、制御ｗＬ訛がＭＯＳ　トランジスタの駆動能力の温
度依存性に逆対応するようになる。
一方、前記第１の電流制御回路１においても、上記第２
の電流制御回路２に準じた動作が行われ、その制御電流
はＭＯＳ　）ランノスータの駆動能力のｖＤＤ電圧依存
性、温度依存性に逆対応するようになる。なお、第３図
に示す第１の電流制御回路１において、ＤＡ２は差動増
幅器であり、その出力をＶ２１で表わしている。
即ち、上記各電流制御回路１．２における制御電流のｖ
ＤＤ′ｆｌＬ源心圧依存性は例えば第４図中に示すよう
になり、　ＭＯＳ　トランジスタの駆ｆＩＪＪ能力のｖ
ＤＤ電圧依存性とは相殺し合うようになる。即ち。
ＭＯＳ）ランノスタの駆動能力はＶＤＤ＝＝　５．５　
Ｖの場合にｖＤＤ　＝　５．０　Ｖの場合に比べて約１
５チ増加゛シ。
Ｖ　　＝４．５Ｖ（Ｄ場合１ｃＶＤＤ＝５．０Ｖ（Ｄ場
合に比べＤ て約１５％減少する。これに対して、制御電流はｖＤ、
　＝　５．　ｓ　ｖ　ｏ場合にｖＤＤ＝　ｓ、　ｏ　Ｖ
　Ｏ場会ニ比べて約１５％減少し、ｖＩ）Ｄ＝−４，ｓ
ｖｏ場合ニｖＤＤ＝５、Ｏｖの場合に比べて約１５％増
加するので、制御電流のｖＤＤ電圧依存性と駆動能力の
ｖＤＤ電圧依存性とが相殺し合うことになる。
したがって、第１図の出力回路において、出力用のＰチ
ャネルトランソスタＱノがオンになるときは、このトラ
ンジスタＱノにゲート電位ＰＤＲＪを与えるインバータ
ＩＮＪ・の出力が接地電位に変化するときの第１の電流
制御回路１０制御電流によりトランジスタＱ１の駆動能
力が制御されるので、ｖＤＤ電圧依存性が殆んど生じな
い。同様に、出力用のＮテヤネルトランノスタＱ２がオ
ンになるときは、このトランジスタＱ　２　Ｋｆ　−）
　［位ＮＤＲｌを与えるインバータＩＮ２の出力がｖＤ
Ｄ電位に変化するときの第２の電流制御回路２の利ｌ１
ｇ１亀流尺よりトランジスタＱ２の駆動能力が制御され
るので、ｖＤＤＩｔ圧依存性が殆んど生じない。
なお、出力用のＰチャネルトランノスタＱ１がオフにな
るときは、ＰチャネルトランノスタＱ３の駆動能力に従
ってオフになり、出力用のＮチャネルトランジスタＱ２
がオフになるときは、Ｎチャネルトランジスタロ６の駆
動能力に従ってオフになる。
ここで、前記出力用の例えばＮチャネルトランシ、Ｘ、
ｆｉＱ　２カ；４−７ニ’ｌルト＊、ｖＤＤ　＝　５．
５　Ｖ　。
Ｖ、、　＝　４．５　Ｖ　１２）場合Ｋｊ？けｂ’ｒ”
−）’Ｉｔ位ＮＤＲＪ、出力電圧ＯＵＴの動作波形を第
５図に示す。即ち、制御電流ハｖＤＤ＝４．５Ｖ（７）
場合の方力ＶＤＤ＝　５．５Ｖの場合に比べて大きいの
で、ゲート電位ＮＤＲ１はｖＤＤ　＝　４．５　Ｖの場
合の方１ｔｖＤＤ＝　ｓ、　ｓ　ｖ　ｏｋｍ合に比べて
より運く立上る。したがって、ｖＤＤ＝４．ｓＶの場合
の方がｖＤＤ＝　５．　ｓ　ｖの場合に比べてＮチャネ
ルトランジスタＱ２（Ｄソース・ドレイ／電圧がより小
さいことによる駆動能力の低下を補なうｃとが可能ｉｃ
なり、ＶＤＤ＝　４．５　Ｖ　ＩＺ）場合でもｖＤＤ−
Ｓ、　Ｓ　Ｖの場合と同等の速度で出力することが可能
になる。
また、前記各を流制御回路１．２における制御電流の温
度依存性は、たとえば第６図中に示すようになり、ＭＯ
Ｓ　）ランノスタの駆動能力の温度依存性とは相殺し合
うようになっている。即ち、ＭＯＳ　）ランノスタの駆
動能力は、温度が０℃の場合に８５℃の場合に比べて約
５０％増加するが、制御電流が８５℃の場合に０℃の場
合に比べて約５０ｑｂ増加するように設定しておけば、
互いの温度依存性が相殺し合う。これによって、第１図
の出力回路における出力用の例えばＮチャネルトランノ
スタＱ２がオフになるとき、温度が０℃、８５℃の場合
におけるゲート電位ＮＤＲＪ　、出力電圧ＯＵＴの動作
波形は第７図に示すようになる。即ち、制御電流は８５
℃の場合の方が０℃の場合に比べて約５０チも大きいの
で、ゲート電位ＮＤＲ１は８５℃の場合の方が０℃の場
合に比べてかなり速く立ち上がる。し九がって、８５℃
の場合の方が０℃の場合に比べてＭＯＳ　トランジスタ
Ｑ２の駆動能力が約１／１．５に低下することを補なう
ことが可能になり、８５℃の場合でも０℃の場合とほぼ
同等の速度で出力することが可能になる。
上記実施例の出力回路によれば、電圧依存性および温度
依存性が殆んどないので、ＭＯＳ　）ランノスタの駆動
力が大さいときの出力雑音を抑制し得るように出力波形
を設定しておけば、ＭＯＳ　トランジスタの駆動力が小
さいときにも、駆動力が大きいときと同等の出力波形が
得られるので、出力遅延が小さい高速出力が可能になる
。
なお、前記電流制御回路２の抵抗素子ＲＪＪをＭＯＳ）
ランソスタのｆ−）電極と同一層のポリシリコン配線等
で形成すると、プロセスのばらつきにより、若し、ゲー
トを極が多目にエツチングされて線幅が細めに出来た場
合には、その抵抗値はより高めになり、トランジスタの
駆動能力は太き目になる。したがって、差動増幅器ＤＡ
Ｊの出力′電位ｖ１１は高目になり、制御電流は少な目
になる。
逆に、上記ゲート電極が少な目にエツチングされて線幅
が太目に出来た場合には、その抵抗値はより低目になり
、ＭＯＳトランジスタの駆動能力は小さ目になり、差動
増幅器ＤＡＪの出力′電位Ｖｌｌは低目になり、制？１
ＪＪｔ流は多目になる。これと同様なことが、ＭＯＳ　
トランジスタの閾値のプロセス上のばらつきについても
云える。また、上記と同様なことが、第１の電流制御回
路１についても言える。よって、プロセスのばらつきに
よるＭＯＳ）ランジスタの駆動力の変動に対しても制御
電流が逆対応するので、プロセスの変動に対して変動の
少ない出力回路が得られる。
なお、前記電流制御回路１，２０′を流制限用のＭＯＳ
トランノスタＱ２１．Ｑ１４に代えて、ｖＤＤ電圧依存
性および温度依存性の少ない抵抗素子（たとえばポリシ
リコン）を用いてもよい。
また、前記電流制御回路１，２は、それぞれ差動増幅器
１段の出力電位により電流制御用トランジスタＱ２５．
Ｑ１５のゲート制御を行ったが、第２の電流制御回路２
として、たとえば第８図に示すように、また第１の電流
制御回路１として。
たとえば第９図に示すように、差動増幅器ＤＡＪま念は
ＤＡｚをそれぞれ２段接続することによって。
ｔｉ制御用のＭＯＳ　トランジスタＱ３９．Ｑ４９の駆
動能力に応じてさらに大幅に亀流制＃を行うことが可能
になる。
また、前記実施例では、インバータｌＮｌ０接地電位側
にのみ第１の電流制御回路１ｆ：挿入し、インバータＩ
Ｎ、？の電源電位側にのみ第２の電流制御回路２を挿入
したが、さらに第１０図に示すように、インバータＩＮ
Ｊの電源電位側にも第３の電流制御回路３（前記第２の
電流制御回路２と同様のもの）を挿入し、インバータＩ
Ｎ２の接地電位側にも第４の電流制御回路４（前記第１
の１！流制御回路１と同様のもの）を挿入してもよい。
このようにすれば、出力用のＰチャネルトランジスタＱ
ノがオフになるときのそのゲート電位ＰＤＲ１の立上り
を第３の電流制御回路３で制御することが可能になり、
出力用のＮチャネルトランジスタロ２がオフになるとき
のそのｒ−）電位ＮＤＲ１の立下シを第４の電流制御回
路４で制御することが可能になる。
また、前記出力用トランジスタのゲート電位を制御する
論理回路として、インバータＩＮｉ、ＩＮ２に限らず、
その他の論理回路（ナンド回路とかノア回路など）を用
いる場合にも本発明を適用することができる。
［発明の効果コ 上述したように本発明の半導体集積回路によれば、出力
回路の電源電圧依存性および温度依存性が殆んどないの
で、出力遅延を一定化することが可能になり、出力雑音
を抑制するように出力遅延を定めておいても、電源電圧
が低いときとか温度が高いときに出力遅延が大きくなる
ことはなく、高速出力が可能になる。
【図面の簡単な説明】
第１図は本発明の半導体集積回路における出力回路の一
実施例を示す回路構成図、第２図は第１図中の第２の電
流制御回路の一具体例を示す回路図、第３図は第１図中
の第１の電流制御回路の一具体例を示す回路図、第４図
は第２図、第３図の電流制御回路の制御電流と出力用Ｍ
ＯＳトランジスタの駆動電流とのｖＤＤ電源電圧依存性
を示す特性図、第５図は第１図中の出力用Ｎチャネルト
ランジスタがオンになるときのゲート′戒位、出力電圧
のｖＤＩ）電圧依存性を示す特性図、第６図は第２図、
第３図の電流制御回路の制御電流と出力用ＭＯ８）う／
ジスタの駆動電流との温度依存性を示す特性図、第７図
は第１図中の出力用Ｎチャネルトランジスタがオンにな
るときのゲート電圧、出力電圧の温度依存性を示す特性
図、第８図および第９図はそれぞれ第２図および第３図
の電流制御回路の変形例を示す回路図、第１０図は本発
明の他の実施例を示す回路ｊｍａ図、第１１図は従来の
出力回路を示す回路図、第１２図は第１１図の出力回路
の電源電圧依存性を示す特性図、第１３図は第１１図の
出力回路の温度依存性を示す特性図である。 Ｑノ＋　Ｑ　Ｊ・・・出力用トランジスタ、ＩＮＪ、Ｉ
Ｎ２・・・インバータ、１，２，３．４・・・電流制御
回路、Ｑ１１〜Ｑ１５．Ｑ２１〜Ｑ２５・・・トランジ
スタ。 Ｒ１１，Ｒ２１・・・抵抗素子、ＤＡＪ、ＤＡ、？・・
・差動増幅器。 出願人代理人　弁理士　鈴　江　武　彦Ｖｏ。 第　２ｔ！１ ７＄Ｊ３図 ｉ源１！及 第４図 を足 第５図 第　６ｒｌ！Ｊ 第７図 第８図 箪９図 Ｖｏ。 第１０図 第１１図 第１２図 第１３図

Claims (5)

    【特許請求の範囲】
  1. （１）電源ノードと接地ノードとの間で直列に接続され
    た出力用のＰチャネルＭＯＳトランジスタおよびＮチャ
    ネルＭＯＳトランジスタと、上記ＰチャネルＭＯＳトラ
    ンジスタのゲート電位を制御する第１の論理回路と、こ
    の第１の論理回路の接地電位側に流れる電流を制御する
    第１の電流制御回路と、前記ＮチャネルＭＯＳトランジ
    スタのゲート電位を制御する第２の論理回路と、この第
    ２の論理回路の電源電位側に流れる電流を制御する第２
    の電流制御回路とを具備し、前記ＰチャネルＭＯＳトラ
    ンジスタおよびＮチャネルＭＯＳトランジスタの駆動能
    力の電源電圧依存性、温度依存性に逆対応するように前
    記各電流制御回路の制御電流特性を設定してなることを
    特徴とする半導体集積回路。
  2. （２）前記第２の電流制御回路は、差動接続されたＮチ
    ャネルＭＯＳトランジスタと抵抗素子とを有する第１の
    差動増幅器の出力を電流制御用のＰチャネルＭＯＳトラ
    ンジスタのゲートに入力してなり、前記第１の電流制御
    回路は、差動接続されたＰチャネルＭＯＳトランジスタ
    と抵抗素子とを有する第２の差動増幅器の出力を電流制
    御用のＮチャネルＭＯＳトランジスタのゲートに入力し
    てなることを特徴とする前記特許請求の範囲第１項記載
    の半導体集積回路。
  3. （３）前記第１の差動増幅器が２段接続され、前記第２
    の差動増幅器が２段接続されていることを特徴とする前
    記特許請求の範囲第２項記載の半導体集積回路。
  4. （４）前記各抵抗素子は前記ＭＯＳトランジスタのゲー
    ト電極と同一材料により形成されていることを特徴とす
    る前記特許請求の範囲第２項記載の半導体集積回路。
  5. （５）前記第１の論理回路の電源電位側に流れる電流を
    制御する第３の電流制御回路と、前記第２の論理回路の
    接地電位側に流れる電流を制御する第４の電流制御回路
    とをさらに具備し、上記第３の電流制御回路は前記第２
    の電流制御回路と同様の構成を有し、前記第４の電流制
    御回路は前記第１の電流制御回路と同様の構成を有する
    ことを特徴とする前記特許請求の範囲第１項または第２
    項または第４項記載の半導体集積回路。
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