KR940001816B1 - 슬루우레이트 스피드엎 회로 - Google Patents

슬루우레이트 스피드엎 회로 Download PDF

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Abstract

내용 없음.

Description

슬루우레이트 스피드엎 회로
제1도는 종래의 회로도.
제2도는 본 발명에 따른 회로도.
제3도는 본 발명에 따른 동작 파형도.
본 발명은 연산증폭기 또는 비교기에 관한 것으로, 특히 출력측에 용량성 부하를 갖고 있는 연산증폭기등의 슬루우레이트(slew rate ; 입력신호에 대한 출력신호의 응답속도)를 향상시키는 회로에 관한 것이다.
대부분의 전자회로에서는 반전단 및 비반전단으로 입력되는 신호를 가산, 감산 또는 차동증폭하여 출력시키는 연산증폭기 또는 비교기를 널리 사용하고 있다. 이러한 연산증폭기등에 있어서는 무엇보다도 입력신호에 대한 출력신호의 응답이 이루어져야 하며, 그것의 정도가 회로의 성능과 신뢰성에 큰 영향을 미친다. 특히 반도체 메모리 장치등에서 사용되는 비교기에 있어서는 상술한 응답속도가 늦을 경우 메모리의 데이터 억세스 타임은 물론 고속으로 동작하는 메모리 장치에서 오동작까지 유발시킬 수가 있다.
제1도는 종래에 사용되어 온 비교기(또는 연산증폭기)를 보여준다.
도시된 바와 같이, 제1도의 비교기를 앤채널 입력형의 차동증폭기와 같은 구성임을 알 수 있다. 그래서, 제1입력단(21)이 제2입력단자(22)보다 높은 전위 경우 피형 모오스 트랜지스터(4) 및 (5)와 엔형 트랜지스터(7) 및 (11)의 턴온에 의하여 출력단(24)의 전위를 강하시킨다. 반대로, 상기 제2입력단(22)의 전위가 상기 제1입력단(21)의 전위보다 높은 경우에는 피형 모오스 트랜지스터(10)를 통하여 전원 전압(VDD)이 출력단(24)에 충전된다. 여기서, 제1출력단(23)의 전압이득은 Avo1=gm2/gm6[gm2 및 gm6는 엔형 모오스 트랜지스터(2) 및 (6)의 트랜스컨덕턴스임)로 산출되고, 제2출력단(24)에서의 전압 이득은 Avo2={gm1(S10/S6)}/(gds10+gds11)이 된다(gds는 채널 컨덕턴스, S는 트랜지스터의 채널폭 ; 채널길이의 비). 상기 제2출력단(24)에서의 슬루우레이트(SR)는 출력전압이 양으로 증가하는 경우에 있어서, 상기 제2출력단(24)으로부터 엔형 모오스 트랜지스터(11)를 통하여 접지전압단(Vss)쪽으로 흐르는 풀다운 전류 I11이 "0"일때 최대가 되며, 상기 출력전압이 음으로 증가하는 경우에는 전원전압단(VDD)로부터 피형 모오스 트랜지스터(10)를 통하여 제2출력단(24)쪽으로 흐르는 풀엎전류 I10이 "0"일 때 최대가 된다.
그러나, 상기 제2출력단(24)에는 캐패시턴스 CL에 의한 부하 용량이 존재하고, 이것에 따른 부하전류 iL이 흐르게 된다. 이 부하용량 CL과 부하전류 iL은 상기 제2출력단(24)의 전위가 "로우"에서 "하이", 또는 "하이"에서 "로우"상태로 변화하는 과정에서 슬루우레이트에 큰 영향을 미친다. 즉 슬루우레이트 SR은 출력전압(Vout)의 시간적인 변화율로 나타낼 수 있고, 상기 부하전류 iL은 상기 풀엎전류 I10에서 상기 풀다운 전류 I11을 뺀 값으로 나타낼 수 있다. 따라서 SR=│dVout/dt│=│iL/C│=│I10-I11/C│이 성립된다. 상기 SR에 관한 식으로부터 알 수 있는 바와 같이, 슬루우레이트 SR을 크게 하기 위해서는(또는 입력신호에 대한 출력신호에 응답속도를 빨리 하기 위해서는), 부하용량 CL을 작게 하거나 부하전류 iL을 크게 하여야 한다. 상기 부하용량 CL의 값은 회로 구성상 불가피한 것이나, 부하전류 iL은 상기 엔형 모오스 트랜지스터(10) 및 (11)의 크기를 증가시킴으로써 가능하다. 그러나, 상기 출력용 모오스 트랜지스터들(10, 11)의 크기를 증가시키게 되면 회로의 전력소모가 그만큼 증가되기 때문에, 바람직한 해결 방안이라고 할 수가 없다.
따라서 본 발명의 목적은 비교기 등의 출력단의 전력소모를 증가시키지 않고 슬루우레이트를 향상시킬 수 있는 회로를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 하나의 차동증폭기와, 상기 차동증폭기의 출력단에 게이트가 연결된 제1풀엎 트랜지스터를 구비하는 연산증폭기에 있어서, 제1출력단과, 상기 출력단에 게이트가 연결되고 전원전압단과 상기 제1출력단 사이에 채널이 연결된 제2풀엎 트랜지스터와, 상기 제1풀엎 트랜지스터의 채널의 일단에 연결된 제2출력단과, 상기 제1출력단과 제2출력단 사이에 연결되며 하나의 공통전류 통로와 하나의 풀엎전류 통로와 하나의 풀다운 전류 통로를 가지는 전류 조절수단과, 상기 제2출력단과 접지전압단 사이에 채널이 연결된 제2풀다운 트랜지스터와, 상기 제1출력단과 접지전압단 사이에 연결된 제2풀다운 트랜지스터를 구비함을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 비교기(또는 연산증폭기)의 일실시예를 보여준다. 제2도의 회로에서 제1도와 동일한 구성요소는 제1도의 부호와 동일하게 사용하였다. 피형 모오스 트랜지스터(9)는 게이트가 차동증폭기의 출력노드(23)에 접속되어 있고, 전원전압단(VDD)과 제1출력단(25)사이에 채널이 연결되어 있다. 엔형 모오스 트랜지스터(8)는 게이트가 상기 엔형 모오스 트랜지스터(7)의 게이트에 접속되고, 상기 제1출력단(25)과 접지전압단(Vss)사이에 채널이 연결되어 있다. 상기 제1출력단(25)과 제2출력단(26)[제1도에서의 제2출력단(24)에 해당함) 사이에는 엔형 모오스 트랜지스터(12), 피형 모오스 트랜지스터(13) 및 저항(14)으로 구성된 전류조절회로(30)가 연결되어 있다. 상기 엔형 모오스 트랜지스터(12)는 상기 제1출력단(25)에 게이트가 접속되고, 전압공급단(VDD)과 제2출력단(26)사이에 연결되어 있다. 상기 피형 모오스 트랜지스터(13)는 상기 제1출력단(25)에 게이트가 접속되고 상기 제2출력단(26)과 접지전압단(Vss)사이에 채널이 연결되어 있다. 상기 저항(14)은 상기 제1출력단(25)과 제2출력단(26)을 연결한다. 여기서 풀엎용의 피형 모오스 트랜지스터(9)와 (10)의 크기는 같고 그리고 풀다운용의 엔형 모오스 트랜지스터(8)와 (11)의 크기는 각각 동일함을 알아두기 바란다. 제3도의 파형도에서는 입력파형(31), 제1출력단(25)에서의 파형(32) 및 제2출력단(26)에서의 파형(33)이 도시되어 있다. 설명의 편의를 위하여, 제1입력단(21)에는 로우레벨의 입력신호("제1입력신호"라 함)기 인가되고, 제2입력단(22)에는 제3도의 입력파형(31)과 같은 신호("제2입력신호"라 함)가 인가된다고 가정한다.
제2입력신호의 전위가 제1입력신호의 전위보다 높으므로 차동증폭기의 출력노드(23)의 전위는 낮아진다. 그러면, 풀엎용의 피형 모오스 트랜지스터(9) 및 (10)의 도통되어 제1출력단(25) 및 제2출력단(26)은 VDD레벨로 충전된다. 이 경우, 상기 제2출력단(26)에 캐패시터(15)가 없다면, 제1출력단(25)과 제2출력단(26)의 전압이 같으므로 상기 제1출력단(25)과 제2출력단(26)사이에는 전류가 흐르지 않음을 쉽게 알 수 있다. 그러나, 전술한 바와 같이, 제2출력단에서의 캐패시터(15)에 의한 부하용량 CL의 존재는 불가피하기 때문에, 상기 제1출력단(25)에서는 제3도의 파형(32)과 같은 전압이 형성되고 상기 제2출력단(26)에서는 부하용량 CL에 의하여 제3도의 파형(33)과 같은 전압이 형성된다. 상기 제3출력단의 파형(33)이 상기 제1출력단의 파형(32)보다 완만한 경사도 즉 슬루우레이트를 가지는 것은, 상기 부하용량 CL의 충전시간 때문이다. 결과적으로 시각 t1을 가지는 기준으로 볼 때, 제1출력단(25)의 전위가 제2출력단(26)의 전위보다 ΔV만큼 높은 상태에 있는 것이다. 상기 전위차 ΔV가 엔형 모오스 트랜지스터(12)의 드레쉬 홀드 전압보다 크게 되면, 상기 엔형 모오스 트랜지스터(12)는 도통되어 양 출력단(25), (26)의 전위가 같아질때까지 전류 ix를 제2출력단(26)으로 흘린다. 이것에 더하여, 저항(14)도 양 출력단(25), (26)사이의 전위차로 인한 전류 iR를 상기 제2출력단(26)으로 흘린다. 따라서 상기 제2출력단(26)으로 유입되는 전류는 (I10-I11)+ix+iR만큼의 양이 된다.
이는 제1도의 종래의 경우보다 ix+iR만큼 증가된 양임을 알 수 있다. 증가된 출력 전류로 인하여 상기 캐패시터 CL의 충전시간도 그만큼 짧아지기 때문에, 슬루우레이트가 향상될 수 있는 것이다. 마찬가지로, 상기 제2입력신호의 전위가 "0"레벨인 제1입력신호의 전위보다 낮은 쪽으로 변화할 경우 접지전압단(Vss)쪽으로 흐르는 전류는, 피형 모오스 트랜지스터(13)를 통해 흐르는 전류 iY와 저항(14)을 통해 제1출력단(25)쪽으로 흐르는 전류(iR과는 반대방향)가 풀다운전류 I11에 합해진 크기로 되므로, 상기 부하용량 CL의 방전시간이 그만큼 짧아진다. 따라서, 슬루우레이트가 향상되는 것이다.
결과적으로, 제2출력단(26)의 파형(33)이 제3도의 화살표 방향으로 이동됨으로써, 입력파형(31)에 대한 응답속도(또는 슬루우레이트)가 빨라지는 것이다.
상기 본 발명의 실시예에서는, 엔채널 입력형의 비교기에 대하여 본 발명을 적용하였으나 피채널 입력형인 경우에도 동일한 작용을 할 수 있으며, 제2입력신호를 "0"레벨로 두고 제1입력신호를 제3도의 입력파형(31)과 같은 신호로 입력하더라도 마찬가지임을 이 분야에서 통상의 기술지식을 가진자라면 잘 알 수 있다.
상술한 바와 같이, 본 발명은 연산증폭기 또는 비교기에 있어서 회로의 대기상태(stand-by)에서의 전력을 증가시키지 않고 출력신호의 슬루우레이트를 개선시키는 효과가 있다.

Claims (7)

  1. 하나의 차동증폭기와, 상기 차동증폭기의 출력노드(23)에 게이트가 연결된 제1풀엎 트랜지스터(10)를 구비하는 연산증폭기에 있어서, 상기 차동증폭기의 출력노드에 게이트가 연결되고 전원전압단에 채널의 일단이 연결된 제2풀엎 트랜지스터(9)와, 상기 제2풀엎 트랜지스터의 채널이 타단에 연결된 제2출력단(25)과, 상기 제1풀엎 트랜지스터(10)의 채널의 일단에 연결된 제2출력단(26)과, 상기 제1출력단과 제2출력단 사이에 연결되며 하나의 공통전류 통로와 하나의 풀엎전류 통로와 하나의 풀다운 전류통로를 가지는 전류조절수단과, 상기 제2출력단과 접지전압단 사이에 채널이 연결된 제2풀다운 트랜지스터(11)와, 상기 제1출력단과 접지전압단 사이에 연결된 제2풀다운 트랜지스터(8)를 구비함을 특징으로 하는 슬루우레이트 스피드엎 회로.
  2. 제1항에 있어서, 상기 공통전류 통로상에 전류방향이 상기 제1출력단과 제2출력단 사이의 전위차에 따라 결정됨을 특징으로 하는 슬루우레이트 스피드엎 회로.
  3. 제1항에 있어서, 상기 풀엎전류 통로가 상기 제1출력단에 게이트가 연결된 제1모오스 트랜지스터의 채널이 됨을 특징으로 하는 슬루우레이트 스피드엎 회로.
  4. 제1항에 있어서, 상기 풀다운 통로가 상기 차동증폭기의 출력단에 게이트가 연결된 제2모오스 트랜지스터의 채널이 됨을 특징으로 하는 슬루우레이트 스피드엎 회로.
  5. 제1항, 제3항 또는 제4항에 있어서, 상기 제1 및 제2풀엎 트랜지스터와 제2모오스 트랜지스터의 도전형이 상기 제1 및 제2풀다운 트랜지스터와 제1모오스 트랜지스터의 도전형과 반대임을 특징으로 하는 슬루우레이트 스피드엎 회로.
  6. 하나의 차동증폭기를 가지는 연산증폭기에 있어서, 상기 차동증폭기의 출력노드(23)에 게이트가 연결되고 전원공급단에 채널의 일단이 연결된 제1풀엎 트랜지스터(10)와, 상기 출력노드(23)에 게이트가 연결되고 전원전압단에 채널의 일단이 연결된 제2풀엎 트랜지스터(9)와, 상기 제2풀엎 트랜지스터의 채널의 타단에 연결된 제1출력단(25)과, 상기 제1풀엎 트랜지스터의 채널의 타단에 연결된 제2출력단(26)과, 상기 제2출력단과 접지전압단 사이에 채널이 연결된 제1풀다운 트랜지스터(11)와, 상기 제1출력단과 접지전압단 사이에 채널이 연결된 제2풀다운 트랜지스터(8)와, 상기 제1출력단에 게이트가 연결되고 전원공급단과 상기 제2출력단 사이에 채널이 연결된 제3풀엎 트랜지스터(12)와, 상기 제1출력단에 게이트가 연결되고 상기 제2출력단과 접지전압단 사이에 채널이 연결된 제3풀다운 트랜지스터(13)와, 상기 제1출력단과 제2출력단 사이에 연결된 저항을 구비함을 특징으로 하는 슬루우레이트 스피드엎 회로.
  7. 제6항에 있어서, 상기 제1 및 제2풀엎 트랜지스터와 제3풀다운 트랜지스터의 도전형의 상기 제1 및 제2풀다운 트랜지스터와 제3풀엎 트랜지스터의 도전형과 반대임을 특징으로 하는 슬루우레이트 스피드엎 회로.
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US07/755,869 US5223753A (en) 1991-07-26 1991-09-06 Slew rate speed-up circuit
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JP3270871A JPH0738538B2 (ja) 1991-07-26 1991-10-18 スルーイング速度向上回路
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282990B2 (en) 2005-04-22 2007-10-16 Samsung Electronics Co., Ltd. Operational amplifier for output buffer and signal processing circuit using the same
KR100792432B1 (ko) * 2006-10-31 2008-01-10 주식회사 하이닉스반도체 출력이 안정적인 연산증폭기.

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05312850A (ja) * 1992-05-12 1993-11-26 Nec Ic Microcomput Syst Ltd 半導体集積回路
DE4222170C1 (ko) * 1992-07-06 1993-09-23 Siemens Ag, 80333 Muenchen, De
US5278467A (en) * 1992-07-14 1994-01-11 Intel Corporation Self-biasing input stage for high-speed low-voltage communication
US5488321A (en) * 1993-04-07 1996-01-30 Rambus, Inc. Static high speed comparator
KR100393317B1 (ko) * 1994-02-15 2003-10-23 람버스 인코포레이티드 지연동기루프
CN1055845C (zh) * 1995-06-05 2000-08-30 金纪前 跌打活血散
US5614852A (en) * 1995-08-08 1997-03-25 Harris Corp. Wide common mode range comparator and method
SG54327A1 (en) * 1996-04-27 1998-11-16 Motorola Inc Monolithic high voltage driver circuit
US5754131A (en) * 1996-07-01 1998-05-19 General Electric Company Low power delta sigma converter
KR100414264B1 (ko) * 1996-12-20 2004-04-03 엘지전자 주식회사 슬루율가변연산증폭기
US5959481A (en) * 1997-02-18 1999-09-28 Rambus Inc. Bus driver circuit including a slew rate indicator circuit having a one shot circuit
KR19990081272A (ko) * 1998-04-28 1999-11-15 윤종용 액정표시장치 소스 드라이버의 출력 구동회로
US5939870A (en) * 1998-09-17 1999-08-17 Intel Corporation Voltage regulator
US6323683B1 (en) * 1999-08-27 2001-11-27 Cypress Semiconductor Corp. Low distortion logic level translator
US6326819B1 (en) * 1999-11-15 2001-12-04 General Motors Corporation Current buffer for gate drive
US7012465B2 (en) * 2001-08-07 2006-03-14 Qualcomm Incorporated Low-voltage class-AB output stage amplifier
US6414552B1 (en) 2001-11-16 2002-07-02 Dialog Semiconductor Gmbh Operational transconductance amplifier with a non-linear current mirror for improved slew rate
EP1529343A1 (en) * 2002-08-08 2005-05-11 Koninklijke Philips Electronics N.V. Circuit and method for controlling the threshold voltage of transistors
US7301370B1 (en) * 2003-05-22 2007-11-27 Cypress Semiconductor Corporation High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion
JP4614704B2 (ja) * 2003-07-23 2011-01-19 ルネサスエレクトロニクス株式会社 差動増幅器及びデータドライバと表示装置
KR100790492B1 (ko) * 2005-07-01 2008-01-02 삼성전자주식회사 슬루 레이트를 제어하는 소스 드라이버 및 그것의 구동방법
CN101005273B (zh) * 2006-01-20 2010-06-23 深圳赛意法微电子有限公司 具有改善的转换速率的差分放大器
US7771115B2 (en) * 2007-08-16 2010-08-10 Micron Technology, Inc. Temperature sensor circuit, device, system, and method
CN102384999B (zh) * 2010-08-30 2015-08-19 深圳艾科创新微电子有限公司 一种高速传输事件检测方法及电路
CN103472882B (zh) * 2013-09-30 2015-04-15 电子科技大学 集成摆率增强电路的低压差线性稳压器
US20170163226A1 (en) * 2015-12-08 2017-06-08 Skyworks Solutions, Inc. Fast switching power amplifier, low noise amplifier, and radio frequency switch circuits
CN108259007B (zh) * 2017-12-29 2021-06-04 思瑞浦微电子科技（苏州）股份有限公司 应用于运放转换速率的增强电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4464588A (en) * 1982-04-01 1984-08-07 National Semiconductor Corporation Temperature stable CMOS voltage reference
JPS6070806A (ja) * 1983-09-28 1985-04-22 Hitachi Ltd 差動増幅回路
US4614882A (en) * 1983-11-22 1986-09-30 Digital Equipment Corporation Bus transceiver including compensation circuit for variations in electrical characteristics of components
JPS6121607A (ja) * 1984-07-10 1986-01-30 Nec Corp 相補型ｍｉｓｆｅｔを用いた演算増幅回路
JPS62125705A (ja) * 1985-11-26 1987-06-08 Nec Corp 演算増幅回路
US4636665A (en) * 1985-12-02 1987-01-13 Motorola, Inc. BIMOS memory sense amplifier
JP2543872B2 (ja) * 1986-08-13 1996-10-16 株式会社東芝 増幅回路
JPH01138813A (ja) * 1987-11-26 1989-05-31 Toshiba Corp Ｅｃｌ―ｃｍｏｓレベル変換回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282990B2 (en) 2005-04-22 2007-10-16 Samsung Electronics Co., Ltd. Operational amplifier for output buffer and signal processing circuit using the same
KR100792432B1 (ko) * 2006-10-31 2008-01-10 주식회사 하이닉스반도체 출력이 안정적인 연산증폭기.

Also Published As

Publication number Publication date
TW209323B (ko) 1993-07-11
GB9122286D0 (en) 1991-12-04
GB2258107A (en) 1993-01-27
US5223753A (en) 1993-06-29
JPH0555837A (ja) 1993-03-05
CN1028824C (zh) 1995-06-07
GB2258107B (en) 1995-04-19
KR930003522A (ko) 1993-02-24
CN1069152A (zh) 1993-02-17
JPH0738538B2 (ja) 1995-04-26

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