JPS6070806A - 差動増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、差動増幅回路に関し、特にＭＩＳＦＥＴ（
絶縁効果型電界効果トランジスタ）によ多構成された相
補型差動増幅回路に関する。

従来、Ｍ工ＥＩＦＫＴからなる相補型差動増幅回路とし
ては、例えば第１図に示すような回路がある。

同図の差動増幅回路は、差動入力段１と、出力段２と、
バイアス回路３とからなる。

差動入力段１は入力Ｍ工５ＦＥＴ　Ｑ＋　、Ｑ２と、該
入力Ｍ工５ＦＦｉＴ　Ｑ＋　、Ｑ２のドレインに接続さ
れ、カレントミラー回路を構成するアクティブ負荷ＭＩ
ＳＦＢＴ　Ｑ３　、Ｑ４と、上記入力ＭＩＳＦＥｉＴＱ
ｔ　、Ｑ２の共通ソースに接続された定Ｔｉ　Ｍｔ用Ｍ
工５ＰＥＴＱｓとによ多構成されている。

また、出力段２は上記差動入力段１の出力部（ノードａ
）にゲートが接続された駆動用ＭＩＳＦＫＴＱ、６と、
該駆動用Ｍ工５ＦＦｉＴＱ６のドレインに接続された定
電流用Ｍ工５ＦＥＴＱ７とからなる。

バイアス回路３は上記差動入力段１および出力段２の定
電流用Ｍ工５ＦＥＴ　Ｑｓ　、Ｑ７　に、カレントミラ
ー回路接続によシバイアスを与える定電流用Ｍ工５ＦＦ
ｉＴＱａと負荷Ｍ工ＥＩＦＦｔＴＱ、とからなる。

なお、上記差動入力段１と出力段２との間に設けられた
抵抗ＲとコンデンサＣは、位相補償回路を構成し、差動
増幅回路の発振を防止する。

上記差動増幅回路にあっては、一方の入カＭ工８ＦＦｉ
ＴＱ２のゲートをグランドレベルに接続し、他方の入力
ＭＩ８７ＥＴ　Ｑｌのゲートに入力信号Ｖ、ｎを供給し
、た場合、入力信号■１ｎの立下がシに応じてノードａ
の電位が降下して、Ｍ工５ＦＢＴＱ６がオンされ、これ
によって出力信号Ｖ。ｕｔが立ち上がるようになる。ま
た、入力信号Ｖ□。の立下がり時には、ノードａの電位
が上昇してＭ工５ＦＦｉＴＱ６がオフされ、出方信号■
。ｕｔは立ち下がるようになる１゜ この場合、入力信号が立ち下がる時には、Ｍ工５ＦＥＴ
Ｑｓが駆動トランジスタとして作用する。

そのため、出力部に接続される次段のアンプ、ゲート回
路の浮遊容量のような容量性負荷Ｃ′に対して早い速度
で充電することができる。従って、出力信号Ｖ。ｕｔの
立上がりは早くなる。

しかし、入力信号ｖｉユが立下がる時には、駆動用Ｍ工
５ＦＫＴ　Ｑａがオフされ、浮遊容量０′に充電されて
いた電荷がＭ工５ＦＩＴＱ７に介してディスチャージさ
れる。このとき、ＭＩＳＦＢＴＱ７は定電流トランジス
タとして作用するため、充電電荷のディスチャージの速
度が遅くなり、出力信号■ｏｕｔの立下がシが遅れてし
まう。

つまり、第１図の差動増幅回路では、出力信号の立上が
少時は問題がないか、立下が９時におりる浮遊容［０’
の電荷の引抜きがＭ工５ＰＦｉＴＱ、によって定電流的
に行なわれるため、浮遊容量Ｃ′が大きいほど、まｆｃ
Ｍ工５ＦＢＴＱ７にｂｌｆれる電流が小さいほど、電荷
全放電するのに時間を要し、出力信号■。ｕｔの立下が
シが遅れることになる。

そのため、第１図の差動増幅回路では、出力の立ＴがＤ
’ｆｒ早くするために、Ｍ工５ＦＫＴＱ７に流れる′電
流を多−くしなけれはならず、その結果、回路の消費を
力が大きくなってしまうという欠点があった。

この発明は、出力信号の立下がＤ’ｒ高速化し、しかも
消費電力を少なくできるようにした差動増幅回路會提供
することケ目的とする。

本発明はそのために、出力段の定電流、ＭＩｓＦ］！ｉ
ＴＱ、、と並列にスイッチＭＩＳＦＥＴを設けるととも
に、常時はこのスイッチＭ工５ＦＥＴｔ−カットオフす
る駆動回路を設け、出力信号の立下が多時にスイッチ開
工５ＦＫＴｉオンさせて、浮遊容量の充電電荷のディス
チャージの経路をつくるように構成したこと全特徴とす
る。

以下図面に基づいてこの発明を説明する。

第２図は本発明の一実施例を示すもので、第１図の回路
とは、差動入力段１およびバイアス回路３が同一の構成
にされている。

更に詳しく説明すると、バイアス回路３はｐチャンネル
型の定電流用ＭＩ日ＦＥＴＱ８とｎチャンネル型の負荷
Ｍ工５ＦＢＴＱ９にょυ構成されている。バイアス回路
３によってバイアスされる差動入力段１の定電流用Ｍ工
５ＦＫＴＱ５のゲートには、電源電圧■ＤＤ”■８Ｂ　
（例えば＋５Ｖ〜−５ｖ）間をＭ工８ＦＢＴ　Ｑ、とＱ
９のコンダクタンスの比で分圧したような定電圧が供給
される。その結果、Ｍ１８ＦＥ！ＴＱ６が定電流源とし
て動作される。

また、実施し１］の回路では、特に制限式れないが、入
力ＭＩＳＦＢＴ　Ｑｌ　、Ｑ２はｎチャンネル型に、負
荷Ｍ工８ＦＥＴ　Ｑｌ　、　Ｑ＜はｐチャンネル型に形
成されている。そして、入力Ｍ工５ＦＫＴＱ、とＱ２、
また、負荷Ｍ工５ＦＦｉＴ　ＱｌとＱ４は、それぞれ同
一の特性を持ち、同一寸法となるように形成される。こ
れによって、差動人力段１のオフセット電圧、ドリフト
が最小にされる。

負荷Ｍ工５ＦＥＴ　ＱｌとＱ４は、そのゲートが一方の
負荷Ｍ工５ＦＥＴＱｓのドレインに共通に接続されて、
自己バイアスされる。その結果、ＭＩ日ＦＩＴ（ｈは一
定負荷抵抗として、また、ＭＩＥｔＦＩＴ　Ｑ４は正帰
還のかかった負荷抵抗として作用する。

従って、入力Ｍ工５ＦＥＴＱ２のゲー［１−非反転入力
端子としてグランドレベル（Ｏｖ）に接続し、人力Ｍ工
５ＦＥＴＱ１のゲートヲ反転入力端子として人力信号Ｖ
１ｎ’ｌｃ供給すると、差動人力段１の出力部（ノード
ａ）には入力信号ｖｉ。と同相の信号が表われ、例えば
４ＱｔｉＢという高いゲインを得ることができる。

なお、位相補償回路を構成する抵抗Ｒは負荷ＭＩＳＦＦ
ｉＴによシ形成することができる。

出力段２を構成する駆動ＭＩ８ＦＫＴ　Ｑ、５はｐチャ
ンネル型に、また定電流ＭＩＳＦＥＴＱ７はｎチャンネ
ル型に形成されている。駆動Ｍ工５ＦＫＴＱ６は差動入
力段１の出力（ノードａの電位）によって駆動され、更
に高いゲインが得られる。

そして、この実施例では、上記ＭＩＥｌ’ＦＩｔｉＴ　
Ｑ。

とＱｌに並列に、ｐチャンネル型のＭ工５ＦＥＴＱｌｌ
とｎチャンネル型のＭ工ＳＦＩ！１ＴＱｔｚが配設され
、ＭＩＳＦＥＴ　ＱｔｔとＱ１□によシ駆動回路４が構
成されている。このＭ工ＳＦＥ！Ｔ　Ｑｌ、のゲートに
は差動人力段１の出力が供給され、ＭＩＳＦＥＴ　Ｑ、
２のゲートにはバイアス回路２の出力が供給され、ＭＩ
ＳＦＥＴ　Ｑｌ２は定電流トランジスタとして動作する
。さらに、ＭＩｓＦＩ！ＩＩＴ　ＱｌｌとＱｌ２は、回
路の定常状態においてＭＩＳＦＥＴ　Ｑｌ３にオフ状態
にさせるようにＭ工５ＦＢＴＱ、６とＱｌから構成され
た出力段２に苅してその構成が適当に設定される。これ
らのＭＩＳＦＥＴ　ＱｌｌとＱ１□は、例えばそのＷ　
／　Ｌ比（Ｗ、ゲート幅、Ｌ：ゲート長）が、特に制限
されないが、４対１程度に設定される。これにより、オ
ン抵抗がＭよりＦＢＴ　Ｑ■の方がＭＩＳＦＥＴ　Ｑｌ
２よりもかなり小さくなるようにされている。その結果
、駆動回路４の出力部（ノードｂ）の電位が、常に電源
電圧■Ｄ１）と■８Ｂの中間電位（Ｏｖ）よりも高くさ
れる。

このノードｂには、出力端子ｄと電源電圧■８Ｓとの間
に設けられたｐチャンネル型のスイッチ開工ＥＩＩ’Ｅ
Ｔ　Ｑ、、３のゲートが接続されている。

従って、定常時に差動入力段１のマイナスレベルの出力
によ、！７Ｍｌ５ＦＦｉＴ　Ｑｔｔがオンされている間
は、ノード）の電位は常にプラス側に力る。

そのため、ＭＩＳＦＥＴ　Ｑｌ３のゲート電位は出力端
子ｄのレベルよりも高くなって、スイッチ開工５ＦＩＴ
　Ｑｌ３は力、トオフされ、電流は流れない。

しかして、入力信号■１ｎの立上がシ時には、先ずＭＩ
ＳＦＦ：Ｔ　Ｑｌｌがノードａの雷５位によりオフされ
ることによシ、ノードｂの電位がＶ８ｓにされ、スイッ
チ開工５ＦＥＴＱ１ｘがオンされる。その結果、次段の
容量性負荷Ｃ′に充電されていｆｃＭ、荷がスイ、チＭ
工Ｓ７ｇＴＱ＋ｓ　ｋ介してディスチャージされる。ま
た、このとき、客月、性負荷Ｃ′の充電雷、荷は出力段
２の定電流Ｍ工５ＦＥＴ　Ｑ、からもディスチャージさ
れる。このように、充電電荷のディスチャージが、ＭＩ
ＳＦＦ３．ＴＱｌａとＱｌの２つの経路によって行なわ
れるため、出力信号■。ｕｔは速い速度で立下がるよう
になる。従って、第１図の回路のように、放電ヲ速くさ
せるためにＭＩＳＦＥＴ　Ｑｌに大きな電流を流してや
る会費がない。

一方、入力信号ｖ１ｎの立下がシに応じて出力信号Ｖ。

ｕｔが立ち上がる時には、差動入力段１の出力により駆
動Ｍ工５ＦＥＴ　Ｑ、６が強くオンされるので、電源電
圧■ＤＤによって次段の容量性負荷Ｃ′に対して速い速
度で充電が行なわれる。′！た、このとき、Ｍ工８Ｆ’
ＫＴ　Ｑｔｔ　もオンされるが、ノードｂはＭＩＳＦＥ
Ｔ　ＱｔｔとＱｌ２のオン抵抗の比によって決定される
レベル（）Ｏｖ）以上にされる。

そのため、ＭＩＳＦＥＴ　Ｑｌ３はカットオフされて、
電流経路が遮断される。従って、出力信号■。ｕｔの立
上がりは、第１図の回路と同様の速い速度で行なわれる
。

なお、この場合、Ｍ工３ＦＥＴ　Ｑｌをλ４ＩＳＦＥＴ
　Ｑ６に比べてゲート幅Ｗが１０分の１程度にｋるよう
に形成することによって、ＭＩＳＦＦｉ’Ｌ’Ｑ＋＋　
＋　Ｑ＋２全流れる電流がＭ工Ｓ　ＦＥＴ　Ｑ６　、　
Ｑ、ｔを流れる電流に比べてか外り少なく（２０分の１
程度）なるようにすることができる。

その結果、回路全体の消イーＬ電、力が第１図のものに
比べて減少される。

しかも、ＭＩＳＦＥＴ　Ｑ＋＋〜ＱＢ＋ばｋＡ　Ｉ　Ｓ
　Ｆ　Ｅ　ＴＱ６　、Ｑｌに比べて寸法が小芒いので、
ＭＩＳＦＥＴ　Ｑｔｔ　＋　Ｑｌ２およびＱｌ３の増加
に伴乃うＩＣのチップサイズの増大はほとんど々い。

なお、出力信号の立下がり時における浮遊容悴Ｃ′の放
電を速くする方法とじてニ゛、第３図に示すような回路
も提案されている。この回路では、差動入力段１の出力
によって駆動されるＭ　工Ｓ　Ｆ　ＩＤ　ＴＱｚ＋と、
バイアス回路３の出力によって邸、■ｉｏで引るＭ　Ｉ
　Ｓ　Ｆ　ＫＴ　Ｑ　２２　を直列に接続し、その接続
点の宵５位により出力段２のＭ工５ＦＥＴＱ７を駆動す
るようにしている。そのため、Ｍ工５ＦＥＴＱ、７が駆
動トランジスタとして動作し、出力信号の立下がシが速
くなる。しかしながら、この回路では、Ｍ工ＥＩＦＦｉ
Ｔ　Ｑ２１＋　Ｑ２２を流れる電流が多いため、消費電
力が大きいとともに、電源電圧の変動によって出力が不
安定に力るという不都合がある。

これに対し、本発明に係る差動増幅回路は、出力信号の
立下がりが速く、消費電力が少ないとともに、電源電圧
の変動に対しても安定であるという利点金有する。

なお、実施列ではｎチャンネル型Ｍ工５ＦＢＴにより入
力Ｍ工Ｓトランジスタを形成し７ＣＯＭ　Ｏ８差動増幅
回路を示したが、本発明はこれとは導電型が逆のＭ工Ｓ
　ＦＥＴによ多回路を構成できることは勿論である。

【図面の簡単な説明】

第１図は従来の０ＭＯ８差動増幅器の一例を示す回路図
、 第２図は本発明に係る差動増幅回路の一実施例？示す回
路図、 第３図は差動増幅回路の他の従来１１ＦＩＪｋ示す回路
図である。 １・・・差動入力段、２・・出力段、３・・・ノくイア
ス回路、４−・・駆動回路。 メ□−１ 第　１　図 第　２　図 ・［８耳ｉＬ 第　３　図 ３　４　２

Claims (1)

【特許請求の範囲】
1. 一対の入力Ｍ工ＳＦ］ｌＤＴ′ｔ−有する差動入力段と
   、該差動入力段の出力を増幅して出力するための出力段
   とを含む差動増幅回路であって、上記出力段の出力部と
   電源電圧との間に設けられたスイッチ開工５ＦＥＴと、
   該スイッチＭＩＳ　ＦＥｉＴ全駆動するための駆動手段
   とを有し、入力信号の立上がシ、立下がシに応じて上記
   スイッチ開工Ｓ　ＦＦ！Ｔがオン、オフされ、出力端子
   に接続された容量の放電、充電が行なわれるようにされ
   て力ることを特徴とする差動増幅回路。