JPH0556048B2 - - Google Patents
Info
- Publication number
- JPH0556048B2 JPH0556048B2 JP59269685A JP26968584A JPH0556048B2 JP H0556048 B2 JPH0556048 B2 JP H0556048B2 JP 59269685 A JP59269685 A JP 59269685A JP 26968584 A JP26968584 A JP 26968584A JP H0556048 B2 JPH0556048 B2 JP H0556048B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- integrated circuit
- branches
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 20
- 230000005669 field effect Effects 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000036961 partial effect Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101001130128 Arabidopsis thaliana Leucoanthocyanidin dioxygenase Proteins 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁ゲート電界効果トランジスタを
具えるデイジタル集積回路であつて、第１導電形
の第１および第２トランジスタが一方で第１給電
接続点に、他方で第１および第２接合点にそれぞ
れ接続され、第１および第２トランジスタのゲー
ト電極が、第２および第１接合点にそれぞれ接続
され、第２給電接続点と第１および第２接合点と
のそれぞれの間に、直列および並列接続の双方ま
たはいずれか一方とした第２導電形のトランジス
タの第１および第２論理回路網がそれぞれ接続さ
れ、第２導電形の前記トランジスタのゲート電極
が、相補ゲート信号を受けて、互いに相補的であ
る信号レベルを第１および第２接合点にそれぞれ
発生するデイジタル集積回路に関するものであ
る。
具えるデイジタル集積回路であつて、第１導電形
の第１および第２トランジスタが一方で第１給電
接続点に、他方で第１および第２接合点にそれぞ
れ接続され、第１および第２トランジスタのゲー
ト電極が、第２および第１接合点にそれぞれ接続
され、第２給電接続点と第１および第２接合点と
のそれぞれの間に、直列および並列接続の双方ま
たはいずれか一方とした第２導電形のトランジス
タの第１および第２論理回路網がそれぞれ接続さ
れ、第２導電形の前記トランジスタのゲート電極
が、相補ゲート信号を受けて、互いに相補的であ
る信号レベルを第１および第２接合点にそれぞれ
発生するデイジタル集積回路に関するものであ
る。
ここに、“相補的な信号”という用語は、同時
に“０”（ロー）または“１”（ハイ）の正レベル
をとることができる各（ゲート、出力）信号であ
つて、（ゲート、出力）信号“１”（ハイ）または
“０”（ロー）の補数が存在する各（ゲート、出
力）信号を含んでいる。この様なデイジタル集積
回路は、1980年７月25日付の日本国特許出願公開
公報、昭和55年出願公開第97734号によつて既知
である。第１または第２導電形のトランジスタ
は、通常はＰ−MOSまたはＮ−MOSトランジス
タである。Ｐ−MOSトランジスタの数を制限す
ることによつて、デイジタル集積回路に必要とさ
れる半導体基板の表面積を制限することができ
る。同一の電流／電圧動作に対して、Ｐ−MOS
トランジスタは、Ｎ−MOSトランジスタよりも
３倍の表面積を必要とする。これは、Ｎ−MOS
トランジスタが３倍大きい値βを有するからであ
る。
に“０”（ロー）または“１”（ハイ）の正レベル
をとることができる各（ゲート、出力）信号であ
つて、（ゲート、出力）信号“１”（ハイ）または
“０”（ロー）の補数が存在する各（ゲート、出
力）信号を含んでいる。この様なデイジタル集積
回路は、1980年７月25日付の日本国特許出願公開
公報、昭和55年出願公開第97734号によつて既知
である。第１または第２導電形のトランジスタ
は、通常はＰ−MOSまたはＮ−MOSトランジス
タである。Ｐ−MOSトランジスタの数を制限す
ることによつて、デイジタル集積回路に必要とさ
れる半導体基板の表面積を制限することができ
る。同一の電流／電圧動作に対して、Ｐ−MOS
トランジスタは、Ｎ−MOSトランジスタよりも
３倍の表面積を必要とする。これは、Ｎ−MOS
トランジスタが３倍大きい値βを有するからであ
る。
一般に、このデイジタル集積回路は、例えばゲ
ート回路、演算回路（特に、全加算器）、デコー
ダ回路等のいかなる種類の論理回路であつてもよ
い。
ート回路、演算回路（特に、全加算器）、デコー
ダ回路等のいかなる種類の論理回路であつてもよ
い。
本発明の目的は、従来技術によるデイジタル集
積回路よりもかなり高いスイツチング速度を有す
る前述した種類のデイジタル集積回路を提供する
ことにある。
積回路よりもかなり高いスイツチング速度を有す
る前述した種類のデイジタル集積回路を提供する
ことにある。
本発明のデイジタル集積回路は、第１および第
２トランジスタが、第２導電形の第３および第４
トランジスタをそれぞれ経て、第１および第２接
合点にそれぞれ接続され、第３および第４トラン
ジスタのゲート電極は相互に接続され、かつ基準
電圧源に接続され、第１トランジスタと第３トラ
ンジスタとの間の接合点および第２トランジスタ
と第４トランジスタとの間の接合点が、それぞれ
第１および第２出力接合点を構成し、これら出力
接合点において相互に相補的な信号が形成される
ようにしたことを特徴とするものである。
２トランジスタが、第２導電形の第３および第４
トランジスタをそれぞれ経て、第１および第２接
合点にそれぞれ接続され、第３および第４トラン
ジスタのゲート電極は相互に接続され、かつ基準
電圧源に接続され、第１トランジスタと第３トラ
ンジスタとの間の接合点および第２トランジスタ
と第４トランジスタとの間の接合点が、それぞれ
第１および第２出力接合点を構成し、これら出力
接合点において相互に相補的な信号が形成される
ようにしたことを特徴とするものである。
出力接合点と、論理回路網が接続されている接
合点との間に、ゲート電極が基準電圧を受ける分
離トランジスタを用いることによつて、出力接合
点のみが“１”（ハイ）から“０”（ロー）への
（例えば5Vから0Vへの）およびその逆の完全な
論理揺動（電圧推移）を行うことが必要であり、
これにより、第２導電形のトランジスタの論理回
路網が接続される接合点は、かなり小さい電圧揺
動を行うことになる（例えば、基準電圧が3.5V
で分離トランジスタのしきい値電圧が1Vである
場合に、電圧揺動は5Vではなく2.5Vである）。し
たがつて、第１導電形のトランジスタのゲート電
極は、−5Vと0Vとの間ではなく−5Vと−2.5Vと
の間で変化するゲート電圧を受ける。
合点との間に、ゲート電極が基準電圧を受ける分
離トランジスタを用いることによつて、出力接合
点のみが“１”（ハイ）から“０”（ロー）への
（例えば5Vから0Vへの）およびその逆の完全な
論理揺動（電圧推移）を行うことが必要であり、
これにより、第２導電形のトランジスタの論理回
路網が接続される接合点は、かなり小さい電圧揺
動を行うことになる（例えば、基準電圧が3.5V
で分離トランジスタのしきい値電圧が1Vである
場合に、電圧揺動は5Vではなく2.5Vである）。し
たがつて、第１導電形のトランジスタのゲート電
極は、−5Vと0Vとの間ではなく−5Vと−2.5Vと
の間で変化するゲート電圧を受ける。
カツトオフされたトランジスタ（Ｐ−MOS）
のゲート電極における低いゲート電圧（−5Vで
はなく−2.5V）のためにこのトランジスタはわ
ずかに導通している。したがつて、このトランジ
スタは、接合点を電荷で充電し得る状態にある。
さらに、分離トランジスタ（第３または第４トラ
ンジスタ）は、高インピーダンスを有しているの
で、完全に導通しているＰ−MOSトランジスタ
が、接続された回路網を経て放電される接合点を
再充電することを妨げられる。上述したこれら３
つの効果によつて、回路をかなり高い速度で切換
えることができる。
のゲート電極における低いゲート電圧（−5Vで
はなく−2.5V）のためにこのトランジスタはわ
ずかに導通している。したがつて、このトランジ
スタは、接合点を電荷で充電し得る状態にある。
さらに、分離トランジスタ（第３または第４トラ
ンジスタ）は、高インピーダンスを有しているの
で、完全に導通しているＰ−MOSトランジスタ
が、接続された回路網を経て放電される接合点を
再充電することを妨げられる。上述したこれら３
つの効果によつて、回路をかなり高い速度で切換
えることができる。
以下、本発明の実施例を図面に基づきさらに詳
細に説明する。
細に説明する。
第１図は、ANDゲート１０の形式で形成され
たデイジタル相補形回路を示しており、このデイ
ジタル相補形回路は、交差結合された第１導電形
Ｐ−MOSの２個の電界効果トランジスタP1およ
びP2を具えている。これらトランジスタP1およ
びP2は、電源電圧端子DDと第１接合点１との
間、および電源電圧端子DDと第２接合点２との
間にそれぞれ接続されている。デイジタル相補形
回路１０は、さらに第２導電形（Ｎ−MOS）の
電界効果トランジスタN1，N2，N3，N4から成
る第１論理回路網および第に論理回路網を具
えている。これら第１論理回路網および第２論
理回路網は、第１接合点１および第２接合点２
と第２電源端子SSとの間にそれぞれ接続されて
いる。第１電源端子DDは電源電圧VDD（例えば
5V）を受け、第２電源端子SSは、電源電圧VSS
（例えば0V）を受ける。トランジスタN1，N2，
N3およびN4の絶縁ゲート電極は、ゲート信号
Ａ，Ｂ，およびをそれぞれ受信する。これら
ゲート信号およびは、ゲート信号ＡおよびＢ
の相補（反転論理）信号であり、すなわち、ゲー
ト信号ＡおよびＢが論理的に“１”（ハイ）であ
れば、ゲート信号およびは、論理的に“０”
（ロー）である。論理値“１”および“０”の電
圧レベルは、例えば5Vおよび0Vである。
たデイジタル相補形回路を示しており、このデイ
ジタル相補形回路は、交差結合された第１導電形
Ｐ−MOSの２個の電界効果トランジスタP1およ
びP2を具えている。これらトランジスタP1およ
びP2は、電源電圧端子DDと第１接合点１との
間、および電源電圧端子DDと第２接合点２との
間にそれぞれ接続されている。デイジタル相補形
回路１０は、さらに第２導電形（Ｎ−MOS）の
電界効果トランジスタN1，N2，N3，N4から成
る第１論理回路網および第に論理回路網を具
えている。これら第１論理回路網および第２論
理回路網は、第１接合点１および第２接合点２
と第２電源端子SSとの間にそれぞれ接続されて
いる。第１電源端子DDは電源電圧VDD（例えば
5V）を受け、第２電源端子SSは、電源電圧VSS
（例えば0V）を受ける。トランジスタN1，N2，
N3およびN4の絶縁ゲート電極は、ゲート信号
Ａ，Ｂ，およびをそれぞれ受信する。これら
ゲート信号およびは、ゲート信号ＡおよびＢ
の相補（反転論理）信号であり、すなわち、ゲー
ト信号ＡおよびＢが論理的に“１”（ハイ）であ
れば、ゲート信号およびは、論理的に“０”
（ロー）である。論理値“１”および“０”の電
圧レベルは、例えば5Vおよび0Vである。
ここで、ゲート信号ＡおよびＢが両方とも論理
的に“１”（したがつて、ゲート信号および
は、論理的に“０”）であると仮定する。トラン
ジスタN1およびN2は導通しており、したがつて
接合点１はトランジスタN1とN2との間の接合点
である接合点３と同様に論理“０”レベルを有す
る。トランジスタN3およびN4がカツトオフ状態
であり、、かつトランジスタP2が導通しているの
で（接合点１は論理的に“０”である）、接合点
２は論理“１”レベルを有している。トランジス
タP1は、第２接合点２が論理“１”レベルを有
するのでカツトオフ状態となる。
的に“１”（したがつて、ゲート信号および
は、論理的に“０”）であると仮定する。トラン
ジスタN1およびN2は導通しており、したがつて
接合点１はトランジスタN1とN2との間の接合点
である接合点３と同様に論理“０”レベルを有す
る。トランジスタN3およびN4がカツトオフ状態
であり、、かつトランジスタP2が導通しているの
で（接合点１は論理的に“０”である）、接合点
２は論理“１”レベルを有している。トランジス
タP1は、第２接合点２が論理“１”レベルを有
するのでカツトオフ状態となる。
ゲート信号Ｂが論理“１”から論理“０”（ゲ
ート信号は、論理“０”から“１”）に変化す
ると、トランジスタN2は、カツトオフ状態とな
り、トランジスタN4は、導通状態となる。この
とき、第１接合点１は、浮動電位論理“０”を有
し、第２接合点２は、トランジスタN4が導通状
態にあるので、論理レベル“１”から減少する電
位を有する。第２接合点２における電位がトラン
ジスタP1のしきい値電圧以下になるとすぐに、
トランジスタP1は導通状態となる。その結果、
電荷が接合点１に供給され、このためトランジス
タP2を流れる電流が小さくなる。これにより、
第２接合点２は、増加的に高くなる速度で放電さ
れ、接合点１は、最終的に、トランジスタP2が
完全にカツトオフされトランジスタP1が完全に
導通する状態に達するまで増加的に高くなる速度
で充電される。第１接合点１は、“ハイ”レベル
（論理“１”）を有し、第２接合点２は、“ロー”
レベル（論理“０”）を有するようになる。論理
Ｃ−MOSトランジスタ回路のスイツチング速度
は、数ナノ秒である。スイツチング速度は、回路
内に存在する拡散容量および配線容量によつて制
限され、また回路１０に接続されかつ出力信号Ｑ
および（出力接合点２および１における）によ
つて制御さる次段の回路（図示せず）のトランジ
スタの負荷容量によつても制限される。相補的動
作論理回路網およびの複雑性が増加する（ト
ランジスタの数が増加する）に従つて、前記容量
の数およびある容量（例えば接合点）の値も増加
することは明らかである。このため、スイツチン
グ速度は、かなり制限される。
ート信号は、論理“０”から“１”）に変化す
ると、トランジスタN2は、カツトオフ状態とな
り、トランジスタN4は、導通状態となる。この
とき、第１接合点１は、浮動電位論理“０”を有
し、第２接合点２は、トランジスタN4が導通状
態にあるので、論理レベル“１”から減少する電
位を有する。第２接合点２における電位がトラン
ジスタP1のしきい値電圧以下になるとすぐに、
トランジスタP1は導通状態となる。その結果、
電荷が接合点１に供給され、このためトランジス
タP2を流れる電流が小さくなる。これにより、
第２接合点２は、増加的に高くなる速度で放電さ
れ、接合点１は、最終的に、トランジスタP2が
完全にカツトオフされトランジスタP1が完全に
導通する状態に達するまで増加的に高くなる速度
で充電される。第１接合点１は、“ハイ”レベル
（論理“１”）を有し、第２接合点２は、“ロー”
レベル（論理“０”）を有するようになる。論理
Ｃ−MOSトランジスタ回路のスイツチング速度
は、数ナノ秒である。スイツチング速度は、回路
内に存在する拡散容量および配線容量によつて制
限され、また回路１０に接続されかつ出力信号Ｑ
および（出力接合点２および１における）によ
つて制御さる次段の回路（図示せず）のトランジ
スタの負荷容量によつても制限される。相補的動
作論理回路網およびの複雑性が増加する（ト
ランジスタの数が増加する）に従つて、前記容量
の数およびある容量（例えば接合点）の値も増加
することは明らかである。このため、スイツチン
グ速度は、かなり制限される。
第２ａ図は、加算部２０Ｓおよび“桁上げ”部
２０Ｃを具える全加算部２０を示している。各部
２０Ｓおよび２０Ｃは、本質的に回路１０（反転
AND信号も供給するANDゲート）と同様に構成
されており、第１導電形の２つの交差結合トラン
ジスタP1，P2およびP3，P4（Ｐ−MOSトランジ
スタ）と、トランジスタP1〜P4に接続された第
２導電形のトランジスタ（Ｎ−MOSトランジス
タ）の回路網Ｓ，Ｃ，ＳおよびＣとを具
えている。部分回路２０Ｓおよび２０Ｃは、電源
電圧端子DDとSSとの間に接続されている。回路
網Ｓ，Ｃ，ＳおよびＣのトランジスタの
ゲート電極には、入力信号Ａ、，Ｂ，および
Ｄ，が供給される。入力信号ＡおよびＢは、加
算される２単位（０または１）の２つの２進数で
あり、入力信号Ｄは、例えば全加算器の桁上げ信
号（０または１）である。加算部２０Ｓは、２つ
の出力接合点１Ｓと２Ｓとに、反転加算信号と
加算信号Ｓとを形成する。これらの信号は、集積
回路配置内の次段の回路、または集積回路配置の
出力端子へ送ることができる。部分回路２０Ｃ
は、接合点１Ｃと２Ｃとに、反転桁上げ信号と
桁上げ信号Ｃとを形成する。両方の信号Ｃおよび
Ｃは、次段の全加算器回路へ送ることができる。
次段の全加算器回路においては入力信号Ａおよび
Ｂの上位の単位が加算され、および／または２つ
の信号Ｃおよびの少なくとも１つを、集積回路
配置の出力端子に送ることができる。
２０Ｃを具える全加算部２０を示している。各部
２０Ｓおよび２０Ｃは、本質的に回路１０（反転
AND信号も供給するANDゲート）と同様に構成
されており、第１導電形の２つの交差結合トラン
ジスタP1，P2およびP3，P4（Ｐ−MOSトランジ
スタ）と、トランジスタP1〜P4に接続された第
２導電形のトランジスタ（Ｎ−MOSトランジス
タ）の回路網Ｓ，Ｃ，ＳおよびＣとを具
えている。部分回路２０Ｓおよび２０Ｃは、電源
電圧端子DDとSSとの間に接続されている。回路
網Ｓ，Ｃ，ＳおよびＣのトランジスタの
ゲート電極には、入力信号Ａ、，Ｂ，および
Ｄ，が供給される。入力信号ＡおよびＢは、加
算される２単位（０または１）の２つの２進数で
あり、入力信号Ｄは、例えば全加算器の桁上げ信
号（０または１）である。加算部２０Ｓは、２つ
の出力接合点１Ｓと２Ｓとに、反転加算信号と
加算信号Ｓとを形成する。これらの信号は、集積
回路配置内の次段の回路、または集積回路配置の
出力端子へ送ることができる。部分回路２０Ｃ
は、接合点１Ｃと２Ｃとに、反転桁上げ信号と
桁上げ信号Ｃとを形成する。両方の信号Ｃおよび
Ｃは、次段の全加算器回路へ送ることができる。
次段の全加算器回路においては入力信号Ａおよび
Ｂの上位の単位が加算され、および／または２つ
の信号Ｃおよびの少なくとも１つを、集積回路
配置の出力端子に送ることができる。
第２ｂ図は、第２ａ図で示した回路２０の桁上
げ部２０Ｃを再度示しており、図には負荷、拡散
および配線容量を示している。第２ｂ図で用いら
れている参照番号および参照記号は、第２ａ図で
用いた参照番号および参照記号に対応している。
接合点１Ｃおよび２Ｃは、各々３つの部分に細分
されており、図中これらは、傾斜破線Ｍによつて
象徴的に分離されている。第１部分１Ｌおよび２
Ｌは、論理回路網ＣおよびＣに属している。
第２部分１ｉおよび２ｉは、加算部３０Ｓおよび
桁上げ部３０Ｃを具える次段の全加算器回路の入
力端子に属している。残りの第３部分１Ｐおよび
２Ｐは、関連する配線容量C1およびC2を有する
Ｐ−MOSトランジスタＰの拡散容量PC1および
PC2がある接合点１Ｃおよび２Ｃの部分である。
第１部分１Ｌおよび２Ｌにおいては、拡散容量に
は、関連する接合点に対する添字を有する参照記
号を与えている。したがつて、NC2Lは接合点部
分２Ｌに接続された全てのソース／ドレイン領域
の基板に対する全N+拡散容量を示している。さ
らに、参照記号C2Lは、関連する配線に起因する
接合点部分２Ｌの寄生容量を示している。論理回
路網内のＮ−MOSトランジスタには、添字数字
を有する参照記号Ｎを与えている。２つのトラン
ジスタ（例えばN8とN80）間に形成される接合点
は、同じ添字番号を有しており、寄生容量（拡散
容量）を示している。この寄生容量は、同一の参
照記号によつて上述したと同様に表される（この
例ではNC8Lによつて表される）。
げ部２０Ｃを再度示しており、図には負荷、拡散
および配線容量を示している。第２ｂ図で用いら
れている参照番号および参照記号は、第２ａ図で
用いた参照番号および参照記号に対応している。
接合点１Ｃおよび２Ｃは、各々３つの部分に細分
されており、図中これらは、傾斜破線Ｍによつて
象徴的に分離されている。第１部分１Ｌおよび２
Ｌは、論理回路網ＣおよびＣに属している。
第２部分１ｉおよび２ｉは、加算部３０Ｓおよび
桁上げ部３０Ｃを具える次段の全加算器回路の入
力端子に属している。残りの第３部分１Ｐおよび
２Ｐは、関連する配線容量C1およびC2を有する
Ｐ−MOSトランジスタＰの拡散容量PC1および
PC2がある接合点１Ｃおよび２Ｃの部分である。
第１部分１Ｌおよび２Ｌにおいては、拡散容量に
は、関連する接合点に対する添字を有する参照記
号を与えている。したがつて、NC2Lは接合点部
分２Ｌに接続された全てのソース／ドレイン領域
の基板に対する全N+拡散容量を示している。さ
らに、参照記号C2Lは、関連する配線に起因する
接合点部分２Ｌの寄生容量を示している。論理回
路網内のＮ−MOSトランジスタには、添字数字
を有する参照記号Ｎを与えている。２つのトラン
ジスタ（例えばN8とN80）間に形成される接合点
は、同じ添字番号を有しており、寄生容量（拡散
容量）を示している。この寄生容量は、同一の参
照記号によつて上述したと同様に表される（この
例ではNC8Lによつて表される）。
第２の部分１iおよび２iに存在する負荷容量Ci
１およびCi２は、特に、桁上げ部２０Ｃによつて
制御されるトランジスタN16〜N23のゲート電極
によつて構成される。これらの負荷容量Ci１よび
Ci２が避けられないものであること：およびそれ
ら負荷容量の値は制御されるトランジスタN16〜
N23の数によつて決定されることは明らかであ
る。
１およびCi２は、特に、桁上げ部２０Ｃによつて
制御されるトランジスタN16〜N23のゲート電極
によつて構成される。これらの負荷容量Ci１よび
Ci２が避けられないものであること：およびそれ
ら負荷容量の値は制御されるトランジスタN16〜
N23の数によつて決定されることは明らかであ
る。
第２ｂ図に示される配線、拡散および負荷容量
は、Ｐ−MOSトランジスタＰの１個またはＮ−
MOSトランジスタＮの数個を経て連続的に充電
または放電され（少なくとも部分的に）、これは
回路の動作を低速にする（および動的な電力消費
を生じさせる）。
は、Ｐ−MOSトランジスタＰの１個またはＮ−
MOSトランジスタＮの数個を経て連続的に充電
または放電され（少なくとも部分的に）、これは
回路の動作を低速にする（および動的な電力消費
を生じさせる）。
第３図は、本発明による回路４０を示す。この
回路４０は、加算部４０Ｓと桁上げ部４０Ｃとを
具える全加算回路である。第３図に示す回路は、
第１導電形（Ｐ−MOSトランジスタ）の各トラ
ンジスタP1，P2，P3，P4と論理回路網Ｓ，
ＳおよびＣ，Ｃとの間に第２導電形（Ｎ−
MOS）の分離トランジスタN1，N2およびN3，
N4が配置されており、それら分離トランジスタ
のゲート電極が基準電位VREFに保たれていること
を条件として、第１図に示す回路１０に対応して
いる。トランジスタP2，P1およびP4，P3のゲー
ト電極が接合点１Ｓ，２Ｓおよび１Ｃ，２Ｃに接
続されたままであること、およびトランジスタ
P1，P2およびP3，P4と分離トランジスタN1，N2
およびN3，N4との間の接続が、出力接合点SU
１，SU２およびCU１，CU２をそれぞれ構成し
ていることに注意すべきである。特に、出力接合
点CU１，CU２からの出力によつて次段の加算器
回路が制御される（第２ｂ図参照）。前述した手
段によつて、第２部分１ｉ，２ｉおよび第３部分
１Ｐ，２Ｐを、第１部分１Ｌおよび２Ｌから減結
合することができる。今、部分回路４０Ｓおよび
４０Ｃにおいてスイツチング動作が行なわれるも
のとすると、部分１ｉ，２ｉ，１Ｐおよび２Ｐ
は、全電圧揺動（ほぼVDDからVSSまで、または
逆の電圧推移）を行い、一方、接合点部分１Ｌお
よび２Ｌの寄生容量性負荷は、およそVREF−VSS
−VTHの電圧揺動だけを行う。VTHはＮ−MOSト
ランジスタN1，N2，N3，N4のしきい値電圧を
表している。VDD（端子DDにおける電源電圧）が
5Vであり、VSS、VREFおよびVTHが、それぞれ０、
3.5および1Vの値を有するならば、接合点部分１
Ｌおよび２Ｌ（接合点１Ｓおよび２Ｓと同様）に
おける電圧は、2.5または0Vとなる。分離トラン
ジスタN1，N2，N3，N4を用いることによつて、
次のことが達成される。第１に、接合点１Ｓ，２
Ｓ，１Ｃおよび２Ｃにおける電圧揺動が軽減す
る。導通しているＰ−MOSトランジスタP1また
はP2，P3またはP4は、分離トランジスタN1また
はN2，N3またはN4が高インピーダンスを構成す
るので、接合点１Ｓまたは２Ｓ，１Ｃまたは２Ｃ
が再充電されるのを防止する。第３に、カツトオ
フされているＰ−MOSトランジスタP1またはP2，
P3またはP4は、完全にカツトオフ状態になく
（ゲート電極の電圧は、−5Vではなく−2.5Vであ
る）、この結果、完全にカツトオフ状態にないＰ
−MOSトランジスタは、分離トランジスタN2ま
たはN1，N4またはN3を経て充電される接合点２
Ｓまたは１Ｓ，２Ｃまたは１Ｃを実際に充電する
“用意”ができている。これら３つの効果は、単
一の手段を用いること〔分離トランジスタN1，
N2，N3，N4の挿入〕によつて達成される。
回路４０は、加算部４０Ｓと桁上げ部４０Ｃとを
具える全加算回路である。第３図に示す回路は、
第１導電形（Ｐ−MOSトランジスタ）の各トラ
ンジスタP1，P2，P3，P4と論理回路網Ｓ，
ＳおよびＣ，Ｃとの間に第２導電形（Ｎ−
MOS）の分離トランジスタN1，N2およびN3，
N4が配置されており、それら分離トランジスタ
のゲート電極が基準電位VREFに保たれていること
を条件として、第１図に示す回路１０に対応して
いる。トランジスタP2，P1およびP4，P3のゲー
ト電極が接合点１Ｓ，２Ｓおよび１Ｃ，２Ｃに接
続されたままであること、およびトランジスタ
P1，P2およびP3，P4と分離トランジスタN1，N2
およびN3，N4との間の接続が、出力接合点SU
１，SU２およびCU１，CU２をそれぞれ構成し
ていることに注意すべきである。特に、出力接合
点CU１，CU２からの出力によつて次段の加算器
回路が制御される（第２ｂ図参照）。前述した手
段によつて、第２部分１ｉ，２ｉおよび第３部分
１Ｐ，２Ｐを、第１部分１Ｌおよび２Ｌから減結
合することができる。今、部分回路４０Ｓおよび
４０Ｃにおいてスイツチング動作が行なわれるも
のとすると、部分１ｉ，２ｉ，１Ｐおよび２Ｐ
は、全電圧揺動（ほぼVDDからVSSまで、または
逆の電圧推移）を行い、一方、接合点部分１Ｌお
よび２Ｌの寄生容量性負荷は、およそVREF−VSS
−VTHの電圧揺動だけを行う。VTHはＮ−MOSト
ランジスタN1，N2，N3，N4のしきい値電圧を
表している。VDD（端子DDにおける電源電圧）が
5Vであり、VSS、VREFおよびVTHが、それぞれ０、
3.5および1Vの値を有するならば、接合点部分１
Ｌおよび２Ｌ（接合点１Ｓおよび２Ｓと同様）に
おける電圧は、2.5または0Vとなる。分離トラン
ジスタN1，N2，N3，N4を用いることによつて、
次のことが達成される。第１に、接合点１Ｓ，２
Ｓ，１Ｃおよび２Ｃにおける電圧揺動が軽減す
る。導通しているＰ−MOSトランジスタP1また
はP2，P3またはP4は、分離トランジスタN1また
はN2，N3またはN4が高インピーダンスを構成す
るので、接合点１Ｓまたは２Ｓ，１Ｃまたは２Ｃ
が再充電されるのを防止する。第３に、カツトオ
フされているＰ−MOSトランジスタP1またはP2，
P3またはP4は、完全にカツトオフ状態になく
（ゲート電極の電圧は、−5Vではなく−2.5Vであ
る）、この結果、完全にカツトオフ状態にないＰ
−MOSトランジスタは、分離トランジスタN2ま
たはN1，N4またはN3を経て充電される接合点２
Ｓまたは１Ｓ，２Ｃまたは１Ｃを実際に充電する
“用意”ができている。これら３つの効果は、単
一の手段を用いること〔分離トランジスタN1，
N2，N3，N4の挿入〕によつて達成される。
トランジスタP1，P2，P3，P4は、ここでは−
5Vと0Vとの間ではなく−4.8Vと−2.5Vとの間に
ある電圧によつて制御されていることに注意すべ
きである。したがつて、カツトオフされるはずの
トランジスタＰ（0Vではなく−2.5Vのゲート電圧
を受ける）は、完全にはカツトオフされず、この
ためいくらかの電力消費を生じさせる。しかし、
同じトランジスタＰを経て、充電される接合点１
Ｓまたは２Ｓまたは１Ｃまたは２Ｃは、より急速
に充電される。基準電圧VREFの値の選択によつ
て、静的な電力消費をより大きくまたはより小さ
く選択することができ、小さく選択した場合には
スイツチング速度が遅くなる。言い換えれば、所
望により静的な電力消費の制限を、スイツチング
速度に対して変えることができる。回路をスイツ
チオフすることもでき、その場合には、基準電圧
VREFを−5Vに増加すると電力消費はほどんど起
こらない。
5Vと0Vとの間ではなく−4.8Vと−2.5Vとの間に
ある電圧によつて制御されていることに注意すべ
きである。したがつて、カツトオフされるはずの
トランジスタＰ（0Vではなく−2.5Vのゲート電圧
を受ける）は、完全にはカツトオフされず、この
ためいくらかの電力消費を生じさせる。しかし、
同じトランジスタＰを経て、充電される接合点１
Ｓまたは２Ｓまたは１Ｃまたは２Ｃは、より急速
に充電される。基準電圧VREFの値の選択によつ
て、静的な電力消費をより大きくまたはより小さ
く選択することができ、小さく選択した場合には
スイツチング速度が遅くなる。言い換えれば、所
望により静的な電力消費の制限を、スイツチング
速度に対して変えることができる。回路をスイツ
チオフすることもでき、その場合には、基準電圧
VREFを−5Vに増加すると電力消費はほどんど起
こらない。
集積回路配置の第１部分である（第２ｂ図参
照）本発明に基づく回路４０の好適な実施例で
は、出力接合点１Ｐ，２Ｐは、回路の他の部分３
０Ｓ，３０Ｃの入力接合点１ｉ，２ｉに接続され
ており、回路４０の第１、第２、第３および第４
のトランジスタP3，P4，N3およびN4は、入力接
合点１ｉ，２ｉにかなり近接して配置されてい
る。その結果、接合点１Ｐ，２Ｐと１ｉ，２ｉと
の間の接続の配線容量C1，C2は、最小に制限さ
れる（第２ｂ図参照）。このことは、より小さい
容量が充電または放電されることが必要とされる
ので、スイツチング速度に有益な影響を与える。
ここにおいて、これらの容量にわたつて5Vの電
圧揺動が存在していること、およびこれらの容量
は、第３または第４のトランジスタN3，N4およ
び第１または第２の回路網Ｃ，Ｃを経て放電
されなければならないことに注意すべきである。
論理回路網Ｃ，Ｃは、第１、第２、第３およ
び第４のトランジスタのP3，P4，N3，N4からか
なりの距離に（回路網のために適当なスペースが
利用できる集積回路内の領域に）配置することが
できる。第１および第２接合点１Ｓ，２Ｓ，１
Ｃ，２Ｃと、論理回路網Ｓ，Ｓ，Ｃ，Ｃ
との間の接続の配線容量C1L，C2Lは、あまり重要
ではない役割を果たす。第１に、これら容量C1L，
C2Lにわたる電圧揺動は、約半分の値（5Vから
2.5Vへ）減少し、さらに、これら配線容量C1L，
C2Lは、これら容量が論理回路網を経てのみ放電
されるので、より急速に放電され得る。特に、第
３トランジスタN3と第４トランジスタN4との間
（換言すれば、それぞれ第１接合点１Ｓと第２接
合点２Ｓとの間、第１接合点１Ｃと第２接合点２
Ｃとの間）の接続、第１論理回路網Ｓと第２論
理回路網Ｓとの間の接続、および第１論理回路
網Ｃと第２論理回路網Ｃとの間の接続が金属
（アルミニウムトラツク）（多結晶シリコンの代わ
りに）によつて形成される場合、接続それ自身
は、その低いオーミツク抵抗の故に、寄生（配
線）容量の放電を妨げることはない。
照）本発明に基づく回路４０の好適な実施例で
は、出力接合点１Ｐ，２Ｐは、回路の他の部分３
０Ｓ，３０Ｃの入力接合点１ｉ，２ｉに接続され
ており、回路４０の第１、第２、第３および第４
のトランジスタP3，P4，N3およびN4は、入力接
合点１ｉ，２ｉにかなり近接して配置されてい
る。その結果、接合点１Ｐ，２Ｐと１ｉ，２ｉと
の間の接続の配線容量C1，C2は、最小に制限さ
れる（第２ｂ図参照）。このことは、より小さい
容量が充電または放電されることが必要とされる
ので、スイツチング速度に有益な影響を与える。
ここにおいて、これらの容量にわたつて5Vの電
圧揺動が存在していること、およびこれらの容量
は、第３または第４のトランジスタN3，N4およ
び第１または第２の回路網Ｃ，Ｃを経て放電
されなければならないことに注意すべきである。
論理回路網Ｃ，Ｃは、第１、第２、第３およ
び第４のトランジスタのP3，P4，N3，N4からか
なりの距離に（回路網のために適当なスペースが
利用できる集積回路内の領域に）配置することが
できる。第１および第２接合点１Ｓ，２Ｓ，１
Ｃ，２Ｃと、論理回路網Ｓ，Ｓ，Ｃ，Ｃ
との間の接続の配線容量C1L，C2Lは、あまり重要
ではない役割を果たす。第１に、これら容量C1L，
C2Lにわたる電圧揺動は、約半分の値（5Vから
2.5Vへ）減少し、さらに、これら配線容量C1L，
C2Lは、これら容量が論理回路網を経てのみ放電
されるので、より急速に放電され得る。特に、第
３トランジスタN3と第４トランジスタN4との間
（換言すれば、それぞれ第１接合点１Ｓと第２接
合点２Ｓとの間、第１接合点１Ｃと第２接合点２
Ｃとの間）の接続、第１論理回路網Ｓと第２論
理回路網Ｓとの間の接続、および第１論理回路
網Ｃと第２論理回路網Ｃとの間の接続が金属
（アルミニウムトラツク）（多結晶シリコンの代わ
りに）によつて形成される場合、接続それ自身
は、その低いオーミツク抵抗の故に、寄生（配
線）容量の放電を妨げることはない。
加算部３０Ｓおよび桁上げ部３０Ｃにおけるト
ランジスタN16〜N23にわたる電圧揺動は約2.5V
（5Vではなく）にすぎず、およびこれらトランジ
スタのゲート電極における電圧揺動は5Vである
ので、ミラー効果は、制御されるＮ−MOSトラ
ンジスタN16〜N23の重複容量によつてより小さ
くなる。さらに、多くとも2.5VをN16〜N23の各
トランジスタに供給することができるので、トラ
ンジスタN16〜N23に対してより短いチヤンネル
長が可能である。もちろん、以上のことは、論理
回路網Ｓ，Ｓ，ＣおよびＣ内の全てのＮ
−MOSトランジスタに適用される。
ランジスタN16〜N23にわたる電圧揺動は約2.5V
（5Vではなく）にすぎず、およびこれらトランジ
スタのゲート電極における電圧揺動は5Vである
ので、ミラー効果は、制御されるＮ−MOSトラ
ンジスタN16〜N23の重複容量によつてより小さ
くなる。さらに、多くとも2.5VをN16〜N23の各
トランジスタに供給することができるので、トラ
ンジスタN16〜N23に対してより短いチヤンネル
長が可能である。もちろん、以上のことは、論理
回路網Ｓ，Ｓ，ＣおよびＣ内の全てのＮ
−MOSトランジスタに適用される。
第２ａ図に示した回路のスイツチング速度を増
大させるために、論理回路網ＳおよびＳ内の
トランジスタの数を最小に制限することも可能で
ある。このような回路を第４図に示す。この回路
においても、本発明に基づく分離トランジスタ
N1およびN2が用いられている。第２ａ図におい
て用いられている論理回路網ＳおよびＳ内の
24個のＮ−MOSトランジスタに対して、第４図
に示す回路においては12個のＮ−MOSトランジ
スタのみが必要とされる。トランジスタの数の減
少は、配線容量および拡散容量の減少につなが
り、このことは有益であり、かつスイツチング速
度に対し有益な効果を与える。第４図においては
第２ａ図において対応している要素には同一の参
照番号を用いている。
大させるために、論理回路網ＳおよびＳ内の
トランジスタの数を最小に制限することも可能で
ある。このような回路を第４図に示す。この回路
においても、本発明に基づく分離トランジスタ
N1およびN2が用いられている。第２ａ図におい
て用いられている論理回路網ＳおよびＳ内の
24個のＮ−MOSトランジスタに対して、第４図
に示す回路においては12個のＮ−MOSトランジ
スタのみが必要とされる。トランジスタの数の減
少は、配線容量および拡散容量の減少につなが
り、このことは有益であり、かつスイツチング速
度に対し有益な効果を与える。第４図においては
第２ａ図において対応している要素には同一の参
照番号を用いている。
加算部４０Ｓの論理回路網ＳおよびＳは、
各々２つの並列分枝Ｔ１，Ｔ２およびＴ３，Ｔ４
を具えている。これらの各分枝は、各々トランジ
スタTT11〜TT13，TT21〜TT23，TT31〜TT33，
TT41〜TT43の直列配置を具えている。第１回路
網Ｓの第１または第２分枝Ｔ１，Ｔ２の第１ト
ランジスタTT11，TT21と第２トランジスタ
TT12，TT22との接合点Ｋ１，Ｋ２は、第２回路
網Ｓの第１または第２分枝Ｔ３，Ｔ４の第１ト
ランジスタTT31，TT41と第２トランジスタ
TT32，TT42との接合点Ｋ３，Ｋ４に接続されて
いる。第１回路網Ｓまたは第２回路網Ｓの第
２分枝の第１トランジスタTT11，TT21，TT31，
TT41は、第１接合点１Ｓまたは第２接合点２Ｓ
に接続されている。
各々２つの並列分枝Ｔ１，Ｔ２およびＴ３，Ｔ４
を具えている。これらの各分枝は、各々トランジ
スタTT11〜TT13，TT21〜TT23，TT31〜TT33，
TT41〜TT43の直列配置を具えている。第１回路
網Ｓの第１または第２分枝Ｔ１，Ｔ２の第１ト
ランジスタTT11，TT21と第２トランジスタ
TT12，TT22との接合点Ｋ１，Ｋ２は、第２回路
網Ｓの第１または第２分枝Ｔ３，Ｔ４の第１ト
ランジスタTT31，TT41と第２トランジスタ
TT32，TT42との接合点Ｋ３，Ｋ４に接続されて
いる。第１回路網Ｓまたは第２回路網Ｓの第
２分枝の第１トランジスタTT11，TT21，TT31，
TT41は、第１接合点１Ｓまたは第２接合点２Ｓ
に接続されている。
論理回路網Ｓ，ＳおよびＣ，Ｃ内のト
ランジスタの数をさらに減少させた回路を第５図
に示す。第４図の加算部４０Ｓおよび桁上げ部４
０Ｃの両回路網Ｓ，ＳおよびＣ，Ｃにお
いては、給電接合点SSに接続され、かつそれら
の電極に同じゲート信号を受信するトランジスタ
が対状に配置されているので、各対のトランジス
タは１個のトランジスタによつて置き換えられ
る。その結果、加算部５０Ｓにおいて、分枝Ｔ１
およびＴ４は第４図の分枝Ｔ１およびＴ４と同一
であり、分枝Ｔ２およびＴ３は、それぞれ２個の
トランジスタTT21，TT22およびTT31，TT32の
みを具え、これらトランジスタのうち第２トラン
ジスタTT22，TT32は、第１および第４分枝Ｔ
１，Ｔ４の第２および第３のトランジスタTT12
とTT13，TT42とTT43との間の接合点Ｋ５，Ｋ
６に接続されている。第４図においては、各論理
回路網Ｃ，Ｃの各々の分枝において直列に接
続されている２個のトランジスタ間の接合点が、
第５図の桁上げ部５０Ｃの各論理回路網Ｃ，
Ｃにおいては２つ互いに接続されている。その結
果、同じゲート信号を受信するこれら２つの分枝
における２つのトランジスタの一方を省くことが
できる。したがつて、加算部５０Ｓにおいては論
理回路網ＳおよびＳのトランジスタの数が10
個に減少し、桁上げ部５０Ｃにおいては論理回路
網ＣおよびＣのトランジスタの数が10個に減
少し、このことは有益である。このトランジスタ
数の減少による付加的な利点は、桁上げ信号Ｃお
よび（すなわち、次段への入力信号Ｄおよび
Ｄ）によつて制御されるトランジスタの数が４で
はなく３となるので、全加算器の負荷容量が前段
の回路に対して減少することである。
ランジスタの数をさらに減少させた回路を第５図
に示す。第４図の加算部４０Ｓおよび桁上げ部４
０Ｃの両回路網Ｓ，ＳおよびＣ，Ｃにお
いては、給電接合点SSに接続され、かつそれら
の電極に同じゲート信号を受信するトランジスタ
が対状に配置されているので、各対のトランジス
タは１個のトランジスタによつて置き換えられ
る。その結果、加算部５０Ｓにおいて、分枝Ｔ１
およびＴ４は第４図の分枝Ｔ１およびＴ４と同一
であり、分枝Ｔ２およびＴ３は、それぞれ２個の
トランジスタTT21，TT22およびTT31，TT32の
みを具え、これらトランジスタのうち第２トラン
ジスタTT22，TT32は、第１および第４分枝Ｔ
１，Ｔ４の第２および第３のトランジスタTT12
とTT13，TT42とTT43との間の接合点Ｋ５，Ｋ
６に接続されている。第４図においては、各論理
回路網Ｃ，Ｃの各々の分枝において直列に接
続されている２個のトランジスタ間の接合点が、
第５図の桁上げ部５０Ｃの各論理回路網Ｃ，
Ｃにおいては２つ互いに接続されている。その結
果、同じゲート信号を受信するこれら２つの分枝
における２つのトランジスタの一方を省くことが
できる。したがつて、加算部５０Ｓにおいては論
理回路網ＳおよびＳのトランジスタの数が10
個に減少し、桁上げ部５０Ｃにおいては論理回路
網ＣおよびＣのトランジスタの数が10個に減
少し、このことは有益である。このトランジスタ
数の減少による付加的な利点は、桁上げ信号Ｃお
よび（すなわち、次段への入力信号Ｄおよび
Ｄ）によつて制御されるトランジスタの数が４で
はなく３となるので、全加算器の負荷容量が前段
の回路に対して減少することである。
第６図は、４つの全加算器FAの縦続配列を示
しており、分離トランジスタの使用によつて得ら
れるスイツチング速度の増大がこの縦続配列で確
かめられる。全ての“Ａ”入力は、ゲート信号
“０”を受信する。通常は前段の全加算器の桁上
げ信号を受信する全ての“Ｄ”入力は、ゲート信
号“１”を受信する。加算出力“Ｓ”（“”）は、
次断の全加算器の“Ｂ”（“”）入力に接続され
ている。桁上げ出力“Ｃ”（“”）（加算出力Ｓ４
のような）は、通常の負荷容量Ci２，Ci１（第２
ｂ図参照）に相当する容量CBを経て接地されて
いる。
しており、分離トランジスタの使用によつて得ら
れるスイツチング速度の増大がこの縦続配列で確
かめられる。全ての“Ａ”入力は、ゲート信号
“０”を受信する。通常は前段の全加算器の桁上
げ信号を受信する全ての“Ｄ”入力は、ゲート信
号“１”を受信する。加算出力“Ｓ”（“”）は、
次断の全加算器の“Ｂ”（“”）入力に接続され
ている。桁上げ出力“Ｃ”（“”）（加算出力Ｓ４
のような）は、通常の負荷容量Ci２，Ci１（第２
ｂ図参照）に相当する容量CBを経て接地されて
いる。
第７図ＡおよびＢは、第６図の縦続配列におけ
る信号の時間−電圧曲線を示しており、第７図Ａ
は、第４図で示した種類の各全加算器において分
離トランジスタN1，N2，N3，N4を、省略した
場合であり、第７図Ｂは、第４図に示した種類の
回路が縦続に接続された場合である。第７図Ａお
よびＢにおいて、対状に示される曲線は、入力信
号INと、発生加算信号Ｓ１，Ｓ２，Ｓ３，Ｓ４
およびそれら発生加算信号の反転値１，２，
Ｓ３，４とを時間の関数として示しており、同
様に桁上げ信号Ｃ１，Ｃ２，Ｃ３，Ｃ４とそれら
の反転値１，２，３，４も示している。
もし、分離トランジスタN1，N2，N3，N4がな
ければ、スイツチング時間は平均2.6ナノ秒であ
り、分離トランジスタN1，N2，N3，N4をしき
い値電圧VTH＝1V、基準電圧VREF＝3.5Vで使用し
た場合には、第７図Ｂから判断されるように平均
スイツチング時間は、1.6ナノ秒となる。既に述
べたように、論理回路網に短チヤンネルトランジ
スタを用いることによつて、切換え速度をさらに
増加させることができる。このことは、論理回路
網にわたる電圧降下が減少するという事実によつ
て可能となるものである。
る信号の時間−電圧曲線を示しており、第７図Ａ
は、第４図で示した種類の各全加算器において分
離トランジスタN1，N2，N3，N4を、省略した
場合であり、第７図Ｂは、第４図に示した種類の
回路が縦続に接続された場合である。第７図Ａお
よびＢにおいて、対状に示される曲線は、入力信
号INと、発生加算信号Ｓ１，Ｓ２，Ｓ３，Ｓ４
およびそれら発生加算信号の反転値１，２，
Ｓ３，４とを時間の関数として示しており、同
様に桁上げ信号Ｃ１，Ｃ２，Ｃ３，Ｃ４とそれら
の反転値１，２，３，４も示している。
もし、分離トランジスタN1，N2，N3，N4がな
ければ、スイツチング時間は平均2.6ナノ秒であ
り、分離トランジスタN1，N2，N3，N4をしき
い値電圧VTH＝1V、基準電圧VREF＝3.5Vで使用し
た場合には、第７図Ｂから判断されるように平均
スイツチング時間は、1.6ナノ秒となる。既に述
べたように、論理回路網に短チヤンネルトランジ
スタを用いることによつて、切換え速度をさらに
増加させることができる。このことは、論理回路
網にわたる電圧降下が減少するという事実によつ
て可能となるものである。
第１図は従来技術による回路を示す図、第２ａ
図および第２ｂ図は類似する種類の回路を示す図
であり、特に第２ｂ図は負荷、拡散、および配線
容量を示す図、第３図は本発明による回路を示す
図、第４図は本発明による回路の一実施例を示す
図、第５図は本発明による回路の好適な実施例を
示す図、第６図は本発明による回路の縦続配置を
示す図、第７ａ図及び第７ｂ図は第６図に示す縦
続配置のタイムダイアグラムを示す図である。 １，２，３……接合点、１０……ANDゲート、
２０……全加算器、２０Ｓ，３０Ｓ，４０Ｓ……
加算部、２０Ｃ，３０Ｃ，４０Ｃ……桁上げ部、
４０……デイジタル相補形回路、P1，P2，P3，
P4……第１導電形トランジスタ、N1，N2，N3，
N4……分離トランジスタ、N16〜N23……第２導
電形トランジスタ、DD……第１電源端子、SS…
…第２電源端子、……第１論理回路網、……
第２論理回路網、１Ｌ，２Ｌ……接合点第１部
分、１ｉ，２ｉ……接合点第２部分、１Ｐ，２Ｐ
……接合点第３部分、Ｓ，Ｓ，Ｃ，Ｃ…
…論理回路網、１Ｓ，２Ｓ，１Ｃ，２Ｃ……接合
点、SU１，SU２，CU１，CU２……出力接合
点、Ｔ１，Ｔ２，Ｔ３，Ｔ４……並列分枝、FA
……全加算器。
図および第２ｂ図は類似する種類の回路を示す図
であり、特に第２ｂ図は負荷、拡散、および配線
容量を示す図、第３図は本発明による回路を示す
図、第４図は本発明による回路の一実施例を示す
図、第５図は本発明による回路の好適な実施例を
示す図、第６図は本発明による回路の縦続配置を
示す図、第７ａ図及び第７ｂ図は第６図に示す縦
続配置のタイムダイアグラムを示す図である。 １，２，３……接合点、１０……ANDゲート、
２０……全加算器、２０Ｓ，３０Ｓ，４０Ｓ……
加算部、２０Ｃ，３０Ｃ，４０Ｃ……桁上げ部、
４０……デイジタル相補形回路、P1，P2，P3，
P4……第１導電形トランジスタ、N1，N2，N3，
N4……分離トランジスタ、N16〜N23……第２導
電形トランジスタ、DD……第１電源端子、SS…
…第２電源端子、……第１論理回路網、……
第２論理回路網、１Ｌ，２Ｌ……接合点第１部
分、１ｉ，２ｉ……接合点第２部分、１Ｐ，２Ｐ
……接合点第３部分、Ｓ，Ｓ，Ｃ，Ｃ…
…論理回路網、１Ｓ，２Ｓ，１Ｃ，２Ｃ……接合
点、SU１，SU２，CU１，CU２……出力接合
点、Ｔ１，Ｔ２，Ｔ３，Ｔ４……並列分枝、FA
……全加算器。
Claims (1)
- 【特許請求の範囲】 １ 絶縁ゲート電界効果トランジスタを具えるデ
イジタル集積回路であつて、第１導電形の第１お
よび第２トランジスタが一方で第１給電接続点
に、他方で第１および第２接合点にそれぞれ接続
され、第１および第２トランジスタのゲート電極
が、第２および第１接合点にそれぞれ接続され、
第２給電接続点と第１および第２接合点とのそれ
ぞれの間に、直列および並列接続の双方またはい
ずれか一方とした第２導電形のトランジスタの第
１および第２論理回路網がそれぞれ接続され、第
２導電形の前記トランジスタのゲート電極が、相
補ゲート信号を受けて、互いに相補的である信号
レベルを第１および第２接合点にそれぞれ発生す
るデイジタル集積回路において、第１および第２
トランジスタが、第２導電形の第３および第４ト
ランジスタをそれぞれ経て、第１および第２接合
点にそれぞれ接続され、第３および第４トランジ
スタのゲート電極は相互に接続され、かつ基準電
圧源に接続され、第１トランジスタと第３トラン
ジスタとの間の接合点および第２トランジスタと
第４トランジスタとの間の接合点が、それぞれ第
１および第２出力接合点を構成し、これら出力接
合点において相互に相補的な信号が形成されるよ
うにしたことを特徴とするデイジタル集積回路。 ２ 特許請求の範囲第１項に記載のデイジタル集
積回路において、前記基準電圧源の基準電圧が少
なくとも２つの電圧レベルに調整されうるように
なつていることを特徴とするデイジタル集積回
路。 ３ 特許請求の範囲第１項または第２項に記載の
デイジタル集積回路としてそれぞれ構成した加算
部および桁上げ部を具えるデイジタル集積回路に
おいて、第１および第２接合点に接続された加算
部の第１および第２論理回路網のそれぞれが、直
列接続された３個のトランジスタから成る２つの
並列分枝を具え、第１論理回路網の第１および第
２分枝の第１トランジスタと第２トランジスタと
の間の各接合点が、第２論理回路網の第３および
第４分枝の第１トランジスタと第２トランジスタ
との間の接合点にそれぞれ接続され、第１および
第２論理回路網の第１トランジスタが第１および
第２接合点にそれぞれ接続され、第１および第４
分枝の第１トランジスタと第２および第３分枝の
第１トランジスタとは相補的なゲート信号を受信
し、同様に第１および第４分枝の第２トランジス
タと第２および第３分枝の第２トランジスタとへ
相補的なゲート信号が供給され、他の相補的ゲー
ト信号が、第１および第２分枝の第３トランジス
タと第３および第４分枝の第３トランジスタとへ
供給されるようになつていることを特徴とするデ
イジタル集積回路。 ４ 特許請求の範囲第１項または第２項に記載の
デイジタル集積回路としてそれぞれ構成した加算
部および桁上げ部を具えるデイジタル集積回路に
おいて、第１および第２接合点にそれぞれ接続さ
れた加算部の第１および第２論理回路網のそれぞ
れが、直列接続された２個のトランジスタの２つ
の並列分枝と、これら２つの分枝に直列に接続さ
れた第５トランジスタとを具え、第１および第２
論理回路網の第５トランジスタは、相補信号によ
つて制御され、第１論理回路網の第１および第２
分枝の第１トランジスタと第２トランジスタとの
間の各接合点が、第２論理回路網の第３および第
４分枝の第１トランジスタと第２トランジスタと
の間の接合点にそれぞれ接続され、第１および第
２論理回路網の各第１トランジスタが第１および
第２接合点にそれぞれ接続され、第１および第４
分枝の第１トランジスタと第２および第３分枝の
第１トランジスタとは相補的なゲート信号を受信
し、同様に第１および第４分枝の第２トランジス
タと第２および第３分枝の第２トランジスタとへ
相補的なゲート信号が供給されるようになつてい
ることを特徴とするデイジタル集積回路。 ５ 特許請求の範囲第１項〜第４項のいずれかに
記載のデイジタル集積回路としてそれぞれ構成し
た加算部および桁上げ部を具えるデイジタル集積
回路において、前記桁上げ部において、第１およ
び第２接合点にそれぞれ接続された第１および第
２論理回路網のそれぞれが、第１および第２の制
御トランジスタの直列配置の２つの並列分枝を具
え、各論理回路網へのゲート信号は相補的であ
り、このため第１および第２ゲート信号を第１分
枝の制御トランジスタへ供給することができ、第
１および第３ゲート信号を第２分枝の制御トラン
ジスタへ供給することができ、第５トランジスタ
が、第１ゲート信号を受信する第２分枝の制御ト
ランジスタに並列に接続され、前記第５制御トラ
ンジスタが第２ゲート信号を受信するようになつ
ていることを特徴とするデイジタル集積回路。 ６ 特許請求の範囲第１項〜第５項のいずれかに
記載のデイジタル集積回路において、デイジタル
集積回路が、第１部分と他の部分とを有する集積
回路配置の当該第１部分であり、デイジタル集積
回路の出力接合点は、集積回路配置の前記の他の
部分の入力接合点に接続され、デイジタル集積回
路の前記の第１、第２、第３および第４トランジ
スタは、前記他の部分の入力接合点にかなり近接
して形成され、第３トランジスタと第４トランジ
スタとの間の接続と、第１論理回路網と第２論理
回路網との間の接続がそれぞれ金属によつて形成
されていることを特徴とするデイジタル集積回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8304400 | 1983-12-22 | ||
| NL8304400A NL8304400A (nl) | 1983-12-22 | 1983-12-22 | Digitale geintegreerde schakeling met complementaire veldeffekttransistoren. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60157331A JPS60157331A (ja) | 1985-08-17 |
| JPH0556048B2 true JPH0556048B2 (ja) | 1993-08-18 |
Family
ID=19842908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269685A Granted JPS60157331A (ja) | 1983-12-22 | 1984-12-22 | デイジタル集積回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4667303A (ja) |
| EP (1) | EP0149275B1 (ja) |
| JP (1) | JPS60157331A (ja) |
| KR (1) | KR930000969B1 (ja) |
| CA (1) | CA1221142A (ja) |
| DE (1) | DE3477328D1 (ja) |
| IE (1) | IE56576B1 (ja) |
| NL (1) | NL8304400A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
| EP0238978A1 (de) * | 1986-03-25 | 1987-09-30 | Siemens Aktiengesellschaft | Modulo-2-Addierer zur Verknüpfung von drei Eingangssignalen |
| JPS63119324A (ja) * | 1986-11-07 | 1988-05-24 | Rohm Co Ltd | 論理回路 |
| GB2211966A (en) * | 1987-11-02 | 1989-07-12 | Philips Nv | Digital integrated circuit |
| IT1225607B (it) * | 1988-07-06 | 1990-11-22 | Sgs Thomson Microelectronics | Circuito logico cmos per alta tensione |
| EP0703665B1 (en) * | 1994-09-21 | 2003-06-11 | NEC Electronics Corporation | Voltage level shift circuit |
| US6529238B1 (en) * | 1997-09-05 | 2003-03-04 | Texas Instruments Incorporated | Method and apparatus for compensation of point noise in CMOS imagers |
| GB9926070D0 (en) * | 1999-11-03 | 2000-01-12 | Sgs Thomson Microelectronics | Complementary logic circuit |
| US6785703B2 (en) * | 2001-05-24 | 2004-08-31 | International Business Machines Corporation | Simultaneous dual rail static carry-save-adder circuit using silicon on insulator technology |
| US7392277B2 (en) * | 2001-06-29 | 2008-06-24 | Intel Corporation | Cascaded domino four-to-two reducer circuit and method |
| US7428568B2 (en) * | 2001-09-21 | 2008-09-23 | Intel Corporation | Symmetric cascaded domino carry generate circuit |
| US11218137B2 (en) * | 2020-04-14 | 2022-01-04 | Globalfoundries U.S. Inc. | Low clock load dynamic dual output latch circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151433A (ja) * | 1974-05-27 | 1975-12-05 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1006982A (en) * | 1972-07-10 | 1977-03-15 | Tokyo Shibaura Electric Company | Full adder and subtractor circuit |
| US4042841A (en) * | 1974-09-20 | 1977-08-16 | Rca Corporation | Selectively powered flip-flop |
| US4039862A (en) * | 1976-01-19 | 1977-08-02 | Rca Corporation | Level shift circuit |
| US4320312A (en) * | 1978-10-02 | 1982-03-16 | Hewlett-Packard Company | Smaller memory cells and logic circuits |
| US4318015A (en) * | 1979-06-29 | 1982-03-02 | Rca Corporation | Level shift circuit |
| US4471454A (en) * | 1981-10-27 | 1984-09-11 | Ibm Corporation | Fast, efficient, small adder |
| US4471242A (en) * | 1981-12-21 | 1984-09-11 | Motorola, Inc. | TTL to CMOS Input buffer |
-
1983
- 1983-12-22 NL NL8304400A patent/NL8304400A/nl not_active Application Discontinuation
-
1984
- 1984-04-13 US US06/600,051 patent/US4667303A/en not_active Expired - Fee Related
- 1984-12-12 EP EP84201848A patent/EP0149275B1/en not_active Expired
- 1984-12-12 DE DE8484201848T patent/DE3477328D1/de not_active Expired
- 1984-12-19 IE IE3251/84A patent/IE56576B1/en not_active IP Right Cessation
- 1984-12-20 CA CA000470635A patent/CA1221142A/en not_active Expired
- 1984-12-21 KR KR1019840008226A patent/KR930000969B1/ko not_active IP Right Cessation
- 1984-12-22 JP JP59269685A patent/JPS60157331A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151433A (ja) * | 1974-05-27 | 1975-12-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| IE843251L (en) | 1985-06-22 |
| EP0149275A1 (en) | 1985-07-24 |
| JPS60157331A (ja) | 1985-08-17 |
| DE3477328D1 (en) | 1989-04-20 |
| CA1221142A (en) | 1987-04-28 |
| EP0149275B1 (en) | 1989-03-15 |
| KR850005060A (ko) | 1985-08-19 |
| KR930000969B1 (ko) | 1993-02-11 |
| IE56576B1 (en) | 1991-09-11 |
| US4667303A (en) | 1987-05-19 |
| NL8304400A (nl) | 1985-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5574389A (en) | CMOS 3.3 volt output buffer with 5 volt protection | |
| US5777491A (en) | High-performance differential cascode voltage switch with pass gate logic elements | |
| US4445051A (en) | Field effect current mode logic gate | |
| US4122360A (en) | Logic circuit using CMOS transistors | |
| JPH08237108A (ja) | 電荷漏れを低減したダイナミック・ロジック回路を含む装置及び同装置の製造方法並びにロジック信号の処理方法 | |
| US20060097769A1 (en) | Level shift circuit and semiconductor circuit device including the level shift circuit | |
| US6759876B2 (en) | Semiconductor integrated circuit | |
| US4713790A (en) | Exclusive OR/NOR gate having cross-coupled transistors | |
| JPH0556048B2 (ja) | ||
| US5095230A (en) | Data output circuit of semiconductor device | |
| KR100232807B1 (ko) | 단일의 전하 인출 트랜지스터를 갖는 논리 회로 및 이를 이용한 반도체 집적 회로 | |
| JPH01502468A (ja) | Ｔｔｌコンパチブルｃｍｏｓ入力回路 | |
| KR940003448A (ko) | 반도체 기억장치 | |
| US5831458A (en) | Output circuit having BiNMOS inverters | |
| US4806797A (en) | bi-CMOS buffer cascaded to CMOS driver having PMOS pull-up transistor with threshold voltage greater than VBE of bi-CMOS bipolar pull-up transistor | |
| JP2636749B2 (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| JPH0252460B2 (ja) | ||
| JPH0249519B2 (ja) | ||
| JPH0677804A (ja) | 出力回路 | |
| KR100271012B1 (ko) | 3입력 배타적 부정논리합회로 | |
| EP0196616A2 (en) | Logic circuit | |
| JPH05167364A (ja) | 半導体回路 | |
| US20020125912A1 (en) | Tri-state buffer circuit | |
| JPH09191578A (ja) | 集積回路出力バッファ | |
| JP3612991B2 (ja) | 出力バッファ回路 |